JPH11283364A - マルチバンクｄｒａｍ及びこのマルチバンクｄｒａｍを備えたデータ処理システム - Google Patents
マルチバンクｄｒａｍ及びこのマルチバンクｄｒａｍを備えたデータ処理システムInfo
- Publication number
- JPH11283364A JPH11283364A JP10084420A JP8442098A JPH11283364A JP H11283364 A JPH11283364 A JP H11283364A JP 10084420 A JP10084420 A JP 10084420A JP 8442098 A JP8442098 A JP 8442098A JP H11283364 A JPH11283364 A JP H11283364A
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Abstract
(57)【要約】
【課題】 この発明は、アクセススピードを向上して効
率的なメモリアクセスをデータ処理システムに提供でき
るマルチバンクＤＲＡＭ、及びこのＤＲＡＭを含んでデ
ータ処理効率を高めたデータ処理システムを提供するこ
とを課題とする。 【解決手段】 この発明は、マルチバンクＤＲＡＭに対
してアクセスされたアドレスを保持するＲＡＣ１とその
アクセス状況を保持するＡＳＣ２を設け、そのアドレス
へのアクセスは列アクセスのみの高速なアクセスを可能
とし、あたかもキャッシュメモリに入っているデータで
あるかのごとくアクセスを行うように構成される。
率的なメモリアクセスをデータ処理システムに提供でき
るマルチバンクＤＲＡＭ、及びこのＤＲＡＭを含んでデ
ータ処理効率を高めたデータ処理システムを提供するこ
とを課題とする。 【解決手段】 この発明は、マルチバンクＤＲＡＭに対
してアクセスされたアドレスを保持するＲＡＣ１とその
アクセス状況を保持するＡＳＣ２を設け、そのアドレス
へのアクセスは列アクセスのみの高速なアクセスを可能
とし、あたかもキャッシュメモリに入っているデータで
あるかのごとくアクセスを行うように構成される。
Description
【０００１】
【発明の属する技術分野】この発明は、キャッシュメモ
リのようにアクセス速度の向上を図ったマルチバンクＤ
ＲＡＭ、ならびにこのマルチバンクＤＲＡＭを備えたデ
ータ処理システムに関する。
リのようにアクセス速度の向上を図ったマルチバンクＤ
ＲＡＭ、ならびにこのマルチバンクＤＲＡＭを備えたデ
ータ処理システムに関する。
【０００２】
【従来の技術】従来のマイクロプロセッサではＤＲＡＭ
（ダイナミック・ランダム・アクセスメモリ）をメイン
メモリとして用いているが、ＤＲＡＭのアクセスサイク
ルはＭＰＵ（マイクロプロセッサユニット）の動作クロ
ックサイクルよりもはるかに遅いため、ＭＰＵがＤＲＡ
Ｍをアクセスした際にＭＰＵの動作サイクルにおいてウ
ェイトサイクルが入ってしまうという欠点があった。こ
の欠点を克服するために従来では、ＤＲＡＭのメモリセ
ルアレイのカラム（列）方向のみを高速にアクセスする
ファーストページモードと呼ばれる高速アクセスモード
であるとか、あるいはマルチバンク構成としてそれぞれ
のバンクを時分割でアクセスして見かけ上アクセススピ
ードの遅れを隠したインターリーブアクセス等によって
ＤＲＡＭのアクセススピードの遅れを改善してアクセス
効率の向上を図っていた。
（ダイナミック・ランダム・アクセスメモリ）をメイン
メモリとして用いているが、ＤＲＡＭのアクセスサイク
ルはＭＰＵ（マイクロプロセッサユニット）の動作クロ
ックサイクルよりもはるかに遅いため、ＭＰＵがＤＲＡ
Ｍをアクセスした際にＭＰＵの動作サイクルにおいてウ
ェイトサイクルが入ってしまうという欠点があった。こ
の欠点を克服するために従来では、ＤＲＡＭのメモリセ
ルアレイのカラム（列）方向のみを高速にアクセスする
ファーストページモードと呼ばれる高速アクセスモード
であるとか、あるいはマルチバンク構成としてそれぞれ
のバンクを時分割でアクセスして見かけ上アクセススピ
ードの遅れを隠したインターリーブアクセス等によって
ＤＲＡＭのアクセススピードの遅れを改善してアクセス
効率の向上を図っていた。
【０００３】しかしながら、このような対処でも十分に
改善することはできなかった。そこで、頻繁にアクセス
されるデータをキャッシュメモリと呼ばれるＭＰＵに内
蔵されるＳＲＡＭ（スタティック・ランダム・アクセス
メモリ）に貯えることでメモリアクセスの高速化を図っ
ていた。さらに、ＭＰＵチップ外に第２のキャッシュメ
モリを設けたり、キャッシュメモリを階層化する場合も
あった。しかし、ＳＲＡＭはＤＲＡＭに比べて構成面積
が大きくなり、高集積化の妨げとなったり、メインメモ
リとしてはチップ面積の大型化を招き非現実的であっ
た。
改善することはできなかった。そこで、頻繁にアクセス
されるデータをキャッシュメモリと呼ばれるＭＰＵに内
蔵されるＳＲＡＭ（スタティック・ランダム・アクセス
メモリ）に貯えることでメモリアクセスの高速化を図っ
ていた。さらに、ＭＰＵチップ外に第２のキャッシュメ
モリを設けたり、キャッシュメモリを階層化する場合も
あった。しかし、ＳＲＡＭはＤＲＡＭに比べて構成面積
が大きくなり、高集積化の妨げとなったり、メインメモ
リとしてはチップ面積の大型化を招き非現実的であっ
た。
【０００４】
【発明が解決しようとする課題】以上説明したように、
従来のＤＲＡＭにあっては、メモリセルが小型に構成で
きることからメインメモリといった大容量の記憶装置に
好適であった。しかしながら、アクセススピードはＳＲ
ＡＭに比べてかなり遅いため、動作サイクルの速いＭＰ
Ｕの記憶装置としては効率的なメモリアクセスを提供で
きず、またデータ処理システムにおいてデータ処理のス
ループットの低下を招いていた。
従来のＤＲＡＭにあっては、メモリセルが小型に構成で
きることからメインメモリといった大容量の記憶装置に
好適であった。しかしながら、アクセススピードはＳＲ
ＡＭに比べてかなり遅いため、動作サイクルの速いＭＰ
Ｕの記憶装置としては効率的なメモリアクセスを提供で
きず、またデータ処理システムにおいてデータ処理のス
ループットの低下を招いていた。
【０００５】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、アクセススピ
ードの向上を図り、効率的なメモリアクセスをデータ処
理システムに提供できるマルチバンクＤＲＡＭ、ならび
にこのマルチバンクＤＲＡＭを含んでデータ処理効率を
高めたデータ処理システムを提供することにある。
たものであり、その目的とするところは、アクセススピ
ードの向上を図り、効率的なメモリアクセスをデータ処
理システムに提供できるマルチバンクＤＲＡＭ、ならび
にこのマルチバンクＤＲＡＭを含んでデータ処理効率を
高めたデータ処理システムを提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、複数のバンクで構成された
ＤＲＡＭ（ダイナミック・ランダム・アクセスメモリ）
において、前記ＤＲＡＭに対してアクセスされた行アド
レスを保持し、保持された行アドレスとアクセスされて
いる行アドレスを比較し、両者の一致（ヒット）／不一
致（ミス）を判別して判別結果を出力し、ミスした場合
には保持されていた行アドレスをアクセスされている行
アドレスに更新する行アドレスキャッシュと、前記ＤＲ
ＡＭのアクセスを制御する制御信号を受けて、該制御信
号に基づいて前記ＤＲＡＭのアクセス状態を記憶更新す
るアクセスステータスキャッシュと、選択されたワード
線をラッチするワード線ラッチと、前記行アドレスキャ
ッシュの判別結果と前記アクセスステータスキャッシュ
の前記ＤＲＡＭのアクセス状態を受けて、前記ワード線
ラッチを制御し、かつ前記行アクセスキャッシュにより
ヒットが判別されて前記アクセスステータスキャッシュ
により前記ＤＲＡＭがアクセス可能状態であることが判
別された場合は列アクセスを開始させ、前記行アドレス
キャッシュによりミスが判別された場合には前記行アド
レスキャッシュの更新を制御し、前記バンクを切り換え
て行アクセスを開始させる制御回路とをそれぞれのバン
クに備えてなることを特徴とする。
に、請求項１記載の発明は、複数のバンクで構成された
ＤＲＡＭ（ダイナミック・ランダム・アクセスメモリ）
において、前記ＤＲＡＭに対してアクセスされた行アド
レスを保持し、保持された行アドレスとアクセスされて
いる行アドレスを比較し、両者の一致（ヒット）／不一
致（ミス）を判別して判別結果を出力し、ミスした場合
には保持されていた行アドレスをアクセスされている行
アドレスに更新する行アドレスキャッシュと、前記ＤＲ
ＡＭのアクセスを制御する制御信号を受けて、該制御信
号に基づいて前記ＤＲＡＭのアクセス状態を記憶更新す
るアクセスステータスキャッシュと、選択されたワード
線をラッチするワード線ラッチと、前記行アドレスキャ
ッシュの判別結果と前記アクセスステータスキャッシュ
の前記ＤＲＡＭのアクセス状態を受けて、前記ワード線
ラッチを制御し、かつ前記行アクセスキャッシュにより
ヒットが判別されて前記アクセスステータスキャッシュ
により前記ＤＲＡＭがアクセス可能状態であることが判
別された場合は列アクセスを開始させ、前記行アドレス
キャッシュによりミスが判別された場合には前記行アド
レスキャッシュの更新を制御し、前記バンクを切り換え
て行アクセスを開始させる制御回路とをそれぞれのバン
クに備えてなることを特徴とする。
【０００７】請求項２記載の発明は、複数のバンクで構
成されたＤＲＡＭ（ダイナミック・ランダム・アクセス
メモリ）において、前記ＤＲＡＭに対してアクセスされ
た行アドレスを保持し、保持された行アドレスとアクセ
スされている行アドレスを比較し、両者の一致（ヒッ
ト）／不一致（ミス）を判別して判別結果を出力し、ミ
スした場合には保持されていた行アドレスをアクセスさ
れている行アドレスに更新する行アドレスキャッシュ
と、前記ＤＲＡＭのアクセスを制御する制御信号を受け
て、該制御信号に基づいて前記ＤＲＡＭのアクセス状態
を記憶更新するアクセスステータスキャッシュと、アク
セスデータをラッチするセンスアンプと、前記行アドレ
スキャッシュの判別結果と前記アクセスステータスキャ
ッシュの前記ＤＲＡＭのアクセス状態を受けて、かつ前
記行アクセスキャッシュによりヒットが判別されて前記
アクセスステータスキャッシュにより前記ＤＲＡＭがア
クセス可能状態であることが判別された場合は前記セン
スアンプにラッチされたアクセスデータの列アクセスを
開始させ、前記行アドレスキャッシュによりミスが判別
された場合には前記行アドレスキャッシュの更新を制御
し、前記バンクを切り換えて行アクセスを開始させる制
御回路とをそれぞれのバンクに備えてなることを特徴と
する。
成されたＤＲＡＭ（ダイナミック・ランダム・アクセス
メモリ）において、前記ＤＲＡＭに対してアクセスされ
た行アドレスを保持し、保持された行アドレスとアクセ
スされている行アドレスを比較し、両者の一致（ヒッ
ト）／不一致（ミス）を判別して判別結果を出力し、ミ
スした場合には保持されていた行アドレスをアクセスさ
れている行アドレスに更新する行アドレスキャッシュ
と、前記ＤＲＡＭのアクセスを制御する制御信号を受け
て、該制御信号に基づいて前記ＤＲＡＭのアクセス状態
を記憶更新するアクセスステータスキャッシュと、アク
セスデータをラッチするセンスアンプと、前記行アドレ
スキャッシュの判別結果と前記アクセスステータスキャ
ッシュの前記ＤＲＡＭのアクセス状態を受けて、かつ前
記行アクセスキャッシュによりヒットが判別されて前記
アクセスステータスキャッシュにより前記ＤＲＡＭがア
クセス可能状態であることが判別された場合は前記セン
スアンプにラッチされたアクセスデータの列アクセスを
開始させ、前記行アドレスキャッシュによりミスが判別
された場合には前記行アドレスキャッシュの更新を制御
し、前記バンクを切り換えて行アクセスを開始させる制
御回路とをそれぞれのバンクに備えてなることを特徴と
する。
【０００８】請求項３記載の発明は、請求項１又は２記
載のマルチバンクＤＲＡＭと、前記マルチバンクＤＲＡ
Ｍをアクセスし、データ処理の制御中枢となるＭＰＵ
（マイクロプロセッサユニット）とを有することを特徴
とする。
載のマルチバンクＤＲＡＭと、前記マルチバンクＤＲＡ
Ｍをアクセスし、データ処理の制御中枢となるＭＰＵ
（マイクロプロセッサユニット）とを有することを特徴
とする。
【０００９】請求項４記載の発明は、複数のバンクで構
成されたＤＲＡＭ（ダイナミック・ランダム・アクセス
メモリ）と、前記マルチバンクＤＲＡＭをアクセスし、
データ処理の制御中枢となるＭＰＵ（マイクロプロセッ
サユニット）と、前記ＤＲＡＭに対してアクセスされた
行アドレスを保持し、保持された行アドレスとアクセス
されている行アドレスを比較し、両者の一致（ヒット）
／不一致（ミス）を判別して判別結果を出力し、ミスし
た場合には保持されていた行アドレスをアクセスされて
いる行アドレスに更新する行アドレスキャッシュと、前
記ＤＲＡＭのアクセスを制御する制御信号を受けて、該
制御信号に基づいて前記ＤＲＡＭのアクセス状態を記憶
更新するアクセスステータスキャッシュと、選択された
ワード線をラッチするワード線ラッチと、前記行アドレ
スキャッシュの判別結果と前記アクセスステータスキャ
ッシュの前記ＤＲＡＭのアクセス状態を受けて、前記ワ
ード線ラッチを制御し、かつ前記行アクセスキャッシュ
によりヒットが判別されて前記アクセスステータスキャ
ッシュにより前記ＤＲＡＭがアクセス可能状態であるこ
とが判別された場合は列アクセスを開始させ、前記行ア
ドレスキャッシュによりミスが判別された場合には前記
行アドレスキャッシュの更新を制御し、前記バンクを切
り換えて行アクセスを開始させる制御回路とを有し、前
記行アドレスキャッシュ、前記アクセスステータスキャ
ッシュ、前記ワード線ラッチならびに前記制御回路はそ
れぞれのバンク毎に対応して設けられてなることを特徴
とする。
成されたＤＲＡＭ（ダイナミック・ランダム・アクセス
メモリ）と、前記マルチバンクＤＲＡＭをアクセスし、
データ処理の制御中枢となるＭＰＵ（マイクロプロセッ
サユニット）と、前記ＤＲＡＭに対してアクセスされた
行アドレスを保持し、保持された行アドレスとアクセス
されている行アドレスを比較し、両者の一致（ヒット）
／不一致（ミス）を判別して判別結果を出力し、ミスし
た場合には保持されていた行アドレスをアクセスされて
いる行アドレスに更新する行アドレスキャッシュと、前
記ＤＲＡＭのアクセスを制御する制御信号を受けて、該
制御信号に基づいて前記ＤＲＡＭのアクセス状態を記憶
更新するアクセスステータスキャッシュと、選択された
ワード線をラッチするワード線ラッチと、前記行アドレ
スキャッシュの判別結果と前記アクセスステータスキャ
ッシュの前記ＤＲＡＭのアクセス状態を受けて、前記ワ
ード線ラッチを制御し、かつ前記行アクセスキャッシュ
によりヒットが判別されて前記アクセスステータスキャ
ッシュにより前記ＤＲＡＭがアクセス可能状態であるこ
とが判別された場合は列アクセスを開始させ、前記行ア
ドレスキャッシュによりミスが判別された場合には前記
行アドレスキャッシュの更新を制御し、前記バンクを切
り換えて行アクセスを開始させる制御回路とを有し、前
記行アドレスキャッシュ、前記アクセスステータスキャ
ッシュ、前記ワード線ラッチならびに前記制御回路はそ
れぞれのバンク毎に対応して設けられてなることを特徴
とする。
【００１０】請求項５記載の発明は、複数のバンクで構
成されたＤＲＡＭ（ダイナミック・ランダム・アクセス
メモリ）と、前記マルチバンクＤＲＡＭをアクセスし、
データ処理の制御中枢となるＭＰＵ（マイクロプロセッ
サユニット）と、前記ＤＲＡＭに対してアクセスされた
行アドレスを保持し、保持された行アドレスとアクセス
されている行アドレスを比較し、両者の一致（ヒット）
／不一致（ミス）を判別して判別結果を出力し、ミスし
た場合には保持されていた行アドレスをアクセスされて
いる行アドレスに更新する行アドレスキャッシュと、前
記ＤＲＡＭのアクセスを制御する制御信号を受けて、該
制御信号に基づいて前記ＤＲＡＭのアクセス状態を記憶
更新するアクセスステータスキャッシュと、アクセスデ
ータをラッチするセンスアンプと、前記行アドレスキャ
ッシュの判別結果と前記アクセスステータスキャッシュ
の前記ＤＲＡＭのアクセス状態を受けて、かつ前記行ア
クセスキャッシュによりヒットが判別されて前記アクセ
スステータスキャッシュにより前記ＤＲＡＭがアクセス
可能状態であることが判別された場合は前記センスアン
プにラッチされたアクセスデータの列アクセスを開始さ
せ、前記行アドレスキャッシュによりミスが判別された
場合には前記行アドレスキャッシュの更新を制御し、前
記バンクを切り換えて行アクセスを開始させる制御回路
とを有し、前記行アドレスキャッシュ、前記アクセスス
テータスキャッシュならびに前記制御回路はそれぞれの
バンク毎に対応して設けられてなることを特徴とする。
成されたＤＲＡＭ（ダイナミック・ランダム・アクセス
メモリ）と、前記マルチバンクＤＲＡＭをアクセスし、
データ処理の制御中枢となるＭＰＵ（マイクロプロセッ
サユニット）と、前記ＤＲＡＭに対してアクセスされた
行アドレスを保持し、保持された行アドレスとアクセス
されている行アドレスを比較し、両者の一致（ヒット）
／不一致（ミス）を判別して判別結果を出力し、ミスし
た場合には保持されていた行アドレスをアクセスされて
いる行アドレスに更新する行アドレスキャッシュと、前
記ＤＲＡＭのアクセスを制御する制御信号を受けて、該
制御信号に基づいて前記ＤＲＡＭのアクセス状態を記憶
更新するアクセスステータスキャッシュと、アクセスデ
ータをラッチするセンスアンプと、前記行アドレスキャ
ッシュの判別結果と前記アクセスステータスキャッシュ
の前記ＤＲＡＭのアクセス状態を受けて、かつ前記行ア
クセスキャッシュによりヒットが判別されて前記アクセ
スステータスキャッシュにより前記ＤＲＡＭがアクセス
可能状態であることが判別された場合は前記センスアン
プにラッチされたアクセスデータの列アクセスを開始さ
せ、前記行アドレスキャッシュによりミスが判別された
場合には前記行アドレスキャッシュの更新を制御し、前
記バンクを切り換えて行アクセスを開始させる制御回路
とを有し、前記行アドレスキャッシュ、前記アクセスス
テータスキャッシュならびに前記制御回路はそれぞれの
バンク毎に対応して設けられてなることを特徴とする。
【００１１】請求項６記載の発明は、請求項１，２，
３，４又は５記載のマルチバンクＤＲＡＭにおいて、前
記行アドレスキャッシュならびに前記アクセスステータ
スキャッシュは、キャッシュエントリーテーブルとして
１つのテーブルで構成されてなることを特徴とする。
３，４又は５記載のマルチバンクＤＲＡＭにおいて、前
記行アドレスキャッシュならびに前記アクセスステータ
スキャッシュは、キャッシュエントリーテーブルとして
１つのテーブルで構成されてなることを特徴とする。
【００１２】
【発明の実施の形態】以下、図面を用いて発明の実施形
態を説明する。
態を説明する。
【００１３】図１は請求項１記載の発明の一実施形態に
係わるマルチバンクＤＲＡＭの構成を示す図である。
係わるマルチバンクＤＲＡＭの構成を示す図である。
【００１４】図１において、この実施形態のマルチバン
クＤＲＡＭは、メモリセルアレイならびにそのアクセス
系が複数のバンクにより構成されたＤＲＡＭ（ダイナミ
ック・ランダム・アクセスメモリ）であって、ＤＲＡＭ
に対してアクセスされた行（ロウ）アドレスを受けて保
持し、保持された行アドレスとアクセスされている行ア
ドレスを比較し、両者の一致（ヒット）／不一致（ミ
ス）を判別して判別結果を出力し、ミスした場合には保
持されていた行アドレスをアクセスされている行アドレ
スに更新する行アドレスキャッシュ（ＲＡＣ）１と、Ｄ
ＲＡＭのアクセスを制御する制御信号を受けて、この制
御信号に基づいてＤＲＡＭのアクセス状態を記憶更新す
るアクセスステータスキャッシュ（ＡＳＣ）２と、行ア
ドレスを受けてデコードしワード線を選択する行デコー
ダ３と、行デコーダ３のデコード結果を受けてラッチイ
ネーブル信号に基づいて選択されたワード線をラッチす
るワード線ラッチ４と、データを記憶するセルアレイ５
と、センスアンプ（ＳＡ）／入出力回路（ＤＱ）６と、
列（カラム）アドレスを受けてデコードし列選択信号を
ＳＡ／ＤＱ６に与える列デコーダ７と、行アドレスキャ
ッシュ１の判別結果とアクセスステータスキャッシュ２
のＤＲＡＭのアクセス状態を受けて、これらの情報に基
づいてＳＡ／ＤＱ６にアクセス制御信号を供給してＳＡ
／ＤＱ６の動作を制御し、ワード線ラッチ４にラッチイ
ネーブル信号を供給してワード線ラッチ４を制御し、ま
た行アドレスキャッシュ１及びアクセスステータスキャ
ッシュ２の動作を制御する第１の制御回路８と、行アド
レスキャッシュ１の判別結果とアクセスステータスキャ
ッシュ２のＤＲＡＭのアクセス状態を受けて、これらの
情報に基づいて列デコーダ７にアクセス制御信号を供給
して列デコーダ７の動作を制御し、また行アドレスキャ
ッシュ１及びアクセスステータスキャッシュ２の動作を
制御する第２の制御回路９とが各バンク毎に設けられ、
行アクセスキャッシュ１によりヒットが判別されてアク
セスステータスキャッシュ２によりＤＲＡＭがアクセス
可能状態であることが判別された場合は列アクセスを開
始させ、行アドレスキャッシュによりミスが判別された
場合には行アドレスキャッシュ１の更新後に列アクセス
を開始するように制御し、又はバンクを切り換えて行ア
クセスを開始させることを特徴とする。
クＤＲＡＭは、メモリセルアレイならびにそのアクセス
系が複数のバンクにより構成されたＤＲＡＭ（ダイナミ
ック・ランダム・アクセスメモリ）であって、ＤＲＡＭ
に対してアクセスされた行（ロウ）アドレスを受けて保
持し、保持された行アドレスとアクセスされている行ア
ドレスを比較し、両者の一致（ヒット）／不一致（ミ
ス）を判別して判別結果を出力し、ミスした場合には保
持されていた行アドレスをアクセスされている行アドレ
スに更新する行アドレスキャッシュ（ＲＡＣ）１と、Ｄ
ＲＡＭのアクセスを制御する制御信号を受けて、この制
御信号に基づいてＤＲＡＭのアクセス状態を記憶更新す
るアクセスステータスキャッシュ（ＡＳＣ）２と、行ア
ドレスを受けてデコードしワード線を選択する行デコー
ダ３と、行デコーダ３のデコード結果を受けてラッチイ
ネーブル信号に基づいて選択されたワード線をラッチす
るワード線ラッチ４と、データを記憶するセルアレイ５
と、センスアンプ（ＳＡ）／入出力回路（ＤＱ）６と、
列（カラム）アドレスを受けてデコードし列選択信号を
ＳＡ／ＤＱ６に与える列デコーダ７と、行アドレスキャ
ッシュ１の判別結果とアクセスステータスキャッシュ２
のＤＲＡＭのアクセス状態を受けて、これらの情報に基
づいてＳＡ／ＤＱ６にアクセス制御信号を供給してＳＡ
／ＤＱ６の動作を制御し、ワード線ラッチ４にラッチイ
ネーブル信号を供給してワード線ラッチ４を制御し、ま
た行アドレスキャッシュ１及びアクセスステータスキャ
ッシュ２の動作を制御する第１の制御回路８と、行アド
レスキャッシュ１の判別結果とアクセスステータスキャ
ッシュ２のＤＲＡＭのアクセス状態を受けて、これらの
情報に基づいて列デコーダ７にアクセス制御信号を供給
して列デコーダ７の動作を制御し、また行アドレスキャ
ッシュ１及びアクセスステータスキャッシュ２の動作を
制御する第２の制御回路９とが各バンク毎に設けられ、
行アクセスキャッシュ１によりヒットが判別されてアク
セスステータスキャッシュ２によりＤＲＡＭがアクセス
可能状態であることが判別された場合は列アクセスを開
始させ、行アドレスキャッシュによりミスが判別された
場合には行アドレスキャッシュ１の更新後に列アクセス
を開始するように制御し、又はバンクを切り換えて行ア
クセスを開始させることを特徴とする。
【００１５】このような構成において、ＭＰＵからＤＲ
ＡＭへアクセスがあるとデコードするのと並行してＲＡ
Ｃ１をチェックしアクセスしようとしているアドレスが
キャッシュされている（ＲＡＣ１にエントリされてい
る）かをチェックし、その結果（ヒット／ミス）とＡＳ
Ｃ２に保持されているアクセス状況に基づいてアクセス
制御及び内部のタイミング生成／制御を行う。アクセス
状況としては例えば、初期状態のイニシャライズ、デコ
ードまたはビット線のセンス動作、リストア、プリチャ
ージが考えられ、それぞれの状況に応じた制御がなされ
る。
ＡＭへアクセスがあるとデコードするのと並行してＲＡ
Ｃ１をチェックしアクセスしようとしているアドレスが
キャッシュされている（ＲＡＣ１にエントリされてい
る）かをチェックし、その結果（ヒット／ミス）とＡＳ
Ｃ２に保持されているアクセス状況に基づいてアクセス
制御及び内部のタイミング生成／制御を行う。アクセス
状況としては例えば、初期状態のイニシャライズ、デコ
ードまたはビット線のセンス動作、リストア、プリチャ
ージが考えられ、それぞれの状況に応じた制御がなされ
る。
【００１６】図２は上記構成におけるリード動作のフロ
ーチャートを示す図であり、図３はリード動作のタイミ
ングチャートを示す図であり、これらの図を参照してリ
ード動作を説明する。
ーチャートを示す図であり、図３はリード動作のタイミ
ングチャートを示す図であり、これらの図を参照してリ
ード動作を説明する。
【００１７】行アドレスをデコードするとともにＲＡＣ
１でのヒットチェック、ＡＳＣ２でのステータスを調べ
た結果、このバンクへの初めてのアクセスであったため
ミスとなり、続出されるデータが無効であることをＭＰ
Ｕに知らせる（Invalidate）。この時、必要に応じてス
テータス情報も転送すればＭＰＵ側でその情報に基づい
た効率的な動作を行うことが可能となる。データの無効
通知（Invalidate）と並行してアドレスデコードが行わ
れており、ＡＳＣ１のステータスが初期状態であったこ
とからラッチイネーブル信号によりワード線ラッチ４は
イネーブル状態となりデコード結果をラッチする。その
後、データが続出されセンスアンプによりラッチされた
後、データが有効となる。図３に示すタイミングでは続
いて同じ行アドレスの異なる列アドレスにアクセスがな
されており、この時、ビット線はリストアにあるためそ
のままアクセスを行いデータを続出している。その後、
別の行アドレスがアクセスされたためミスとなりデータ
は無効（Invalid ）となり、ワード線も落とされてい
る。それと同時にプリチャージが起動され、プリチャー
ジが完了するタイミングで再びヒットし、ラッチイネー
ブル信号を立ち上げる。ＡＳＣ２のステータスに応じて
動作が変るが、図２に示すように、ヒットした場合には
プリチャージまで待ち、リストアの状態で列アクセスを
行う。ワード線がラッチされている、つまりヒットして
いる間はリストア状態を保持するため高速な列アクセス
が行える。
１でのヒットチェック、ＡＳＣ２でのステータスを調べ
た結果、このバンクへの初めてのアクセスであったため
ミスとなり、続出されるデータが無効であることをＭＰ
Ｕに知らせる（Invalidate）。この時、必要に応じてス
テータス情報も転送すればＭＰＵ側でその情報に基づい
た効率的な動作を行うことが可能となる。データの無効
通知（Invalidate）と並行してアドレスデコードが行わ
れており、ＡＳＣ１のステータスが初期状態であったこ
とからラッチイネーブル信号によりワード線ラッチ４は
イネーブル状態となりデコード結果をラッチする。その
後、データが続出されセンスアンプによりラッチされた
後、データが有効となる。図３に示すタイミングでは続
いて同じ行アドレスの異なる列アドレスにアクセスがな
されており、この時、ビット線はリストアにあるためそ
のままアクセスを行いデータを続出している。その後、
別の行アドレスがアクセスされたためミスとなりデータ
は無効（Invalid ）となり、ワード線も落とされてい
る。それと同時にプリチャージが起動され、プリチャー
ジが完了するタイミングで再びヒットし、ラッチイネー
ブル信号を立ち上げる。ＡＳＣ２のステータスに応じて
動作が変るが、図２に示すように、ヒットした場合には
プリチャージまで待ち、リストアの状態で列アクセスを
行う。ワード線がラッチされている、つまりヒットして
いる間はリストア状態を保持するため高速な列アクセス
が行える。
【００１８】本実施形態ではプリチャージの場合にはミ
スとしているが、もちろんヒットとして処理することも
可能である。一方、ミスした場合には出力データを無効
（Invalidate）とし、ステータスがデコード中かビット
線のセンス中であればリストアまで待ち、リストアであ
ればプリチャージを起動する。プリチャージ状態であっ
た場合にはＲＡＣ１が更新されヒットになるのを待ち新
しいデコード結果をラッチしアクセスを開始する。ま
た、ミスした場合にはバンクを切り換えてアクセスを行
うようにしてもよい。
スとしているが、もちろんヒットとして処理することも
可能である。一方、ミスした場合には出力データを無効
（Invalidate）とし、ステータスがデコード中かビット
線のセンス中であればリストアまで待ち、リストアであ
ればプリチャージを起動する。プリチャージ状態であっ
た場合にはＲＡＣ１が更新されヒットになるのを待ち新
しいデコード結果をラッチしアクセスを開始する。ま
た、ミスした場合にはバンクを切り換えてアクセスを行
うようにしてもよい。
【００１９】図４は上記構成におけるライト動作のフロ
ーチャートを示す図であり、図５はライト動作のタイミ
ングチャートを示す図である。ライト動作も基本的には
リード動作と同じ動作を行い、リード動作とライト動作
の切り替えはライト信号によって行われ、ライト動作の
場合には無駄なビット線の動きを抑えるように列選択信
号やセンスアンプの制御がなされる。
ーチャートを示す図であり、図５はライト動作のタイミ
ングチャートを示す図である。ライト動作も基本的には
リード動作と同じ動作を行い、リード動作とライト動作
の切り替えはライト信号によって行われ、ライト動作の
場合には無駄なビット線の動きを抑えるように列選択信
号やセンスアンプの制御がなされる。
【００２０】このように、上記実施形態にあっては、Ｄ
ＲＡＭ、ならびにこのＤＲＡＭをアクセスするＭＰＵを
含んで構成されたデータ処理システムでは、ＤＲＡＭを
キャッシュメモリのように使えるため、より高速なアク
セスを可能とすることで各種のキャッシュメモリを用い
ること無く十分なシステム性能が得られるという効果が
ある。例えば上記マルチバンクＤＲＡＭが２００ＭＨｚ
での列アクセスが可能であり、そのバンク数が１０２４
で１ライン（１行）が２５６ビットである場合には、従
来のキャッシュメモリと同様なヒット率が得られるよう
にアドレッシングを工夫すれば、それは２００ＭＨｚで
動作する３２Ｋバイトのキャッシュメモリを持つことに
等しく、このマルチバンクＤＲＡＭのみでもキャッシュ
メモリを持つシステムと同等な性能を提供することがで
きる。
ＲＡＭ、ならびにこのＤＲＡＭをアクセスするＭＰＵを
含んで構成されたデータ処理システムでは、ＤＲＡＭを
キャッシュメモリのように使えるため、より高速なアク
セスを可能とすることで各種のキャッシュメモリを用い
ること無く十分なシステム性能が得られるという効果が
ある。例えば上記マルチバンクＤＲＡＭが２００ＭＨｚ
での列アクセスが可能であり、そのバンク数が１０２４
で１ライン（１行）が２５６ビットである場合には、従
来のキャッシュメモリと同様なヒット率が得られるよう
にアドレッシングを工夫すれば、それは２００ＭＨｚで
動作する３２Ｋバイトのキャッシュメモリを持つことに
等しく、このマルチバンクＤＲＡＭのみでもキャッシュ
メモリを持つシステムと同等な性能を提供することがで
きる。
【００２１】図６は請求項２記載の発明の一実施形態に
係わるマルチバンクＤＲＡＭの構成を示す図である。
係わるマルチバンクＤＲＡＭの構成を示す図である。
【００２２】図６において、この実施形態の特徴とする
ところは、図１に示す実施形態に比べて図１に示すワー
ド線ラッチ４を削除し、ワード線をラッチするのではな
くセンスアンプ６でＲＡＳサイクルに関係なく続出した
データを保持するようにしたことにあり、他の構成は図
１に示す実施形態と同様である。このような実施形態で
はヒットしている限りセンスアンプ６でラッチされてい
るデータを列アクセスで読出すことができる。ミスした
場合にはアクセス可能な状況であればアドレスをデコー
ドしている間にセンスアンプ６をイコライズするように
制御を行い、アクセスを待つ必要がある場合にはアドレ
スで命令をデコード中止するなどしてワード線を活性化
させないように制御する必要がある。
ところは、図１に示す実施形態に比べて図１に示すワー
ド線ラッチ４を削除し、ワード線をラッチするのではな
くセンスアンプ６でＲＡＳサイクルに関係なく続出した
データを保持するようにしたことにあり、他の構成は図
１に示す実施形態と同様である。このような実施形態で
はヒットしている限りセンスアンプ６でラッチされてい
るデータを列アクセスで読出すことができる。ミスした
場合にはアクセス可能な状況であればアドレスをデコー
ドしている間にセンスアンプ６をイコライズするように
制御を行い、アクセスを待つ必要がある場合にはアドレ
スで命令をデコード中止するなどしてワード線を活性化
させないように制御する必要がある。
【００２３】図７は請求項６記載の発明の一実施形態に
係わるマルチバンクＤＲＡＭの構成を示す図である。
係わるマルチバンクＤＲＡＭの構成を示す図である。
【００２４】図７において、この実施形態の特徴とする
ところは、図１に示す実施形態に比べて、行アドレスキ
ャッシュ（ＲＡＣ）１ならびにアクセスステータスキャ
ッシュ（ＡＳＣ）２をキャッシュエントリテーブル１０
として図８に示すように１つのテーブルとして構成した
ことにあり、他の構成及び作用は図１に示す実施形態と
同様である。このような構成においては、図１に示す実
施形態と同様な効果を得ることができるとともに、キャ
ッシュエントリテーブル１０をマルチバンクＤＲＡＭの
外部の例えばデータ処理システムに設けることが可能と
なり、マルチバンクＤＲＡＭの構成を容易に小型化でき
る。
ところは、図１に示す実施形態に比べて、行アドレスキ
ャッシュ（ＲＡＣ）１ならびにアクセスステータスキャ
ッシュ（ＡＳＣ）２をキャッシュエントリテーブル１０
として図８に示すように１つのテーブルとして構成した
ことにあり、他の構成及び作用は図１に示す実施形態と
同様である。このような構成においては、図１に示す実
施形態と同様な効果を得ることができるとともに、キャ
ッシュエントリテーブル１０をマルチバンクＤＲＡＭの
外部の例えばデータ処理システムに設けることが可能と
なり、マルチバンクＤＲＡＭの構成を容易に小型化でき
る。
【００２５】なお、上記それぞれの実施形態のマルチバ
ンクＤＲＡＭは、このマルチバンクＤＲＡＭをアクセス
してデータ処理の制御中枢となるＭＰＵ（マイクロプロ
セッサユニット）と組み合わせてデータ処理システムを
構築することが可能であり、また、このようなデータ処
理システムを構築した場合に、行アドレスキャッシュ
（ＲＡＣ）１及びアクセスステータスキャッシュ（ＡＳ
Ｃ）２、ワード線ラッチ４、又はキャッシュエントリテ
ーブル１０はＤＲＡＭの外部のデータ処理システムに設
けるようにしてもよい。
ンクＤＲＡＭは、このマルチバンクＤＲＡＭをアクセス
してデータ処理の制御中枢となるＭＰＵ（マイクロプロ
セッサユニット）と組み合わせてデータ処理システムを
構築することが可能であり、また、このようなデータ処
理システムを構築した場合に、行アドレスキャッシュ
（ＲＡＣ）１及びアクセスステータスキャッシュ（ＡＳ
Ｃ）２、ワード線ラッチ４、又はキャッシュエントリテ
ーブル１０はＤＲＡＭの外部のデータ処理システムに設
けるようにしてもよい。
【００２６】
【発明の効果】以上説明したように、この発明によれ
ば、マルチバンクＤＲＡＭ及びこのデータ処理システム
に含まれる上記ＤＲＡＭをキャッシュメモリのように使
えるため、より高速なアクセスを可能とすることで各種
のキャッシュメモリを用いること無く十分なシステム性
能が得られるという効果がある。
ば、マルチバンクＤＲＡＭ及びこのデータ処理システム
に含まれる上記ＤＲＡＭをキャッシュメモリのように使
えるため、より高速なアクセスを可能とすることで各種
のキャッシュメモリを用いること無く十分なシステム性
能が得られるという効果がある。
【図１】請求項１記載の発明の一実施形態に係わるマル
チバンクＤＲＡＭの構成を示す図である。
チバンクＤＲＡＭの構成を示す図である。
【図２】図１に示すＤＲＡＭのリード動作のフローチャ
ートを示す図である。
ートを示す図である。
【図３】図１に示すＤＲＡＭのリード動作のタイミング
チャートを示す図である。
チャートを示す図である。
【図４】図１に示すＤＲＡＭのライト動作のフローチャ
ートを示す図である。
ートを示す図である。
【図５】図１に示すＤＲＡＭのライト動作のタイミング
チャートを示す図である。
チャートを示す図である。
【図６】請求項２記載の発明の一実施形態に係わるマル
チバンクＤＲＡＭの構成を示す図である。
チバンクＤＲＡＭの構成を示す図である。
【図７】請求項３記載の発明の一実施形態に係わるマル
チバンクＤＲＡＭの構成を示す図である。
チバンクＤＲＡＭの構成を示す図である。
【図８】図７に示すキャッシュエントリテーブルの構成
を示す図である。
を示す図である。
１ 行アドレスキャッシュ ２ アクセスステータスキャッシュ ３ 行デコーダ ４ ワード線ラッチ ５ セルアレイ ６ センスアンプ（ＳＡ）／入出力回路（ＤＱ） ７ 列デコーダ ８ 第１の制御回路 ９ 第２の制御回路 １０ キャッシュエントリテーブル
Claims (6)
- 【請求項１】 複数のバンクで構成されたＤＲＡＭ（ダ
イナミック・ランダム・アクセスメモリ）において、 前記ＤＲＡＭに対してアクセスされた行アドレスを保持
し、保持された行アドレスとアクセスされている行アド
レスを比較し、両者の一致（ヒット）／不一致（ミス）
を判別して判別結果を出力し、ミスした場合には保持さ
れていた行アドレスをアクセスされている行アドレスに
更新する行アドレスキャッシュと、 前記ＤＲＡＭのアクセスを制御する制御信号を受けて、
該制御信号に基づいて前記ＤＲＡＭのアクセス状態を記
憶更新するアクセスステータスキャッシュと、 選択されたワード線をラッチするワード線ラッチと、 前記行アドレスキャッシュの判別結果と前記アクセスス
テータスキャッシュの前記ＤＲＡＭのアクセス状態を受
けて、前記ワード線ラッチを制御し、かつ前記行アクセ
スキャッシュによりヒットが判別されて前記アクセスス
テータスキャッシュにより前記ＤＲＡＭがアクセス可能
状態であることが判別された場合は列アクセスを開始さ
せ、前記行アドレスキャッシュによりミスが判別された
場合には前記行アドレスキャッシュの更新を制御し、前
記バンクを切り換えて行アクセスを開始させる制御回路
とをそれぞれのバンクに備えてなることを特徴とするマ
ルチバンクＤＲＡＭ。 - 【請求項２】 複数のバンクで構成されたＤＲＡＭ（ダ
イナミック・ランダム・アクセスメモリ）において、 前記ＤＲＡＭに対してアクセスされた行アドレスを保持
し、保持された行アドレスとアクセスされている行アド
レスを比較し、両者の一致（ヒット）／不一致（ミス）
を判別して判別結果を出力し、ミスした場合には保持さ
れていた行アドレスをアクセスされている行アドレスに
更新する行アドレスキャッシュと、 前記ＤＲＡＭのアクセスを制御する制御信号を受けて、
該制御信号に基づいて前記ＤＲＡＭのアクセス状態を記
憶更新するアクセスステータスキャッシュと、 アクセスデータをラッチするセンスアンプと、 前記行アドレスキャッシュの判別結果と前記アクセスス
テータスキャッシュの前記ＤＲＡＭのアクセス状態を受
けて、かつ前記行アクセスキャッシュによりヒットが判
別されて前記アクセスステータスキャッシュにより前記
ＤＲＡＭがアクセス可能状態であることが判別された場
合は前記センスアンプにラッチされたアクセスデータの
列アクセスを開始させ、前記行アドレスキャッシュによ
りミスが判別された場合には前記行アドレスキャッシュ
の更新を制御し、前記バンクを切り換えて行アクセスを
開始させる制御回路とをそれぞれのバンクに備えてなる
ことを特徴とするマルチバンクＤＲＡＭ。 - 【請求項３】 請求項１又は２記載のマルチバンクＤＲ
ＡＭと、前記マルチバンクＤＲＡＭをアクセスし、デー
タ処理の制御中枢となるＭＰＵ（マイクロプロセッサユ
ニット）とを有することを特徴とするデータ処理システ
ム。 - 【請求項４】 複数のバンクで構成されたＤＲＡＭ（ダ
イナミック・ランダム・アクセスメモリ）と、 前記マルチバンクＤＲＡＭをアクセスし、データ処理の
制御中枢となるＭＰＵ（マイクロプロセッサユニット）
と、 前記ＤＲＡＭに対してアクセスされた行アドレスを保持
し、保持された行アドレスとアクセスされている行アド
レスを比較し、両者の一致（ヒット）／不一致（ミス）
を判別して判別結果を出力し、ミスした場合には保持さ
れていた行アドレスをアクセスされている行アドレスに
更新する行アドレスキャッシュと、 前記ＤＲＡＭのアクセスを制御する制御信号を受けて、
該制御信号に基づいて前記ＤＲＡＭのアクセス状態を記
憶更新するアクセスステータスキャッシュと、選択され
たワード線をラッチするワード線ラッチと、 前記行アドレスキャッシュの判別結果と前記アクセスス
テータスキャッシュの前記ＤＲＡＭのアクセス状態を受
けて、前記ワード線ラッチを制御し、かつ前記行アクセ
スキャッシュによりヒットが判別されて前記アクセスス
テータスキャッシュにより前記ＤＲＡＭがアクセス可能
状態であることが判別された場合は列アクセスを開始さ
せ、前記行アドレスキャッシュによりミスが判別された
場合には前記行アドレスキャッシュの更新を制御し、前
記バンクを切り換えて行アクセスを開始させる制御回路
とを有し、 前記行アドレスキャッシュ、前記アクセスステータスキ
ャッシュ、前記ワード線ラッチならびに前記制御回路は
それぞれのバンク毎に対応して設けられてなることを特
徴とするデータ処理システム。 - 【請求項５】 複数のバンクで構成されたＤＲＡＭ（ダ
イナミック・ランダム・アクセスメモリ）と、 前記マルチバンクＤＲＡＭをアクセスし、データ処理の
制御中枢となるＭＰＵ（マイクロプロセッサユニット）
と、 前記ＤＲＡＭに対してアクセスされた行アドレスを保持
し、保持された行アドレスとアクセスされている行アド
レスを比較し、両者の一致（ヒット）／不一致（ミス）
を判別して判別結果を出力し、ミスした場合には保持さ
れていた行アドレスをアクセスされている行アドレスに
更新する行アドレスキャッシュと、 前記ＤＲＡＭのアクセスを制御する制御信号を受けて、
該制御信号に基づいて前記ＤＲＡＭのアクセス状態を記
憶更新するアクセスステータスキャッシュと、アクセス
データをラッチするセンスアンプと、 前記行アドレスキャッシュの判別結果と前記アクセスス
テータスキャッシュの前記ＤＲＡＭのアクセス状態を受
けて、かつ前記行アクセスキャッシュによりヒットが判
別されて前記アクセスステータスキャッシュにより前記
ＤＲＡＭがアクセス可能状態であることが判別された場
合は前記センスアンプにラッチされたアクセスデータの
列アクセスを開始させ、前記行アドレスキャッシュによ
りミスが判別された場合には前記行アドレスキャッシュ
の更新を制御し、前記バンクを切り換えて行アクセスを
開始させる制御回路とを有し、 前記行アドレスキャッシュ、前記アクセスステータスキ
ャッシュならびに前記制御回路はそれぞれのバンク毎に
対応して設けられてなることを特徴とするデータ処理シ
ステム。 - 【請求項６】 前記行アドレスキャッシュならびに前記
アクセスステータスキャッシュは、キャッシュエントリ
ーテーブルとして１つのテーブルで構成されてなること
を特徴とする請求項１，２，３，４又は５記載のマルチ
バンクＤＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10084420A JPH11283364A (ja) | 1998-03-30 | 1998-03-30 | マルチバンクｄｒａｍ及びこのマルチバンクｄｒａｍを備えたデータ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10084420A JPH11283364A (ja) | 1998-03-30 | 1998-03-30 | マルチバンクｄｒａｍ及びこのマルチバンクｄｒａｍを備えたデータ処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11283364A true JPH11283364A (ja) | 1999-10-15 |
Family
ID=13830102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10084420A Pending JPH11283364A (ja) | 1998-03-30 | 1998-03-30 | マルチバンクｄｒａｍ及びこのマルチバンクｄｒａｍを備えたデータ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11283364A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7483331B2 (en) | 2006-03-17 | 2009-01-27 | Fujitsu Microelectronics Limited | Semiconductor memory, memory system, and operation method of memory system |
-
1998
- 1998-03-30 JP JP10084420A patent/JPH11283364A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7483331B2 (en) | 2006-03-17 | 2009-01-27 | Fujitsu Microelectronics Limited | Semiconductor memory, memory system, and operation method of memory system |
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