JPH11272813A - 半導体集積回路及びコンタクトレスカード - Google Patents
半導体集積回路及びコンタクトレスカードInfo
- Publication number
- JPH11272813A JPH11272813A JP10069873A JP6987398A JPH11272813A JP H11272813 A JPH11272813 A JP H11272813A JP 10069873 A JP10069873 A JP 10069873A JP 6987398 A JP6987398 A JP 6987398A JP H11272813 A JPH11272813 A JP H11272813A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power supply
- power
- logic
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Abstract
(57)【要約】
【課題】 電源電圧が変動される環境下において適切な
タイミングでパワーオンリセット信号を形成することに
よって内部論理回路の誤動作を排除することにある。 【解決手段】 電源回路の出力電圧を受けるダイオード
(11)と、このダイオードに直列接続されたトランジ
スタ(12)と、このダイオードとトランジスタとの直
列接続ノードの論理を判別するための論理ゲート(1
3)とを含んでパワーオンリセット回路を構成する。ダ
イオードとトランジスタとの直列接続回路は高電位側電
源電圧Vccのレベルチェック機能を発揮し、高電位側
電源電圧Vccのレベルが低すぎる場合におけるリセッ
ト信号のアサートを排除する。このことが、電源電圧が
変動される環境下において適切なタイミングでリセット
信号を形成し、内部論理回路の誤動作を排除する。
タイミングでパワーオンリセット信号を形成することに
よって内部論理回路の誤動作を排除することにある。 【解決手段】 電源回路の出力電圧を受けるダイオード
(11)と、このダイオードに直列接続されたトランジ
スタ(12)と、このダイオードとトランジスタとの直
列接続ノードの論理を判別するための論理ゲート(1
3)とを含んでパワーオンリセット回路を構成する。ダ
イオードとトランジスタとの直列接続回路は高電位側電
源電圧Vccのレベルチェック機能を発揮し、高電位側
電源電圧Vccのレベルが低すぎる場合におけるリセッ
ト信号のアサートを排除する。このことが、電源電圧が
変動される環境下において適切なタイミングでリセット
信号を形成し、内部論理回路の誤動作を排除する。
Description
【0001】
【発明の属する技術分野】本発明は、半導体集積回路、
さらにはそれにおけるパワーオンリセット回路の改良技
術に関し、例えば外部端子が省略されて、外部装置との
間の情報交換を非接触状態で行い得るコンタクトレスカ
ードに適用して有効な技術に関する。
さらにはそれにおけるパワーオンリセット回路の改良技
術に関し、例えば外部端子が省略されて、外部装置との
間の情報交換を非接触状態で行い得るコンタクトレスカ
ードに適用して有効な技術に関する。
【0002】
【従来の技術】ICカード用LSIは、内部メモリを有
し、その内部メモリにはセキュリティレベルの高いデー
タ、例えば金銭情報などが格納される場合がある。この
ため、ICカード用LSIにおいては誤動作防止のため
の機構を付加する必要がある。
し、その内部メモリにはセキュリティレベルの高いデー
タ、例えば金銭情報などが格納される場合がある。この
ため、ICカード用LSIにおいては誤動作防止のため
の機構を付加する必要がある。
【0003】特に、ICカードがコンタクトレス化され
るとともに、バッテリレス化され、外部装置から発射さ
れる電波によりコンタクトレスカードに電源供給が行わ
れる場合には、そのようにして供給される電源電圧が大
きく変動する可能性があり、電源電圧レベルを検出し
て、電源電圧変動に起因する誤動作を防止することは必
須となる。
るとともに、バッテリレス化され、外部装置から発射さ
れる電波によりコンタクトレスカードに電源供給が行わ
れる場合には、そのようにして供給される電源電圧が大
きく変動する可能性があり、電源電圧レベルを検出し
て、電源電圧変動に起因する誤動作を防止することは必
須となる。
【0004】電源電圧レベルを検出する方法には、電源
電圧を基準電圧と比較する方法が一般的である。しかし
ながら、基準電圧発生回路をLSI内部に設ける場合、
基準電圧発生回路自身の電源電圧も変動されるため、そ
のような環境で所定レベルの基準電圧を発生する回路の
形成は極めて困難なものとされている。
電圧を基準電圧と比較する方法が一般的である。しかし
ながら、基準電圧発生回路をLSI内部に設ける場合、
基準電圧発生回路自身の電源電圧も変動されるため、そ
のような環境で所定レベルの基準電圧を発生する回路の
形成は極めて困難なものとされている。
【0005】尚、コンタクトレスカードについて記載さ
れた文献の例としては、平成9年8月に日経BP社から
発行された「日経マイクロデバイス、特集ICカードが
DRAMを超える日(第42頁〜)」がある。
れた文献の例としては、平成9年8月に日経BP社から
発行された「日経マイクロデバイス、特集ICカードが
DRAMを超える日(第42頁〜)」がある。
【0006】
【発明が解決しようとする課題】コンタクトレス化され
るとともに、バッテリレス化され、外部装置から発射さ
れる電波により電源供給を行うようにしたコンタクトレ
スカードにおける動作の安定化について本願発明者が検
討したところ、コンタクトカードにおける内部回路の動
作用電源が当該カードの外部から電波によって供給され
る場合において、そのようにして供給される電源電圧の
レベルが非常に不安定であるために、内部論理回路が安
定動作するレベルにまで電源電圧が上昇される前に、内
部論理回路に対してリセット信号がアサートされるおそ
れがある。そうすると、内部論理回路をリセットするタ
イミングが適切でないために、内部論理回路が正常に動
作しない。この場合、内部記憶情報が破壊されるおそれ
もある。
るとともに、バッテリレス化され、外部装置から発射さ
れる電波により電源供給を行うようにしたコンタクトレ
スカードにおける動作の安定化について本願発明者が検
討したところ、コンタクトカードにおける内部回路の動
作用電源が当該カードの外部から電波によって供給され
る場合において、そのようにして供給される電源電圧の
レベルが非常に不安定であるために、内部論理回路が安
定動作するレベルにまで電源電圧が上昇される前に、内
部論理回路に対してリセット信号がアサートされるおそ
れがある。そうすると、内部論理回路をリセットするタ
イミングが適切でないために、内部論理回路が正常に動
作しない。この場合、内部記憶情報が破壊されるおそれ
もある。
【0007】本発明の目的は、電源電圧が変動される環
境下において適切なタイミングでパワーオンリセット信
号を形成することによって内部論理回路の誤動作を排除
するための技術を提供することにある。
境下において適切なタイミングでパワーオンリセット信
号を形成することによって内部論理回路の誤動作を排除
するための技術を提供することにある。
【0008】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【0009】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【0010】すなわち、内部論理回路(326)と、上
記内部回路の動作用電圧を形成するための電源回路(3
21)と、上記電源回路の出力電圧に基づいて上記内部
論理回路をパワーオンリセットするためのパワーオンリ
セット回路(322)とを含んで半導体集積回路が構成
されるとき、上記電源回路の出力電圧を受けるダイオー
ド(11)と、上記ダイオードに直列接続されたトラン
ジスタ(12)と、上記ダイオードとトランジスタとの
直列接続ノードの論理を判別するための論理ゲート(1
3)とを含んで上記パワーオンリセット回路(322)
を構成する。
記内部回路の動作用電圧を形成するための電源回路(3
21)と、上記電源回路の出力電圧に基づいて上記内部
論理回路をパワーオンリセットするためのパワーオンリ
セット回路(322)とを含んで半導体集積回路が構成
されるとき、上記電源回路の出力電圧を受けるダイオー
ド(11)と、上記ダイオードに直列接続されたトラン
ジスタ(12)と、上記ダイオードとトランジスタとの
直列接続ノードの論理を判別するための論理ゲート(1
3)とを含んで上記パワーオンリセット回路(322)
を構成する。
【0011】上記した手段によれば、高電位側電源電圧
が上昇され、ダイオードの端子間電圧が所定値を越えな
い限り、直列接続ノードの電位はほぼ低電位側電源電圧
レベルに等しくされるから、リセット信号はアサートさ
れない。高電位側電源電圧が上昇され、ダイオードの端
子間電圧が所定値を越えると、ダイオードに順方向電流
が流れ、直列接続ノードの電位が、論理ゲートの論理し
きい値を越えることで、リセット信号がアサートされ
る。このようにダイオードとトランジスタとの直列接続
回路は、極めて簡単な回路でありながら、高電位側電源
電圧のレベルチェック機能を発揮し、高電位側電源電圧
Vccのレベルが低すぎる場合におけるリセット信号の
アサートを排除する。このことが、電源電圧が変動され
る環境下においても適切なタイミングでパワーオンリセ
ット信号を形成して、内部論理回路の誤動作を排除する
という、本発明の目的を達成する。
が上昇され、ダイオードの端子間電圧が所定値を越えな
い限り、直列接続ノードの電位はほぼ低電位側電源電圧
レベルに等しくされるから、リセット信号はアサートさ
れない。高電位側電源電圧が上昇され、ダイオードの端
子間電圧が所定値を越えると、ダイオードに順方向電流
が流れ、直列接続ノードの電位が、論理ゲートの論理し
きい値を越えることで、リセット信号がアサートされ
る。このようにダイオードとトランジスタとの直列接続
回路は、極めて簡単な回路でありながら、高電位側電源
電圧のレベルチェック機能を発揮し、高電位側電源電圧
Vccのレベルが低すぎる場合におけるリセット信号の
アサートを排除する。このことが、電源電圧が変動され
る環境下においても適切なタイミングでパワーオンリセ
ット信号を形成して、内部論理回路の誤動作を排除する
という、本発明の目的を達成する。
【0012】また、上記パワーオンリセット回路は、上
記電源回路の出力端子に結合された抵抗、及びこの抵抗
に直列接続されたトランジスタと、それらの直列接続ノ
ードの論理を判別するための論理ゲートとを含んで構成
することができる。
記電源回路の出力端子に結合された抵抗、及びこの抵抗
に直列接続されたトランジスタと、それらの直列接続ノ
ードの論理を判別するための論理ゲートとを含んで構成
することができる。
【0013】上記半導体集積回路と、上記電源回路の入
力端子に結合され、外部装置から発射された電波を、当
該外部装置に非接触状態で受信するためのアンテナとを
含んでコンタクトレスカードを構成することができる。
力端子に結合され、外部装置から発射された電波を、当
該外部装置に非接触状態で受信するためのアンテナとを
含んでコンタクトレスカードを構成することができる。
【0014】上記アンテナを介して取り込まれた信号か
ら、上記内部論理回路の動作に使用されるクロック信号
を抽出するためのクロック抽出回路と、上記アンテナを
介して取り込まれた信号から、上記内部論理回路で処理
されるデータを得るためのデータ復調回路と、上記内部
回路の出力データを変調して上記アンテナに供給するた
めのデータ変調回路とを含んで上記コンタクトレスカー
ドを構成することができる。
ら、上記内部論理回路の動作に使用されるクロック信号
を抽出するためのクロック抽出回路と、上記アンテナを
介して取り込まれた信号から、上記内部論理回路で処理
されるデータを得るためのデータ復調回路と、上記内部
回路の出力データを変調して上記アンテナに供給するた
めのデータ変調回路とを含んで上記コンタクトレスカー
ドを構成することができる。
【0015】
【発明の実施の形態】図3には本発明にかかるコンタク
トレスカードが示される。
トレスカードが示される。
【0016】コンタクトレスカード31は、外部端子が
省略され、外部装置と非接触状態で当該外部装置との間
で各種情報のやり取りを可能とする。図3に示されるコ
ンタクトレスカード31は、カード状に形成され、導電
ラインが巻回されて成るアンテナ33と、このアンテナ
33に結合された半導体集積回路32とが内蔵される。
そして、バッテリレス化されている。つまり、外部装置
から発射される電波をアンテナ33で受け、このアンテ
ナ33に誘起された電圧を内部電源回路にて整流、平滑
して内部回路の動作用電源電圧を得るようにしている。
省略され、外部装置と非接触状態で当該外部装置との間
で各種情報のやり取りを可能とする。図3に示されるコ
ンタクトレスカード31は、カード状に形成され、導電
ラインが巻回されて成るアンテナ33と、このアンテナ
33に結合された半導体集積回路32とが内蔵される。
そして、バッテリレス化されている。つまり、外部装置
から発射される電波をアンテナ33で受け、このアンテ
ナ33に誘起された電圧を内部電源回路にて整流、平滑
して内部回路の動作用電源電圧を得るようにしている。
【0017】図4には上記半導体集積回路32の構成例
が示される。
が示される。
【0018】図4に示される半導体集積回路32は、特
に制限されないが、公知の半導体集積回路製造技術によ
り、単結晶シリコン基板などの一つの半導体基板に形成
されている。
に制限されないが、公知の半導体集積回路製造技術によ
り、単結晶シリコン基板などの一つの半導体基板に形成
されている。
【0019】電源回路321が設けられ、この電源回路
321は、アンテナ33に誘起された高周波電圧(例え
ば13.56MHz)を整流する整流回路や、その整流
出力を低電圧化するためのレギュレータ、及び平滑用の
キャパシタなどを含む。電源回路321から出力された
高電位側電源電圧Vccは、パワーオンリセット回路3
22、クロック抽出回路323、データ復調回路32
4、データ変調回路325、制御・演算用論理回路32
6、及び記憶回路327に供給される。尚、電源回路3
21の低電位側電源電圧Vssは、パワーオンリセット
回路322、クロック抽出回路323、データ復調回路
324、データ変調回路325、制御・演算用論理回路
326、及び記憶回路327に共通のグランド電位とさ
れる。
321は、アンテナ33に誘起された高周波電圧(例え
ば13.56MHz)を整流する整流回路や、その整流
出力を低電圧化するためのレギュレータ、及び平滑用の
キャパシタなどを含む。電源回路321から出力された
高電位側電源電圧Vccは、パワーオンリセット回路3
22、クロック抽出回路323、データ復調回路32
4、データ変調回路325、制御・演算用論理回路32
6、及び記憶回路327に供給される。尚、電源回路3
21の低電位側電源電圧Vssは、パワーオンリセット
回路322、クロック抽出回路323、データ復調回路
324、データ変調回路325、制御・演算用論理回路
326、及び記憶回路327に共通のグランド電位とさ
れる。
【0020】パワーオンリセット回路322は、高電位
側電源電圧Vccを検出し、高電位側電源電圧Vccが
所定の電圧レベルに達した時点で、制御・演算用論理回
路326をリセットするためのリセット信号RST*
(*はローアクティブ信号であることを意味する)を形
成してそれを制御・演算用論理回路326に出力する。
側電源電圧Vccを検出し、高電位側電源電圧Vccが
所定の電圧レベルに達した時点で、制御・演算用論理回
路326をリセットするためのリセット信号RST*
(*はローアクティブ信号であることを意味する)を形
成してそれを制御・演算用論理回路326に出力する。
【0021】クロック抽出回路323は、アンテナ33
に誘起された高周波電圧からクロック信号CLKを抽出
してそれを制御・演算用論理回路326に出力する。
に誘起された高周波電圧からクロック信号CLKを抽出
してそれを制御・演算用論理回路326に出力する。
【0022】データ復調回路324は、アンテナ33に
誘起された高周波電圧を復調することで受信データRD
を形成してそれを制御・演算用論理回路326に出力す
る。
誘起された高周波電圧を復調することで受信データRD
を形成してそれを制御・演算用論理回路326に出力す
る。
【0023】データ変調回路325は、制御・演算用論
理回路326からの送信データSDを変調してアンテナ
33に供給する。
理回路326からの送信データSDを変調してアンテナ
33に供給する。
【0024】制御・演算用論理回路326は、上記クロ
ック抽出回路323によって抽出されたクロック信号C
LKに同期して、データ復調回路324からの出力デー
タRDの演算処理を行う。また、この演算処理におい
て、記憶装置327の記憶情報が参照される。記憶装置
327はフラッシュメモリなどの不揮発性メモリとさ
れ、金銭情報あるいは当該カード31を所有する者の個
人情報などが記憶される。さらに、制御・演算用論理回
路326の演算処理結果は、必要に応じて送信データR
Dとしてデータ変調回路325に出力され、そこで変調
されてからアンテナ323を介して外部装置に伝達され
る。
ック抽出回路323によって抽出されたクロック信号C
LKに同期して、データ復調回路324からの出力デー
タRDの演算処理を行う。また、この演算処理におい
て、記憶装置327の記憶情報が参照される。記憶装置
327はフラッシュメモリなどの不揮発性メモリとさ
れ、金銭情報あるいは当該カード31を所有する者の個
人情報などが記憶される。さらに、制御・演算用論理回
路326の演算処理結果は、必要に応じて送信データR
Dとしてデータ変調回路325に出力され、そこで変調
されてからアンテナ323を介して外部装置に伝達され
る。
【0025】図1にはパワーオンリセット回路322の
構成例が示される。
構成例が示される。
【0026】ダイオード11とnチャンネル型MOSト
ランジスタ(デプレッション型)とが直列接続され、こ
の直列接続ノードAの電位がインバータ13に入力され
るようになっている。ダイオード11のアノードには高
電位側電源電圧Vccが印加される。nチャンネル型M
OSトランジスタ12のゲート電極とドレイン電極とが
結合される。nチャンネル型MOSトランジスタ12の
ソース電極は高電位側電源電圧Vccレベルとされる。
インバータ13の動作用電源として高電位側電源電圧V
cc、及び低電位側電源電圧Vssが供給される。イン
バータ13の出力信号は、リセット信号RST*として
制御・演算用論理回路326に供給される。
ランジスタ(デプレッション型)とが直列接続され、こ
の直列接続ノードAの電位がインバータ13に入力され
るようになっている。ダイオード11のアノードには高
電位側電源電圧Vccが印加される。nチャンネル型M
OSトランジスタ12のゲート電極とドレイン電極とが
結合される。nチャンネル型MOSトランジスタ12の
ソース電極は高電位側電源電圧Vccレベルとされる。
インバータ13の動作用電源として高電位側電源電圧V
cc、及び低電位側電源電圧Vssが供給される。イン
バータ13の出力信号は、リセット信号RST*として
制御・演算用論理回路326に供給される。
【0027】図2には、図1に示されるパワーオンリセ
ット回路322の特性図が示される。
ット回路322の特性図が示される。
【0028】高電位側電源電圧Vccが零ボルトの付近
では、ダイオード11に十分な順方向電圧が印加されな
いため、ダイオード11に電流が流れない。このため、
直列接続ノードAの電位は低電位側電源電圧Vssレベ
ルであり、インバータ13の出力端子はハイレベルであ
る。
では、ダイオード11に十分な順方向電圧が印加されな
いため、ダイオード11に電流が流れない。このため、
直列接続ノードAの電位は低電位側電源電圧Vssレベ
ルであり、インバータ13の出力端子はハイレベルであ
る。
【0029】高電位側電源電圧Vccがさらに上昇し、
ダイオード11の端子間電圧が0.8ボルトを越えると
ダイオード11に順方向電流が流れ始める。すると、n
チャンネル型MOSトランジスタ12で構成される抵抗
により、直列接続ノードAの電位が上昇され、それがイ
ンバータ13の論理しきい値に達したとき、インバータ
13の出力論理が反転され、リセット信号RST*がロ
ーレベルにアサートされる。それにより、制御・演算用
論理回路326が、リセットされて所定の制御・演算動
作が開始される。
ダイオード11の端子間電圧が0.8ボルトを越えると
ダイオード11に順方向電流が流れ始める。すると、n
チャンネル型MOSトランジスタ12で構成される抵抗
により、直列接続ノードAの電位が上昇され、それがイ
ンバータ13の論理しきい値に達したとき、インバータ
13の出力論理が反転され、リセット信号RST*がロ
ーレベルにアサートされる。それにより、制御・演算用
論理回路326が、リセットされて所定の制御・演算動
作が開始される。
【0030】ここで、制御・演算用論理回路326は、
シーケンス制御のための制御論理を含み、そこに供給さ
れる高電位側電源電圧Vccがあまり低いと正常な論理
動作を行うことができない。特にMOSトランジスタが
複数段に結合されたような論理回路は、MOSトランジ
スタが複数段に結合されない回路に比べて、より高い電
源電圧が供給されなければ、正常に動作しない。したが
って、コンタクトレスカード31が外部装置にセットさ
れた直後のようにアンテナ33での起電力が十分に高く
ならない状態で、リセット信号RST*がローレベルに
アサートされた場合には、制御・演算用論理回路326
が正常な論理動作を行うことができるレベルにまで高電
位側電源電圧Vccが上昇されないにもかかわらず、リ
セット信号RST*により、制御・演算用論理回路32
6の動作が開始されることになるから、制御・演算用論
理回路326の誤動作を余儀なくされる。
シーケンス制御のための制御論理を含み、そこに供給さ
れる高電位側電源電圧Vccがあまり低いと正常な論理
動作を行うことができない。特にMOSトランジスタが
複数段に結合されたような論理回路は、MOSトランジ
スタが複数段に結合されない回路に比べて、より高い電
源電圧が供給されなければ、正常に動作しない。したが
って、コンタクトレスカード31が外部装置にセットさ
れた直後のようにアンテナ33での起電力が十分に高く
ならない状態で、リセット信号RST*がローレベルに
アサートされた場合には、制御・演算用論理回路326
が正常な論理動作を行うことができるレベルにまで高電
位側電源電圧Vccが上昇されないにもかかわらず、リ
セット信号RST*により、制御・演算用論理回路32
6の動作が開始されることになるから、制御・演算用論
理回路326の誤動作を余儀なくされる。
【0031】例えば図1に示されるダイオード11の代
わりに抵抗を設け、nチャンネル型MOSトランジスタ
12の代わりにキャパシタを設けた場合には、CRの時
定数によってキャパシタの端子電圧が徐々に上昇し、そ
れがインバータ13の論理しきい値を越えることでイン
バータの出力論理が反転する。インバータ13の論理し
きい値は、高電位側電源電圧Vccのほぼ1/2とされ
るから、高電位側電源電圧Vccが十分に高くならない
状態でも、インバータの出力論理が反転する可能性はあ
る。そうすると、上記したように、制御・演算用論理回
路326が正常な論理動作を行うことができるレベルに
まで高電位側電源電圧Vccが上昇されない状態で、リ
セット信号RST*がアサートされて制御・演算用論理
回路326の動作が開始されることになるから、制御・
演算用論理回路326が誤動作してしまう。
わりに抵抗を設け、nチャンネル型MOSトランジスタ
12の代わりにキャパシタを設けた場合には、CRの時
定数によってキャパシタの端子電圧が徐々に上昇し、そ
れがインバータ13の論理しきい値を越えることでイン
バータの出力論理が反転する。インバータ13の論理し
きい値は、高電位側電源電圧Vccのほぼ1/2とされ
るから、高電位側電源電圧Vccが十分に高くならない
状態でも、インバータの出力論理が反転する可能性はあ
る。そうすると、上記したように、制御・演算用論理回
路326が正常な論理動作を行うことができるレベルに
まで高電位側電源電圧Vccが上昇されない状態で、リ
セット信号RST*がアサートされて制御・演算用論理
回路326の動作が開始されることになるから、制御・
演算用論理回路326が誤動作してしまう。
【0032】それに対して、図1に示される構成では、
ダイオード11の性質上、ダイオード11の端子電圧が
ほぼ0.8ボルトに達しなければダイオード11に電流
が流れないから、直列接続ノードAの電位が上昇される
ことはなく、インバータの論理反転が阻止される。高電
位側電源電圧Vccが上昇され、ダイオード11の端子
間電圧が0.8ボルトを越えると、ダイオード11に順
方向電流が流れ、直列接続ノードAの電位が、インバー
タ13の論理しきい値を越えることで、インバータ13
の出力論理が反転され、リセット信号RST*がアサー
トされる。この状態では、高電位側電源電圧Vccは十
分に上昇されており、制御・演算用論理回路326は正
常に動作される。
ダイオード11の性質上、ダイオード11の端子電圧が
ほぼ0.8ボルトに達しなければダイオード11に電流
が流れないから、直列接続ノードAの電位が上昇される
ことはなく、インバータの論理反転が阻止される。高電
位側電源電圧Vccが上昇され、ダイオード11の端子
間電圧が0.8ボルトを越えると、ダイオード11に順
方向電流が流れ、直列接続ノードAの電位が、インバー
タ13の論理しきい値を越えることで、インバータ13
の出力論理が反転され、リセット信号RST*がアサー
トされる。この状態では、高電位側電源電圧Vccは十
分に上昇されており、制御・演算用論理回路326は正
常に動作される。
【0033】このようにダイオード11とMOSトラン
ジスタ12との直列接続回路は、それ自体簡単な構成で
ありながら、高電位側電源電圧Vccのレベルチェック
機能を発揮し、高電位側電源電圧Vccが所定値を越え
ない限り、リセット信号RST*がアサートされないよ
うになっているので、リセット信号RST*のアサート
タイミングの適正化により、制御・演算用論理回路32
6の誤動作を排除することができる。
ジスタ12との直列接続回路は、それ自体簡単な構成で
ありながら、高電位側電源電圧Vccのレベルチェック
機能を発揮し、高電位側電源電圧Vccが所定値を越え
ない限り、リセット信号RST*がアサートされないよ
うになっているので、リセット信号RST*のアサート
タイミングの適正化により、制御・演算用論理回路32
6の誤動作を排除することができる。
【0034】上記例によれば、以下の作用効果を得るこ
とができる。
とができる。
【0035】高電位側電源電圧Vccが上昇し、ダイオ
ード11の端子間電圧が0.8ボルトを越えるとダイオ
ード11に順方向電流が流れ始め、nチャンネル型MO
Sトランジスタ12で構成される抵抗により、直列接続
ノードAの電位が上昇され、それがインバータ13の論
理しきい値に達したとき、インバータ13の出力論理が
反転されてリセット信号RST*がローレベルにアサー
トされる。つまり、高電位側電源電圧Vccが上昇さ
れ、ダイオード11の端子間電圧が0.8ボルトを越え
ない限り、直列接続ノードAの電位はほぼ低電位側電源
電圧Vssレベルに等しくされるから、リセット信号R
ST*がローレベルにアサートされることはない。高電
位側電源電圧Vccが上昇され、ダイオード11の端子
間電圧が0.8ボルトを越えると、ダイオード11に順
方向電流が流れ、直列接続ノードAの電位が、インバー
タ13の論理しきい値を越えることで、インバータ13
の出力論理が反転され、リセット信号RST*がアサー
トされる。この状態では、高電位側電源電圧Vccは十
分に上昇されており、制御・演算用論理回路326は正
常に動作される。
ード11の端子間電圧が0.8ボルトを越えるとダイオ
ード11に順方向電流が流れ始め、nチャンネル型MO
Sトランジスタ12で構成される抵抗により、直列接続
ノードAの電位が上昇され、それがインバータ13の論
理しきい値に達したとき、インバータ13の出力論理が
反転されてリセット信号RST*がローレベルにアサー
トされる。つまり、高電位側電源電圧Vccが上昇さ
れ、ダイオード11の端子間電圧が0.8ボルトを越え
ない限り、直列接続ノードAの電位はほぼ低電位側電源
電圧Vssレベルに等しくされるから、リセット信号R
ST*がローレベルにアサートされることはない。高電
位側電源電圧Vccが上昇され、ダイオード11の端子
間電圧が0.8ボルトを越えると、ダイオード11に順
方向電流が流れ、直列接続ノードAの電位が、インバー
タ13の論理しきい値を越えることで、インバータ13
の出力論理が反転され、リセット信号RST*がアサー
トされる。この状態では、高電位側電源電圧Vccは十
分に上昇されており、制御・演算用論理回路326は正
常に動作される。
【0036】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは言うまでもない。
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは言うまでもない。
【0037】例えば、ダイオード11に代えて抵抗を設
けても良い。高電位側電源電圧Vccが上昇され、nチ
ャンネル型MOSトランジスタ12のドレイン・ソース
間電圧Vdsが高くなってMOSトランジスタ12が飽
和し、それに直列接続されている抵抗の電圧降下によ
り、高電位側電源電圧Vccが分圧されて直列接続ノー
ドAが所定の電圧になる。高電位側電源電圧Vccがさ
らに上昇され、直列接続ノードAの電位が、インバータ
13の論理しきい値を越えることで、インバータ13の
出力論理が反転され、リセット信号RST*がアサート
される。この状態では、高電位側電源電圧Vccは十分
に上昇されており、制御・演算用論理回路326は正常
に動作されるから、図1に示される場合と同様の作用効
果を得ることができる。
けても良い。高電位側電源電圧Vccが上昇され、nチ
ャンネル型MOSトランジスタ12のドレイン・ソース
間電圧Vdsが高くなってMOSトランジスタ12が飽
和し、それに直列接続されている抵抗の電圧降下によ
り、高電位側電源電圧Vccが分圧されて直列接続ノー
ドAが所定の電圧になる。高電位側電源電圧Vccがさ
らに上昇され、直列接続ノードAの電位が、インバータ
13の論理しきい値を越えることで、インバータ13の
出力論理が反転され、リセット信号RST*がアサート
される。この状態では、高電位側電源電圧Vccは十分
に上昇されており、制御・演算用論理回路326は正常
に動作されるから、図1に示される場合と同様の作用効
果を得ることができる。
【0038】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるコンタ
クトレスカードに適用した場合について説明したが、本
発明はそれに限定されるものではなく、パワーオンリセ
ットが必要となる各種半導体集積回路及びそれを含む装
置に広く適用することができる。
なされた発明をその背景となった利用分野であるコンタ
クトレスカードに適用した場合について説明したが、本
発明はそれに限定されるものではなく、パワーオンリセ
ットが必要となる各種半導体集積回路及びそれを含む装
置に広く適用することができる。
【0039】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【0040】すなわち、高電位側電源電圧が上昇され、
ダイオードの端子間電圧が所定値を越えない限り、直列
接続ノードの電位はほぼ低電位側電源電圧レベルに等し
くされるから、高電位側電源電圧Vccが非常に低い状
態でリセット信号がアサートされることはない。高電位
側電源電圧が上昇され、ダイオードの端子間電圧が所定
値を越えると、ダイオードに順方向電流が流れ、直列接
続ノードの電位が、論理ゲートの論理しきい値を越える
ことで、論理ゲートの出力論理が反転され、リセット信
号がアサートされる。この状態では、高電位側電源電圧
は十分に上昇されており、制御・演算用論理回路は正常
に動作される。それにより、電源電圧が変動される環境
下において適切なタイミングでパワーオンリセット信号
を形成することによって内部論理回路の誤動作を排除す
ることができる。
ダイオードの端子間電圧が所定値を越えない限り、直列
接続ノードの電位はほぼ低電位側電源電圧レベルに等し
くされるから、高電位側電源電圧Vccが非常に低い状
態でリセット信号がアサートされることはない。高電位
側電源電圧が上昇され、ダイオードの端子間電圧が所定
値を越えると、ダイオードに順方向電流が流れ、直列接
続ノードの電位が、論理ゲートの論理しきい値を越える
ことで、論理ゲートの出力論理が反転され、リセット信
号がアサートされる。この状態では、高電位側電源電圧
は十分に上昇されており、制御・演算用論理回路は正常
に動作される。それにより、電源電圧が変動される環境
下において適切なタイミングでパワーオンリセット信号
を形成することによって内部論理回路の誤動作を排除す
ることができる。
【図1】本発明にかかるコンタクトレスカードに含まれ
るパワーオンリセット回路の構成例回路図である。
るパワーオンリセット回路の構成例回路図である。
【図2】図1に示される回路の特性図である。
【図3】上記コンタクトレスカードの全体的な構成例説
明図である。
明図である。
【図4】上記コンタクトレスカードに含まれる半導体集
積回路の構成例ブロック図である。
積回路の構成例ブロック図である。
11 ダイオード 12 nチャンネル型MOSトランジスタ 13 インバータ 31 コンタクトレスカード 32 半導体集積回路 33 アンテナ 321 電源回路 322 パワーオンリセット回路 323 クロック抽出回路 324 データ復調回路 325 データ変調回路 326 制御・演算用論理回路 327 記憶回路
Claims (4)
- 【請求項1】 内部論理回路と、上記内部回路の動作用
電圧を形成するための電源回路と、上記電源回路の出力
電圧に基づいて上記内部論理回路をパワーオンリセット
するためのパワーオンリセット回路とを含む半導体集積
回路において、 上記パワーオンリセット回路は、上記電源回路の出力電
圧を受けるダイオードと、 上記ダイオードに直列接続されたトランジスタと、 上記ダイオードとトランジスタとの直列接続ノードの論
理を判別するための論理ゲートとを含んで成り、 上記論理ゲートの出力信号が上記内部論理回路にそれの
パワーオンリセット信号として供給されることを特徴と
する半導体集積回路。 - 【請求項2】 内部論理回路と、上記内部回路の動作用
電圧を形成するための電源回路と、上記電源回路の出力
電圧に基づいて上記内部論理回路をパワーオンリセット
するためのパワーオンリセット回路とを含む半導体集積
回路において、 上記パワーオンリセット回路は、上記電源回路の出力端
子に結合された抵抗と、 上記抵抗に直列接続されたトランジスタと、 上記抵抗とトランジスタとの直列接続ノードの論理を判
別するための論理ゲートとを含んで成り、 上記論理ゲートの出力信号が上記内部論理回路にそれの
パワーオンリセット信号として供給されることを特徴と
する半導体集積回路。 - 【請求項3】 請求項1又は2記載の半導体集積回路
と、上記電源回路の入力端子に結合され、外部装置から
発射された電波を、当該外部装置に非接触状態で受信す
るためのアンテナとを含んで、カード状に形成されたコ
ンタクトレスカード。 - 【請求項4】 上記アンテナを介して取り込まれた信号
から、上記内部論理回路の動作に使用されるクロック信
号を抽出するためのクロック抽出回路と、上記アンテナ
を介して取り込まれた信号から、上記内部論理回路で処
理されるデータを得るためのデータ復調回路と、上記内
部回路の出力データを変調して上記アンテナに供給する
ためのデータ変調回路とを含む請求項3記載のコンタク
トレスカード。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10069873A JPH11272813A (ja) | 1998-03-19 | 1998-03-19 | 半導体集積回路及びコンタクトレスカード |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10069873A JPH11272813A (ja) | 1998-03-19 | 1998-03-19 | 半導体集積回路及びコンタクトレスカード |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11272813A true JPH11272813A (ja) | 1999-10-08 |
Family
ID=13415351
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10069873A Withdrawn JPH11272813A (ja) | 1998-03-19 | 1998-03-19 | 半導体集積回路及びコンタクトレスカード |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11272813A (ja) |
-
1998
- 1998-03-19 JP JP10069873A patent/JPH11272813A/ja not_active Withdrawn
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4786316B2 (ja) | 半導体集積回路装置及びそれを用いたicカード | |
JP3967487B2 (ja) | Icカード | |
US6424203B1 (en) | Power supply circuit and method | |
US7441711B2 (en) | Semiconductor device and IC card | |
US6525362B2 (en) | IC chip for contactless IC card | |
JP3833939B2 (ja) | 複合icカード | |
JP2007124770A (ja) | 半導体集積回路装置及びそれを用いた非接触電子装置 | |
US11316374B2 (en) | Methods and apparatus for antenna signal limiter for radio frequency identification transponder | |
JPH10307896A (ja) | Icカード | |
US8104690B2 (en) | Smart card system and operating method thereof | |
KR100874983B1 (ko) | 태그 칩 및 이의 구동방법 | |
EP0866414A2 (en) | Non-contact type portable device | |
US11062189B2 (en) | Flag holding circuit and flag holding method | |
US6931234B1 (en) | Data processing device and method of controlling operation of data processing device | |
US20080212346A1 (en) | Antenna impedance modulation method | |
JPH11272813A (ja) | 半導体集積回路及びコンタクトレスカード | |
US20220012556A1 (en) | Internal voltage generator and smart card including the same | |
JP3904860B2 (ja) | 電源装置、半導体回路装置、およびicカード | |
US20030156436A1 (en) | Starting and power -voltage-drop protection circuit for a contactless circuit | |
JP2001286080A (ja) | 受電回路、無線通信装置及び無線通信システム | |
KR101939239B1 (ko) | Rfid 통신용 포락선 검출기 | |
US20100277281A1 (en) | Rfid tag and method for driving the same | |
US7400874B2 (en) | Integrated circuit comprising a clock-signal generator, smart card comprising an integrated circuit of this kind and associated method for the generation of clock signals | |
JP2007334660A (ja) | Icカード用マイクロコンピュータチップ、icカード用マイクロコンピュータ及びicカード | |
JP2004078898A (ja) | Icカード |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050607 |