JPH11272559A - マルチレベル・メモリ・ハイアラ―キを含むデ―タ処理システムのためのキャッシュ・コヒ―レンシ・プロトコル - Google Patents
マルチレベル・メモリ・ハイアラ―キを含むデ―タ処理システムのためのキャッシュ・コヒ―レンシ・プロトコルInfo
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- JPH11272559A JPH11272559A JP11026708A JP2670899A JPH11272559A JP H11272559 A JPH11272559 A JP H11272559A JP 11026708 A JP11026708 A JP 11026708A JP 2670899 A JP2670899 A JP 2670899A JP H11272559 A JPH11272559 A JP H11272559A
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】データ処理システムにおいてキャッシュ・コヒ
ーレンシを維持する方法及びシステムを提供する。 【解決手段】このデータ処理システムは少なくとも第１
クラスタ及び第２クラスタにグループ分けされた複数の
プロセッサ及び複数のキャッシュを含む。第１クラスタ
及び第２クラスタの各々は少なくとも１つの上位レベル
・キャッシュ及び少なくとも１つの下位レベル・キャッ
シュを有する。本発明の方法によれば、第１クラスタの
上位レベル・キャッシュにおける第１データ項目が、特
定のアドレスを表すアドレス・タグと関連して記憶され
る。第１クラスタの上位レベル・キャッシュにおけるコ
ヒーレンシ・インディケータが、アドレス・タグが有効
であること及び第１データ項目が無効であることを表す
第１状態にセットされる。同様に、第２クラスタの上位
レベル・キャッシュにおいて、特定のアドレスを表すア
ドレス・タグと関連して第２データ項目が記憶される。
ーレンシを維持する方法及びシステムを提供する。 【解決手段】このデータ処理システムは少なくとも第１
クラスタ及び第２クラスタにグループ分けされた複数の
プロセッサ及び複数のキャッシュを含む。第１クラスタ
及び第２クラスタの各々は少なくとも１つの上位レベル
・キャッシュ及び少なくとも１つの下位レベル・キャッ
シュを有する。本発明の方法によれば、第１クラスタの
上位レベル・キャッシュにおける第１データ項目が、特
定のアドレスを表すアドレス・タグと関連して記憶され
る。第１クラスタの上位レベル・キャッシュにおけるコ
ヒーレンシ・インディケータが、アドレス・タグが有効
であること及び第１データ項目が無効であることを表す
第１状態にセットされる。同様に、第２クラスタの上位
レベル・キャッシュにおいて、特定のアドレスを表すア
ドレス・タグと関連して第２データ項目が記憶される。
Description
【０００１】
【発明の属する技術分野】本発明は、概していえば、デ
ータ処理するための方法及びシステムに関するものであ
り、詳しくいえば、マルチプロセッサ・データ処理シス
テムにおいてキャッシュ・コヒーレンシ（一貫性）を維
持するための方法及びシステムに関するものである。更
に詳しくいえば、本発明は、マルチレベル・メモリ・ハ
イアラーキを含むデータ処理システムのための改良され
たキャッシュ・コヒーレンシ・プロトコルに関するもの
である。
ータ処理するための方法及びシステムに関するものであ
り、詳しくいえば、マルチプロセッサ・データ処理シス
テムにおいてキャッシュ・コヒーレンシ（一貫性）を維
持するための方法及びシステムに関するものである。更
に詳しくいえば、本発明は、マルチレベル・メモリ・ハ
イアラーキを含むデータ処理システムのための改良され
たキャッシュ・コヒーレンシ・プロトコルに関するもの
である。
【０００２】
【従来の技術】通常の対称マルチプロセッサ（ＳＭＰ）
データ処理システムでは、すべてのプロセッサが大体に
おいて同じである。即ち、すべてのプロセッサが共通の
命令セット及び通信プロトコルを利用し、同じハードウ
エア・アーキテクチャを有し、一般的に、同じメモリ・
ハイアラーキを備えている。例えば、通常のＳＭＰデー
タ処理システムは、システム・メモリと、各々が１つの
プロセッサ及び１つ又は複数のレベルのキャッシュ・メ
モリを含む複数の処理エレメントと、それらの処理エレ
メントを相互に及びシステム・メモリに結合するシステ
ム・バスとを含み得るものである。ＳＭＰデータ処理シ
ステムにおいて有効な実行結果を得るためには、コヒー
レント・メモリ・ハイアラーキを維持すること、即ち、
すべてのプロセッサにメモリの内容に関して単一の視野
を与えることが重要である。
データ処理システムでは、すべてのプロセッサが大体に
おいて同じである。即ち、すべてのプロセッサが共通の
命令セット及び通信プロトコルを利用し、同じハードウ
エア・アーキテクチャを有し、一般的に、同じメモリ・
ハイアラーキを備えている。例えば、通常のＳＭＰデー
タ処理システムは、システム・メモリと、各々が１つの
プロセッサ及び１つ又は複数のレベルのキャッシュ・メ
モリを含む複数の処理エレメントと、それらの処理エレ
メントを相互に及びシステム・メモリに結合するシステ
ム・バスとを含み得るものである。ＳＭＰデータ処理シ
ステムにおいて有効な実行結果を得るためには、コヒー
レント・メモリ・ハイアラーキを維持すること、即ち、
すべてのプロセッサにメモリの内容に関して単一の視野
を与えることが重要である。
【０００３】コヒーレント・メモリ・ハイアラーキは、
ＭＥＳＩプロトコルのような選択されたメモリ・コヒー
レンシ・プロトコルの使用を通して維持される。ＭＥＳ
Ｉプロトコルでは、コヒーレンシ状態の表示が少なくと
もすべての上位レベル（キャッシュ）メモリの各コヒー
レンシ・グラニュール（粒度）（例えば、キャッシュ・
ライン又はセクタ）と関連して記憶される。各コヒーレ
ンシ・グラニュールは４つの状態、即ち、変更状態
（Ｍ，Ｍｏｄｉｆｉｅｄ）、排他的状態（Ｅ，Ｅｘｃｌ
ｕｓｉｖｅ）、共用状態（Ｓ，Ｓｈａｒｅｄ）、及び無
効状態（Ｉ，Ｉｎｖａｌｉｄ）のうちの１つを持つこと
ができ、それはキャッシュ・ディレクトリにおける２つ
のビットによって表される。変更状態は、コヒーレンシ
・グラニュールがその変更されたコヒーレンシ・グラニ
ュールを記憶するキャッシュにおいてのみ有効であるこ
と、及びその変更されたコヒーレンシ・グラニュールの
値がシステム・メモリに書き込まれていないことを表
す。コヒーレンシ・グラニュールが排他的状態として表
される時、そのコヒーレンシ・グラニュールは、そのレ
ベルのメモリ・ハイアラーキにおけるすべてのキャッシ
ュのうちの、排他的状態におけるコヒーレンシ・グラニ
ュールを持ったキャッシュにのみに存在する。しかし、
排他的状態におけるデータはシステム・メモリと整合し
ている。コヒーレンシ・グラニュールがキャッシュ・デ
ィレクトリにおいて共用状態としてマークされる場合、
そのコヒーレンシ・グラニュールは、関連するキャッシ
ュ及び同じレベルのメモリ・ハイアラーキにおける少な
くとも１つの他のキャッシュに存在する。なお、そのコ
ヒーレンシ・グラニュールのすべてのコピーがシステム
・メモリと整合している。最後に、無効状態は、コヒー
レンシ・グラニュールと関連したデータ及びアドレスが
両方とも無効であることを表す。
ＭＥＳＩプロトコルのような選択されたメモリ・コヒー
レンシ・プロトコルの使用を通して維持される。ＭＥＳ
Ｉプロトコルでは、コヒーレンシ状態の表示が少なくと
もすべての上位レベル（キャッシュ）メモリの各コヒー
レンシ・グラニュール（粒度）（例えば、キャッシュ・
ライン又はセクタ）と関連して記憶される。各コヒーレ
ンシ・グラニュールは４つの状態、即ち、変更状態
（Ｍ，Ｍｏｄｉｆｉｅｄ）、排他的状態（Ｅ，Ｅｘｃｌ
ｕｓｉｖｅ）、共用状態（Ｓ，Ｓｈａｒｅｄ）、及び無
効状態（Ｉ，Ｉｎｖａｌｉｄ）のうちの１つを持つこと
ができ、それはキャッシュ・ディレクトリにおける２つ
のビットによって表される。変更状態は、コヒーレンシ
・グラニュールがその変更されたコヒーレンシ・グラニ
ュールを記憶するキャッシュにおいてのみ有効であるこ
と、及びその変更されたコヒーレンシ・グラニュールの
値がシステム・メモリに書き込まれていないことを表
す。コヒーレンシ・グラニュールが排他的状態として表
される時、そのコヒーレンシ・グラニュールは、そのレ
ベルのメモリ・ハイアラーキにおけるすべてのキャッシ
ュのうちの、排他的状態におけるコヒーレンシ・グラニ
ュールを持ったキャッシュにのみに存在する。しかし、
排他的状態におけるデータはシステム・メモリと整合し
ている。コヒーレンシ・グラニュールがキャッシュ・デ
ィレクトリにおいて共用状態としてマークされる場合、
そのコヒーレンシ・グラニュールは、関連するキャッシ
ュ及び同じレベルのメモリ・ハイアラーキにおける少な
くとも１つの他のキャッシュに存在する。なお、そのコ
ヒーレンシ・グラニュールのすべてのコピーがシステム
・メモリと整合している。最後に、無効状態は、コヒー
レンシ・グラニュールと関連したデータ及びアドレスが
両方とも無効であることを表す。
【０００４】各コヒーレンシ・グラニュール（例えば、
キャッシュ・ライン）がセットされる状態は、キャッシ
ュ・ラインの前の状態と、リクエスト・プロセッサによ
って求められたメモリ・アクセスのタイプとの両方に依
存する。従って、マルチプロセッサ・データ処理システ
ムにおいてメモリ・コヒーレンシを維持することは、プ
ロセッサがメモり・ロケーションを読み取る又は書き込
むというそれらの意図を表すメッセージをそのシステム
・バスを通してコミュニケートすることを必要とする。
例えば、プロセッサがメモり・ロケーションにデータを
書き込むことを望む時、プロセッサは、先ず、メモリ・
ロケーションにデータを書き込むというそれの意図を他
のすべての処理エレメントに知らせ、その書込オペレー
ションを実行するための許可を他のすべての処理エレメ
ントから受けなければならない。リクエスト・プロセッ
サが受け取る許可メッセージは、メモリ・ロケーション
の内容の他のすべてのキャッシュされたコピーが無効に
されてしまったことを表し、それによって、他のプロセ
ッサが陳腐なローカル・データをアクセスしないことを
保証する。このメッセージ交換は相互無効化（ｃｒｏｓ
ｓ−ｉｎｖａｌｉｄａｔｉｏｎ、即ち、ＸＩ）として知
られている。
キャッシュ・ライン）がセットされる状態は、キャッシ
ュ・ラインの前の状態と、リクエスト・プロセッサによ
って求められたメモリ・アクセスのタイプとの両方に依
存する。従って、マルチプロセッサ・データ処理システ
ムにおいてメモリ・コヒーレンシを維持することは、プ
ロセッサがメモり・ロケーションを読み取る又は書き込
むというそれらの意図を表すメッセージをそのシステム
・バスを通してコミュニケートすることを必要とする。
例えば、プロセッサがメモり・ロケーションにデータを
書き込むことを望む時、プロセッサは、先ず、メモリ・
ロケーションにデータを書き込むというそれの意図を他
のすべての処理エレメントに知らせ、その書込オペレー
ションを実行するための許可を他のすべての処理エレメ
ントから受けなければならない。リクエスト・プロセッ
サが受け取る許可メッセージは、メモリ・ロケーション
の内容の他のすべてのキャッシュされたコピーが無効に
されてしまったことを表し、それによって、他のプロセ
ッサが陳腐なローカル・データをアクセスしないことを
保証する。このメッセージ交換は相互無効化（ｃｒｏｓ
ｓ−ｉｎｖａｌｉｄａｔｉｏｎ、即ち、ＸＩ）として知
られている。
【０００５】本発明は、キャッシュ・エントリの相互無
効化がＳＭＰデータ処理システムにおけるメモリ・コヒ
ーレンシを維持するように働いている間、リモート・プ
ロセッサによるキャッシュ・エントリの無効化が、ロー
カル・キャッシュにおけるヒット率を下げることによっ
てデータ処理システムのパフォーマンスに悪影響を与え
るという認識を含む。従って、たとえ大きなローカル・
キャッシュを備えていても、処理エレメントは、一旦ロ
ーカル・キャッシュに存在したデータを別の処理エレメ
ントにおけるリモート・キャッシュから又はシステム・
メモリから検索する時、長いアクセス待ち時間をまねく
ことがある。従って、明らかなように、キャッシュ・エ
ントリの相互無効化の結果としてパフォーマンス・ペナ
ルティを少なくすると共に、ＳＭＰデータ処理システム
においてメモリ・コヒーレンシを維持するための方法及
びシステムを提供することは望ましいことであろう。
効化がＳＭＰデータ処理システムにおけるメモリ・コヒ
ーレンシを維持するように働いている間、リモート・プ
ロセッサによるキャッシュ・エントリの無効化が、ロー
カル・キャッシュにおけるヒット率を下げることによっ
てデータ処理システムのパフォーマンスに悪影響を与え
るという認識を含む。従って、たとえ大きなローカル・
キャッシュを備えていても、処理エレメントは、一旦ロ
ーカル・キャッシュに存在したデータを別の処理エレメ
ントにおけるリモート・キャッシュから又はシステム・
メモリから検索する時、長いアクセス待ち時間をまねく
ことがある。従って、明らかなように、キャッシュ・エ
ントリの相互無効化の結果としてパフォーマンス・ペナ
ルティを少なくすると共に、ＳＭＰデータ処理システム
においてメモリ・コヒーレンシを維持するための方法及
びシステムを提供することは望ましいことであろう。
【０００６】本発明は、通常のＭＥＳＩプロトコルが、
リモート・キャッシュに記憶されたデータの効率的な検
索をサポートしないという認識も含んでいる。或既知の
マルチプロセッサ・データ処理システムは、変更状態に
おけるデータを記憶しているリモート・キャッシュが読
取リクエストに応答してその変更されたデータを供給す
ることを可能にする所謂変更介入をサポートするけれど
も、ＭＥＳＩプロトコルは、リクエストされたデータが
共用状態にある時、データをソース化する責任を他の処
理エレメントに割り振ることはしない。従って、リクエ
ストされたデータは比較的少ないアクセス待ち時間で複
数のリモート・キャッシュに記憶されることがあるけれ
ども、通常のマルチプロセッサ・データ処理システムで
は、共用データはいつもシステム・メモリから検索され
なければならない。従って、共用介入をサポートする改
良されたキャッシュ・コヒーレンシ・プロトコルを提供
することが望ましいであろう。
リモート・キャッシュに記憶されたデータの効率的な検
索をサポートしないという認識も含んでいる。或既知の
マルチプロセッサ・データ処理システムは、変更状態に
おけるデータを記憶しているリモート・キャッシュが読
取リクエストに応答してその変更されたデータを供給す
ることを可能にする所謂変更介入をサポートするけれど
も、ＭＥＳＩプロトコルは、リクエストされたデータが
共用状態にある時、データをソース化する責任を他の処
理エレメントに割り振ることはしない。従って、リクエ
ストされたデータは比較的少ないアクセス待ち時間で複
数のリモート・キャッシュに記憶されることがあるけれ
ども、通常のマルチプロセッサ・データ処理システムで
は、共用データはいつもシステム・メモリから検索され
なければならない。従って、共用介入をサポートする改
良されたキャッシュ・コヒーレンシ・プロトコルを提供
することが望ましいであろう。
【０００７】変更介入をサポートする通常のマルチプロ
セッサ・データ処理システムでは、変更されたデータ
は、それが共用バスにまたがる他のキャッシュに対して
ソース化される度にシステム・メモリに書き戻される。
本発明は、この手順がシステム・メモリとキャッシュ・
メモリとの間のコヒーレンシを維持している間、不要で
あるかもしれない書込オペレーションを遂行するため
に、それがシステム・メモリの制限された帯域幅の一部
分を消費するという認識を含んでいる。例えば、変更さ
れたキャッシュ・ラインが読取リクエストに応答して第
１キャッシュによって第２キャッシュに対してソース化
される場合、その第２キャッシュにおけるデータが再び
変更されることが多く、従って、システム・メモリにも
う一度書込みを必要とすることが多い。第２キャッシュ
の読取リクエストの時間とキャッシュ・ラインのその後
の変更との間でそのキャッシュ・ラインに対してそれ以
上のリクエストが発生されない場合、第１キャッシュに
よる変更介入に付随するシステム・メモリへの書込みは
余分なことである。
セッサ・データ処理システムでは、変更されたデータ
は、それが共用バスにまたがる他のキャッシュに対して
ソース化される度にシステム・メモリに書き戻される。
本発明は、この手順がシステム・メモリとキャッシュ・
メモリとの間のコヒーレンシを維持している間、不要で
あるかもしれない書込オペレーションを遂行するため
に、それがシステム・メモリの制限された帯域幅の一部
分を消費するという認識を含んでいる。例えば、変更さ
れたキャッシュ・ラインが読取リクエストに応答して第
１キャッシュによって第２キャッシュに対してソース化
される場合、その第２キャッシュにおけるデータが再び
変更されることが多く、従って、システム・メモリにも
う一度書込みを必要とすることが多い。第２キャッシュ
の読取リクエストの時間とキャッシュ・ラインのその後
の変更との間でそのキャッシュ・ラインに対してそれ以
上のリクエストが発生されない場合、第１キャッシュに
よる変更介入に付随するシステム・メモリへの書込みは
余分なことである。
【０００８】システム・メモリへの不必要な書き戻しを
減少させるための１つの可能な方法は、たとえリクエス
トしたキャッシュしか読取リクエストを行わなかったと
しても、データを、ソーシング・キャッシュでは無効な
ものとして及びそのリクエストしたキャッシュでは変更
されたものとしてマークすることであろう。この方法で
は、リクエストされたデータは、変更介入と関連してシ
ステム・メモリに書き戻される必要がない。しかし、キ
ャッシュ・コヒーレンシを維持するというこの方法は、
変更されたデータをプロセッサ相互間で共用することを
可能にするものではなく、データがキャッシュ相互間で
送られる時、更なるバス・トラフィックを作るであろ
う。従って、変更されたデータがキャッシュ相互間で共
用されることを可能にしながら、システム・メモリへの
データの効率的な書き戻しをサポートする改良されたキ
ャッシュ・コヒーレンシ・プロトコルを提供することが
望ましいであろう。
減少させるための１つの可能な方法は、たとえリクエス
トしたキャッシュしか読取リクエストを行わなかったと
しても、データを、ソーシング・キャッシュでは無効な
ものとして及びそのリクエストしたキャッシュでは変更
されたものとしてマークすることであろう。この方法で
は、リクエストされたデータは、変更介入と関連してシ
ステム・メモリに書き戻される必要がない。しかし、キ
ャッシュ・コヒーレンシを維持するというこの方法は、
変更されたデータをプロセッサ相互間で共用することを
可能にするものではなく、データがキャッシュ相互間で
送られる時、更なるバス・トラフィックを作るであろ
う。従って、変更されたデータがキャッシュ相互間で共
用されることを可能にしながら、システム・メモリへの
データの効率的な書き戻しをサポートする改良されたキ
ャッシュ・コヒーレンシ・プロトコルを提供することが
望ましいであろう。
【０００９】
【発明が解決しようとする課題】従って、本発明の目的
は、データ処理するための改良された方法及びシステム
を提供することにある。
は、データ処理するための改良された方法及びシステム
を提供することにある。
【００１０】本発明のもう１つの目的は、マルチプロセ
ッサ・データ処理システムにおいてキャッシュ・コヒー
レンシを維持するための改良された方法及びシステムを
提供することにある。
ッサ・データ処理システムにおいてキャッシュ・コヒー
レンシを維持するための改良された方法及びシステムを
提供することにある。
【００１１】本発明の更にもう１つの目的は、マルチレ
ベル・メモリ・ハイアラーキを含むデータ処理システム
のための改良されたキャッシュ・コヒーレンシ・プロト
コルを提供することにある。
ベル・メモリ・ハイアラーキを含むデータ処理システム
のための改良されたキャッシュ・コヒーレンシ・プロト
コルを提供することにある。
【００１２】
【課題を解決するための手段】上記の目的は、次に説明
するようにして達成される。少なくとも第１クラスタ及
び第２クラスタにグループ分けされた複数のプロセッサ
及び複数のキャッシュを含むデータ処理システムが設け
られる。第１クラスタ及び第２クラスタの各々は少なく
とも１つの上位レベル・キャッシュ及び少なくとも１つ
の下位レベル・キャッシュを有する。本発明の方法によ
れば、第１クラスタの上位レベル・キャッシュにおける
第１データ項目が、特定のアドレスを表すアドレス・タ
グと関連して記憶される。第１クラスタの上位レベル・
キャッシュにおけるコヒーレンシ・インディケータが、
アドレス・タグが有効であること及び第１データ項目が
無効であることを表す第１状態にセットされる。同様
に、第２クラスタの上位レベル・キャッシュにおいて、
特定のアドレスを表すアドレス・タグと関連して第２デ
ータ項目が記憶される。更に、第２クラスタの上位レベ
ル・キャッシュにおけるコヒーレンシ・インディケータ
が第１状態にセットされる。従って、データ処理システ
ムは、第１クラスタ及び第２クラスタの両方の上位レベ
ル・キャッシュにおけるコヒーレンシ・インディケータ
が第１状態にセットされることを可能にするコヒーレン
シ・プロトコルを実現する。
するようにして達成される。少なくとも第１クラスタ及
び第２クラスタにグループ分けされた複数のプロセッサ
及び複数のキャッシュを含むデータ処理システムが設け
られる。第１クラスタ及び第２クラスタの各々は少なく
とも１つの上位レベル・キャッシュ及び少なくとも１つ
の下位レベル・キャッシュを有する。本発明の方法によ
れば、第１クラスタの上位レベル・キャッシュにおける
第１データ項目が、特定のアドレスを表すアドレス・タ
グと関連して記憶される。第１クラスタの上位レベル・
キャッシュにおけるコヒーレンシ・インディケータが、
アドレス・タグが有効であること及び第１データ項目が
無効であることを表す第１状態にセットされる。同様
に、第２クラスタの上位レベル・キャッシュにおいて、
特定のアドレスを表すアドレス・タグと関連して第２デ
ータ項目が記憶される。更に、第２クラスタの上位レベ
ル・キャッシュにおけるコヒーレンシ・インディケータ
が第１状態にセットされる。従って、データ処理システ
ムは、第１クラスタ及び第２クラスタの両方の上位レベ
ル・キャッシュにおけるコヒーレンシ・インディケータ
が第１状態にセットされることを可能にするコヒーレン
シ・プロトコルを実現する。
【００１３】本発明の上記及び更なる目的、特徴、及び
利点は、以下の詳細に示された説明において明らかにな
るであろう。
利点は、以下の詳細に示された説明において明らかにな
るであろう。
【００１４】
【発明の実施の形態】図面、特に、図１を参照すると、
本発明によるマルチプロセッサ・データ処理システムの
高レベル・ブロック図が示される。図示のように、デー
タ処理システム８は複数のプロセッサ１０ａ−１０ｎを
含み、それらのプロセッサの各々は、インターナショナ
ル・ビジネス・マシーンズ・コーポレーションから入手
可能なＰｏｗｅｒＰＣ（商標）ラインのプロセッサの１
つを含むことが望ましい。プロセッサ１０ａ−１０ｎの
各々は、プログラム命令を実行するために利用される通
常のレジスタ、命令フロー・ロジック、及び実行ユニッ
トに加えて、搭載レベル１（Ｌ１）キャッシュ１２ａ−
１２ｎのうちの関連したキャッシュも含んでいる。その
キャッシュは、関連のプロセッサによってアクセスされ
そうな命令及びデータを一時的に記憶する。Ｌ１キャッ
シュ１２ａ−１２ｎは、図１では、命令及びデータの両
方（以下では、両方を単にデータと呼ぶ）を記憶する一
体化されたキャッシュとして示されるけれども、別の方
法として、Ｌ１キャッシュ１２ａ−１２ｎの各々が命令
キャッシュ及びデータ・キャッシュに分けられて実施さ
れてもよいことは当業者には明らかであろう。
本発明によるマルチプロセッサ・データ処理システムの
高レベル・ブロック図が示される。図示のように、デー
タ処理システム８は複数のプロセッサ１０ａ−１０ｎを
含み、それらのプロセッサの各々は、インターナショナ
ル・ビジネス・マシーンズ・コーポレーションから入手
可能なＰｏｗｅｒＰＣ（商標）ラインのプロセッサの１
つを含むことが望ましい。プロセッサ１０ａ−１０ｎの
各々は、プログラム命令を実行するために利用される通
常のレジスタ、命令フロー・ロジック、及び実行ユニッ
トに加えて、搭載レベル１（Ｌ１）キャッシュ１２ａ−
１２ｎのうちの関連したキャッシュも含んでいる。その
キャッシュは、関連のプロセッサによってアクセスされ
そうな命令及びデータを一時的に記憶する。Ｌ１キャッ
シュ１２ａ−１２ｎは、図１では、命令及びデータの両
方（以下では、両方を単にデータと呼ぶ）を記憶する一
体化されたキャッシュとして示されるけれども、別の方
法として、Ｌ１キャッシュ１２ａ−１２ｎの各々が命令
キャッシュ及びデータ・キャッシュに分けられて実施さ
れてもよいことは当業者には明らかであろう。
【００１５】アクセス待ち時間を最小にするために、デ
ータ処理システム８は、レベル２（Ｌ２）キャッシュ１
４ａ−１４ｎのような１つ又は複数の更なるレベルのキ
ャッシュ・メモリも含んでいる。それらのキャッシュ１
４ａ−１４ｎはＬ１キャッシュ１２ａ−１２ｎに対する
データをステージ化するために利用される。換言すれ
ば、Ｌ２キャッシュ１４ａ−１４ｎは、システム・メモ
リ１８とＬ１キャッシュ１２ａ−１２ｎとの間の中間記
憶装置として機能し、一般には、Ｌ１キャッシュ１２ａ
−１２ｎよりもずっと大きい量のデータを記憶すること
ができるが、長いアクセス待ち時間のものである。例え
ば、Ｌ２キャッシュ１４ａ−１４ｎは２５６又は５１２
キロバイトの記憶容量を持ち得るし、一方、Ｌ１キャッ
シュ１２ａ−１２ｎは６４又は１２８キロバイトの記憶
容量を持ち得る。更に、プロセッサ１０ａはルックアサ
イドＬ３キャッシュ１５ａによってサポートされる。Ｌ
３キャッシュ１５ａはＬ２キャッシュ１４ａと並列に相
互接続線１６に接続され、Ｌ２キャッシュ１４ａに等し
いか又はそれよりも大きい記憶容量を有することが望ま
しい。
ータ処理システム８は、レベル２（Ｌ２）キャッシュ１
４ａ−１４ｎのような１つ又は複数の更なるレベルのキ
ャッシュ・メモリも含んでいる。それらのキャッシュ１
４ａ−１４ｎはＬ１キャッシュ１２ａ−１２ｎに対する
データをステージ化するために利用される。換言すれ
ば、Ｌ２キャッシュ１４ａ−１４ｎは、システム・メモ
リ１８とＬ１キャッシュ１２ａ−１２ｎとの間の中間記
憶装置として機能し、一般には、Ｌ１キャッシュ１２ａ
−１２ｎよりもずっと大きい量のデータを記憶すること
ができるが、長いアクセス待ち時間のものである。例え
ば、Ｌ２キャッシュ１４ａ−１４ｎは２５６又は５１２
キロバイトの記憶容量を持ち得るし、一方、Ｌ１キャッ
シュ１２ａ−１２ｎは６４又は１２８キロバイトの記憶
容量を持ち得る。更に、プロセッサ１０ａはルックアサ
イドＬ３キャッシュ１５ａによってサポートされる。Ｌ
３キャッシュ１５ａはＬ２キャッシュ１４ａと並列に相
互接続線１６に接続され、Ｌ２キャッシュ１４ａに等し
いか又はそれよりも大きい記憶容量を有することが望ま
しい。
【００１６】図示のように、データ処理システム８は、
更に、Ｉ／Ｏ装置２０、システム・メモリ１８、及び不
揮発性記憶装置２２を含む。それらの各々は相互接続線
１６に結合される。Ｉ／Ｏ装置２０は、ディスプレイ装
置、キーボード、及びグラフィカル・ポインタのような
通常の周辺装置を含み、通常のアダプタを介して相互接
続線１６にインターフェースされる。不揮発性記憶装置
２２は、オペレーティング・システム及び他のソフトウ
エアを記憶する。それらは、データ処理システム８がパ
ワー・オンされることに応答して揮発性システム・メモ
リ１８にロードされる。勿論、データ処理システム８
が、ネットワーク又は付加装置に接続するための直列及
び並列ポート、システム・メモリ１８へのアクセスを調
整するメモリ・コントローラ等のような図１に示されて
ない多くの更なるコンポーネントを含み得ることは当業
者には明らかであろう。
更に、Ｉ／Ｏ装置２０、システム・メモリ１８、及び不
揮発性記憶装置２２を含む。それらの各々は相互接続線
１６に結合される。Ｉ／Ｏ装置２０は、ディスプレイ装
置、キーボード、及びグラフィカル・ポインタのような
通常の周辺装置を含み、通常のアダプタを介して相互接
続線１６にインターフェースされる。不揮発性記憶装置
２２は、オペレーティング・システム及び他のソフトウ
エアを記憶する。それらは、データ処理システム８がパ
ワー・オンされることに応答して揮発性システム・メモ
リ１８にロードされる。勿論、データ処理システム８
が、ネットワーク又は付加装置に接続するための直列及
び並列ポート、システム・メモリ１８へのアクセスを調
整するメモリ・コントローラ等のような図１に示されて
ない多くの更なるコンポーネントを含み得ることは当業
者には明らかであろう。
【００１７】１つ又は複数のバス又はクロスポイント・
スイッチを含み得る相互接続線１６は、Ｌ２キャッシュ
１４ａ−１４ｎ、Ｌ３キャッシュ１５ａ、システム・メ
モリ１８、入出力（Ｉ／Ｏ）装置２０、及び不揮発性記
憶装置２２の間の通信トランザクションのためのコンジ
ットとして働く。相互接続線１６を介した代表的な通信
トランザクションは、そのトランザクションのソース、
そのトランザクションの意図された受信側を指定する宛
先タグ、アドレス、及び／又はデータを含む。相互接続
線１６に結合された各装置は、相互接続線１６を介した
すべての通信トランザクションをスヌープすることが望
ましい。
スイッチを含み得る相互接続線１６は、Ｌ２キャッシュ
１４ａ−１４ｎ、Ｌ３キャッシュ１５ａ、システム・メ
モリ１８、入出力（Ｉ／Ｏ）装置２０、及び不揮発性記
憶装置２２の間の通信トランザクションのためのコンジ
ットとして働く。相互接続線１６を介した代表的な通信
トランザクションは、そのトランザクションのソース、
そのトランザクションの意図された受信側を指定する宛
先タグ、アドレス、及び／又はデータを含む。相互接続
線１６に結合された各装置は、相互接続線１６を介した
すべての通信トランザクションをスヌープすることが望
ましい。
【００１８】次に図２を参照すると、本発明に従って、
Ｌ２キャッシュ１４（１４ａ−１４ｎの１つ）の実施例
の更に詳細なブロック図が示される。その実施例では、
Ｌ２キャッシュ１４は、３２ビット・アドレスを利用す
る４ウェイ・セット連想キャッシュである。従って、Ｌ
２キャッシュ１４のデータ・アレイ３４は、各々がキャ
ッシュ・ラインを記憶するための８つのウェイを含む。
通常のセット連想キャッシュでは、システム・メモリ１
８におけるメモリ・ロケーションは、そのメモリ・ロケ
ーションのアドレスにおけるインデックス・ビット（例
えば、３２ビット・アドレスのビット２０−２６）を利
用してデータ・アレイ３４における特定の適合（ｃｏｎ
ｇｒｕｅｎｃｅ）クラスにマップされる。
Ｌ２キャッシュ１４（１４ａ−１４ｎの１つ）の実施例
の更に詳細なブロック図が示される。その実施例では、
Ｌ２キャッシュ１４は、３２ビット・アドレスを利用す
る４ウェイ・セット連想キャッシュである。従って、Ｌ
２キャッシュ１４のデータ・アレイ３４は、各々がキャ
ッシュ・ラインを記憶するための８つのウェイを含む。
通常のセット連想キャッシュでは、システム・メモリ１
８におけるメモリ・ロケーションは、そのメモリ・ロケ
ーションのアドレスにおけるインデックス・ビット（例
えば、３２ビット・アドレスのビット２０−２６）を利
用してデータ・アレイ３４における特定の適合（ｃｏｎ
ｇｒｕｅｎｃｅ）クラスにマップされる。
【００１９】データ・アレイ３４内に記憶されたキャッ
シュ・ラインは、キャッシュ・ディレクトリ３２にレコ
ードされる。キャッシュ・ディレクトリ３２は、データ
・アレイ３４における各ウェイに対して１つのディレク
トリ・エントリを含む。各ディレクトリ・エントリは、
タグ・フィールド４０、コヒーレンシ・ステータス・フ
ィールド４２、ＬＲＵフィールド４４、及びインクルー
ド（Ｉ）フィールド４６を含む。タグ・フィールド４０
は、キャッシュ・ラインのシステム・メモリ・アドレス
のタグ・ビット（例えば、ビット０−１９）を記憶する
ことによって、どのキャッシュ・ラインがデータ・アレ
イ３４の対応するウェイに記憶されるかを指定する。図
３を参照して以下で詳しく説明するように、コヒーレン
シ・ステータス・フィールド４２は、事前定義されたビ
ットの組合せを利用してデータ・アレイ３４の対応する
ウェイに記憶されたデータのコヒーレンシ・ステータス
を表す。ＬＲＵフィールド４４は、データ・アレイ３４
の対応するウェイがそれの適合クラスの他のウェイに関
してどのくらい最近アクセスされたかを表し、それによ
って、どのキャッシュ・ラインがキャッシュ・ミスに応
答して適合クラスから放出されるべきかを表す。最後
に、インクルード・フィールド４６は、データ・アレイ
３４の対応するウェイに記憶されたキャッシュ・ライン
が関連のＬ１キャッシュ１２にも記憶されるか否かを表
す。
シュ・ラインは、キャッシュ・ディレクトリ３２にレコ
ードされる。キャッシュ・ディレクトリ３２は、データ
・アレイ３４における各ウェイに対して１つのディレク
トリ・エントリを含む。各ディレクトリ・エントリは、
タグ・フィールド４０、コヒーレンシ・ステータス・フ
ィールド４２、ＬＲＵフィールド４４、及びインクルー
ド（Ｉ）フィールド４６を含む。タグ・フィールド４０
は、キャッシュ・ラインのシステム・メモリ・アドレス
のタグ・ビット（例えば、ビット０−１９）を記憶する
ことによって、どのキャッシュ・ラインがデータ・アレ
イ３４の対応するウェイに記憶されるかを指定する。図
３を参照して以下で詳しく説明するように、コヒーレン
シ・ステータス・フィールド４２は、事前定義されたビ
ットの組合せを利用してデータ・アレイ３４の対応する
ウェイに記憶されたデータのコヒーレンシ・ステータス
を表す。ＬＲＵフィールド４４は、データ・アレイ３４
の対応するウェイがそれの適合クラスの他のウェイに関
してどのくらい最近アクセスされたかを表し、それによ
って、どのキャッシュ・ラインがキャッシュ・ミスに応
答して適合クラスから放出されるべきかを表す。最後
に、インクルード・フィールド４６は、データ・アレイ
３４の対応するウェイに記憶されたキャッシュ・ライン
が関連のＬ１キャッシュ１２にも記憶されるか否かを表
す。
【００２０】更に図２を参照すると、Ｌ２キャッシュ１
４はキャッシュ・コントローラ３６を更に含む。キャッ
シュ・コントローラ３６はデータ・アレイ３４における
データの記憶及び検索を管理し、関連のＬ１キャッシュ
１２から受け取った信号及び相互接続線１６を介してス
ヌープされたトランザクションに応答して、キャッシュ
・ディレクトリ３２に対する更新を管理する。図示のよ
うに、キャッシュ・コントローラ３６は読取キュー５０
及び書込キュー５２を含み、キャッシュ・コントローラ
３６は、それらのキューから、キャッシュ・ディレクト
リ３２に対する更新及びデータ・アレイ３４に対するア
クセスを遂行する。例えば、関連のＬ１キャッシュ１２
から読取リクエストを受け取ったことに応答して、キャ
ッシュ・コントローラ３６は読取キュー５０におけるエ
ントリに読取リクエストを入れる。キャッシュ・コント
ローラ３６は、リクエストされたデータを関連のＬ１キ
ャッシュ１２に供給することによって読取リクエストを
サービスし、しかる後、その読取リクエストを読取キュ
ー５０から除去する。
４はキャッシュ・コントローラ３６を更に含む。キャッ
シュ・コントローラ３６はデータ・アレイ３４における
データの記憶及び検索を管理し、関連のＬ１キャッシュ
１２から受け取った信号及び相互接続線１６を介してス
ヌープされたトランザクションに応答して、キャッシュ
・ディレクトリ３２に対する更新を管理する。図示のよ
うに、キャッシュ・コントローラ３６は読取キュー５０
及び書込キュー５２を含み、キャッシュ・コントローラ
３６は、それらのキューから、キャッシュ・ディレクト
リ３２に対する更新及びデータ・アレイ３４に対するア
クセスを遂行する。例えば、関連のＬ１キャッシュ１２
から読取リクエストを受け取ったことに応答して、キャ
ッシュ・コントローラ３６は読取キュー５０におけるエ
ントリに読取リクエストを入れる。キャッシュ・コント
ローラ３６は、リクエストされたデータを関連のＬ１キ
ャッシュ１２に供給することによって読取リクエストを
サービスし、しかる後、その読取リクエストを読取キュ
ー５０から除去する。
【００２１】別の例として、キャッシュ・コントローラ
３６は、リモート・プロセッサ１０が１つの指定された
キャッシュ・ラインのそれのローカル・コピーを修正す
ることを意図するということをＬ２キャッシュ１４ａ−
１４ｎの別のキャッシュが表すことによって開始された
トランザクションをスヌープすることがある。このトラ
ンザクションをスヌープすることに応答して、キャッシ
ュ・コントローラ３６は、指定されたキャッシュ・ライ
ンがデータ・アレイ３４に存在するかどうかを決定する
ために、キャッシュ・ディレクトリ３２を読み取るとい
うリクエストを読取キュー５０に入れる。そのキャッシ
ュ・ラインがデータ・アレイに存在する場合、キャッシ
ュ・コントローラ３６は相互接続線１６上に適正な応答
を入れ、必要な場合には、書込キュー５２にディレクト
リ書込リクエストを挿入する。ディレクトリ書込リクエ
ストは、サービスされる時、指定されたキャッシュ・ラ
インと関連したコヒーレンシ・ステータス・フィールド
を更新する。図２は、１つの読取キュー及び１つの書込
キューしか利用しない実施例を示すけれども、キャッシ
ュ・コントローラ３６によって使用されるキューの数は
選択上の問題であること、及びキャッシュ・コントロー
ラ３６はキャッシュ・ディレクトリ・アクセス及びデー
タ・アレイ・アクセスに対して別々のキューを使用し得
ることは勿論である。
３６は、リモート・プロセッサ１０が１つの指定された
キャッシュ・ラインのそれのローカル・コピーを修正す
ることを意図するということをＬ２キャッシュ１４ａ−
１４ｎの別のキャッシュが表すことによって開始された
トランザクションをスヌープすることがある。このトラ
ンザクションをスヌープすることに応答して、キャッシ
ュ・コントローラ３６は、指定されたキャッシュ・ライ
ンがデータ・アレイ３４に存在するかどうかを決定する
ために、キャッシュ・ディレクトリ３２を読み取るとい
うリクエストを読取キュー５０に入れる。そのキャッシ
ュ・ラインがデータ・アレイに存在する場合、キャッシ
ュ・コントローラ３６は相互接続線１６上に適正な応答
を入れ、必要な場合には、書込キュー５２にディレクト
リ書込リクエストを挿入する。ディレクトリ書込リクエ
ストは、サービスされる時、指定されたキャッシュ・ラ
インと関連したコヒーレンシ・ステータス・フィールド
を更新する。図２は、１つの読取キュー及び１つの書込
キューしか利用しない実施例を示すけれども、キャッシ
ュ・コントローラ３６によって使用されるキューの数は
選択上の問題であること、及びキャッシュ・コントロー
ラ３６はキャッシュ・ディレクトリ・アクセス及びデー
タ・アレイ・アクセスに対して別々のキューを使用し得
ることは勿論である。
【００２２】Ｌ３キャッシュ１５ａは、わずかな例外は
あるが、図２に示されたＬ２キャッシュ１４のように構
成される。更に詳しく云えば、Ｌ３キャッシュ１５ａの
キャッシュ・コントローラは、キャッシュ間接続線によ
ってＬ２キャッシュ１４ａに接続されるのではなく、前
述のように、Ｌ２キャッシュ１４ａによって相互接続線
１６上に発生されたすべてのトランザクションをＬ３キ
ャッシュ１５ａのキャッシュ・コントローラがスヌープ
するように、Ｌ２キャッシュ１４ａと並列に相互接続線
１６に接続される。
あるが、図２に示されたＬ２キャッシュ１４のように構
成される。更に詳しく云えば、Ｌ３キャッシュ１５ａの
キャッシュ・コントローラは、キャッシュ間接続線によ
ってＬ２キャッシュ１４ａに接続されるのではなく、前
述のように、Ｌ２キャッシュ１４ａによって相互接続線
１６上に発生されたすべてのトランザクションをＬ３キ
ャッシュ１５ａのキャッシュ・コントローラがスヌープ
するように、Ｌ２キャッシュ１４ａと並列に相互接続線
１６に接続される。
【００２３】次に、図３を参照すると、本発明によるＨ
Ｒ−ＭＥＳＩキャッシュ・コヒーレンシ・プロトコルの
実施例が示される。図示のＨＲ−ＭＥＳＩプロトコル
は、メモリ・ハイアラーキにおけるイン・ライン・キャ
ッシュの最低レベル（即ち、Ｌ２キャッシュ１４ａ−１
４ｎ）及び、わずかな相違点はあるが、任意の低レベル
・ルックアサイド・キャッシュ（即ち、Ｌ３キャッシュ
１５ａ）によって実施されることが望ましい。高レベル
・キャッシュは、通常のＭＥＳＩプロトコル、米国特許
出願番号０９/０２４,６１０号に開示されたＨ−ＭＥＳ
Ｉプロトコル、又は米国特許出願番号０８/８３９,５４
８号に開示されたＲ−ＭＥＳＩプロトコルのようなプロ
トコル・サブセットを実施することが望ましい。しか
し、データ処理システム８の別の実施例において、付加
的なキャッシュ間の通信トラフィックを犠牲にしてメモ
リ・ハイアラーキにおける各レベルのキャッシュにおい
てＨＲ−ＭＥＳＩプロトコルを実施することができるは
勿論である。
Ｒ−ＭＥＳＩキャッシュ・コヒーレンシ・プロトコルの
実施例が示される。図示のＨＲ−ＭＥＳＩプロトコル
は、メモリ・ハイアラーキにおけるイン・ライン・キャ
ッシュの最低レベル（即ち、Ｌ２キャッシュ１４ａ−１
４ｎ）及び、わずかな相違点はあるが、任意の低レベル
・ルックアサイド・キャッシュ（即ち、Ｌ３キャッシュ
１５ａ）によって実施されることが望ましい。高レベル
・キャッシュは、通常のＭＥＳＩプロトコル、米国特許
出願番号０９/０２４,６１０号に開示されたＨ−ＭＥＳ
Ｉプロトコル、又は米国特許出願番号０８/８３９,５４
８号に開示されたＲ−ＭＥＳＩプロトコルのようなプロ
トコル・サブセットを実施することが望ましい。しか
し、データ処理システム８の別の実施例において、付加
的なキャッシュ間の通信トラフィックを犠牲にしてメモ
リ・ハイアラーキにおける各レベルのキャッシュにおい
てＨＲ−ＭＥＳＩプロトコルを実施することができるは
勿論である。
【００２４】図３に示されるように、ＨＲ−ＭＥＳＩキ
ャッシュ・コヒーレンシ・プロトコルは、ＭＥＳＩプロ
トコルの通常の変更（Ｍ）状態、排他的（Ｅ）状態、共
用（Ｓ）状態、及び無効（Ｉ）状態を含んでおり、それ
らの状態は、それぞれ、参照番号８０、８２、８４、及
び８６によって識別される。更に、本発明のＨＲ−ＭＥ
ＳＩキャッシュ・コヒーレンシ・プロトコルには、関連
のタグ・フィールド４０に記憶されたアドレス・タグは
有効であるが、データ・アレイ３４の対応するウェイに
記憶されたデータ項目（例えば、キャッシュ・ライン又
はキャッシュ・セクタ）は無効であることを表すホバー
リング（Ｈ，Ｈｏｖｅｒｉｎｇ）状態９０と、データ項
目のコピーを記憶する複数のキャッシュのうちのどのキ
ャッシュが相互接続線１６上のトランザクションを介し
て共用データを最近受け取ったかを表すＲ状態９２とが
含まれる。
ャッシュ・コヒーレンシ・プロトコルは、ＭＥＳＩプロ
トコルの通常の変更（Ｍ）状態、排他的（Ｅ）状態、共
用（Ｓ）状態、及び無効（Ｉ）状態を含んでおり、それ
らの状態は、それぞれ、参照番号８０、８２、８４、及
び８６によって識別される。更に、本発明のＨＲ−ＭＥ
ＳＩキャッシュ・コヒーレンシ・プロトコルには、関連
のタグ・フィールド４０に記憶されたアドレス・タグは
有効であるが、データ・アレイ３４の対応するウェイに
記憶されたデータ項目（例えば、キャッシュ・ライン又
はキャッシュ・セクタ）は無効であることを表すホバー
リング（Ｈ，Ｈｏｖｅｒｉｎｇ）状態９０と、データ項
目のコピーを記憶する複数のキャッシュのうちのどのキ
ャッシュが相互接続線１６上のトランザクションを介し
て共用データを最近受け取ったかを表すＲ状態９２とが
含まれる。
【００２５】本発明の望ましい実施例では、各Ｌ２キャ
ッシュ・ディレクトリ３２の各エントリのコヒーレンシ
・ステータス・フィールド４２は、パワー・オン時にＩ
状態８６に初期設定され、タグ・フィールド４０及びデ
ータ・アレイ３４の対応するウェイに記憶されたデータ
の両方とも無効であることを表す。Ｌ１及びＬ３キャッ
シュ・ディレクトリ・エントリも同様に無効状態に初期
設定される。しかる後、無効状態８６におけるＬ２キャ
ッシュ１４ａ−１４ｎの１つ又はＬ３キャッシュ１５ａ
に記憶されたキャッシュ・ライン（又は、キャッシュ・
セクタ）のコヒーレンシ・ステータスは、プロセッサ１
０ａ−１０ｎによって行われたメモリ・リクエストのタ
イプ及びそれらのリクエストに対するメモリ・ハイアラ
ーキの応答の両方に従って、Ｍ状態８０、Ｅ状態８２、
又はＲ状態９２の１つに更新可能である。
ッシュ・ディレクトリ３２の各エントリのコヒーレンシ
・ステータス・フィールド４２は、パワー・オン時にＩ
状態８６に初期設定され、タグ・フィールド４０及びデ
ータ・アレイ３４の対応するウェイに記憶されたデータ
の両方とも無効であることを表す。Ｌ１及びＬ３キャッ
シュ・ディレクトリ・エントリも同様に無効状態に初期
設定される。しかる後、無効状態８６におけるＬ２キャ
ッシュ１４ａ−１４ｎの１つ又はＬ３キャッシュ１５ａ
に記憶されたキャッシュ・ライン（又は、キャッシュ・
セクタ）のコヒーレンシ・ステータスは、プロセッサ１
０ａ−１０ｎによって行われたメモリ・リクエストのタ
イプ及びそれらのリクエストに対するメモリ・ハイアラ
ーキの応答の両方に従って、Ｍ状態８０、Ｅ状態８２、
又はＲ状態９２の１つに更新可能である。
【００２６】例えば、プロセッサ１０ａがロード命令に
応答して読取リクエストを行う場合、Ｌ１キャッシュ１
２ａは、先ず、そのリクエストされたデータがＬ１キャ
ッシュ１２ａに存在するか否かの決定を行う。Ｌ１キャ
ッシュ１２ａにおけるヒットに応答して、Ｌ１キャッシ
ュ１２ａは単にそのリクエストされたデータをプロセッ
サ１０ａに供給するだけである。しかし、Ｌ１キャッシ
ュ１２ａにおけるミスに応答して、Ｌ１キャッシュ１２
ａはキャッシュ間の接続線を介してＬ２キャッシュ１４
ａに読取リクエストを送る。Ｌ２キャッシュ１４ａにお
けるヒットに応答して、そのリクエストされたデータは
Ｌ２キャッシュ１４ａによってＬ１キャッシュ１２ａに
供給される。Ｌ１キャッシュ１２ａは、そのリクエスト
されたデータを適正なコヒーレンシ・ステータスと関連
して記憶し且つそのデータをプロセッサ１０ａに送る。
応答して読取リクエストを行う場合、Ｌ１キャッシュ１
２ａは、先ず、そのリクエストされたデータがＬ１キャ
ッシュ１２ａに存在するか否かの決定を行う。Ｌ１キャ
ッシュ１２ａにおけるヒットに応答して、Ｌ１キャッシ
ュ１２ａは単にそのリクエストされたデータをプロセッ
サ１０ａに供給するだけである。しかし、Ｌ１キャッシ
ュ１２ａにおけるミスに応答して、Ｌ１キャッシュ１２
ａはキャッシュ間の接続線を介してＬ２キャッシュ１４
ａに読取リクエストを送る。Ｌ２キャッシュ１４ａにお
けるヒットに応答して、そのリクエストされたデータは
Ｌ２キャッシュ１４ａによってＬ１キャッシュ１２ａに
供給される。Ｌ１キャッシュ１２ａは、そのリクエスト
されたデータを適正なコヒーレンシ・ステータスと関連
して記憶し且つそのデータをプロセッサ１０ａに送る。
【００２７】しかし、読取リクエストがＬ１キャッシュ
１２ａ及びＬ２キャッシュ１４ａの両方においてミスす
る場合、Ｌ２キャッシュ１４ａのキャッシュ・コントロ
ーラ３６は、相互接続線１６上にトランザクションとし
て読取リクエストを供給する。それは、Ｌ２キャッシュ
１４ｂ−１４ｎの各々及びＬ３キャッシュ１５ａによっ
てスヌープされる。相互接続線１６における読取リクエ
ストをスヌープすることに応答して、Ｌ２キャッシュ１
４ｂ−１４ｎの各々におけるキャッシュ・コントローラ
３６は、リクエストされたデータがそれのデータ・アレ
イ３４に存在するか又はＬ１キャッシュ１２ｂ−１２ｎ
のうちの関連するキャッシュに存在するかを決定する。
Ｌ３キャッシュ１５ａのキャッシュ・コントローラは、
同様に、その読取リクエストがＬ３キャッシュ・ディレ
クトリにおいてヒットするかどうかを決定する。Ｌ２キ
ャッシュ１４ｂ−１４ｎ、Ｌ１キャッシュ１２ｂ−１２
ｎ、及びＬ３キャッシュ１５ａのいずれもそのリクエス
トされたデータを記憶してない場合、Ｌ２キャッシュ１
４ａ−１４ｎの各々及びＬ３キャッシュ１５ａはヌル応
答をＬ２キャッシュ１４ａに戻し、しかる後、Ｌ２キャ
ッシュ１４ａはシステム・メモリ１８にそのデータをリ
クエストする。
１２ａ及びＬ２キャッシュ１４ａの両方においてミスす
る場合、Ｌ２キャッシュ１４ａのキャッシュ・コントロ
ーラ３６は、相互接続線１６上にトランザクションとし
て読取リクエストを供給する。それは、Ｌ２キャッシュ
１４ｂ−１４ｎの各々及びＬ３キャッシュ１５ａによっ
てスヌープされる。相互接続線１６における読取リクエ
ストをスヌープすることに応答して、Ｌ２キャッシュ１
４ｂ−１４ｎの各々におけるキャッシュ・コントローラ
３６は、リクエストされたデータがそれのデータ・アレ
イ３４に存在するか又はＬ１キャッシュ１２ｂ−１２ｎ
のうちの関連するキャッシュに存在するかを決定する。
Ｌ３キャッシュ１５ａのキャッシュ・コントローラは、
同様に、その読取リクエストがＬ３キャッシュ・ディレ
クトリにおいてヒットするかどうかを決定する。Ｌ２キ
ャッシュ１４ｂ−１４ｎ、Ｌ１キャッシュ１２ｂ−１２
ｎ、及びＬ３キャッシュ１５ａのいずれもそのリクエス
トされたデータを記憶してない場合、Ｌ２キャッシュ１
４ａ−１４ｎの各々及びＬ３キャッシュ１５ａはヌル応
答をＬ２キャッシュ１４ａに戻し、しかる後、Ｌ２キャ
ッシュ１４ａはシステム・メモリ１８にそのデータをリ
クエストする。
【００２８】リクエストされたデータがシステム・メモ
リ１８からＬ２キャッシュ１４ａに戻される時、キャッ
シュ・コントローラ３６は、Ｌ１キャッシュ１２ａにそ
のリクエストされたデータを送り、それのデータ・アレ
イ３４にそのリクエストされたデータを記憶し、そのリ
クエストされたデータを記憶するウェイに関連したコヒ
ーレンシ・ステータス・フィールド４２を、参照番号１
００によって表されるように、Ｉ状態８６からＥ状態８
２に更新する。通常のＭＥＳＩプロトコルにおけるよう
に、Ｅ状態８２は、関連のキャッシュ・ラインが有効で
あって、メモリ・ハイアラーキの第２レベルにおける他
のいずれのキャッシュにも存在しないことを表す。Ｌ３
キャッシュ１５ａは、同様に、そのリクエストされたデ
ータをＥ状態８２で記憶する。
リ１８からＬ２キャッシュ１４ａに戻される時、キャッ
シュ・コントローラ３６は、Ｌ１キャッシュ１２ａにそ
のリクエストされたデータを送り、それのデータ・アレ
イ３４にそのリクエストされたデータを記憶し、そのリ
クエストされたデータを記憶するウェイに関連したコヒ
ーレンシ・ステータス・フィールド４２を、参照番号１
００によって表されるように、Ｉ状態８６からＥ状態８
２に更新する。通常のＭＥＳＩプロトコルにおけるよう
に、Ｅ状態８２は、関連のキャッシュ・ラインが有効で
あって、メモリ・ハイアラーキの第２レベルにおける他
のいずれのキャッシュにも存在しないことを表す。Ｌ３
キャッシュ１５ａは、同様に、そのリクエストされたデ
ータをＥ状態８２で記憶する。
【００２９】プロセッサ１０ａによってリクエストされ
たデータがＬ１キャッシュ１２ａ、Ｌ２キャッシュ１４
ａ、及びＬ３キャッシュ１５ａに存在せず、例えば、Ｌ
１キャッシュ１２ｎにＭ状態８０で記憶されている場
合、Ｌ２キャッシュ１４ｎのキャッシュ・コントローラ
３６は変更応答でもってその読取リクエストに応答し、
そのリクエストされたデータをＬ２キャッシュ１４ｎに
押し込むようにＬ１キャッシュ１２ｎに信号を与える。
しかる後、Ｌ２キャッシュ１４ｎは相互接続線１６上の
そのリクエストされたデータをソース化する。読取リク
エストに応答して、Ｌ１キャッシュ１２ｎ及びＬ２キャ
ッシュ１４ｎにおけるそのリクエストされたデータのコ
ヒーレンシ・ステータスが、参照番号１０２によって表
されるように、Ｓ状態８４に更新される。
たデータがＬ１キャッシュ１２ａ、Ｌ２キャッシュ１４
ａ、及びＬ３キャッシュ１５ａに存在せず、例えば、Ｌ
１キャッシュ１２ｎにＭ状態８０で記憶されている場
合、Ｌ２キャッシュ１４ｎのキャッシュ・コントローラ
３６は変更応答でもってその読取リクエストに応答し、
そのリクエストされたデータをＬ２キャッシュ１４ｎに
押し込むようにＬ１キャッシュ１２ｎに信号を与える。
しかる後、Ｌ２キャッシュ１４ｎは相互接続線１６上の
そのリクエストされたデータをソース化する。読取リク
エストに応答して、Ｌ１キャッシュ１２ｎ及びＬ２キャ
ッシュ１４ｎにおけるそのリクエストされたデータのコ
ヒーレンシ・ステータスが、参照番号１０２によって表
されるように、Ｓ状態８４に更新される。
【００３０】本発明によれば、そのリクエストされたデ
ータがＬ２キャッシュ１４ａに記憶されるウェイのコヒ
ーレンシ・ステータスは、参照番号１０４によって表さ
れるように、Ｉ状態８６からＲ状態９２への遷移を行
う。前述のように、Ｒ状態９２は、関連のデータがＬ２
キャッシュ１４ａによって最近参照されたこと、及びＬ
２キャッシュ１４ａが、相互接続線１６を介してそのデ
ータに対するリクエストをスヌープすることに応答し
て、そのデータをソース化することを表す。Ｌ３キャッ
シュ１５ａがシステム・メモリ１８からのリクエストさ
れたデータの戻りをスヌープする時、Ｌ３キャッシュ１
５ａはそのリクエストされたデータをサンプルし、その
データをＳ状態８４で記憶する。参照番号１０５で示さ
れたＩ状態８６及びＳ状態８４の間の遷移は、この遷移
がＬ３キャッシュ１５ａにだけ適用可能であることを表
すために破線を使って表される。変更介入をサポートし
ない本発明の別の実施例においても同じ状態遷移が行わ
れることは、上記の例から当業者には明らかであろう。
しかし、それらの別の実施例では、リクエストされたデ
ータは、追加のアクセス待ち時間を犠牲にしてシステム
・メモリ１８から得られる。
ータがＬ２キャッシュ１４ａに記憶されるウェイのコヒ
ーレンシ・ステータスは、参照番号１０４によって表さ
れるように、Ｉ状態８６からＲ状態９２への遷移を行
う。前述のように、Ｒ状態９２は、関連のデータがＬ２
キャッシュ１４ａによって最近参照されたこと、及びＬ
２キャッシュ１４ａが、相互接続線１６を介してそのデ
ータに対するリクエストをスヌープすることに応答し
て、そのデータをソース化することを表す。Ｌ３キャッ
シュ１５ａがシステム・メモリ１８からのリクエストさ
れたデータの戻りをスヌープする時、Ｌ３キャッシュ１
５ａはそのリクエストされたデータをサンプルし、その
データをＳ状態８４で記憶する。参照番号１０５で示さ
れたＩ状態８６及びＳ状態８４の間の遷移は、この遷移
がＬ３キャッシュ１５ａにだけ適用可能であることを表
すために破線を使って表される。変更介入をサポートし
ない本発明の別の実施例においても同じ状態遷移が行わ
れることは、上記の例から当業者には明らかであろう。
しかし、それらの別の実施例では、リクエストされたデ
ータは、追加のアクセス待ち時間を犠牲にしてシステム
・メモリ１８から得られる。
【００３１】Ｌ２キャッシュ１４ａは、それの読取リク
エストに対する共用介入応答又は共用応答を受け取った
ことに応答して、Ｉ状態８６からＲ状態９２への遷移を
同様に行う。Ｌ２キャッシュ１４ｂ−１４ｎの１つ、例
えば、Ｌ２キャッシュ１４ｎがそのリクエストされたデ
ータをＲ状態９２又はＥ状態８２で記憶している場合、
Ｌ２キャッシュ１４ａは共用介入応答（及び、リクエス
トされたデータ）を受け取る。読取リクエストに応答し
て、Ｌ２キャッシュ１４ｎのキャッシュ・コントローラ
３６は、リクエストされたデータのそれのコピーのコヒ
ーレンシ・ステータスを、参照番号１０６によって表さ
れるようにＲ状態９２からＳ状態８４に更新する。Ｌ２
キャッシュ１４ｂ−１４ｎのどれもリクエストされたデ
ータをＲ状態９２で記憶してないが、少なくとも１つが
そのリクエストされたデータをＳ状態８４で記憶してい
る場合、そのリクエストされたデータをＳ状態８４で記
憶しているＬ２キャッシュ１４は共用応答でもってその
読取リクエストに応答し、そのリクエストされたデータ
のそれのコピーをＳ状態８４のままにする。共用応答の
みの受取りに応答して、Ｌ２キャッシュ１４ａはそのリ
クエストされたデータをシステム・メモリ１８から検索
し、そのリクエストされたデータをＲ状態９２で記憶す
る。両方の場合とも、Ｌ３キャッシュ１５ａはリクエス
トされたデータをサンプルし、そのデータをＳ状態８４
で記憶する。
エストに対する共用介入応答又は共用応答を受け取った
ことに応答して、Ｉ状態８６からＲ状態９２への遷移を
同様に行う。Ｌ２キャッシュ１４ｂ−１４ｎの１つ、例
えば、Ｌ２キャッシュ１４ｎがそのリクエストされたデ
ータをＲ状態９２又はＥ状態８２で記憶している場合、
Ｌ２キャッシュ１４ａは共用介入応答（及び、リクエス
トされたデータ）を受け取る。読取リクエストに応答し
て、Ｌ２キャッシュ１４ｎのキャッシュ・コントローラ
３６は、リクエストされたデータのそれのコピーのコヒ
ーレンシ・ステータスを、参照番号１０６によって表さ
れるようにＲ状態９２からＳ状態８４に更新する。Ｌ２
キャッシュ１４ｂ−１４ｎのどれもリクエストされたデ
ータをＲ状態９２で記憶してないが、少なくとも１つが
そのリクエストされたデータをＳ状態８４で記憶してい
る場合、そのリクエストされたデータをＳ状態８４で記
憶しているＬ２キャッシュ１４は共用応答でもってその
読取リクエストに応答し、そのリクエストされたデータ
のそれのコピーをＳ状態８４のままにする。共用応答の
みの受取りに応答して、Ｌ２キャッシュ１４ａはそのリ
クエストされたデータをシステム・メモリ１８から検索
し、そのリクエストされたデータをＲ状態９２で記憶す
る。両方の場合とも、Ｌ３キャッシュ１５ａはリクエス
トされたデータをサンプルし、そのデータをＳ状態８４
で記憶する。
【００３２】プロセッサ１０ａが変更する目的でメモリ
・ロケーションの排他的使用を得ることを望んでいるこ
とを表す「変更する意図を持って読み取る」というリク
エストをＬ２キャッシュ１４ａが相互接続線１６上に発
生する場合、そのリクエストされたデータは、上記のよ
うに、Ｌ３キャッシュ１５ａ、リモートＬ２キャッシュ
１４、又はシステム・メモリ１８から得られる。しか
し、そのリクエストされたキャッシュ・ラインが得られ
る時、Ｌ１キャッシュ１２ａ及びＬ２キャッシュ１４ａ
はそのリクエストされたキャッシュ・ラインを、参照番
号１０７で示されるように、Ｍ状態８０で記憶する。更
に、リクエストされたキャッシュ・ラインの他のコピー
が陳腐になることを「変更する意図を持って読み取る」
というトランザクションが表すので、Ｌ３キャッシュ１
５ａ及びリモートＬ１及びＬ２キャッシュは、そのリク
エストされたキャッシュ・ラインのそれらのコピーが無
効であることを表さなければならない。Ｌ１キャッシュ
１２ｂ−１２ｎでは、そのリクエストされたキャッシュ
・ラインの如何なるコピーも、単に、無効としてマーク
されるだけである。しかし、Ｌ３キャッシュ１５ａ及び
Ｌ２キャッシュ１４ｂ−１４ｎに記憶されたそのリクエ
ストされたキャッシュ・ラインのコピーのコヒーレンシ
・ステータスは、相互無効化（ＸＩ）を利用する通常の
マルチプロセッサ・データ処理システムにおけるように
Ｉ状態８６に更新されない。
・ロケーションの排他的使用を得ることを望んでいるこ
とを表す「変更する意図を持って読み取る」というリク
エストをＬ２キャッシュ１４ａが相互接続線１６上に発
生する場合、そのリクエストされたデータは、上記のよ
うに、Ｌ３キャッシュ１５ａ、リモートＬ２キャッシュ
１４、又はシステム・メモリ１８から得られる。しか
し、そのリクエストされたキャッシュ・ラインが得られ
る時、Ｌ１キャッシュ１２ａ及びＬ２キャッシュ１４ａ
はそのリクエストされたキャッシュ・ラインを、参照番
号１０７で示されるように、Ｍ状態８０で記憶する。更
に、リクエストされたキャッシュ・ラインの他のコピー
が陳腐になることを「変更する意図を持って読み取る」
というトランザクションが表すので、Ｌ３キャッシュ１
５ａ及びリモートＬ１及びＬ２キャッシュは、そのリク
エストされたキャッシュ・ラインのそれらのコピーが無
効であることを表さなければならない。Ｌ１キャッシュ
１２ｂ−１２ｎでは、そのリクエストされたキャッシュ
・ラインの如何なるコピーも、単に、無効としてマーク
されるだけである。しかし、Ｌ３キャッシュ１５ａ及び
Ｌ２キャッシュ１４ｂ−１４ｎに記憶されたそのリクエ
ストされたキャッシュ・ラインのコピーのコヒーレンシ
・ステータスは、相互無効化（ＸＩ）を利用する通常の
マルチプロセッサ・データ処理システムにおけるように
Ｉ状態８６に更新されない。
【００３３】その代わり、本発明の重要な局面によれ
ば、リクエストされたキャッシュ・ラインのコピーを記
憶するＬ２キャッシュ１４ｂ−１４ｎの各々及びＬ３キ
ャッシュ１５ａは、参照番号１０８、１１０、１１２、
及び１１４によって表されるように、それのコピーと関
連したコヒーレンシ・ステータス・フィールド４２を、
それぞれ、Ｒ状態９２、Ｓ状態８４、Ｍ状態８０、又は
Ｅ状態８２の何れかからＨ状態９０に更新する。上記の
ように、Ｈ状態９０では、タグ・フィールド４０に記憶
されたタグは有効のままであるが、データ・アレイ３４
における関連のキャッシュ・ラインは無効であることが
表される。Ｌ２及びＬ３キャッシュ・ディレクトリにお
けるエントリは、データが無効にされることを必要とす
る他のスヌープされたトランザクションに応答して、同
様に、Ｈ状態９０に更新される。そのスヌープされたト
ランザクションは、キル（ｋｉｌｌ、即ち、指定された
データ・ブロックを明示的に無効にするトランザクショ
ン）、フラッシュ（ｆｌｕｓｈ、即ち、指定されたデー
タ・ブロックを無効にし、すべての変更されたデータを
システム・メモリにコピーするトランザクション）、ｄ
ｃｌａｉｍ（即ち、リモート・キャッシュにおいて共用
としてマークされたキャッシュ・ラインのコピーを、そ
のキャッシュ・ラインのローカル・コピーがストアに応
答して変更されたことに応答して、無効にするトランザ
クション）等を含む。
ば、リクエストされたキャッシュ・ラインのコピーを記
憶するＬ２キャッシュ１４ｂ−１４ｎの各々及びＬ３キ
ャッシュ１５ａは、参照番号１０８、１１０、１１２、
及び１１４によって表されるように、それのコピーと関
連したコヒーレンシ・ステータス・フィールド４２を、
それぞれ、Ｒ状態９２、Ｓ状態８４、Ｍ状態８０、又は
Ｅ状態８２の何れかからＨ状態９０に更新する。上記の
ように、Ｈ状態９０では、タグ・フィールド４０に記憶
されたタグは有効のままであるが、データ・アレイ３４
における関連のキャッシュ・ラインは無効であることが
表される。Ｌ２及びＬ３キャッシュ・ディレクトリにお
けるエントリは、データが無効にされることを必要とす
る他のスヌープされたトランザクションに応答して、同
様に、Ｈ状態９０に更新される。そのスヌープされたト
ランザクションは、キル（ｋｉｌｌ、即ち、指定された
データ・ブロックを明示的に無効にするトランザクショ
ン）、フラッシュ（ｆｌｕｓｈ、即ち、指定されたデー
タ・ブロックを無効にし、すべての変更されたデータを
システム・メモリにコピーするトランザクション）、ｄ
ｃｌａｉｍ（即ち、リモート・キャッシュにおいて共用
としてマークされたキャッシュ・ラインのコピーを、そ
のキャッシュ・ラインのローカル・コピーがストアに応
答して変更されたことに応答して、無効にするトランザ
クション）等を含む。
【００３４】参照番号１１６及び１１８によって表され
るように、キャッシュ・ディレクトリ・エントリは、キ
ャッシュが受け取るトランザクションのタイプに従っ
て、Ｈ状態９０から、それぞれ、Ｅ状態８２又はＭ状態
８０に遷移を行うことができる。例えば、Ｈ状態９０に
あるＬ２キャッシュ１４ａのディレクトリ・エントリ
は、（Ｌ１キャッシュ１２ａ及びＬ２キャッシュ１４ａ
の両方においてミスした後）Ｌ３キャッシュ１５ａ及び
Ｌ２キャッシュ１４ｂ−１４ｎからヌル応答を受ける読
取リクエストをプロセッサ１０ａが行うことに応答し
て、Ｅ状態８２への遷移を行う。Ｅ状態８２は、システ
ム・メモリ１８から検索されたデータが、すべてのＬ２
キャッシュ１４ａ−１４ｎのうちのＬ２キャッシュ１４
ａのみに記憶されることを意味する。一方、プロセッサ
１０ａが、Ｈ状態９０にあるＬ１キャッシュ１２ａのウ
ェイに対してデータを記憶する意図を表す場合、Ｌ１キ
ャッシュ１２ａはＬ２キャッシュ１４ａに対してその意
図を表し、次に、Ｌ２キャッシュ１４ａは相互接続線１
６上に「変更する意図を持って読み取る」というトラン
ザクションを発生する。
るように、キャッシュ・ディレクトリ・エントリは、キ
ャッシュが受け取るトランザクションのタイプに従っ
て、Ｈ状態９０から、それぞれ、Ｅ状態８２又はＭ状態
８０に遷移を行うことができる。例えば、Ｈ状態９０に
あるＬ２キャッシュ１４ａのディレクトリ・エントリ
は、（Ｌ１キャッシュ１２ａ及びＬ２キャッシュ１４ａ
の両方においてミスした後）Ｌ３キャッシュ１５ａ及び
Ｌ２キャッシュ１４ｂ−１４ｎからヌル応答を受ける読
取リクエストをプロセッサ１０ａが行うことに応答し
て、Ｅ状態８２への遷移を行う。Ｅ状態８２は、システ
ム・メモリ１８から検索されたデータが、すべてのＬ２
キャッシュ１４ａ−１４ｎのうちのＬ２キャッシュ１４
ａのみに記憶されることを意味する。一方、プロセッサ
１０ａが、Ｈ状態９０にあるＬ１キャッシュ１２ａのウ
ェイに対してデータを記憶する意図を表す場合、Ｌ１キ
ャッシュ１２ａはＬ２キャッシュ１４ａに対してその意
図を表し、次に、Ｌ２キャッシュ１４ａは相互接続線１
６上に「変更する意図を持って読み取る」というトラン
ザクションを発生する。
【００３５】上記のように、Ｌ３キャッシュ１５ａ及び
Ｌ２キャッシュ１４ｂ−１４ｎに記憶されたそのリクエ
ストされたキャッシュ・ラインのコピーは、「変更する
意図を持って読み取る」というトランザクションをスヌ
ープすることに応答してＨ状態９０に更新され、Ｌ１キ
ャッシュ１２ｂ−１２ｎに記憶されたそのリクエストさ
れたキャッシュ・ラインのコピーは無効としてマークさ
れる。一旦、リクエストされたキャッシュ・ラインが得
られると、Ｌ２キャッシュ１４ａ及びＬ１キャッシュ１
２ａにおけるそのキャッシュ・ラインのコヒーレンシ・
ステータスは、そのキャッシュ・ラインは有効であるが
システム・メモリ１８とコヒーレントではないことを意
味するように、Ｍ状態８０にセットされる。
Ｌ２キャッシュ１４ｂ−１４ｎに記憶されたそのリクエ
ストされたキャッシュ・ラインのコピーは、「変更する
意図を持って読み取る」というトランザクションをスヌ
ープすることに応答してＨ状態９０に更新され、Ｌ１キ
ャッシュ１２ｂ−１２ｎに記憶されたそのリクエストさ
れたキャッシュ・ラインのコピーは無効としてマークさ
れる。一旦、リクエストされたキャッシュ・ラインが得
られると、Ｌ２キャッシュ１４ａ及びＬ１キャッシュ１
２ａにおけるそのキャッシュ・ラインのコヒーレンシ・
ステータスは、そのキャッシュ・ラインは有効であるが
システム・メモリ１８とコヒーレントではないことを意
味するように、Ｍ状態８０にセットされる。
【００３６】Ｈ状態９０におけるキャッシュ・ディレク
トリ・エントリは、参照番号１２０で示されるように、
Ｓ状態８４にも更新可能である。前述のように、Ｌ２キ
ャッシュ１４ａ−１４ｎの各々は、相互接続線１６上に
発生されたすべてのトランザクションをスヌープする。
Ｌ２キャッシュ１４ａ−１４ｎの１つ、例えば、Ｌ２キ
ャッシュ１４ａが、Ｈ状態９０でＬ２キャッシュ１４ａ
に記憶されたデータの更新された（即ち、有効な）コピ
ーを含むＬ２キャッシュ１４ｂ−１４ｎのうちの他のキ
ャッシュによって発生されたトランザクションをスヌー
プする場合、Ｌ２キャッシュ１４ａのキャッシュ・コン
トローラ３６は、相互接続線１６からデータをサンプル
し、そのスヌープされたデータをデータ・アレイ３４に
記憶し、関連のコヒーレンシ・ステータス・フィールド
４２をＨ状態９０からＳ状態８４に更新する。
トリ・エントリは、参照番号１２０で示されるように、
Ｓ状態８４にも更新可能である。前述のように、Ｌ２キ
ャッシュ１４ａ−１４ｎの各々は、相互接続線１６上に
発生されたすべてのトランザクションをスヌープする。
Ｌ２キャッシュ１４ａ−１４ｎの１つ、例えば、Ｌ２キ
ャッシュ１４ａが、Ｈ状態９０でＬ２キャッシュ１４ａ
に記憶されたデータの更新された（即ち、有効な）コピ
ーを含むＬ２キャッシュ１４ｂ−１４ｎのうちの他のキ
ャッシュによって発生されたトランザクションをスヌー
プする場合、Ｌ２キャッシュ１４ａのキャッシュ・コン
トローラ３６は、相互接続線１６からデータをサンプル
し、そのスヌープされたデータをデータ・アレイ３４に
記憶し、関連のコヒーレンシ・ステータス・フィールド
４２をＨ状態９０からＳ状態８４に更新する。
【００３７】このように、本発明は、関連のプロセッサ
１０がデータ・リクエストを行うことなく、又はキャッ
シュが相互接続線１６を介したトランザクションを開始
することなく、Ｈ状態９０におけるキャッシュ・ディレ
クトリ・エントリがＳ状態８４に更新されることを可能
にする。勿論、上記のシナリオでは、Ｌ２キャッシュ１
４ａは、応答がコヒーレンシを維持することを要求され
る場合、スヌープされたトランザクションにも応答を与
える。例えば、スヌープされたトランザクションが読取
リクエストである場合、Ｌ２キャッシュ１４ａは、リク
エストしたＬ２キャッシュがそのリクエストされたデー
タをＥ状態８２ではなくＲ状態９２で記憶するように、
そのリクエストされたデータをサンプルするという意図
を表す共用応答を与えなければならない。有効アドレス
・タグと関連した無効データをリフレッシュするために
この方法でスヌープ可能である相互接続線１６上のトラ
ンザクションは、読取トランザクション、書込トランザ
クション、キャッシュ・ライン・キャストアウトによる
システム・メモリ１８へのデータ書戻し等を含む。
１０がデータ・リクエストを行うことなく、又はキャッ
シュが相互接続線１６を介したトランザクションを開始
することなく、Ｈ状態９０におけるキャッシュ・ディレ
クトリ・エントリがＳ状態８４に更新されることを可能
にする。勿論、上記のシナリオでは、Ｌ２キャッシュ１
４ａは、応答がコヒーレンシを維持することを要求され
る場合、スヌープされたトランザクションにも応答を与
える。例えば、スヌープされたトランザクションが読取
リクエストである場合、Ｌ２キャッシュ１４ａは、リク
エストしたＬ２キャッシュがそのリクエストされたデー
タをＥ状態８２ではなくＲ状態９２で記憶するように、
そのリクエストされたデータをサンプルするという意図
を表す共用応答を与えなければならない。有効アドレス
・タグと関連した無効データをリフレッシュするために
この方法でスヌープ可能である相互接続線１６上のトラ
ンザクションは、読取トランザクション、書込トランザ
クション、キャッシュ・ライン・キャストアウトによる
システム・メモリ１８へのデータ書戻し等を含む。
【００３８】Ｈ状態９０におけるキャッシュ・ディレク
トリ・エントリは、多くの種々なリクエスト／応答シナ
リオに応答してＲ状態９２にも更新可能である。例え
ば、プロセッサ１０ａがＬ１キャッシュ１２ａにおいて
ミスし、Ｌ２キャッシュ１４ａにおいてタグ・ヒットを
生じるという読取リクエストを行う場合、及び一致した
タグと関連のコヒーレンシ・ステータス・フィールド４
２がＨ状態９０にある場合、Ｌ２キャッシュ１４ａのキ
ャッシュ・コントローラ３６は相互接続線１６上に読取
トランザクションを発生する。Ｌ３キャッシュ１５ａ及
びＬ２キャッシュ１４ｂ−１４ｎからのその読取トラン
ザクションに対する共用介入応答、共用応答、又は変更
応答の受取りに応答して、Ｌ２キャッシュ１４ａのキャ
ッシュ・コントローラ３６は、リクエストされたデータ
と関連したコヒーレンシ・ステータス・フィールド４２
を、参照番号１２２で示されるように、Ｈ状態９０から
Ｒ状態９２に更新する。
トリ・エントリは、多くの種々なリクエスト／応答シナ
リオに応答してＲ状態９２にも更新可能である。例え
ば、プロセッサ１０ａがＬ１キャッシュ１２ａにおいて
ミスし、Ｌ２キャッシュ１４ａにおいてタグ・ヒットを
生じるという読取リクエストを行う場合、及び一致した
タグと関連のコヒーレンシ・ステータス・フィールド４
２がＨ状態９０にある場合、Ｌ２キャッシュ１４ａのキ
ャッシュ・コントローラ３６は相互接続線１６上に読取
トランザクションを発生する。Ｌ３キャッシュ１５ａ及
びＬ２キャッシュ１４ｂ−１４ｎからのその読取トラン
ザクションに対する共用介入応答、共用応答、又は変更
応答の受取りに応答して、Ｌ２キャッシュ１４ａのキャ
ッシュ・コントローラ３６は、リクエストされたデータ
と関連したコヒーレンシ・ステータス・フィールド４２
を、参照番号１２２で示されるように、Ｈ状態９０から
Ｒ状態９２に更新する。
【００３９】更に重要なこととして、Ｈ状態９０におけ
るキャッシュ・ディレクトリ・エントリは、関連のプロ
セッサがデータをリクエストすることなく、Ｒ状態９２
に更新可能である。例えば、Ｌ３キャッシュ１５ａ及び
Ｌ２キャッシュ１４ｂ−１４ｎにおけるキャッシュ・ラ
インのすべてのコピーのコヒーレンシ・ステータスがＨ
状態９０にセットされている間は、プロセッサ１０ａに
よる「変更する意図をもって読み取る」というリクエス
トに続いて、Ｌ１キャッシュ１２ａ及びＬ２キャッシュ
１４ａはリクエストされたデータをＭ状態８０で記憶す
る。Ｌ３キャッシュ１５ａ及びＬ２キャッシュ１４ｂ−
１４ｎにおけるキャッシュ・ラインのすべてのコピーの
コヒーレンシ・ステータスがＨ状態９０にセットされて
いる間は、リクエストされたデータが、その後、例え
ば、読取ミスに応答してＬ２キャッシュ１４ａから置換
のために選択される場合、Ｌ２キャッシュ１４ａのキャ
ッシュ・コントローラ３６は、システム・メモリ１８に
そのリクエストされたデータを記憶するために相互接続
線１６上に書込トランザクションを発生する。この書込
トランザクションをスヌープすることに応答して、Ｌ３
キャッシュ１５ａのキャッシュ・コントローラはそのデ
ータをサンプルし、それのＬ３データ・アレイにそのデ
ータを記憶し、そして、Ｌ３キャッシュ１５ａが、その
後、読取リクエスト又は「変更する意図をもって読み取
る」というリクエストに応答してそのデータをソース化
し得るように関連のコヒーレンシ・ステータス・フィー
ルドを更新する。
るキャッシュ・ディレクトリ・エントリは、関連のプロ
セッサがデータをリクエストすることなく、Ｒ状態９２
に更新可能である。例えば、Ｌ３キャッシュ１５ａ及び
Ｌ２キャッシュ１４ｂ−１４ｎにおけるキャッシュ・ラ
インのすべてのコピーのコヒーレンシ・ステータスがＨ
状態９０にセットされている間は、プロセッサ１０ａに
よる「変更する意図をもって読み取る」というリクエス
トに続いて、Ｌ１キャッシュ１２ａ及びＬ２キャッシュ
１４ａはリクエストされたデータをＭ状態８０で記憶す
る。Ｌ３キャッシュ１５ａ及びＬ２キャッシュ１４ｂ−
１４ｎにおけるキャッシュ・ラインのすべてのコピーの
コヒーレンシ・ステータスがＨ状態９０にセットされて
いる間は、リクエストされたデータが、その後、例え
ば、読取ミスに応答してＬ２キャッシュ１４ａから置換
のために選択される場合、Ｌ２キャッシュ１４ａのキャ
ッシュ・コントローラ３６は、システム・メモリ１８に
そのリクエストされたデータを記憶するために相互接続
線１６上に書込トランザクションを発生する。この書込
トランザクションをスヌープすることに応答して、Ｌ３
キャッシュ１５ａのキャッシュ・コントローラはそのデ
ータをサンプルし、それのＬ３データ・アレイにそのデ
ータを記憶し、そして、Ｌ３キャッシュ１５ａが、その
後、読取リクエスト又は「変更する意図をもって読み取
る」というリクエストに応答してそのデータをソース化
し得るように関連のコヒーレンシ・ステータス・フィー
ルドを更新する。
【００４０】図３に示されたＨＲ−ＭＥＳＩメモリ・コ
ヒーレンシ・プロトコルの実施例において行われる状態
遷移が下記の表１及びその続きの表２において要約され
る。
ヒーレンシ・プロトコルの実施例において行われる状態
遷移が下記の表１及びその続きの表２において要約され
る。
【表１】
【００４１】
【表２】
【００４２】本発明によれば、上記のＨＲ−ＭＥＳＩキ
ャッシュ・コヒーレンシ・プロトコルは、更なる機能性
をサポートする更なる状態を含むように拡張可能であ
る。例えば、図４を参照すると、ＨＲＴ−ＭＥＳＩキャ
ッシュ・コヒーレンシ・プロトコルの実施例の状態図が
示される。ＨＲＴ−ＭＥＳＩプロトコルは、それが実施
される場合、メモリ・ハイアラーキにおける最低レベル
のインライン・キャッシュ（図１の実施例では、Ｌ２キ
ャッシュ１４ａ−１４ｎを含む）によって利用されるこ
とが望ましい。Ｌ３キャッシュ１５ａのような何れの低
レベル・ルックアサイド・キャッシュもＨＲ−ＭＥＳＩ
プロトコルを実施することが望ましく、一方、高レベル
・キャッシュはＨＲ−ＭＥＳＩプロトコルのサブセット
・プロトコル、例えば、Ｈ−ＭＥＳＩ、Ｒ−ＭＥＳＩ、
又はＭＥＳＩプロトコルの１つを使用することが望まし
い。上述のＨＲ−ＭＥＳＩプロトコルにおける状態に加
えて、図４に示されたＨＲＴ−ＭＥＳＩキャッシュ・コ
ヒーレンシ・プロトコルはタグ付き（Ｔ）状態９４を含
む。米国特許出願番号２４,３９３の米国特許出願に詳
細に記述されているように、Ｔ状態９４は、関連のキャ
ッシュ・ラインがローカル・プロセッサ以外のプロセッ
サによって変更されているがシステム・メモリには書き
戻されていないことを表す。そのように、Ｔ状態９４自
体はＳ状態８４のようにローカル・プロセッサによって
処理され、相互接続線におけるスヌープに関してはＭ状
態８０のように処理される。
ャッシュ・コヒーレンシ・プロトコルは、更なる機能性
をサポートする更なる状態を含むように拡張可能であ
る。例えば、図４を参照すると、ＨＲＴ−ＭＥＳＩキャ
ッシュ・コヒーレンシ・プロトコルの実施例の状態図が
示される。ＨＲＴ−ＭＥＳＩプロトコルは、それが実施
される場合、メモリ・ハイアラーキにおける最低レベル
のインライン・キャッシュ（図１の実施例では、Ｌ２キ
ャッシュ１４ａ−１４ｎを含む）によって利用されるこ
とが望ましい。Ｌ３キャッシュ１５ａのような何れの低
レベル・ルックアサイド・キャッシュもＨＲ−ＭＥＳＩ
プロトコルを実施することが望ましく、一方、高レベル
・キャッシュはＨＲ−ＭＥＳＩプロトコルのサブセット
・プロトコル、例えば、Ｈ−ＭＥＳＩ、Ｒ−ＭＥＳＩ、
又はＭＥＳＩプロトコルの１つを使用することが望まし
い。上述のＨＲ−ＭＥＳＩプロトコルにおける状態に加
えて、図４に示されたＨＲＴ−ＭＥＳＩキャッシュ・コ
ヒーレンシ・プロトコルはタグ付き（Ｔ）状態９４を含
む。米国特許出願番号２４,３９３の米国特許出願に詳
細に記述されているように、Ｔ状態９４は、関連のキャ
ッシュ・ラインがローカル・プロセッサ以外のプロセッ
サによって変更されているがシステム・メモリには書き
戻されていないことを表す。そのように、Ｔ状態９４自
体はＳ状態８４のようにローカル・プロセッサによって
処理され、相互接続線におけるスヌープに関してはＭ状
態８０のように処理される。
【００４３】図４において参照番号１３０及び１３４で
示されるように、読取リクエストが変更応答を受けるこ
とに応答して、キャッシュ・ラインがＩ状態８６又はＨ
状態９０からＴ状態９４に遷移を行うことができる。例
えば、Ｌ２キャッシュ１４ａがＬ２キャッシュ１４ｎに
よってＭ状態８０で記憶されたキャッシュ・ラインに対
する読取リクエストを行う場合、Ｌ２キャッシュ１４ｎ
はＬ２キャッシュ１４ａに対するそのリクエストされた
キャッシュ・ラインを、上述のように変更介入を介して
ソース化する。前のように、Ｌ２キャッシュ１４ｎにお
けるリクエストされたキャッシュ・ラインのコピーは、
参照番号１３１において示されるように、Ｓ状態８４に
更新される。
示されるように、読取リクエストが変更応答を受けるこ
とに応答して、キャッシュ・ラインがＩ状態８６又はＨ
状態９０からＴ状態９４に遷移を行うことができる。例
えば、Ｌ２キャッシュ１４ａがＬ２キャッシュ１４ｎに
よってＭ状態８０で記憶されたキャッシュ・ラインに対
する読取リクエストを行う場合、Ｌ２キャッシュ１４ｎ
はＬ２キャッシュ１４ａに対するそのリクエストされた
キャッシュ・ラインを、上述のように変更介入を介して
ソース化する。前のように、Ｌ２キャッシュ１４ｎにお
けるリクエストされたキャッシュ・ラインのコピーは、
参照番号１３１において示されるように、Ｓ状態８４に
更新される。
【００４４】一方、Ｌ２キャッシュ１４ａはリクエスト
されたキャッシュ・ラインをＴ状態９４で記憶する。し
かる後、Ｌ２キャッシュ１４ｂによる変更されたキャッ
シュ・ラインに対する読取リクエストに応答して、Ｌ２
キャッシュ１４ａは変更介入によってそのリクエストさ
れたキャッシュ・ラインをソース化し、参照番号１３２
で示されるように、変更されたキャッシュ・ラインのそ
れのコピーのコヒーレンシ・ステータスをＳ状態８４に
更新する。このプロセスは、変更されたキャッシュ・ラ
インをもっとも最近アクセスしたＬ２キャッシュ１４が
そのキャッシュ・ラインをＴ状態９４で記憶し、一方、
Ｌ２キャッシュ１４ａ−１４ｎのうちの他のキャッシュ
がその修正されたキャッシュ・ラインをＳ状態８４で記
憶するように、更に何回も反復される。このように、Ｌ
２キャッシュ１４ａ−１４ｎのうちの１つは、それが一
時的に変更介入によってキャッシュ・ラインを他のキャ
ッシュにソース化する責任があること及びキャッシュ・
ラインをシステム・メモリ１８に書き戻す責任があるこ
とを表すために「タグ」される。
されたキャッシュ・ラインをＴ状態９４で記憶する。し
かる後、Ｌ２キャッシュ１４ｂによる変更されたキャッ
シュ・ラインに対する読取リクエストに応答して、Ｌ２
キャッシュ１４ａは変更介入によってそのリクエストさ
れたキャッシュ・ラインをソース化し、参照番号１３２
で示されるように、変更されたキャッシュ・ラインのそ
れのコピーのコヒーレンシ・ステータスをＳ状態８４に
更新する。このプロセスは、変更されたキャッシュ・ラ
インをもっとも最近アクセスしたＬ２キャッシュ１４が
そのキャッシュ・ラインをＴ状態９４で記憶し、一方、
Ｌ２キャッシュ１４ａ−１４ｎのうちの他のキャッシュ
がその修正されたキャッシュ・ラインをＳ状態８４で記
憶するように、更に何回も反復される。このように、Ｌ
２キャッシュ１４ａ−１４ｎのうちの１つは、それが一
時的に変更介入によってキャッシュ・ラインを他のキャ
ッシュにソース化する責任があること及びキャッシュ・
ラインをシステム・メモリ１８に書き戻す責任があるこ
とを表すために「タグ」される。
【００４５】重要なこととして、キャッシュ・ラインを
Ｔ状態９４で記憶するＬ２キャッシュ１４が変更介入に
よって相互接続線１６におけるデータをソース化する
時、システム・メモリ１８のスヌープ機構（例えば、メ
モリ・コントローラ）は変更されたデータをサンプルす
ること及び記憶することをせず、その代わりに、トラン
ザクションを無視してシステム・メモリ帯域幅を自由に
する。従って、Ｔ状態９４における変更されたキャッシ
ュ・ラインは、必要な時だけ、例えば、Ｌ２キャッシュ
・ライン・キャストアウトに応答して、又はその変更さ
れたキャッシュ・ラインがシステム・メモリ１８に押し
込まれることを必要とするスヌープしたトランザクショ
ンに応答して、システム・メモリ１８に書き戻される。
勿論、Ｔ状態９４における変更されたキャッシュ・ライ
ンがシステム・メモリ１８に書き戻されないようにする
ことも可能である。例えば、プロセッサ１０ａが「変更
する意図を持って読み取る」というリクエストを発生し
て、Ｌ２キャッシュによりＴ状態９４で記憶されたキャ
ッシュ・ラインを指定するというシナリオを考察してみ
よう。その「変更する意図を持って読み取る」というリ
クエストに応答して、Ｌ２キャッシュ１４ｎ及び指定さ
れたキャッシュ・ラインをＳ状態８４で記憶する他のＬ
２キャッシュ１４は、それぞれ参照番号１３６及び１１
０で表されるように、すべてその指定されたキャッシュ
・ラインのそれらのコピーをＨ状態９０に更新する。キ
ャッシュ・ライン・データはＨ状態９０への遷移によっ
て無効化されるので、指定されたキャッシュ・ラインを
システム・メモリ１８に書き戻す必要は除かれる。
Ｔ状態９４で記憶するＬ２キャッシュ１４が変更介入に
よって相互接続線１６におけるデータをソース化する
時、システム・メモリ１８のスヌープ機構（例えば、メ
モリ・コントローラ）は変更されたデータをサンプルす
ること及び記憶することをせず、その代わりに、トラン
ザクションを無視してシステム・メモリ帯域幅を自由に
する。従って、Ｔ状態９４における変更されたキャッシ
ュ・ラインは、必要な時だけ、例えば、Ｌ２キャッシュ
・ライン・キャストアウトに応答して、又はその変更さ
れたキャッシュ・ラインがシステム・メモリ１８に押し
込まれることを必要とするスヌープしたトランザクショ
ンに応答して、システム・メモリ１８に書き戻される。
勿論、Ｔ状態９４における変更されたキャッシュ・ライ
ンがシステム・メモリ１８に書き戻されないようにする
ことも可能である。例えば、プロセッサ１０ａが「変更
する意図を持って読み取る」というリクエストを発生し
て、Ｌ２キャッシュによりＴ状態９４で記憶されたキャ
ッシュ・ラインを指定するというシナリオを考察してみ
よう。その「変更する意図を持って読み取る」というリ
クエストに応答して、Ｌ２キャッシュ１４ｎ及び指定さ
れたキャッシュ・ラインをＳ状態８４で記憶する他のＬ
２キャッシュ１４は、それぞれ参照番号１３６及び１１
０で表されるように、すべてその指定されたキャッシュ
・ラインのそれらのコピーをＨ状態９０に更新する。キ
ャッシュ・ライン・データはＨ状態９０への遷移によっ
て無効化されるので、指定されたキャッシュ・ラインを
システム・メモリ１８に書き戻す必要は除かれる。
【００４６】参照番号１３８で表されるように、Ｔ状態
９４におけるキャッシュ・ラインは、ローカル・プロセ
ッサが「変更する意図を持って読み取る」というリクエ
ストを行うことに応答して、Ｍ状態８０への遷移を行う
こともできる。ローカルＬ２キャッシュ１４はそのリク
エストされたキャッシュ・ラインを記憶しているので、
そのデータに対するリクエスト・トランザクションは相
互接続線１６上に発生されない。その代わり、ローカル
Ｌ２キャッシュ１４は相互接続線１６上にｄｃｌａｉｍ
トランザクションを発生する。そのトランザクションは
関連のコヒーレンシ・ステータスをＨ状態９０に更新す
ることによってそれらのリクエストされたキャッシュ・
ラインのコピーを無効にするように、他のＬ２キャッシ
ュ１４に命令する。
９４におけるキャッシュ・ラインは、ローカル・プロセ
ッサが「変更する意図を持って読み取る」というリクエ
ストを行うことに応答して、Ｍ状態８０への遷移を行う
こともできる。ローカルＬ２キャッシュ１４はそのリク
エストされたキャッシュ・ラインを記憶しているので、
そのデータに対するリクエスト・トランザクションは相
互接続線１６上に発生されない。その代わり、ローカル
Ｌ２キャッシュ１４は相互接続線１６上にｄｃｌａｉｍ
トランザクションを発生する。そのトランザクションは
関連のコヒーレンシ・ステータスをＨ状態９０に更新す
ることによってそれらのリクエストされたキャッシュ・
ラインのコピーを無効にするように、他のＬ２キャッシ
ュ１４に命令する。
【００４７】図４に示されたＨＲＴ−ＭＥＳＩキャッシ
ュ・コヒーレンシ・プロトコルの実施例において行われ
る状態遷移が下記の表３及びそれに続く表４において要
約される。
ュ・コヒーレンシ・プロトコルの実施例において行われ
る状態遷移が下記の表３及びそれに続く表４において要
約される。
【表３】
【００４８】
【表４】
【００４９】Ｈ状態９０を含むキャッシュ・コヒーレン
シ・プロトコルに施され得る更なる機能強化は、コヒー
レンシ・ステータス履歴情報を表す１つ又は複数の派生
的Ｈ状態の追加である。例えば、上記のＨＲＴ−ＭＥＳ
Ｉ及びＨＲ−ＭＥＳＩキャッシュ・コヒーレンシ・プロ
トコルは、ＨR 状態を含むように変更可能である。Ｈ状
態９０のように、ＨR 状態は、関連のキャッシュ・ライ
ンが無効であること及び関連のアドレス・タグが有効で
あることを意味する。更に、ＨR 状態は、それのデータ
の無効化の前に、関連のキャッシュ・ラインが排他的に
（例えば、Ｍ状態８０又はＥ状態８２で）、或いは介入
データをソース化できるコヒーレンシ状態で（例えば、
Ｒ状態９２又はＴ状態９４で）記憶されたことを表す。
シ・プロトコルに施され得る更なる機能強化は、コヒー
レンシ・ステータス履歴情報を表す１つ又は複数の派生
的Ｈ状態の追加である。例えば、上記のＨＲＴ−ＭＥＳ
Ｉ及びＨＲ−ＭＥＳＩキャッシュ・コヒーレンシ・プロ
トコルは、ＨR 状態を含むように変更可能である。Ｈ状
態９０のように、ＨR 状態は、関連のキャッシュ・ライ
ンが無効であること及び関連のアドレス・タグが有効で
あることを意味する。更に、ＨR 状態は、それのデータ
の無効化の前に、関連のキャッシュ・ラインが排他的に
（例えば、Ｍ状態８０又はＥ状態８２で）、或いは介入
データをソース化できるコヒーレンシ状態で（例えば、
Ｒ状態９２又はＴ状態９４で）記憶されたことを表す。
【００５０】例えば、Ｌ２キャッシュ１４ａがキャッシ
ュ・ラインをＭ状態８０、Ｅ状態８２、Ｒ状態９２、又
はＴ状態９４の１つで記憶するというシナリオを考察し
てみよう。Ｌ２キャッシュ１４ｎが相互接続線１６を介
して「変更する意図を持って読み取る」というリクエス
トをキャッシュ・ラインに対して発生する場合、Ｌ２キ
ャッシュ１４ａは適切な応答を発生し、そのキャッシュ
・ラインのコヒーレンシ・ステータスをＨR 状態（Ｈ状
態９０ではない）に更新する。しかる後、キャッシュ・
ラインをシステム・メモリ１８に記憶する書き戻しトラ
ンザクション（例えば、キャッシュ・ライン割振り解除
又はスヌープ・プッシュ）をＬ２キャッシュ１４ｎが相
互接続線１６上に発生したことに応答して、Ｌ２キャッ
シュ１４ａはキャッシュ・ライン・データをサンプル及
び記憶し、そのキャッシュ・ラインのコヒーレンシ・ス
テータスをＲ状態９２に更新する。従って、ＨR 状態の
使用は、変更されたキャッシュ・ラインの割振り解除に
続いて共用介入が維持されることを可能にし、従って、
データ・アクセス待ち時間を減少させる。
ュ・ラインをＭ状態８０、Ｅ状態８２、Ｒ状態９２、又
はＴ状態９４の１つで記憶するというシナリオを考察し
てみよう。Ｌ２キャッシュ１４ｎが相互接続線１６を介
して「変更する意図を持って読み取る」というリクエス
トをキャッシュ・ラインに対して発生する場合、Ｌ２キ
ャッシュ１４ａは適切な応答を発生し、そのキャッシュ
・ラインのコヒーレンシ・ステータスをＨR 状態（Ｈ状
態９０ではない）に更新する。しかる後、キャッシュ・
ラインをシステム・メモリ１８に記憶する書き戻しトラ
ンザクション（例えば、キャッシュ・ライン割振り解除
又はスヌープ・プッシュ）をＬ２キャッシュ１４ｎが相
互接続線１６上に発生したことに応答して、Ｌ２キャッ
シュ１４ａはキャッシュ・ライン・データをサンプル及
び記憶し、そのキャッシュ・ラインのコヒーレンシ・ス
テータスをＲ状態９２に更新する。従って、ＨR 状態の
使用は、変更されたキャッシュ・ラインの割振り解除に
続いて共用介入が維持されることを可能にし、従って、
データ・アクセス待ち時間を減少させる。
【００５１】次に、Ｌ２キャッシュ１４ａがキャッシュ
・ラインのコピーをＨR 状態で記憶し、Ｌ２キャッシュ
１４ｎが同じキャッシュ・ラインのコピーを、Ｌ２キャ
ッシュ１４ｎが介入データをソース化し得る状態で記憶
するものと仮定する。Ｌ２キャッシュ１４ｂがキャッシ
ュ・ラインに対する「変更する意図を持って読み取る」
というリクエストを相互接続線１６を介して発生する場
合、Ｌ２キャッシュ１４ｎは適切な応答を発生し、リク
エストされたキャッシュ・ラインを介入によってソース
化し、しかる後、リクエストされたキャッシュ・ライン
のそれのコピーのコヒーレンシ・ステータスをＨR 状態
に更新する。更新されたキャッシュ・ラインを含む介入
応答をスヌープすることに応答して、Ｌ２キャッシュ１
４ａはそのキャッシュ・ラインのそれのコピーのコヒー
レンシ・ステータスをＨR 状態からＨ状態９０に更新す
る。
・ラインのコピーをＨR 状態で記憶し、Ｌ２キャッシュ
１４ｎが同じキャッシュ・ラインのコピーを、Ｌ２キャ
ッシュ１４ｎが介入データをソース化し得る状態で記憶
するものと仮定する。Ｌ２キャッシュ１４ｂがキャッシ
ュ・ラインに対する「変更する意図を持って読み取る」
というリクエストを相互接続線１６を介して発生する場
合、Ｌ２キャッシュ１４ｎは適切な応答を発生し、リク
エストされたキャッシュ・ラインを介入によってソース
化し、しかる後、リクエストされたキャッシュ・ライン
のそれのコピーのコヒーレンシ・ステータスをＨR 状態
に更新する。更新されたキャッシュ・ラインを含む介入
応答をスヌープすることに応答して、Ｌ２キャッシュ１
４ａはそのキャッシュ・ラインのそれのコピーのコヒー
レンシ・ステータスをＨR 状態からＨ状態９０に更新す
る。
【００５２】別の方法として、図５に示されるように、
最高レベルの派生状態ＨR1及びＨ状態９０の間に１つ又
は複数の追加の派生状態（ＨR2、ＨR3等）を挿入するこ
とによって、追加のレベルの履歴情報を保持することが
可能である。従って、Ｌ２キャッシュ１４ｎによって発
生された介入応答をスヌープすることに応答してＨ状態
９０に遷移する代わりに、Ｌ２キャッシュ１４ａはＨR1
状態からＨR2状態に遷移するであろう。しかる後、関連
のキャッシュ・ラインを含む書き戻しトランザクション
をスヌープすることに応答して、Ｌ２キャッシュ１４ａ
は、キャッシュ・ラインのそれのコピーのコヒーレンシ
・ステータスをＨR1状態に更新するであろう。このよう
に、少なくとも１つのキャッシュが１つのリクエストさ
れたキャッシュ・ラインを介入によってソース化するこ
とができる可能性を増加させるために、Ｎレベルのコヒ
ーレンシ・ステータス履歴情報が設定可能である。
最高レベルの派生状態ＨR1及びＨ状態９０の間に１つ又
は複数の追加の派生状態（ＨR2、ＨR3等）を挿入するこ
とによって、追加のレベルの履歴情報を保持することが
可能である。従って、Ｌ２キャッシュ１４ｎによって発
生された介入応答をスヌープすることに応答してＨ状態
９０に遷移する代わりに、Ｌ２キャッシュ１４ａはＨR1
状態からＨR2状態に遷移するであろう。しかる後、関連
のキャッシュ・ラインを含む書き戻しトランザクション
をスヌープすることに応答して、Ｌ２キャッシュ１４ａ
は、キャッシュ・ラインのそれのコピーのコヒーレンシ
・ステータスをＨR1状態に更新するであろう。このよう
に、少なくとも１つのキャッシュが１つのリクエストさ
れたキャッシュ・ラインを介入によってソース化するこ
とができる可能性を増加させるために、Ｎレベルのコヒ
ーレンシ・ステータス履歴情報が設定可能である。
【００５３】図５において破線により表されるように、
Ｎレベルのコヒーレンシ・ステータス履歴情報を含むキ
ャッシュ・コヒーレンシ・プロトコルの別の変形が可能
である。更に詳しくいえば、キャッシュ・ラインを最高
のレベルＨR1で記憶するキャッシュは共用介入によって
そのキャッシュ・ラインをＲ状態９２からソース化する
ことができるので、低レベル履歴ステータス（ＨR2、Ｈ
R3、・・・ＨRN）のうちの選択されたもの又はすべつの
ものが、関連のキャッシュ・ラインの書き戻しをスヌー
プすることに応答してＳ状態８４に直接に更新される。
Ｎレベルのコヒーレンシ・ステータス履歴情報を含むキ
ャッシュ・コヒーレンシ・プロトコルの別の変形が可能
である。更に詳しくいえば、キャッシュ・ラインを最高
のレベルＨR1で記憶するキャッシュは共用介入によって
そのキャッシュ・ラインをＲ状態９２からソース化する
ことができるので、低レベル履歴ステータス（ＨR2、Ｈ
R3、・・・ＨRN）のうちの選択されたもの又はすべつの
ものが、関連のキャッシュ・ラインの書き戻しをスヌー
プすることに応答してＳ状態８４に直接に更新される。
【００５４】少なくとも１つの派生的Ｈ状態を含むキャ
ッシュ・コヒーレンシ・プロトコルに施し得るもう１つ
の機能強化は、マルチレベル・メモリ・ハイアラーキ内
の各相互接続線において特定のキャッシュ・ラインに対
する１つの最高レベルの派生的Ｈ状態（ＨR 又はＨR1）
をサポートすることである。次に、図６を参照すると、
この機能強化を実現するマルチプロセッサ・データ処理
システムの例示的実施例が示される。図示のように、デ
ータ処理システム１５０は２つの対称的クラスタ１５２
及び１５４を含む。クラスタ１５２はプロセッサ１６０
ａ−１６０ｄを含み、それらのプロセッサの各々は、処
理回路に加えて、オンボードＬ１キャッシュ１６２及び
Ｌ２キャッシュ１６４を含む。Ｌ２キャッシュ１６４ａ
及び１６４ｂの各々はキャッシュ間接続線１６６ａによ
って共用Ｌ３キャッシュ１７０ａに接続され、一方、キ
ャッシュ１７０ａは相互接続線１８０によってシステム
・メモリ１８２に結合される。同様に、クラスタ１５４
はプロセッサ１６０ｅ−１６０ｈを含み、それらのプロ
セッサの各々は、処理回路に加えて、Ｌ１キャッシュ１
６２及びＬ２キャッシュ１６４を含む。Ｌ２キャッシュ
１６４ｅ−１６４ｈの各々はキャッシュ間接続線１６６
ｂによって共用Ｌ３キャッシュ１７０ｂ接続され、一
方、キャッシュ１７０ｂは相互接続線１８０によってシ
ステム・メモリ１８２に結合される。
ッシュ・コヒーレンシ・プロトコルに施し得るもう１つ
の機能強化は、マルチレベル・メモリ・ハイアラーキ内
の各相互接続線において特定のキャッシュ・ラインに対
する１つの最高レベルの派生的Ｈ状態（ＨR 又はＨR1）
をサポートすることである。次に、図６を参照すると、
この機能強化を実現するマルチプロセッサ・データ処理
システムの例示的実施例が示される。図示のように、デ
ータ処理システム１５０は２つの対称的クラスタ１５２
及び１５４を含む。クラスタ１５２はプロセッサ１６０
ａ−１６０ｄを含み、それらのプロセッサの各々は、処
理回路に加えて、オンボードＬ１キャッシュ１６２及び
Ｌ２キャッシュ１６４を含む。Ｌ２キャッシュ１６４ａ
及び１６４ｂの各々はキャッシュ間接続線１６６ａによ
って共用Ｌ３キャッシュ１７０ａに接続され、一方、キ
ャッシュ１７０ａは相互接続線１８０によってシステム
・メモリ１８２に結合される。同様に、クラスタ１５４
はプロセッサ１６０ｅ−１６０ｈを含み、それらのプロ
セッサの各々は、処理回路に加えて、Ｌ１キャッシュ１
６２及びＬ２キャッシュ１６４を含む。Ｌ２キャッシュ
１６４ｅ−１６４ｈの各々はキャッシュ間接続線１６６
ｂによって共用Ｌ３キャッシュ１７０ｂ接続され、一
方、キャッシュ１７０ｂは相互接続線１８０によってシ
ステム・メモリ１８２に結合される。
【００５５】マルチレベル・メモリ・ハイアラーキにお
いて派生的Ｈ状態を使用するというパフォーマンス上の
利点を示す例示的な処理シナリオが下記の表５において
要約される。表５の第１行に示されるように、Ｌ２キャ
ッシュ１６４ａ−１６４ｈ及びＬ３キャッシュ１７０ａ
−１７０ｂは、特定のキャッシュ・ラインに対するそれ
らのそれぞれのコヒーレンシ・インディケータがＩ状態
８６にセットされることによってオペレーションを開始
する。次に、第２行に示されるように、プロセッサ１６
０ａが読取リクエストを行うことに応答して、Ｌ２キャ
ッシュ１６４ａはキャッシュ間接続線１６６ａ上に読取
リクエストを発生する。Ｌ２キャッシュ１６４ｂ−１６
４ｄによるヌル応答に応答して、Ｌ３キャッシュ１７０
ａは相互接続線１８０上に読取リクエストを発生する。
いて派生的Ｈ状態を使用するというパフォーマンス上の
利点を示す例示的な処理シナリオが下記の表５において
要約される。表５の第１行に示されるように、Ｌ２キャ
ッシュ１６４ａ−１６４ｈ及びＬ３キャッシュ１７０ａ
−１７０ｂは、特定のキャッシュ・ラインに対するそれ
らのそれぞれのコヒーレンシ・インディケータがＩ状態
８６にセットされることによってオペレーションを開始
する。次に、第２行に示されるように、プロセッサ１６
０ａが読取リクエストを行うことに応答して、Ｌ２キャ
ッシュ１６４ａはキャッシュ間接続線１６６ａ上に読取
リクエストを発生する。Ｌ２キャッシュ１６４ｂ−１６
４ｄによるヌル応答に応答して、Ｌ３キャッシュ１７０
ａは相互接続線１８０上に読取リクエストを発生する。
【００５６】システム・メモリ１８２はその読取リクエ
ストに応答してリクエストされたキャッシュ・ラインを
供給する。それは、Ｌ３キャッシュ１７０ａ及びＬ２キ
ャッシュ１６４ａの両方によってＥ状態で記憶される。
プロセッサ１６０ｄが同じキャッシュ・ラインに記憶す
る意図を表す場合、Ｌ２キャッシュ１６４ｄは「変更す
る意図を持って読み取る」（ＲＷＩＴＭ）というリクエ
ストをキャッシュ間接続線１６６ａ上に発生する。ＲＷ
ＩＴＭリクエストをスヌープすることに応答して、Ｌ２
キャッシュ１６４ａは、前述のように、共用介入応答を
行い、そのリクエストされたキャッシュ・ラインをソー
ス化し、コヒーレンシ・ステータス・インディケータを
ＨR 状態に更新する。表５の第３行に示されるように、
Ｌ２キャッシュ１６４ｄはリクエストされたキャッシュ
・ラインをＭ状態８０で記憶する。Ｌ３キャッシュ１７
０ａは、上流のキャッシュがそのキャッシュ・ラインの
変更されたコピーを記憶していることを表すために、同
様に、Ｍ状態８０への遷移を行う。重要なこととして、
Ｌ３キャッシュ１７０ａはキャッシュ・ラインを排他的
に記憶したので、Ｌ３キャッシュ１７０ａは相互接続線
１８０上にＲＷＩＴＭリクエストを発生しない。
ストに応答してリクエストされたキャッシュ・ラインを
供給する。それは、Ｌ３キャッシュ１７０ａ及びＬ２キ
ャッシュ１６４ａの両方によってＥ状態で記憶される。
プロセッサ１６０ｄが同じキャッシュ・ラインに記憶す
る意図を表す場合、Ｌ２キャッシュ１６４ｄは「変更す
る意図を持って読み取る」（ＲＷＩＴＭ）というリクエ
ストをキャッシュ間接続線１６６ａ上に発生する。ＲＷ
ＩＴＭリクエストをスヌープすることに応答して、Ｌ２
キャッシュ１６４ａは、前述のように、共用介入応答を
行い、そのリクエストされたキャッシュ・ラインをソー
ス化し、コヒーレンシ・ステータス・インディケータを
ＨR 状態に更新する。表５の第３行に示されるように、
Ｌ２キャッシュ１６４ｄはリクエストされたキャッシュ
・ラインをＭ状態８０で記憶する。Ｌ３キャッシュ１７
０ａは、上流のキャッシュがそのキャッシュ・ラインの
変更されたコピーを記憶していることを表すために、同
様に、Ｍ状態８０への遷移を行う。重要なこととして、
Ｌ３キャッシュ１７０ａはキャッシュ・ラインを排他的
に記憶したので、Ｌ３キャッシュ１７０ａは相互接続線
１８０上にＲＷＩＴＭリクエストを発生しない。
【００５７】表５の第４行に示されるように、プロセッ
サ１６０ｆがキャッシュ・ラインに記憶する意図を表す
場合、Ｌ２キャッシュ１６４ｆはキャッシュ間接続線１
６６ｂ上にＲＷＩＴＭリクエストを発生する。そこで、
Ｌ３キャッシュ１７０ｂは相互接続線１８０上にそのＲ
ＷＩＴＭリクエストを発生する。そのＲＷＩＴＭリクエ
ストをスヌープすることに応答して、Ｌ３キャッシュ１
７０ａはキャッシュ間接続線１６６ａ上にそのリクエス
トを発生する。それは、少なくとも１つの上流のキャッ
シュがリクエストされたキャッシュ・ラインの変更コピ
ーを記憶していることを「知っている」ためである。Ｒ
ＷＩＴＭリクエストをスヌープすることに応答して、Ｌ
２キャッシュ１６４ｄは変更済みを応答し、リクエスト
されたデータを変更介入によってソース化し、キャッシ
ュ・ラインのそれのコピーのコヒーレンシ・ステータス
をＨR 状態に更新する。Ｌ２キャッシュ１６４ａ及びＬ
３キャッシュ１７０ａの両方とも、キャッシュ・ライン
のそれらのコピーのコヒーレンシ・ステータスを、この
場合には、それぞれ、Ｈ状態９０及びＨR 状態に更新す
る。Ｌ３キャッシュ１７０ｂ及びＬ２キャッシュ１６４
ｆの両方とも、リクエストされたキャッシュ・ラインを
Ｍ状態８０で記憶する。
サ１６０ｆがキャッシュ・ラインに記憶する意図を表す
場合、Ｌ２キャッシュ１６４ｆはキャッシュ間接続線１
６６ｂ上にＲＷＩＴＭリクエストを発生する。そこで、
Ｌ３キャッシュ１７０ｂは相互接続線１８０上にそのＲ
ＷＩＴＭリクエストを発生する。そのＲＷＩＴＭリクエ
ストをスヌープすることに応答して、Ｌ３キャッシュ１
７０ａはキャッシュ間接続線１６６ａ上にそのリクエス
トを発生する。それは、少なくとも１つの上流のキャッ
シュがリクエストされたキャッシュ・ラインの変更コピ
ーを記憶していることを「知っている」ためである。Ｒ
ＷＩＴＭリクエストをスヌープすることに応答して、Ｌ
２キャッシュ１６４ｄは変更済みを応答し、リクエスト
されたデータを変更介入によってソース化し、キャッシ
ュ・ラインのそれのコピーのコヒーレンシ・ステータス
をＨR 状態に更新する。Ｌ２キャッシュ１６４ａ及びＬ
３キャッシュ１７０ａの両方とも、キャッシュ・ライン
のそれらのコピーのコヒーレンシ・ステータスを、この
場合には、それぞれ、Ｈ状態９０及びＨR 状態に更新す
る。Ｌ３キャッシュ１７０ｂ及びＬ２キャッシュ１６４
ｆの両方とも、リクエストされたキャッシュ・ラインを
Ｍ状態８０で記憶する。
【００５８】従って、Ｌ２キャッシュ１６４ｈがキャッ
シュ間接続線１６６ｂ上にＲＷＩＴＭリクエストを発生
することに応答して、Ｌ２キャッシュ１６４ｆは変更済
みを応答し、リクエストされたキャッシュ・ラインをソ
ース化し、リクエストされたキャッシュ・ラインのそれ
のコピーのコヒーレンシ・ステータスをＨR 状態に更新
する。リクエストされたキャッシュ・ラインを受け取る
ことに応答して、Ｌ２キャッシュ１６４ｆはそのキャッ
シュ・ラインをＭ状態で記憶する。それらのキャッシュ
のうちの残りのキャッシュにおけるキャッシュ・ライン
のコヒーレンシ・ステータスは変更されないままであ
る。従って、表５の第５行に示されるように、各キャッ
シュ・グループにおける１つのキャッシュが特定のキャ
ッシュ・ラインをＨR 状態に保持することができる。但
し、キャッシュ・グループは、（ａ）同じレベルのメモ
リ・ハイアラーキにあり、（ｂ）共通の相互接続線又は
キャッシュ間接続線に接続されるキャッシュを含むもの
として定義される。
シュ間接続線１６６ｂ上にＲＷＩＴＭリクエストを発生
することに応答して、Ｌ２キャッシュ１６４ｆは変更済
みを応答し、リクエストされたキャッシュ・ラインをソ
ース化し、リクエストされたキャッシュ・ラインのそれ
のコピーのコヒーレンシ・ステータスをＨR 状態に更新
する。リクエストされたキャッシュ・ラインを受け取る
ことに応答して、Ｌ２キャッシュ１６４ｆはそのキャッ
シュ・ラインをＭ状態で記憶する。それらのキャッシュ
のうちの残りのキャッシュにおけるキャッシュ・ライン
のコヒーレンシ・ステータスは変更されないままであ
る。従って、表５の第５行に示されるように、各キャッ
シュ・グループにおける１つのキャッシュが特定のキャ
ッシュ・ラインをＨR 状態に保持することができる。但
し、キャッシュ・グループは、（ａ）同じレベルのメモ
リ・ハイアラーキにあり、（ｂ）共通の相互接続線又は
キャッシュ間接続線に接続されるキャッシュを含むもの
として定義される。
【００５９】その例を続けると、Ｌ２キャッシュ１６４
ｇがキャッシュ間接続線１６６ｂ上に読取リクエストを
発生する場合、Ｌ２キャッシュ１６４ｈは変更済みを応
答し、変更介入によってキャッシュ・ラインをソース化
し、キャッシュ・ラインのそれのコピーのコヒーレンシ
・ステータスをＳ状態８４に更新する。そのリクエスト
されたキャッシュ・ラインをスヌープする時、Ｌ２キャ
ッシュ１６４ｇはそのキャッシュ・ラインをＴ状態９４
で記憶する。Ｌ３キャッシュ１７０ｂはキャッシュ・ラ
インをＭ状態８０で記憶するので、そのＬ３キャッシュ
１７０ｂによって相互接続線１８０上にトランザクショ
ンが発生される必要はない。最後に、表５の第７行に示
されるように、Ｌ２キャッシュ１６４ｇがそのキャッシ
ュ・ラインを割振り解除する時、Ｌ２キャッシュ１６４
ｇは関連のコヒーレンシ・ステータスを中間状態（"Ｘ"
によって表される）に更新し、Ｌ２キャッシュ１６４ｆ
はキャッシュ・ラインをサンプルし、それのコヒーレン
シ・ステータスをＨR 状態をＲ状態９２に更新する。
ｇがキャッシュ間接続線１６６ｂ上に読取リクエストを
発生する場合、Ｌ２キャッシュ１６４ｈは変更済みを応
答し、変更介入によってキャッシュ・ラインをソース化
し、キャッシュ・ラインのそれのコピーのコヒーレンシ
・ステータスをＳ状態８４に更新する。そのリクエスト
されたキャッシュ・ラインをスヌープする時、Ｌ２キャ
ッシュ１６４ｇはそのキャッシュ・ラインをＴ状態９４
で記憶する。Ｌ３キャッシュ１７０ｂはキャッシュ・ラ
インをＭ状態８０で記憶するので、そのＬ３キャッシュ
１７０ｂによって相互接続線１８０上にトランザクショ
ンが発生される必要はない。最後に、表５の第７行に示
されるように、Ｌ２キャッシュ１６４ｇがそのキャッシ
ュ・ラインを割振り解除する時、Ｌ２キャッシュ１６４
ｇは関連のコヒーレンシ・ステータスを中間状態（"Ｘ"
によって表される）に更新し、Ｌ２キャッシュ１６４ｆ
はキャッシュ・ラインをサンプルし、それのコヒーレン
シ・ステータスをＨR 状態をＲ状態９２に更新する。
【００６０】Ｌ３キャッシュ１７０ｂは、Ｌ２キャッシ
ュに１６４ｇによるキャッシュ・ラインの割振り解除に
応答するように数多くの方法で構成可能である。第１
に、Ｌ３キャッシュ１７０ｂは、変更されたキャッシュ
・ラインをシステム・メモリ１８２に書き込むことなく
キャッシュ・ラインのそれのコピーを単にリフレッシュ
するだけでよい。別の方法として、表５の第７行に示さ
れるように、Ｌ３キャッシュ１７０ｂはキャッシュ・ラ
インのそれのコピーを変更されたデータでもって更新す
ることもできるし、相互接続線１８０を介してシステム
・メモリ１８２に変更されたキャッシュを書き込み、そ
れによってその変更されたキャッシュ・ラインを他のＬ
３キャッシュにとって可視的にすることもできる。この
第２の実施方法では、Ｌ３キャッシュ１７０ａは、それ
がキャッシュ・ライン・データをサンプルすることを表
すために、共用応答でもって割振り書込に応答する。し
かる後、そのキャッシュ・ライン・データをサンプルす
る時、Ｌ３キャッシュ１７０ａは、キャッシュ・ライン
のそれのコピーのコヒーレンシ・ステータスをＨR 状態
からＲ状態９２に更新し、共用介入によるキャッシュ・
ラインをソース化する機能をメモり・ハイアラーキの相
互接続レベルに有利に維持する。前述のように、Ｌ３キ
ャッシュ１７０ｂはキャッシュ・ラインのそれのコピー
のコヒーレンシ・ステータスをＳ状態８４に更新する。
ュに１６４ｇによるキャッシュ・ラインの割振り解除に
応答するように数多くの方法で構成可能である。第１
に、Ｌ３キャッシュ１７０ｂは、変更されたキャッシュ
・ラインをシステム・メモリ１８２に書き込むことなく
キャッシュ・ラインのそれのコピーを単にリフレッシュ
するだけでよい。別の方法として、表５の第７行に示さ
れるように、Ｌ３キャッシュ１７０ｂはキャッシュ・ラ
インのそれのコピーを変更されたデータでもって更新す
ることもできるし、相互接続線１８０を介してシステム
・メモリ１８２に変更されたキャッシュを書き込み、そ
れによってその変更されたキャッシュ・ラインを他のＬ
３キャッシュにとって可視的にすることもできる。この
第２の実施方法では、Ｌ３キャッシュ１７０ａは、それ
がキャッシュ・ライン・データをサンプルすることを表
すために、共用応答でもって割振り書込に応答する。し
かる後、そのキャッシュ・ライン・データをサンプルす
る時、Ｌ３キャッシュ１７０ａは、キャッシュ・ライン
のそれのコピーのコヒーレンシ・ステータスをＨR 状態
からＲ状態９２に更新し、共用介入によるキャッシュ・
ラインをソース化する機能をメモり・ハイアラーキの相
互接続レベルに有利に維持する。前述のように、Ｌ３キ
ャッシュ１７０ｂはキャッシュ・ラインのそれのコピー
のコヒーレンシ・ステータスをＳ状態８４に更新する。
【表５】
【００６１】前述のように、本発明は、マルチプロセッ
サ・データ処理システムにおいてキャッシュ・コヒーレ
ンシを維持するための改良された方法及びシステムを提
供する。本発明によって提供される改良されたキャッシ
ュ・コヒーレンシ・プロトコルは、ローカル・プロセッ
サが明示的な読取リクエスト又は書込リクエストを発生
することなく、有効アドレス・タグと関連してキャッシ
ュにより記憶された無効データ項目が有効データ項目で
もって自動的に更新されることを可能にする。このよう
に、リモート・プロセッサの活動によって無効化された
データは、そのデータがローカル・プロセッサによって
アクセスされる前にリフレッシュされ、それによって、
データをリモート・キャッシュ或いはシステム・メモリ
から検索する必要をなくすることによりデータ・アクセ
ス待ち時間を大幅に減少させることができる。又、デー
タ・アクセス待ち時間は、共用状態で記憶されたデータ
をシステム・メモリではなくリモート・キャッシュから
供給する共用介入のサポートを通して本発明のキャッシ
ュ・コヒーレンシ・プロトコルによっても大幅に減少す
る。
サ・データ処理システムにおいてキャッシュ・コヒーレ
ンシを維持するための改良された方法及びシステムを提
供する。本発明によって提供される改良されたキャッシ
ュ・コヒーレンシ・プロトコルは、ローカル・プロセッ
サが明示的な読取リクエスト又は書込リクエストを発生
することなく、有効アドレス・タグと関連してキャッシ
ュにより記憶された無効データ項目が有効データ項目で
もって自動的に更新されることを可能にする。このよう
に、リモート・プロセッサの活動によって無効化された
データは、そのデータがローカル・プロセッサによって
アクセスされる前にリフレッシュされ、それによって、
データをリモート・キャッシュ或いはシステム・メモリ
から検索する必要をなくすることによりデータ・アクセ
ス待ち時間を大幅に減少させることができる。又、デー
タ・アクセス待ち時間は、共用状態で記憶されたデータ
をシステム・メモリではなくリモート・キャッシュから
供給する共用介入のサポートを通して本発明のキャッシ
ュ・コヒーレンシ・プロトコルによっても大幅に減少す
る。
【００６２】本発明のもう１つの局面によれば、キャッ
シュ・コヒーレンシ・プロトコルは、変更されたデータ
をシステム・メモリに書き戻す責任を割り振ることによ
ってシステム・メモり帯域幅の効率的な利用を促進する
タグ付き（Ｔ）状態を含むように拡張可能である。本発
明によるキャッシュ・コヒーレンシ・プロトコルは、イ
ンクルード或いは１つ又は複数の派生的状態を通してコ
ヒーレンシ・ステータス履歴情報を維持することもでき
る。そのような派生的状態は、データを含むキャッシュ
・ラインの第１キャッシュによる割振り解除に応答し
て、介入によりデータをソース化するための責任が第１
キャッシュから第２キャッシュに移されることを可能に
する。これらの派生的状態は、各相互接続線又はキャッ
シュ間接続線に接続された１つのキャッシュが介入によ
りデータをソース化する責任をとることを許されている
ので、多数の相互接続線又はキャッシュ間接続線を含む
マルチレベル・メモリ・ハイアラーキにおける利用を持
つ。
シュ・コヒーレンシ・プロトコルは、変更されたデータ
をシステム・メモリに書き戻す責任を割り振ることによ
ってシステム・メモり帯域幅の効率的な利用を促進する
タグ付き（Ｔ）状態を含むように拡張可能である。本発
明によるキャッシュ・コヒーレンシ・プロトコルは、イ
ンクルード或いは１つ又は複数の派生的状態を通してコ
ヒーレンシ・ステータス履歴情報を維持することもでき
る。そのような派生的状態は、データを含むキャッシュ
・ラインの第１キャッシュによる割振り解除に応答し
て、介入によりデータをソース化するための責任が第１
キャッシュから第２キャッシュに移されることを可能に
する。これらの派生的状態は、各相互接続線又はキャッ
シュ間接続線に接続された１つのキャッシュが介入によ
りデータをソース化する責任をとることを許されている
ので、多数の相互接続線又はキャッシュ間接続線を含む
マルチレベル・メモリ・ハイアラーキにおける利用を持
つ。
【００６３】本発明を実施例に関連して詳しく示し、説
明したけれども、本発明の精神及び技術的範囲を逸脱す
ることなく、形式及び細部における種々の変更を行い得
ることは、当業者には明らかであろう。例えば、ＨＲ−
ＭＥＳＩ及びＨＲＴ−ＭＥＳＩキャッシュ・コヒーレン
シ・プロトコルは、その状態がパワー・オン時にディレ
クトリ・エントリを初期設定するために利用されるだけ
であり、しかも他の状態から再入されることはないた
め、Ｉ状態８６を排除するように修正可能である。Ｉ状
態８６が排除された場合、パワー・オン時に、各Ｌ２デ
ィレクトリ・エントリのコヒーレンシ・ステータス・フ
ィールドはＨ状態９０に初期設定されるであろうし、各
Ｌ２ディレクトリ・エントリのタグ・フィールドは、少
なくとも同じコングルーエンス（ｃｏｎｇｒｕｅｎｃ
ｅ）クラスにおける独特のタグ値に初期設定されるであ
ろう。
明したけれども、本発明の精神及び技術的範囲を逸脱す
ることなく、形式及び細部における種々の変更を行い得
ることは、当業者には明らかであろう。例えば、ＨＲ−
ＭＥＳＩ及びＨＲＴ−ＭＥＳＩキャッシュ・コヒーレン
シ・プロトコルは、その状態がパワー・オン時にディレ
クトリ・エントリを初期設定するために利用されるだけ
であり、しかも他の状態から再入されることはないた
め、Ｉ状態８６を排除するように修正可能である。Ｉ状
態８６が排除された場合、パワー・オン時に、各Ｌ２デ
ィレクトリ・エントリのコヒーレンシ・ステータス・フ
ィールドはＨ状態９０に初期設定されるであろうし、各
Ｌ２ディレクトリ・エントリのタグ・フィールドは、少
なくとも同じコングルーエンス（ｃｏｎｇｒｕｅｎｃ
ｅ）クラスにおける独特のタグ値に初期設定されるであ
ろう。
【００６４】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００６５】（１）少なくとも第１クラスタ及び第２ク
ラスタにグループ分けされた複数のキャッシュ及び複数
のプロセッサを含むデータ処理システムにおいてキャッ
シュ・コヒーレンシを維持する方法にして、前記第１ク
ラスタ及び第２クラスタの各々は少なくとも１つの上位
レベル・キャッシュ及び少なくとも１つの下位レベル・
キャッシュを有し、前記第１クラスタの前記上位レベル
・キャッシュにおいて、アドレスを表すアドレス・タグ
と関連して第１データ項目を記憶するステップと、前記
第１クラスタの前記上位レベル・キャッシュにおけるコ
ヒーレンシ・インディケータを、前記アドレス・タグが
有効であること及び前記第１データ項目が無効であるこ
とを表す第１状態にセットするステップと、前記第２ク
ラスタの前記上位レベル・キャッシュにおいて、前記ア
ドレスを表すアドレス・タグと関連して第２データ項目
を記憶するステップと、前記第２クラスタの前記上位レ
ベル・キャッシュにおけるコヒーレンシ・インディケー
タを前記第１状態にセットするステップと、を含む方
法。 （２）前記第１クラスタの前記上位レベル・キャッシュ
において、前記アドレス・タグと関連して有効な第３デ
ータ項目を記憶するステップと、前記第１クラスタの前
記上位レベル・キャッシュにおける前記コヒーレンシ・
インディケータを、前記第３データ項目が有効であるこ
と及び前記第１キャッシュがリクエストに応答して前記
第３データ項目をソース化し得ることを表す第２状態に
更新するステップと、を更に含む上記（１）に記載の方
法。 （３）前記データ処理システムは更にシステム・メモリ
を含み、前記記憶するステップは、前記コヒーレンシ・
インディケータが前記第１状態にセットされている間に
前記アドレス・タグによって表された前記アドレスと関
連したデータ転送を検出したことに応答して、前記第１
クラスタの前記上位レベル・キャッシュにおいて前記ア
ドレス・タグと関連して有効な第３データ項目を記憶す
るステップを含み、前記データ転送は前記第３データ項
目を含み、前記第３データ項目はシステム・メモリにお
ける対応するデータ項目に関して変更される上記（２）
に記載の方法。 （４）前記データ転送は前記第１クラスタにおける別の
上位レベル・キャッシュによって前記第３データ項目を
前記システム・メモリに書き戻すことである上記（３）
に記載の方法。 （５）前記コヒーレンシ・インディケータが前記第２状
態にセットされている間に前記第３データ項目に対する
リクエストを前記第１クラスタの前記上位レベル・キャ
ッシュにおいて受け取ったことに応答して、前記第３デ
ータ項目をソース化するステップと、前記第１クラスタ
の前記上位レベル・キャッシュにおける前記コヒーレン
シ・インディケータを第３状態に更新するステップと、
を更に含む上記（２）に記載の方法。 （６）前記第１クラスタの前記上位レベル・キャッシュ
におけるコヒーレンシ・インディケータを第１状態にセ
ットするステップは、前記複数のプロセッサの１つが前
記アドレス・タグによって表された前記アドレスに記憶
する意図を表すことに応答して、前記第１クラスタの前
記上位レベル・キャッシュにおける前記コヒーレンシ・
インディケータを前記第１状態にセットするステップを
含む上記（１）に記載の方法。 （７）前記第１クラスタの前記下位レベル・キャッシュ
におけるコヒーレンシ・インディケータを前記第１状態
にセットするステップを更に含み、該コヒーレンシ・イ
ンディケータは前記アドレスを表すアドレス・タグと関
連づけられる上記（１）に記載の方法。 （８）相互接続線と、前記相互接続線に結合されたシス
テム・メモリと、前記相互接続線に結合された第１クラ
スタ及び第２クラスタと、を含み、前記第１クラスタ及
び第２クラスタの各々は少なくとも１つのプロセッサ、
上位レベル・キャッシュ、及び下位レベル・キャッシュ
を含み、前記第１クラスタの前記上位レベル・キャッシ
ュ及び前記第２クラスタの前記上位レベル・キャッシュ
の各々は、データ記憶装置と、特定のアドレスを表すア
ドレス・タグであって、前記データ記憶装置に含まれた
データ項目と関連するアドレス・タグを記憶するタグ記
憶装置と、前記アドレス・タグが有効であること及び関
連する前記データ項目が無効であることを表すために第
１状態にセットされるコヒーレンシ・インディケータ
と、を含む、データ処理システム。 （９）前記第１クラスタの前記上位レベル・キャッシュ
における前記データ項目は第１データ項目であり、前記
第１クラスタの前記上位レベル・キャッシュにおいて前
記アドレス・タグと関連して有効な第２データ項目を記
憶するための手段と、前記第１クラスタの前記上位レベ
ル・キャッシュにおける前記コヒーレンシ・インディケ
ータを、前記第２データ項目が有効であること及び前記
第１キャッシュがリクエストに応答して前記第２データ
項目をソース化し得ることを表す第２状態に更新するた
めの手段と、を更に含む上記（８）に記載のデータ処理
システム。 （１０）前記記憶するための手段は、前記コヒーレンシ
・インディケータが前記第１状態にセットされている間
に前記アドレス・タグによって表された前記アドレスと
関連したデータ転送を検出したことに応答して、前記第
１クラスタの前記上位レベル・キャッシュにおいて前記
アドレス・タグと関連して有効な第２データ項目を記憶
するための手段を含み、前記データ転送は前記第２デー
タ項目を含み、前記第２データ項目はシステム・メモリ
における対応するデータ項目に関して変更される上記
（９）に記載のデータ処理システム。 （１１）前記データ転送は前記第１クラスタにおける別
の上位レベル・キャッシュによって前記第２データ項目
を前記システム・メモリに書き戻すことを含む上記（１
０）に記載のデータ処理システム。 （１２）前記コヒーレンシ・インディケータが前記第２
状態にセットされている間に前記第２データ項目に対す
るリクエストを前記第１クラスタの前記上位レベル・キ
ャッシュにおいて受け取ったことに応答して、前記第２
データ項目をソース化するための手段と、前記第１クラ
スタの前記上位レベル・キャッシュにおける前記コヒー
レンシ・インディケータを第３状態に更新するための手
段と、を更に含む上記（９）に記載のデータ処理システ
ム。 （１３）前記第１クラスタの前記上位レベル・キャッシ
ュは、前記データ処理システムにおけるプロセッサが前
記アドレス・タグによって表された前記アドレスに記憶
する意図を表すことに応答して、前記前記コヒーレンシ
・インディケータを前記第１状態にセットする上記
（１）に記載の方法。 （１４）前記第１クラスタ及び第２クラスタの１つにお
ける下位レベル・キャッシュにおけるコヒーレンシ・イ
ンディケータが前記第１状態にセットされ、該コヒーレ
ンシ・インディケータは前記アドレスを表すアドレス・
タグと関連づけられる上記（８）に記載のデータ処理シ
ステム。 （１５）前記第１クラスタは、各々が共通のキャッシュ
間接続線に結合された複数の上位レベル・キャッシュを
含む上記（８）に記載のデータ処理システム。 （１６）前記第１クラスタは複数のプロセッサ及び複数
の上位レベル・キャッシュを含み、前記複数の上位レベ
ル・キャッシュの各々は前記複数のプロセッサのそれぞ
れ１つのみによって直接にアクセス可能である上記
（８）に記載のデータ処理システム。
ラスタにグループ分けされた複数のキャッシュ及び複数
のプロセッサを含むデータ処理システムにおいてキャッ
シュ・コヒーレンシを維持する方法にして、前記第１ク
ラスタ及び第２クラスタの各々は少なくとも１つの上位
レベル・キャッシュ及び少なくとも１つの下位レベル・
キャッシュを有し、前記第１クラスタの前記上位レベル
・キャッシュにおいて、アドレスを表すアドレス・タグ
と関連して第１データ項目を記憶するステップと、前記
第１クラスタの前記上位レベル・キャッシュにおけるコ
ヒーレンシ・インディケータを、前記アドレス・タグが
有効であること及び前記第１データ項目が無効であるこ
とを表す第１状態にセットするステップと、前記第２ク
ラスタの前記上位レベル・キャッシュにおいて、前記ア
ドレスを表すアドレス・タグと関連して第２データ項目
を記憶するステップと、前記第２クラスタの前記上位レ
ベル・キャッシュにおけるコヒーレンシ・インディケー
タを前記第１状態にセットするステップと、を含む方
法。 （２）前記第１クラスタの前記上位レベル・キャッシュ
において、前記アドレス・タグと関連して有効な第３デ
ータ項目を記憶するステップと、前記第１クラスタの前
記上位レベル・キャッシュにおける前記コヒーレンシ・
インディケータを、前記第３データ項目が有効であるこ
と及び前記第１キャッシュがリクエストに応答して前記
第３データ項目をソース化し得ることを表す第２状態に
更新するステップと、を更に含む上記（１）に記載の方
法。 （３）前記データ処理システムは更にシステム・メモリ
を含み、前記記憶するステップは、前記コヒーレンシ・
インディケータが前記第１状態にセットされている間に
前記アドレス・タグによって表された前記アドレスと関
連したデータ転送を検出したことに応答して、前記第１
クラスタの前記上位レベル・キャッシュにおいて前記ア
ドレス・タグと関連して有効な第３データ項目を記憶す
るステップを含み、前記データ転送は前記第３データ項
目を含み、前記第３データ項目はシステム・メモリにお
ける対応するデータ項目に関して変更される上記（２）
に記載の方法。 （４）前記データ転送は前記第１クラスタにおける別の
上位レベル・キャッシュによって前記第３データ項目を
前記システム・メモリに書き戻すことである上記（３）
に記載の方法。 （５）前記コヒーレンシ・インディケータが前記第２状
態にセットされている間に前記第３データ項目に対する
リクエストを前記第１クラスタの前記上位レベル・キャ
ッシュにおいて受け取ったことに応答して、前記第３デ
ータ項目をソース化するステップと、前記第１クラスタ
の前記上位レベル・キャッシュにおける前記コヒーレン
シ・インディケータを第３状態に更新するステップと、
を更に含む上記（２）に記載の方法。 （６）前記第１クラスタの前記上位レベル・キャッシュ
におけるコヒーレンシ・インディケータを第１状態にセ
ットするステップは、前記複数のプロセッサの１つが前
記アドレス・タグによって表された前記アドレスに記憶
する意図を表すことに応答して、前記第１クラスタの前
記上位レベル・キャッシュにおける前記コヒーレンシ・
インディケータを前記第１状態にセットするステップを
含む上記（１）に記載の方法。 （７）前記第１クラスタの前記下位レベル・キャッシュ
におけるコヒーレンシ・インディケータを前記第１状態
にセットするステップを更に含み、該コヒーレンシ・イ
ンディケータは前記アドレスを表すアドレス・タグと関
連づけられる上記（１）に記載の方法。 （８）相互接続線と、前記相互接続線に結合されたシス
テム・メモリと、前記相互接続線に結合された第１クラ
スタ及び第２クラスタと、を含み、前記第１クラスタ及
び第２クラスタの各々は少なくとも１つのプロセッサ、
上位レベル・キャッシュ、及び下位レベル・キャッシュ
を含み、前記第１クラスタの前記上位レベル・キャッシ
ュ及び前記第２クラスタの前記上位レベル・キャッシュ
の各々は、データ記憶装置と、特定のアドレスを表すア
ドレス・タグであって、前記データ記憶装置に含まれた
データ項目と関連するアドレス・タグを記憶するタグ記
憶装置と、前記アドレス・タグが有効であること及び関
連する前記データ項目が無効であることを表すために第
１状態にセットされるコヒーレンシ・インディケータ
と、を含む、データ処理システム。 （９）前記第１クラスタの前記上位レベル・キャッシュ
における前記データ項目は第１データ項目であり、前記
第１クラスタの前記上位レベル・キャッシュにおいて前
記アドレス・タグと関連して有効な第２データ項目を記
憶するための手段と、前記第１クラスタの前記上位レベ
ル・キャッシュにおける前記コヒーレンシ・インディケ
ータを、前記第２データ項目が有効であること及び前記
第１キャッシュがリクエストに応答して前記第２データ
項目をソース化し得ることを表す第２状態に更新するた
めの手段と、を更に含む上記（８）に記載のデータ処理
システム。 （１０）前記記憶するための手段は、前記コヒーレンシ
・インディケータが前記第１状態にセットされている間
に前記アドレス・タグによって表された前記アドレスと
関連したデータ転送を検出したことに応答して、前記第
１クラスタの前記上位レベル・キャッシュにおいて前記
アドレス・タグと関連して有効な第２データ項目を記憶
するための手段を含み、前記データ転送は前記第２デー
タ項目を含み、前記第２データ項目はシステム・メモリ
における対応するデータ項目に関して変更される上記
（９）に記載のデータ処理システム。 （１１）前記データ転送は前記第１クラスタにおける別
の上位レベル・キャッシュによって前記第２データ項目
を前記システム・メモリに書き戻すことを含む上記（１
０）に記載のデータ処理システム。 （１２）前記コヒーレンシ・インディケータが前記第２
状態にセットされている間に前記第２データ項目に対す
るリクエストを前記第１クラスタの前記上位レベル・キ
ャッシュにおいて受け取ったことに応答して、前記第２
データ項目をソース化するための手段と、前記第１クラ
スタの前記上位レベル・キャッシュにおける前記コヒー
レンシ・インディケータを第３状態に更新するための手
段と、を更に含む上記（９）に記載のデータ処理システ
ム。 （１３）前記第１クラスタの前記上位レベル・キャッシ
ュは、前記データ処理システムにおけるプロセッサが前
記アドレス・タグによって表された前記アドレスに記憶
する意図を表すことに応答して、前記前記コヒーレンシ
・インディケータを前記第１状態にセットする上記
（１）に記載の方法。 （１４）前記第１クラスタ及び第２クラスタの１つにお
ける下位レベル・キャッシュにおけるコヒーレンシ・イ
ンディケータが前記第１状態にセットされ、該コヒーレ
ンシ・インディケータは前記アドレスを表すアドレス・
タグと関連づけられる上記（８）に記載のデータ処理シ
ステム。 （１５）前記第１クラスタは、各々が共通のキャッシュ
間接続線に結合された複数の上位レベル・キャッシュを
含む上記（８）に記載のデータ処理システム。 （１６）前記第１クラスタは複数のプロセッサ及び複数
の上位レベル・キャッシュを含み、前記複数の上位レベ
ル・キャッシュの各々は前記複数のプロセッサのそれぞ
れ１つのみによって直接にアクセス可能である上記
（８）に記載のデータ処理システム。
【図１】本発明によるマルチプロセッサ・データ処理シ
ステムの実施例を示す。
ステムの実施例を示す。
【図２】本発明によるキャッシュの実施例を示すブロッ
ク図である。
ク図である。
【図３】ＨＲ−ＭＥＳＩキャッシュ・コヒーレンシ・プ
ロトコルの実施例を示す状態図である。
ロトコルの実施例を示す状態図である。
【図４】ＨＲＴ−ＭＥＳＩキャッシュ・コヒーレンシ・
プロトコルの実施例を示す状態図である。
プロトコルの実施例を示す状態図である。
【図５】Ｎ個のレベルのキャッシュ・コヒーレンシ履歴
情報を維持するために派生的Ｈ状態の利用を示す状態図
である。
情報を維持するために派生的Ｈ状態の利用を示す状態図
である。
【図６】本発明によるキャッシュ・コヒーレンシ・プロ
トコルを有利に利用し得るマルチレベル・メモリ・ハイ
アラーキを含むマルチプロセッサ・データ処理システム
の実施例を示す。
トコルを有利に利用し得るマルチレベル・メモリ・ハイ
アラーキを含むマルチプロセッサ・データ処理システム
の実施例を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・スティーブン・ドットソン アメリカ合衆国78660、テキサス州フルゲ ールヴィッレ、ベル・ロック・サークル 1205 (72)発明者 ジェリー・ダン・ルイス アメリカ合衆国78681、テキサス州ラウン ド・ロック、アロウヘッド・サークル 3409
Claims (16)
- 【請求項１】少なくとも第１クラスタ及び第２クラスタ
にグループ分けされた複数のキャッシュ及び複数のプロ
セッサを含むデータ処理システムにおいてキャッシュ・
コヒーレンシを維持する方法にして、前記第１クラスタ
及び第２クラスタの各々は少なくとも１つの上位レベル
・キャッシュ及び少なくとも１つの下位レベル・キャッ
シュを有し、 前記第１クラスタの前記上位レベル・キャッシュにおい
て、アドレスを表すアドレス・タグと関連して第１デー
タ項目を記憶するステップと、 前記第１クラスタの前記上位レベル・キャッシュにおけ
るコヒーレンシ・インディケータを、前記アドレス・タ
グが有効であること及び前記第１データ項目が無効であ
ることを表す第１状態にセットするステップと、 前記第２クラスタの前記上位レベル・キャッシュにおい
て、前記アドレスを表すアドレス・タグと関連して第２
データ項目を記憶するステップと、 前記第２クラスタの前記上位レベル・キャッシュにおけ
るコヒーレンシ・インディケータを前記第１状態にセッ
トするステップと、 を含む方法。 - 【請求項２】前記第１クラスタの前記上位レベル・キャ
ッシュにおいて、前記アドレス・タグと関連して有効な
第３データ項目を記憶するステップと、 前記第１クラスタの前記上位レベル・キャッシュにおけ
る前記コヒーレンシ・インディケータを、前記第３デー
タ項目が有効であること及び前記第１キャッシュがリク
エストに応答して前記第３データ項目をソース化し得る
ことを表す第２状態に更新するステップと、 を更に含む請求項１に記載の方法。 - 【請求項３】前記データ処理システムは更にシステム・
メモリを含み、 前記記憶するステップは、前記コヒーレンシ・インディ
ケータが前記第１状態にセットされている間に前記アド
レス・タグによって表された前記アドレスと関連したデ
ータ転送を検出したことに応答して、前記第１クラスタ
の前記上位レベル・キャッシュにおいて前記アドレス・
タグと関連して有効な第３データ項目を記憶するステッ
プを含み、 前記データ転送は前記第３データ項目を含み、 前記第３データ項目はシステム・メモリにおける対応す
るデータ項目に関して変更される請求項２に記載の方
法。 - 【請求項４】前記データ転送は前記第１クラスタにおけ
る別の上位レベル・キャッシュによって前記第３データ
項目を前記システム・メモリに書き戻すことである請求
項３に記載の方法。 - 【請求項５】前記コヒーレンシ・インディケータが前記
第２状態にセットされている間に前記第３データ項目に
対するリクエストを前記第１クラスタの前記上位レベル
・キャッシュにおいて受け取ったことに応答して、前記
第３データ項目をソース化するステップと、 前記第１クラスタの前記上位レベル・キャッシュにおけ
る前記コヒーレンシ・インディケータを第３状態に更新
するステップと、 を更に含む請求項２に記載の方法。 - 【請求項６】前記第１クラスタの前記上位レベル・キャ
ッシュにおけるコヒーレンシ・インディケータを第１状
態にセットするステップは、前記複数のプロセッサの１
つが前記アドレス・タグによって表された前記アドレス
に記憶する意図を表すことに応答して、前記第１クラス
タの前記上位レベル・キャッシュにおける前記コヒーレ
ンシ・インディケータを前記第１状態にセットするステ
ップを含む請求項１に記載の方法。 - 【請求項７】前記第１クラスタの前記下位レベル・キャ
ッシュにおけるコヒーレンシ・インディケータを前記第
１状態にセットするステップを更に含み、 該コヒーレンシ・インディケータは前記アドレスを表す
アドレス・タグと関連づけられる請求項１に記載の方
法。 - 【請求項８】相互接続線と、 前記相互接続線に結合されたシステム・メモリと、 前記相互接続線に結合された第１クラスタ及び第２クラ
スタと、 を含み、 前記第１クラスタ及び第２クラスタの各々は少なくとも
１つのプロセッサ、上位レベル・キャッシュ、及び下位
レベル・キャッシュを含み、 前記第１クラスタの前記上位レベル・キャッシュ及び前
記第２クラスタの前記上位レベル・キャッシュの各々
は、 データ記憶装置と、 特定のアドレスを表すアドレス・タグであって、前記デ
ータ記憶装置に含まれたデータ項目と関連するアドレス
・タグを記憶するタグ記憶装置と、 前記アドレス・タグが有効であること及び関連する前記
データ項目が無効であることを表すために第１状態にセ
ットされるコヒーレンシ・インディケータと、 を含む、データ処理システム。 - 【請求項９】前記第１クラスタの前記上位レベル・キャ
ッシュにおける前記データ項目は第１データ項目であ
り、 前記第１クラスタの前記上位レベル・キャッシュにおい
て前記アドレス・タグと関連して有効な第２データ項目
を記憶するための手段と、 前記第１クラスタの前記上位レベル・キャッシュにおけ
る前記コヒーレンシ・インディケータを、前記第２デー
タ項目が有効であること及び前記第１キャッシュがリク
エストに応答して前記第２データ項目をソース化し得る
ことを表す第２状態に更新するための手段と、 を更に含む請求項８に記載のデータ処理システム。 - 【請求項１０】前記記憶するための手段は、前記コヒー
レンシ・インディケータが前記第１状態にセットされて
いる間に前記アドレス・タグによって表された前記アド
レスと関連したデータ転送を検出したことに応答して、
前記第１クラスタの前記上位レベル・キャッシュにおい
て前記アドレス・タグと関連して有効な第２データ項目
を記憶するための手段を含み、 前記データ転送は前記第２データ項目を含み、 前記第２データ項目はシステム・メモリにおける対応す
るデータ項目に関して変更される請求項９に記載のデー
タ処理システム。 - 【請求項１１】前記データ転送は前記第１クラスタにお
ける別の上位レベル・キャッシュによって前記第２デー
タ項目を前記システム・メモリに書き戻すことを含む請
求項１０に記載のデータ処理システム。 - 【請求項１２】前記コヒーレンシ・インディケータが前
記第２状態にセットされている間に前記第２データ項目
に対するリクエストを前記第１クラスタの前記上位レベ
ル・キャッシュにおいて受け取ったことに応答して、前
記第２データ項目をソース化するための手段と、 前記第１クラスタの前記上位レベル・キャッシュにおけ
る前記コヒーレンシ・インディケータを第３状態に更新
するための手段と、 を更に含む請求項９に記載のデータ処理システム。 - 【請求項１３】前記第１クラスタの前記上位レベル・キ
ャッシュは、前記データ処理システムにおけるプロセッ
サが前記アドレス・タグによって表された前記アドレス
に記憶する意図を表すことに応答して、前記前記コヒー
レンシ・インディケータを前記第１状態にセットする請
求項１に記載の方法。 - 【請求項１４】前記第１クラスタ及び第２クラスタの１
つにおける下位レベル・キャッシュにおけるコヒーレン
シ・インディケータが前記第１状態にセットされ、 該コヒーレンシ・インディケータは前記アドレスを表す
アドレス・タグと関連づけられる請求項８に記載のデー
タ処理システム。 - 【請求項１５】前記第１クラスタは、各々が共通のキャ
ッシュ間接続線に結合された複数の上位レベル・キャッ
シュを含む請求項８に記載のデータ処理システム。 - 【請求項１６】前記第１クラスタは複数のプロセッサ及
び複数の上位レベル・キャッシュを含み、前記複数の上
位レベル・キャッシュの各々は前記複数のプロセッサの
それぞれ１つのみによって直接にアクセス可能である請
求項８に記載のデータ処理システム。
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|---|---|
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7035979B2 (en) | 2002-05-22 | 2006-04-25 | International Business Machines Corporation | Method and apparatus for optimizing cache hit ratio in non L1 caches |
| US7073030B2 (en) | 2002-05-22 | 2006-07-04 | International Business Machines Corporation | Method and apparatus providing non level one information caching using prefetch to increase a hit ratio |
| JP2007257631A (ja) * | 2006-03-23 | 2007-10-04 | Internatl Business Mach Corp <Ibm> | 動作のスヌーピングに応答して無効コヒーレンシー状態を更新するデータ処理システム、キャッシュ・システム、および方法 |
Families Citing this family (59)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6275908B1 (en) * | 1998-02-17 | 2001-08-14 | International Business Machines Corporation | Cache coherency protocol including an HR state |
| US6446237B1 (en) * | 1998-08-04 | 2002-09-03 | International Business Machines Corporation | Updating and reading data and parity blocks in a shared disk system |
| US6578110B1 (en) * | 1999-01-21 | 2003-06-10 | Sony Computer Entertainment, Inc. | High-speed processor system and cache memories with processing capabilities |
| US6405289B1 (en) * | 1999-11-09 | 2002-06-11 | International Business Machines Corporation | Multiprocessor system in which a cache serving as a highest point of coherency is indicated by a snoop response |
| US6345344B1 (en) * | 1999-11-09 | 2002-02-05 | International Business Machines Corporation | Cache allocation mechanism for modified-unsolicited cache state that modifies victimization priority bits |
| US6345343B1 (en) * | 1999-11-09 | 2002-02-05 | International Business Machines Corporation | Multiprocessor system bus protocol with command and snoop responses for modified-unsolicited cache state |
| US6345342B1 (en) * | 1999-11-09 | 2002-02-05 | International Business Machines Corporation | Cache coherency protocol employing a read operation including a programmable flag to indicate deallocation of an intervened cache line |
| US6349369B1 (en) * | 1999-11-09 | 2002-02-19 | International Business Machines Corporation | Protocol for transferring modified-unsolicited state during data intervention |
| US6374333B1 (en) * | 1999-11-09 | 2002-04-16 | International Business Machines Corporation | Cache coherency protocol in which a load instruction hint bit is employed to indicate deallocation of a modified cache line supplied by intervention |
| US6321306B1 (en) * | 1999-11-09 | 2001-11-20 | International Business Machines Corporation | High performance multiprocessor system with modified-unsolicited cache state |
| US6519685B1 (en) * | 1999-12-22 | 2003-02-11 | Intel Corporation | Cache states for multiprocessor cache coherency protocols |
| US6457104B1 (en) * | 2000-03-20 | 2002-09-24 | International Business Machines Corporation | System and method for recycling stale memory content in compressed memory systems |
| US6904499B2 (en) * | 2001-03-30 | 2005-06-07 | Intel Corporation | Controlling cache memory in external chipset using processor |
| TWI252406B (en) * | 2001-11-06 | 2006-04-01 | Mediatek Inc | Memory access interface and access method for a microcontroller system |
| KR100434055B1 (ko) * | 2002-04-27 | 2004-06-04 | 엘지전자 주식회사 | 이동통신 시스템의 캐시 일관성 유지 방법 |
| US7281055B2 (en) * | 2002-05-28 | 2007-10-09 | Newisys, Inc. | Routing mechanisms in systems having multiple multi-processor clusters |
| US7103636B2 (en) * | 2002-05-28 | 2006-09-05 | Newisys, Inc. | Methods and apparatus for speculative probing of a remote cluster |
| US7003633B2 (en) * | 2002-11-04 | 2006-02-21 | Newisys, Inc. | Methods and apparatus for managing probe requests |
| US7346744B1 (en) | 2002-11-04 | 2008-03-18 | Newisys, Inc. | Methods and apparatus for maintaining remote cluster state information |
| US7296121B2 (en) * | 2002-11-04 | 2007-11-13 | Newisys, Inc. | Reducing probe traffic in multiprocessor systems |
| US8185602B2 (en) | 2002-11-05 | 2012-05-22 | Newisys, Inc. | Transaction processing using multiple protocol engines in systems having multiple multi-processor clusters |
| US7577755B2 (en) * | 2002-11-19 | 2009-08-18 | Newisys, Inc. | Methods and apparatus for distributing system management signals |
| US20040117667A1 (en) * | 2002-12-12 | 2004-06-17 | Sun Microsystems, Inc. | Synchronization facility for information domains employing replicas |
| US7334089B2 (en) * | 2003-05-20 | 2008-02-19 | Newisys, Inc. | Methods and apparatus for providing cache state information |
| KR100531861B1 (ko) * | 2003-05-31 | 2005-11-29 | 엘지전자 주식회사 | 무선 인터넷 환경에서의 캐쉬 일관성 유지 방법 |
| US7386626B2 (en) * | 2003-06-23 | 2008-06-10 | Newisys, Inc. | Bandwidth, framing and error detection in communications between multi-processor clusters of multi-cluster computer systems |
| US7337279B2 (en) * | 2003-06-27 | 2008-02-26 | Newisys, Inc. | Methods and apparatus for sending targeted probes |
| US7395347B2 (en) * | 2003-08-05 | 2008-07-01 | Newisys, Inc, | Communication between and within multi-processor clusters of multi-cluster computer systems |
| US7136967B2 (en) * | 2003-12-09 | 2006-11-14 | International Business Machinces Corporation | Multi-level cache having overlapping congruence groups of associativity sets in different cache levels |
| US7395375B2 (en) * | 2004-11-08 | 2008-07-01 | International Business Machines Corporation | Prefetch miss indicator for cache coherence directory misses on external caches |
| US7536513B2 (en) * | 2005-03-31 | 2009-05-19 | International Business Machines Corporation | Data processing system, cache system and method for issuing a request on an interconnect fabric without reference to a lower level cache based upon a tagged cache state |
| CN100370440C (zh) * | 2005-12-13 | 2008-02-20 | 华为技术有限公司 | 处理器***及其数据操作方法 |
| US20070150663A1 (en) * | 2005-12-27 | 2007-06-28 | Abraham Mendelson | Device, system and method of multi-state cache coherence scheme |
| US7512742B2 (en) * | 2006-01-17 | 2009-03-31 | International Business Machines Corporation | Data processing system, cache system and method for precisely forming an invalid coherency state indicating a broadcast scope |
| US7571286B2 (en) * | 2006-08-24 | 2009-08-04 | International Business Machines Corporation | Reduced memory traffic via detection and tracking of temporally silent stores |
| CN101296176B (zh) | 2007-04-25 | 2010-12-22 | 阿里巴巴集团控股有限公司 | 一种基于群集的数据处理方法和装置 |
| US7769957B2 (en) * | 2007-06-22 | 2010-08-03 | Mips Technologies, Inc. | Preventing writeback race in multiple core processors |
| US20080320233A1 (en) * | 2007-06-22 | 2008-12-25 | Mips Technologies Inc. | Reduced Handling of Writeback Data |
| US9037810B2 (en) | 2010-03-02 | 2015-05-19 | Marvell Israel (M.I.S.L.) Ltd. | Pre-fetching of data packets |
| US9069489B1 (en) | 2010-03-29 | 2015-06-30 | Marvell Israel (M.I.S.L) Ltd. | Dynamic random access memory front end |
| US8874855B2 (en) * | 2009-12-28 | 2014-10-28 | Empire Technology Development Llc | Directory-based coherence caching |
| US8327047B2 (en) | 2010-03-18 | 2012-12-04 | Marvell World Trade Ltd. | Buffer manager and methods for managing memory |
| US9558119B2 (en) | 2010-06-23 | 2017-01-31 | International Business Machines Corporation | Main memory operations in a symmetric multiprocessing computer |
| US20120166739A1 (en) * | 2010-12-22 | 2012-06-28 | Andes Technology Corporation | Memory module and method for atomic operations in a multi-level memory structure |
| CN102004803A (zh) * | 2010-12-30 | 2011-04-06 | 用友软件股份有限公司 | 数据库资源的调度方法和装置 |
| US9098203B1 (en) | 2011-03-01 | 2015-08-04 | Marvell Israel (M.I.S.L) Ltd. | Multi-input memory command prioritization |
| CN102571569B (zh) * | 2011-12-28 | 2015-04-01 | 方正国际软件有限公司 | 一种报文预知方法及*** |
| US9767025B2 (en) | 2012-04-18 | 2017-09-19 | Qualcomm Incorporated | Write-only dataless state for maintaining cache coherency |
| US9170955B2 (en) * | 2012-11-27 | 2015-10-27 | Intel Corporation | Providing extended cache replacement state information |
| US9535832B2 (en) | 2013-04-30 | 2017-01-03 | Mediatek Singapore Pte. Ltd. | Multi-hierarchy interconnect system and method for cache system |
| CN104951240B (zh) * | 2014-03-26 | 2018-08-24 | 阿里巴巴集团控股有限公司 | 一种数据处理方法及处理器 |
| JP6213366B2 (ja) * | 2014-04-25 | 2017-10-18 | 富士通株式会社 | 演算処理装置とその制御方法 |
| US9886382B2 (en) | 2014-11-20 | 2018-02-06 | International Business Machines Corporation | Configuration based cache coherency protocol selection |
| US10324861B2 (en) * | 2015-02-05 | 2019-06-18 | Eta Scale Ab | Systems and methods for coherence in clustered cache hierarchies |
| US10142436B2 (en) * | 2015-11-19 | 2018-11-27 | Microsoft Technology Licensing, Llc | Enhanced mode control of cached data |
| US10795815B2 (en) * | 2016-05-27 | 2020-10-06 | Arm Limited | Method and apparatus for maintaining data coherence in a non-uniform compute device |
| US10445094B2 (en) | 2016-05-27 | 2019-10-15 | Arm Limited | Method and apparatus for reordering in a non-uniform compute device |
| US10552152B2 (en) | 2016-05-27 | 2020-02-04 | Arm Limited | Method and apparatus for scheduling in a non-uniform compute device |
| US10423538B2 (en) | 2017-11-29 | 2019-09-24 | International Business Machines Corporation | Bandwidth efficient techniques for enabling tagged memories |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4755930A (en) | 1985-06-27 | 1988-07-05 | Encore Computer Corporation | Hierarchical cache memory system and method |
| JPH0680499B2 (ja) | 1989-01-13 | 1994-10-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | マルチプロセッサ・システムのキャッシュ制御システムおよび方法 |
| US5287484A (en) * | 1989-06-21 | 1994-02-15 | Hitachi, Ltd. | Multi-processor system for invalidating hierarchical cache |
| JP2820752B2 (ja) * | 1990-01-19 | 1998-11-05 | 日本電信電話株式会社 | 密結合マルチプロセッサシステムにおけるキャッシュメモリ一致制御方法 |
| CA2051209C (en) | 1990-11-30 | 1996-05-07 | Pradeep S. Sindhu | Consistency protocols for shared memory multiprocessors |
| US5319766A (en) * | 1992-04-24 | 1994-06-07 | Digital Equipment Corporation | Duplicate tag store for a processor having primary and backup cache memories in a multiprocessor computer system |
| JPH06110844A (ja) | 1992-08-11 | 1994-04-22 | Toshiba Corp | 分散共有メモリ型マルチプロセッサシステム |
| US5522057A (en) * | 1993-10-25 | 1996-05-28 | Intel Corporation | Hybrid write back/write through cache having a streamlined four state cache coherency protocol for uniprocessor computer systems |
| US5671391A (en) | 1994-01-10 | 1997-09-23 | Ncr Corporation | Coherent copyback protocol for multi-level cache memory systems |
| US5588131A (en) | 1994-03-09 | 1996-12-24 | Sun Microsystems, Inc. | System and method for a snooping and snarfing cache in a multiprocessor computer system |
| CA2148186A1 (en) | 1994-05-04 | 1995-11-05 | Michael T. Jackson | Processor board having a second level writeback cache system and a third level writethrough cache system which stores exclusive state information for use in a multiprocessor computer system |
| JPH1020205A (ja) | 1996-07-09 | 1998-01-23 | Yokogawa Electric Corp | 共焦点用光スキャナ |
| US5900016A (en) * | 1997-04-02 | 1999-05-04 | Opti Inc. | System for using a cache memory with a write-back architecture |
| US6275908B1 (en) * | 1998-02-17 | 2001-08-14 | International Business Machines Corporation | Cache coherency protocol including an HR state |
-
1998
- 1998-02-17 US US09/024,318 patent/US6192451B1/en not_active Expired - Fee Related
- 1998-07-13 TW TW087111335A patent/TW439030B/zh not_active IP Right Cessation
-
1999
- 1999-01-15 CN CN99101097A patent/CN1126046C/zh not_active Expired - Fee Related
- 1999-01-28 KR KR1019990002801A patent/KR100326980B1/ko not_active IP Right Cessation
- 1999-02-03 JP JP11026708A patent/JPH11272559A/ja active Pending
- 1999-02-15 EP EP99301067A patent/EP0936557B1/en not_active Expired - Lifetime
- 1999-02-15 DE DE69908204T patent/DE69908204D1/de not_active Expired - Lifetime
- 1999-10-28 HK HK99104882A patent/HK1019800A1/xx not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7035979B2 (en) | 2002-05-22 | 2006-04-25 | International Business Machines Corporation | Method and apparatus for optimizing cache hit ratio in non L1 caches |
| US7073030B2 (en) | 2002-05-22 | 2006-07-04 | International Business Machines Corporation | Method and apparatus providing non level one information caching using prefetch to increase a hit ratio |
| JP2007257631A (ja) * | 2006-03-23 | 2007-10-04 | Internatl Business Mach Corp <Ibm> | 動作のスヌーピングに応答して無効コヒーレンシー状態を更新するデータ処理システム、キャッシュ・システム、および方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6192451B1 (en) | 2001-02-20 |
| DE69908204D1 (de) | 2003-07-03 |
| CN1226704A (zh) | 1999-08-25 |
| HK1019800A1 (en) | 2000-02-25 |
| KR19990072315A (ko) | 1999-09-27 |
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| EP0936557A3 (en) | 2000-01-12 |
| KR100326980B1 (ko) | 2002-03-04 |
| TW439030B (en) | 2001-06-07 |
| CN1126046C (zh) | 2003-10-29 |
| EP0936557B1 (en) | 2003-05-28 |
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