JPH06110844A - 分散共有メモリ型マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】 【目的】 ＣＰＵとキャッシュメモリと主記憶の一部と
共有管理部とを備えた複数のプロセッサを共有バスで接
続して成る分散共有メモリ型マルチプロセッサシステム
において、共有バス上のトラフィックを少なくして、キ
ャッシュの一貫性保持を実現する。 【構成】 共有管理部４が、自己の主メモリのアドレス
が他のプロセッサのキャッシュメモリ上に存在するか
（共有か）否か（非共有か）の情報を記憶する主記憶タ
グメモリ２７やキャッシュメモリのデータ・エントリが
更新され且つ共有メモリに書き戻されていないか（ダー
ティ）否か（クリーン）の情報を記憶するキャッシュ状
態タグメモリ２４備え、ＣＰＵが自己の主メモリへの書
き込みを行う際に、主記憶タグが共有であれば共有バス
上に無効化命令を出してキャッシュの一貫性を保証し、
非共有であれば共有バス上には何も出さずに自己のプロ
セッサ内部だけで処理を行う。又、別のプロセッサ・ユ
ニットからのアクセス要求に対し、キャッシュ状態タグ
がダーティであればこのアクセス要求に介入して一貫性
保持を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電子計算機、特に、複数
のＣＰＵをバスで結合する密結合マルチプロセッサシス
テムに関する。

【０００２】

【従来の技術】共有メモリ型マルチプロセッサは、図１
のように複数のプロセッサ（プロセッサ１〜プロセッサ
ｎ）１０００−１〜１０００−ｎと共有メモリ１０００
−１〜１０００−ｍをバスまたはスイッチを用いた結合
路１００２で結合した構成を持ち、メモリは全てのプロ
セッサから平等にアクセスすることができる。よって、
並列プログラムは主メモリ上のメモリを区別することな
くアクセスを行なうことができ、他のプロセスと共有し
ている変数をアクセスする際に、そのプロセスがプロセ
ッサ間に跨っているか否かを意識せずにアクセスを行な
うことができる。

【０００３】ところで、並列プログラムといえども、共
有変数へのアクセスばかりでプログラムが実行されるわ
けではない。むしろ、メモリアクセスの大部分はそのプ
ログラムの局所変数へのアクセスであり、マルチプロセ
ッサの性能を高める上で、局所変数のアクセス性能が大
きな影響を及ぼす。

【０００４】図１の共有メモリ型マルチプロセッサでは
プロセッサで共有していない局所変数へのアクセスであ
っても、キャッシュミスを起こした場合は、共有変数へ
のアクセスと同様に共有バスへアクセスを出し、共有メ
モリをアクセスすることでキャッシュをリフィルする。
この方式では、並列プログラムの作成にあたり変数がプ
ロセッサ間で共有されているか否かを区別する必要がな
くプログラム作成上の制約が少ないことが特徴である
が、局所変数のアクセス性能を高めることができない。

【０００５】密結合マルチプロセッサで高いシステム性
能を得るためには、共有バス上のトラフィックを低減
し、より多くのプロセッサを結合することが肝要である
が、この方式の共有メモリ型マルチプロセッサでは局所
変数のアクセスにも共有バスを使用しなければならず、
多数のプロセッサを結合することが事実上困難であると
いう課題があった。

【０００６】近年、半導体集積回路の製造技術は長足の
進歩を遂げ、今日に至っては汎用計算機の中央処理装置
（ＣＰＵ）のみならず、周辺のキャッシュメモリや記憶
管理機構（ＭＭＵ）をも１個のチップ上に集積すること
が困難となった。いわゆる、マイクロプロセッサと呼ば
れるチップである。主記憶に用いるＤＲＡＭにおいては
１チップあたり４ないし１６メガビットの集積度が実現
され、更に高い集積度を目指した研究開発が行なわれて
いる。これらの技術の恩恵を受けて、ワークステーショ
ンと呼ばれる小型計算機は、ディスク、ＬＡＮ回線とい
った周辺機器の制御装置までを含めて１枚の基板上に集
積する。メモリとＣＰＵが密に結合することで高い性能
を実現し、ＣＰＵの処理性能のみに注目すれば同世代の
汎用計算機と肩を並べるまでに至った。この様に今日の
技術をもってすれば、実用的なレベルでＣＰＵとメモリ
を同一基板上に搭載することは可能である。

【０００７】図２はメモリを各プロセッサ基板に分散配
置した分散共有メモリ型マルチプロセッサの構成図を示
す。この構成では、ＣＰＵとメモリを同一基板に搭載
し、各基板１０１０−１〜１０１０−ｎはバス駆動バッ
ファを経由して共有バス１０１２で結合されている。こ
の構成で、同一基板上のメモリを局所変数に割り当てれ
ば、局所変数のアクセスは共有バスを経由しなくてもア
クセス可能である。そして、プロセッサ間で共有する変
数は、共有を行うプロセッサのいずれかの主メモリ上に
おき、共有バスを用いてアクセスする。

【０００８】しかし、既存の並列プログラムは共有変数
と局所変数を区別して記述されておらず、新たに作成す
る並列プログラムにおいても、これを区別して記述する
ことは大きな制約となる。また、同一基板上にＣＰＵと
メモリを搭載するにはマイクロプロセッサを用いるが、
既存のマイクロプロセッサに共有変数と局所変数を区別
してアクセスする手段を持ち合わせていないものが多
い。

【０００９】メモリシステムの振舞いとしては、あるア
クセスが共有変数へのアクセスである可能性が否定でき
ない限り、共有バスを用いて他の基板上のプロセッサの
キャッシュメモリにアクセスを行なった旨を伝達しなけ
れば、一貫性を保持することができないため、全てのア
クセスを共有バス上に伝達する必要が生じる。

【００１０】よって、この様な構成を用いても、共有バ
スのトラフィックは減少せず、システムの拡張性を高め
られないという問題点があった。

【００１１】

【発明が解決しようとする課題】以上まとめると、従来
のマルチプロセッサでは、全てのアクセスについて共有
バスを経由して共有メモリをアクセスするという動作が
行われるため、共有バスのトラフィックが増大し、シス
テムの拡張性を高められないという問題点があった。

【００１２】本発明は以上の問題点を解決するためにな
されたものであり、その目的とするところは、並列プロ
グラムに変数アクセスに対する制約を加えることなく、
共有バスの不必要なトラフィックを削減し、システム拡
張性の高いマルチプロセッサシステムを提供することに
ある。

【００１３】

【課題を解決するための手段】上記課題を解決するため
に、本発明は、共有バスを介して結合された複数のプロ
セッサ・ユニットから成る分散共有メモリ型マルチプロ
セッサ・システムであって、各プロセッサ・ユニット
が、ＣＰＵと、内部バスを介してＣＰＵと接続され、シ
ステムの共有メモリの分散された一部を記憶する主メモ
リと、内部バスを介して主メモリと接続され、共有メモ
リの選択されたデータ・エントリをキャッシュするＣＰ
Ｕキャッシュメモリと、内部バスを介して主メモリとＣ
ＰＵキャッシュメモリと接続され、内部バスと共有バス
をインタフェースする共有管理部で、該各プロセッサ・
ユニット上の主メモリの各データ・エントリが他のプロ
セッサ・ユニット上のＣＰＵキャッシュメモリに共有さ
れているか否かを示す主メモリの各データ・エントリの
共有状態を記憶する主記憶タグ手段と、ＣＰＵによる主
メモリの或るデータ・エントリに対する書き込み命令の
実行に対して、主記憶タグ手段の該或るデータ・エント
リの共有状態が該或るデータ・エントリは他のプロセッ
サ・ユニット上のＣＰＵキャッシュメモリに共有されて
いることを示している時に、該他のプロセッサ・ユニッ
ト上のＣＰＵキャッシュメモリの該或るデータ・エント
リを無効化するように該他のプロセッサ・ユニットに命
令する無効化命令を共有バス上に発行する命令手段と、
ＣＰＵキャッシュメモリに記憶された選択されたデータ
・エントリのアドレスを記憶するキャッシュ・タグ手段
と、某データ・エントリに対する無効化命令を共有バス
から受け取り該某データ・エントリのアドレスがキャッ
シュ・タグ手段に記憶されている時に、ＣＰＵキャッシ
ュメモリの該某データ・エントリを無効化する制御手段
と、を含むものと、から成るシステムを提供する。

【００１４】又、本発明は、共有バスを介して結合され
た複数のプロセッサ・ユニットから成る分散共有メモリ
型マルチプロセッサ・システムであって、各プロセッサ
・ユニットが、ＣＰＵと、内部バスを介してＣＰＵと接
続され、システムの共有メモリの分散された一部を記憶
する主メモリと、内部バスを介して主メモリと接続さ
れ、共有メモリの選択されたデータ・エントリをキャッ
シュするＣＰＵキャッシュメモリと、内部バスを介して
主メモリとＣＰＵキャッシュメモリと接続され、内部バ
スと共有バスをインタフェースする共有管理部で、ＣＰ
Ｕキャッシュメモリの各データ・エントリが該各プロセ
ッサ・ユニット上のＣＰＵキャッシュメモリにおいて更
新され且つ共有メモリに書き戻されていないか否かを示
すＣＰＵキャッシュメモリの各データ・エントリのキャ
ッシュ状態を記憶するキャッシュ状態タグ手段と、共有
バスを介して受け取った別のプロセッサ・ユニットから
の或るデータ・エントリに対するアクセス要求に対し
て、キャッシュ状態タグ手段の該或るデータ・エントリ
のキャッシュ状態が該或るデータ・エントリは該各プロ
セッサ・ユニット上のＣＰＵキャッシュメモリにおいて
更新され且つ共有メモリに書き戻されていないことを示
している時に、該別のプロセッサ・ユニット上の主メモ
リの該或るデータ・エントリへのアクセスに介入する介
入手段と、介入手段が該別のプロセッサ上の主メモリの
該或るデータ・エントリへのアクセスに介入した時に、
キャッシュ状態タグ手段の該或るデータ・エントリのキ
ャッシュ状態を、該或るデータ・エントリの所有権を持
った一キャッシュ状態から該或るデータ・エントリの所
有権を持たない他のキャッシュ状態に状態遷移させ、該
各プロセッサ・ユニットからの某データ・エントリへの
アクセスが他のプロセッサ・ユニットの介入手段により
介入された時に、キャッシュ状態タグ手段の該某データ
・エントリのキャッシュ状態を、該某データ・エントリ
の所有権を持たない一キャッシュ状態から該某データ・
エントリの所有権を持った他のキャッシュ状態に状態遷
移させるように制御する制御手段と、を含むものと、か
ら成るシステムを提供する。

【００１５】又、本発明は、共有バスを介して結合され
た複数のプロセッサ・ユニットからなる分散共有メモリ
型マルチプロセッサ・システムであって、各プロセッサ
・ユニットが、ＣＰＵと、内部バスを介してＣＰＵと接
続され、システムの共有メモリの分散された一部を記憶
する主メモリと、内部バスを介して主メモリと接続さ
れ、共有メモリの選択されたデータ・エントリをキャッ
シュするＣＰＵキャッシュメモリと、内部バスを介して
主メモリとＣＰＵキャッシュメモリと接続され、内部バ
スと共有バスをインタフェースする共有管理部で、該各
プロセッサ・ユニット上の主メモリの各データ・エント
リが他のプロセッサ・ユニット上のＣＰＵキャッシュメ
モリに共有されているか否かを示す主メモリの各データ
・エントリの共有状態を記憶する主記憶タグ手段と、Ｃ
ＰＵキャッシュメモリの各データ・エントリが該各プロ
セッサ・ユニット上のＣＰＵキャッシュメモリにおいて
更新され且つ共有メモリに書き戻されていないか否かを
示すＣＰＵキャッシュメモリの各データ・エントリのキ
ャッシュ状態を記憶するキャッシュ状態タグ手段と、Ｃ
ＰＵによる主メモリの或るデータ・エントリに対する読
み出し／書き込み命令の実行に対して、主記憶タグ手段
の該或るデータ・エントリの共有状態が該或るデータ・
エントリは他のプロセッサ・ユニット上のＣＰＵキャッ
シュメモリに共有されていることを示している時に、該
他のプロセッサ・ユニット上のＣＰＵキャッシュメモリ
の該或るデータ・エントリを共有バス上に読み出すよう
に該他のプロセッサ・ユニットに命令する読み出し命令
を共有バス上に発行する命令手段と、共有バスを介して
受け取った別のプロセッサ・ユニットからの読み出し命
令に対して、キャッシュ状態タグ手段の某データ・エン
トリのキャッシュ状態が該某データ・エントリは該各プ
ロセッサ・ユニット上のＣＰＵキャッシュメモリにおい
て更新され且つ共有メモリに書き戻されていないことを
示している時に、該別のプロセッサ・ユニット上の主メ
モリの該某データ・エントリへのアクセスに介入する介
入手段と、を含むものと、から成るシステムを提供す
る。

【００１６】又、本発明は、共有バスを介して結合され
た複数のプロセッサ・ユニットから成る分散共有メモリ
型マルチプロセッサ・システムであって、各プロセッサ
・ユニットが、ＣＰＵと、内部バスを介してＣＰＵと接
続され、システムの共有メモリの分散された一部を記憶
する主メモリと、内部バスを介して主メモリと接続さ
れ、共有メモリの選択されたデータ・エントリをキャッ
シュするＣＰＵキャッシュメモリと、内部バスを介して
主メモリとＣＰＵキャッシュメモリと接続され、内部バ
スと共有バスをインタフェースする共有管理部で、ＣＰ
Ｕキャッシュメモリの各データ・エントリが該各プロセ
ッサ・ユニット上のＣＰＵキャッシュメモリにおいて更
新され且つ共有メモリに書き戻されていないか否かを示
すＣＰＵキャッシュメモリの各データ・エントリのキャ
ッシュ状態を記憶するキャッシュ状態タグ手段と、共有
バスを介して受け取った別のプロセッサ・ユニットから
の或るデータ・エントリに対するアクセス要求に対し
て、キャッシュ状態タグ手段の該或るデータ・エントリ
のキャッシュ状態が該或るデータ・エントリは該各プロ
セッサ・ユニット上のＣＰＵキャッシュメモリにおいて
更新され且つ共有メモリに書き戻されていないことを示
している時に、該別のプロセッサ・ユニット上の主メモ
リの該或るデータ・エントリへのアクセスに介入する介
入手段と、を含むものと、から成るシステムを提供す
る。

【００１７】更に、請求項４記載のシステムにおいて、
共有管理部が更に、該各プロセッサ・ユニット上の主メ
モリの各データ・エントリの共有状態を記憶する主記憶
タグ手段で、共有状態は該各データ・エントリの所有権
が該各プロセッサ・ユニット上に存在することを示す
［Ｈ］状態と、該各データ・エントリの所有権が他のプ
ロセッサ・ユニット上に存在することを示す［Ａ］状態
とを含むものと、ＣＰＵによる主メモリの某データ・エ
ントリに対するアクセス要求に対して、主記憶タグ手段
の該某データ・エントリの共有状態が［Ａ］状態である
時に、該他のプロセッサ・ユニット上のＣＰＵキャッシ
ュメモリの該某データ・エントリを共有バス上に読み出
すように該他のプロセッサ・ユニットに命令する読み出
し命令を共有バス上に発行する命令手段と、を含むシス
テムを提供する。

【００１８】

【作用】請求項１記載の第１の発明によれば、主記憶タ
グ手段が、自己の主メモリのアドレスが他のプロセッサ
のキャッシュメモリ上に存在するか（共有か）否か（非
共有か）の情報を記憶しているため、ＣＰＵが自己の主
メモリへの書き込みを行う際に、共有であれば命令手段
が共有バス上に無効化命令を出してキャッシュの一貫性
を保証し、非共有であれば共有バス上には何も出さずに
自己のプロセッサ内部だけで処理を行う。書き込むアド
レスをキャッシュメモリ上に持っている他のプロセッサ
は、キャッシュメモリ上にあるアドレスの情報を持つキ
ャッシュ・タグ手段を用いて、制御手段により前記の無
効化命令を共有バスから拾い出して無効化を行う。この
ように、非共有である場合に共有バスを用いないため、
共有バス上のトラフィックを少なくして、キャッシュの
一貫性保持が実現できる。

【００１９】又、請求項２記載の発明によれば、制御手
段がキャッシュ状態タグ手段のキャッシュ状態を、介入
先から介入元へ所有権移転が行われるように状態遷移さ
せるので、所有権に併う主メモリへ書き戻す義務が指定
されたアドレスのデータ・エントリを主メモリに持たず
ＣＰＵキャッシュメモリに持つ介入元の基板から指定さ
れたアドレスのデータ・エントリを主メモリに持つ介入
先の基板に移転され、後に書き戻しが要求された時には
指定されたアドレスのデータ・エントリの書き戻しが主
メモリに持つ基板のＣＰＵキャッシュメモリから主メモ
リへ内部バスのみを使用して行えるようになる。

【００２０】又、請求項３記載の発明によれば、主記憶
タグ手段が、自己の主メモリのアドレスが他のプロセッ
サのキャッシュメモリ上に存在するか（共有か）否か
（非共有か）の情報を記憶しているため、ＣＰＵが自己
の主メモリからの読出し／書込みを行う際に、共有であ
れば命令手段が共有バス上に読み出し命令を出してキャ
ッシュの一貫性を保証し、非共有であれば共有バス上に
は何も出さずに自己のプロセッサ内部だけで処理を行
う。読み出すアドレスをキャッシュメモリ上に持ってい
る他のプロセッサは、キャッシュ状態タグ手段が、キャ
ッシュメモリ上にあるアドレスが最新の値でまだ主メモ
リに書き戻されていない（ダーティ）か否（クリ−ン）
かの情報を記憶しているため、介入手段により前記の読
み出し命令を共有バスから拾い出してそのアドレスがダ
ーティであれば介入を行う。このように、非共有である
場合に共有バスを用いないため、共有バス上のトラフィ
ックを少なくして、キャッシュの一貫性保持が実現でき
る。

【００２１】又、請求項４及び５記載の発明によれば、
主記憶タグ手段の共有状態は［Ｈ］状態と［Ａ］状態の
２種類のみとなり。メモリ容量やコストの削減が実現可
能である上、所有権の所在が共有バス上の介入を待たず
に分かるので、共有バス上のトラフィックを低減出来る
ようになる。

【００２２】

【実施例】本実施例の概要を説明すると、ＣＰＵとキャ
ッシュメモリと主メモリと共有管理部とが内部バスで結
合されたプロセッサ基板を複数共有バスで接続したマル
チプロセッサシステムであって、共有管理部は、主メモ
リのキャッシュラインごとに該キャッシュラインが他の
基板上のプロセッサのキャッシュメモリと共有している
か否かを示す共有状態を記憶し、プロセッサが要求した
アドレスが他の基板上のプロセッサのキャッシュメモリ
と共有しているか否かを判定し、共有バス上のトラフィ
ックを監視して、トラフィックが作用するエントリの状
態遷移に応じて共有状態を適宜設定し、ＣＰＵのキャッ
シュメモリのエントリごとに該キャッシュラインのＣＰ
Ｕのキャッシュメモリ上の状態を記憶し、共有バス上の
アクセス要求に対して同一基板上のプロセッサのキャッ
シュメモリと一貫性保持の動作が必要か否かを判定し、
内部バス上のトラフィックを監視して、ＣＰＵのキャッ
シュメモリの状態遷移に応じて、ＣＰＵキャッシュのキ
ャッシュ状態を適宜に設定する。

【００２３】そして、ＣＰＵによって行なわれたアクセ
スは内部バスに出力され、同一基板上のメモリのアクセ
スの場合は同一基板上のメモリをアクセスする。

【００２４】同時に共有管理部でアドレスを解釈し、該
当するアドレスが他の基板上のプロセッサのキャッシュ
メモリと共有されているか否かを判定する。他のキャッ
シュメモリと共有が行なわれていない場合は共有バスを
用いず、同一基板上のメモリのアクセスで要求が満たさ
れる。すなわち、この場合の、共有バスを使用すること
なくアクセス要求を満たすことができ、共有バスのトラ
フィックを減少させることができる。その間に、共有バ
スは他の基板の発行する要求の処理を行なうことができ
る。

【００２５】同一基板上のメモリへのアクセスであって
も、共有管理部によって他の基板上のプロセッサのキャ
ッシュメモリと共有されていると判定された場合は、内
部バスと同時に外部アクセス手段を用いて共有バスにも
アクセスを行ない、他の基板上のキャッシュメモリとの
一貫性保持を行なう。

【００２６】要求されたアドレスが他の基板上のメモリ
である場合は、共有バスを用いて必要なメモリを持つ基
板にアクセスを伝える。要求されたアドレスのメモリを
持つ基板上は共有バス上のアドレスを判定してメモリを
アクセスし、共有バス上の要求に答える。このとき、メ
モリを持つ基板上の共有管理部は、そのアドレスが他の
基板との共有状態であることを示すように設定する。

【００２７】共有バス上にアクセスを行なうと、他の全
ての基板の共有管理部が各自の基板上のキャッシュメモ
リに該当アドレスが存在するか否かを判定する。該当ア
ドレスが存在した場合、共有管理部は該当アドレスが共
有であることをアクセス元に応答する。もし、共有バス
上のいずれの基板も共有を応答しなかったならばアクセ
スを行なった基板の共有管理部は、該当アドレスは非共
有になったことを示すように設定する。この場合、それ
以降のアクセスは共有バスを用いずに行なうことができ
るようになる。

【００２８】また、共有管理部はＣＰＵのキャッシュメ
モリの状態を推定しており、共有バス上に要求されたア
ドレスがキャッシュメモリ上で更新されていた場合や共
有バス上の要求が共有変数への書き込みであったなど一
貫性保持のための動作が必要と判定した場合のみ、その
基板の内部バスを用いてＣＰＵのキャッシュに一貫性保
持に必要な動作を指示する。

【００２９】内部バス上に発行されたＣＰＵのアクセス
要求は以上のような過程を経て完了し、要求されたキャ
ッシュエントリが他のプロセッサのキャッシュと共有し
ているか否かの応答が示され、これに基づいてＣＰＵの
キャッシュはそのエントリの状態を決定する。共有管理
部は以上の一連の内部バスのトラフィックを監視し、こ
れに基づいてＣＰＵキャッシュの状態遷移を推定し、Ｃ
ＰＵのキャッシュの状態変化を設定する。この結果、共
有管理部は共有バス上のトラフィックに対して一貫性保
持の動作が必要か否かをＣＰＵのキャッシュに問い合わ
せずに判定する事ができ、ＣＰＵを内部バスをその処理
に使用し、共有アクセスに伴う不要な干渉を防ぐことが
できる。

【００３０】以下、図面に基づいてこの発明に係る分散
共有メモリ型マルチプロセッサシステムの実施例につい
て説明する。

【００３１】図３は本発明の第１実施例の分散共有メモ
リ型マルチプロセッサシステムの全体の構成図である。
各々のプロセッサ・ユニットはＣＰＵ１とキャッシュメ
モリ２、主メモリ３、共有管理部４を持ち、内部バス５
で結合されて、同一基板上に搭載されている。プロセッ
サ・ユニットを搭載した各基板Ａ，Ｂ，Ｃ，Ｄは、バッ
クプレーン上の共有バス６によって結合され、共有管理
部４を介して他の基板上のメモリへのアクセスを行な
う。

【００３２】ＣＰＵ１は少なくともメモリに対する読み
出し命令と書き込み命令を各々１種類以上持ち、プログ
ラムの命令列に従ってプログラムを実行する。

【００３３】図４にキャッシュメモリ２の内部構成を示
す。キャッシュメモリ２は、各基板上の主メモリの総体
から成るマルチプロセッサ全体の共有メモリのデータ・
エントリの一部分のコピーを持ち、そのコピーを記憶す
るデータ記憶部１３と、そのコピーの主メモリ上でのア
ドレスを記憶するアドレスタグ部１１と、そのコピーの
状態を記憶する状態タグ部１２を持つ。本実施例のキャ
ッシュメモリのデータ記憶部は１メガバイトの容量を持
つが、キャッシュメモリの容量は本発明の有効性と関係
ない。

【００３４】アドレスや状態の管理はキャッシュライン
と呼ばれるブロックで行う。本実施例では以下の説明で
キャッシュラインを６４バイトとするが、このキャッシ
ュラインの大きさはＣＰＵが扱うデータ長以上で有れば
本発明の有効性を失わない。本発明のキャッシュメモリ
は１６キロラインのキャッシュラインを管理する。

【００３５】なお、状態タグ部１２に記憶される情報
は、他のＣＰＵとの共有状態（共有／非共有）やＣＰＵ
によって書換が行われ最新の値を保持しているか否かの
書換状態（ダーティ／クリーン）、そのキャッシュライ
ンの値が有効であるか否かの有効状態（有効／無効）な
ど、共有メモリの一貫性保持を想定した通常のキャッシ
ュメモリの状態タグと同様の状態情報であり、キャッシ
ュメモリ２は一貫性保持を行う共有メモリのキャッシュ
メモリとして動作するようキャッシュ制御部１７が制御
を行う。このようなキャッシュメモリの動作は特開平２
−２５３３５６号公報および“Cache Coherence Protoc
ols: Evaluation Using a MultiprocessorSimulation M
odel”，J.Archibald J.Bare，ACM Transaction on Com
puter Systems, Vol.4 No.4 Nov. 1986などに種々の方
法が詳細に紹介されているが、本発明の本質に関わらな
いのでここでは詳細に説明を行わない。

【００３６】本実施例のキャッシュメモリは、コピーバ
ック型のキャッシュ方式を持ち、無効化型の一貫性保持
方式をとるものとする。

【００３７】主メモリ３はシステムの共有メモリを各基
板に分散したもので、それぞれ異なるアドレスが割り付
けてある。すなわち、アドレスによってどの基板上の主
メモリをアクセスするかが決定される。本実施例では主
メモリの容量を６４メガ・バイトとして以下の説明を行
うが、主メモリの容量の大きさは本発明の有効性に関係
ない。また、主メモリの容量は基板ごとに異なっていて
も本発明の有効性を損なわない。

【００３８】内部バス５はキャッシュミスや一貫性保持
動作の際に用いられ、以下のコマンドを持つ。データ転
送を行う際は、キャッシュライン単位に行う。

【００３９】［ＣＲ：］（Coherent Read ） 共有読み出し。ＣＰＵのread miss によって発生し、一
貫性を保持しながらデータを読み出す。

【００４０】［ＣＲＩ：］（Coherent Read and Invali
date） 排他読み出し。ＣＰＵのwrite missによって発生し、デ
ータを読み出すとともに他の基板のキャッシュメモリ上
の同じアドレスのキャッシュラインを無効化する。

【００４１】［ＣＩ：］（Coherent Invalidate ） 無効化要求。ＣＰＵのshared write hitによって発生
し、他の基板のキャッシュメモリ上の同じアドレスのキ
ャッシュラインを無効化する。または、他のプロセッサ
からの無効化要求を共有管理部を介してＣＰＵキャッシ
ュに伝達する場合に発生し、ＣＰＵキャッシュの該当エ
ントリを無効化する。データ転送を伴わない。

【００４２】［ＷＲ：］（Normal Write） 書き戻し。キャッシュのリプレースの際にリプレース対
象のキャッシュラインが後述するダーティの状態であれ
ば発生し、データを書き込む。

【００４３】内部バス５はこれらのコマンドを伝送する
コマンド線１９、通常のアドレス線２０、データ線２２
の他、読み出したデータが他の基板のキャッシュメモリ
と共有されているか否かを示す共有指示線１８と後述す
る介入の有無を示す介入指示線２１を持つ。この内部バ
スの共有指示線はその基板の共有管理部が共有している
と判断した場合に駆動する。

【００４４】共有バス６は一貫性保持動作の際に用いら
れ、以下のコマンドを持つ。データ転送を行う際は、キ
ャッシュライン単位に行う。

【００４５】［ＲＳ：］（Read Shared ） 共有読み出し。一貫性を保持しながらデータを読み出
す。

【００４６】［ＲＭ：］（Read Modified ） 排他読み出し。一貫性を保持しながらデータを読み出
し、他の基板のキャッシュメモリの該当エントリを無効
化する。

【００４７】［ＩＮＶ：］（INValidate） 無効化要求。他の基板上のキャッシュメモリの該当エン
トリを無効化する。

【００４８】［ＷＢ：］（Write Back） 書き戻し。プロセッサ基板間に跨る書き戻し。他の基板
に読み出され、書き換えられたデータを元の基板の主メ
モリに書き戻す際に用いる。

【００４９】共有バス６は、内部バス５と同様のコマン
ド線、アドレス線、データ線他に、読み出したデータが
他の基板のキャッシュメモリと共有しているか否かを示
す共有指示線と後述する介入の有無を示す介入指示線を
持つ。この共有バスの共有指示線はそれぞれの基板の共
有管理部が指定されたキャッシュラインをその基板のキ
ャッシュメモリが持っていると判断した場合に駆動し、
いずれかの基板が駆動すれば共有していると判断され
る。この様な結線論理はopen collector型出力の論理回
路をwired or接続する事で容易に実現できる。

【００５０】図５は本実施例の特徴部分である共有管理
部４の内部構成図である。共有管理部は、主メモリ３の
１ラインに対して１ｂｉｔの記憶容量を持ち、主メモリ
の各ラインが他の基板上のプロセッサのキャッシュメモ
リに存在しているか否かを記憶する主記憶タグメモリ２
７と、キャッシュメモリ２のタグ部分（アドレスタグ部
１１、状態タグ部１２）と同じ記憶容量を持ち、ＣＰＵ
のキャッシュメモリの状態を推定した結果を記憶し、共
有バス上のアクセスが要求したアドレスが同一基板上の
プロセッサのキャッシュメモリ上にどのような状態にあ
るかを記憶するキャッシュアドレスタグメモリ２３、キ
ャッシュ状態タグメモリ２４とを有する。そして、内部
バス５上のアクセスを制御する内部アクセス制御部２９
と、共有バス６上のアクセスを制御する外部アクセス制
御部２８と、主記憶タグメモリ２７の読み出し・更新を
制御する主記憶タグメモリ制御部２６と、キャッシュ状
態タグメモリ２４の読み出し・更新を制御するキャッシ
ュ状態タグメモリ制御部２５とが設けられている。

【００５１】本実施例の主記憶タグメモリ２７は１メガ
ｂｉｔの容量を持ち、各ビットは対応する同一基板上の
主メモリのキャッシュラインが他のプロセッサのキャッ
シュメモリに存在している場合（状態Ｇ（Grobal））に
値１をとり、同じ基板上のキャッシュメモリにのみコピ
ーがあるかどの基板のキャッシュメモリにもコピーが存
在しない場合（状態Ｐ（Private ））に値０をとる。

【００５２】主記憶タグメモリ２７の状態は、主記憶タ
グメモリ制御部２６の制御に従い、以下のように遷移す
る。

【００５３】（１）初期状態はＰ。

【００５４】（２）対応するキャッシュラインのエント
リに対して他のＣＰＵから共有バスを介してＲＳまたは
ＲＭのアクセス要求があったとき状態Ｇに遷移する。

【００５５】（３）対応するキャッシュラインのエント
リに対して共有バスのＩＮＶまたはＲＭを自分のＣＰＵ
から発行したとき状態Ｐに遷移する。

【００５６】本実施例のキャッシュアドレスタグメモリ
２３、キャッシュ状態タグメモリ２４は、キャッシュメ
モリのタグ部と同じ、１６キロラインのキャッシュライ
ンの情報を管理する。管理する情報は、キャッシュメモ
リ上のキャッシュラインに対して、各々、主メモリ上で
のアドレスと、システム中の状態である。キャッシュラ
インの状態は以下の５状態のいずれかである。

【００５７】なお、以下の説明でダーティとはキャッシ
ュラインが更新されており、かつ更新されたデータを主
メモリへまだ書き戻していない状態、つまり主メモリへ
の書き戻し義務を負っている状態で、クリーンとはその
ような義務を負わない状態である。キャッシュラインが
共有されている場合、書き戻し義務を負うのはそのうち
の１つのキャッシュのみで良いので、ダーティなライン
の共有を要求したキャッシュは、共有クリーン状態に設
定する。

【００５８】［Ｍ］排他ダーティ。他のキャッシュにコ
ピーは存在しない、このラインのデータは変更されてお
り、メモリへ書き戻す必要がある。

【００５９】［Ｏ］共有ダーティ。他のキャッシュにコ
ピーが存在する可能性がある。このラインのデータは変
更されており、メモリへ書き戻す必要がある。

【００６０】［Ｅ］排他クリーン。他のキャッシュにコ
ピーは存在しない。このラインのデータは変更されてい
ないので、メモリへ書き戻す必要はない。

【００６１】［Ｓ］共有クリーン。他のキャッシュにコ
ピーが存在する可能性がある。このラインのデータは変
更されていないので、メモリへ書き戻す必要はない。

【００６２】（以上の４つの状態では、キャッシュライ
ンは有効である。） ［Ｉ］無効。このキャッシュラインは有効ではない。

【００６３】キャッシュメモリ２の状態タグ部１２の状
態はキャッシュ制御部１７の制御に従い、ＣＰＵからの
命令、及び、共有管理部が内部バスに発行するコマンド
に基づいて、図６の表にまとめた通り以下のように状態
を遷移する。

【００６４】（１）初期状態はＩ。

【００６５】（２）状態Ｉから自分のＣＰＵが読み出し
を行い内部バスの共有指示線が他のＣＰＵと共有してい
る事を示したとき、もしくは、状態Ｅから他のＣＰＵが
共有バスを介して共有読み出しを行ったときに、状態Ｓ
に遷移する。

【００６６】（３）状態Ｉから自分のＣＰＵが読み出し
を行い内部バスの共有指示線が他のＣＰＵと共有しない
事を示したとき状態Ｅに遷移する。

【００６７】（４）自分のＣＰＵが書き込みを行ったと
き、状態Ｍに遷移する。

【００６８】（５）状態Ｍから他のＣＰＵが共有バスを
介して共有読み出しを行ったとき状態Ｏに遷移する。

【００６９】（６）他のＣＰＵが共有バスを介して排他
読み出し、または、無効化要求を行ったとき状態Ｉに遷
移する。

【００７０】また、状態ＥまたはＳからキャッシュメモ
リのリプレースが行われて、状態Ｉに遷移することがあ
る。

【００７１】一方、共有管理部４のキャッシュ状態タグ
メモリ２４の状態は、キャッシュ状態タグメモリ制御部
２５の制御に従い、キャッシュ制御部１７が上記のよう
に状態遷移を行うと共に内部バスに発行するコマンド、
及び、他の基板の共有管理部が共有バスに発行するコマ
ンドに基づいて、以下のように状態を遷移する。

【００７２】まず、自分の基板上の主メモリに対するア
クセスの場合は図７の表にまとめた通り以下のように状
態を遷移する。

【００７３】（１）初期状態はＩ。

【００７４】（２）状態Ｉで主記憶タグがＧの場合に、
自分のＣＰＵが内部バスを介して共有読み出しを行い共
有バスの共有指示線が駆動されているとき、もしくは、
状態Ｅから他のＣＰＵが共有バスを介して共有読み出し
を行いキャッシュからの介入が無かったとき、状態Ｓに
遷移する。

【００７５】ここで、介入とは、主メモリから値を読み
出すとき、最新の値でまだ主メモリに書き戻されていな
いものがキャッシュメモリに存在する場合に、キャッシ
ュメモリが、バス上の読み出しのコマンドに対して、主
メモリからの読み出しを中止するよう介入指示線を駆動
して、自分の持っている最新の値を送る動作のことを言
う。この介入は、読み出しが行われる主メモリと最新の
値を持っているキャッシュメモリが同じ基板上にあると
きには、内部バスを介して行われ、両者が異なる基板上
にあるときには、共有バスを介して行われる。

【００７６】（３）状態Ｉから自分のＣＰＵが内部バス
を介して共有読み出しを行い共有バスの共有指示線が駆
動されていないとき、状態Ｅに遷移する。但し、共有管
理部の状態タグがＳでも、キャッシュメモリの状態タグ
がＩに遷移してしまっている（キャッシュのリプレース
により）ことがあるため、状態Ｓから同様に状態Ｅに遷
移することがある。

【００７７】（４）自分のＣＰＵが排他読み出しあるい
は無効化要求を行い他の基板上のキャッシュを無効化し
たとき、状態Ｍに遷移する。

【００７８】（５）状態Ｍから他のＣＰＵが共有バスを
介して共有読み出しを行ったとき、状態Ｏに遷移する。
但し、共有管理部の状態タグがＥでも、キャッシュメモ
リの状態タグがＭに遷移してしまっている（書き込みヒ
ットにより）ことがあるため、状態Ｅから他のＣＰＵが
共有バスを介して共有読み出しを行いキャッシュからの
介入が有ったとき（ここで実はＭに遷移していたことが
わかる）も、状態Ｏに遷移する。

【００７９】（６）他のＣＰＵが共有バスを介して排他
読み出し、または、無効化要求を行ったとき、状態Ｉに
遷移する。リプレースが行われた時も状態Ｉに遷移す
る。

【００８０】一方、他の基板上の主メモリに対するアク
セスの場合は図８の表にまとめた通り以下のように状態
を遷移する。

【００８１】（１）初期状態はＩ。

【００８２】（２）状態Ｉから自分のＣＰＵが内部バス
を介して共有読み出しを行い共有バスの共有指示線が駆
動されているとき、もしくは、状態Ｅから他のＣＰＵが
共有バスを介して共有読み出しを行ったとき、状態Ｓに
遷移する。但し、共有管理部の状態タグがＥでも、キャ
ッシュメモリの状態タグがＩに遷移してしまっている
（キャッシュのリプレースにより）ことがあるため、状
態Ｅから状態Ｉと同様に状態Ｓに遷移することがある。

【００８３】（３）状態Ｉから自分のＣＰＵが内部バス
を介して共有読み出しを行い共有バスの共有指示線が駆
動されていないとき、状態Ｅに遷移する。但し、共有管
理部の状態タグがＳでも、キャッシュメモリの状態タグ
がＩに遷移してしまっている（キャッシュのリプレース
により）ことがあるため、状態Ｓから状態Ｉと同様に状
態Ｅに遷移することがある。

【００８４】（４）自分のＣＰＵが排他読み出しあるい
は無効化要求を行い他の基板上のキャッシュを無効化し
たとき、状態Ｍに遷移する。

【００８５】（５）状態Ｍから他のＣＰＵが共有バスを
介して共有読み出しを行ったとき、状態Ｏに遷移する。

【００８６】（６）他のＣＰＵが共有バスを介して排他
読み出し、または、無効化要求を行ったとき、状態Ｉに
遷移する。リプレースが行われた時も状態Ｉに遷移す
る。

【００８７】このように図６〜図８にまとめた通り、キ
ャッシュメモリと共有管理部が状態遷移とバス上に発行
するコマンドを制御することにより、一部の例外を除い
てキャッシュメモリの状態タグ部１２と共有管理部のキ
ャッシュ状態タグメモリ２４の内部が一致するようにな
る。一致しない場合も、上記の但し書きで説明したよう
に制御すればエラーは起こらない。さらに共有指示線の
駆動に工夫をすることによりエラーを防いでいるが、こ
れについては後述する。

【００８８】以下、この第１実施例の共有管理部の動作
について説明する。

【００８９】図９，１０はＣＰＵの読み出し命令に対す
る本実施例のキャッシュ制御部１７及び共有管理部４の
動作を示したフローチャートである。ＣＰＵが読み出し
命令を実行し、キャッシュメモリにミスした場合（Ｓ１
Ｎｏ）、内部バス上に共有読み出しＣＲを発行する（Ｓ
２）。要求されたアドレスが同一基板上の主メモリのア
ドレスであれば（Ｓ３Ｙｅｓ）、同一基板上の主メモリ
が応答する（Ｓ４）。同時に共有管理部４の内部アクセ
ス制御部２９が内部バス上の要求を解釈し、主記憶タグ
メモリ２７を検索し（Ｓ４）、要求された主メモリのキ
ャッシュラインが共有されているか否かを判定する（Ｓ
５）。共有が行われていなければ、共有管理部は動作を
終了し、主メモリのみにアクセスで内部バスの共有読み
出しＣＲは終了する（Ｓ６，Ｓ７）。これは同一基板上
の主メモリ上に割り当てられた局所変数のアクセスに相
当し、プログラム実行時のアクセスのほとんどはこの形
態のアクセスが行われる。このとき、共有バスを使用せ
ずにアクセスが行われるので、共有バスのトラフィック
を軽減する事ができる。また、この間に共有バスは他の
基板のアクセス要求を実行できるので他の基板のプロセ
ッサの実行に干渉する可能性が軽減される。内部バスの
共有指示線は非共有を示す。

【００９０】主記憶タグメモリの検索の結果、要求され
たキャッシュラインが他の基板上のＣＰＵキャッシュと
共有していると判断された場合は（Ｓ５Ｙｅｓ）、共有
管理部４の外部アクセス制御部２８を通して共有バス上
に共有読み出しＲＳを発行し、他の基板上のキャッシュ
メモリと一貫性保持のための動作を行う。他の基板上の
キャッシュメモリに最新の値（ダーティなライン）が存
在した場合は、その値を持つ基板の共有管理部が介入を
行い、最新の値を供給する。その基板のキャッシュメモ
リにも最新の値が存在しなければ、そのキャッシュライ
ンの値は主メモリ上に存在するので、主メモリから供給
された値をキャッシュメモリに供給する（以上Ｓ８）。
このとき、主記憶タグメモリの状態は、共有バス上の共
有指示線の値に応じて設定し直される（Ｓ９）。これに
より、前回のアクセスから今回のアクセスの間に共有が
解除されていれば検出する事ができる。内部バスの共有
指示線は共有バスの共有指示線の状態を伝達する（Ｓ１
０）。

【００９１】内部バス上に出された共有読み出しのアド
レスが他の基板上の主メモリのアドレスであれば（Ｓ３
Ｎｏ）、共有管理部４は共有バス上に共有読み出しＲＳ
を発行し、一貫性保持のための動作を行う（Ｓ１１）。
要求されたアドレスの主メモリを持つ基板はこの共有読
み出しＲＳに応答し、共有管理部の主記憶タグメモリの
状態をＧに設定し、共有が開始された事を記憶する。内
部バスの共有指示線は共有バスの共有指示線が共有／非
共有のどちらであっても共有を示す（Ｓ１２）。

【００９２】以上のように読み出されたキャッシュライ
ンはキャッシュメモリに記憶され、キャッシュラインの
状態は、内部バスの共有指示線が共有を示している場合
は状態Ｓに（Ｓ１５）、非共有を示している場合は状態
Ｅに（Ｓ１４）設定される。共有管理部のキャッシュ状
態タグは共有バスの共有指示線の示す値によって状態を
ＳまたはＥに設定する。

【００９３】ここで注意したいのは、Ｓ１０とＳ１２の
違いである。これが前述したエラーを防ぐための工夫
で、他の基板上の主メモリを読み出して共有バスの共有
指示線が非共有を示した場合に、共有管理部のキャッシ
ュ状態タグは状態Ｅに設定されるが、共有管理部は、共
有バスの共有指示線が非共有を示しているにも関わらず
内部バスの共有指示線を共有にするのでＣＰＵのキャッ
シュは状態Ｓに設定される。もし、ＣＰＵキャッシュの
状態をＥと設定してしまうとこのエントリに書き込みが
行われてもＣＰＵは無効化要求を出さずに状態Ｍに遷移
してしまい、共有管理部のキャッシュ状態タグが書換を
認識できず、それ以降の共有バス上の読み出し要求に正
しい応答ができなくなってしまう。本実施例では、わざ
とＣＰＵキャッシュの状態と共有管理部のキャッシュ状
態タグの状態を違える事でこの問題を回避する。ＣＰＵ
キャッシュの状態がＳであれば、ＣＰＵキャッシュは書
き込みの際に無効化要求を内部バスに発行するので共有
管理部は書き込みを認識する事ができる。この場合、キ
ャッシュ状態タグが状態Ｅである事から内部バス上の無
効化要求を共有バス上に伝達する必要がない事が判り、
共有バス上のトラフィックを増加させる事にはならな
い。

【００９４】図１１は、ＣＰＵの書き込み命令に対する
本実施例のキャッシュ制御部１７及び共有管理部４の動
作を示したフローチャートである。ＣＰＵが書き込み命
令を実行し、キャッシュメモリにミスした場合（Ｓ２１
ミス）、内部バス上に排他読み出しＣＲＩを発行する
（Ｓ３２）。要求されたアドレスが同一基板上の主メモ
リのアドレスであれば（Ｓ３３Ｙｅｓ）、同一基板上の
主メモリが応答する。同時に共有管理部の内部アクセス
制御部２９が内部バス上の要求を解釈し、主記憶タグメ
モリ２７を検索し（Ｓ３４）、要求された主メモリのキ
ャッシュラインが共有されているか否かを判定する（Ｓ
３６）。共有が行われていなければ、共有管理部は動作
を終了し、主メモリのみのアクセスで内部バスの排他読
み出しＣＲＩは終了する（Ｓ３９）。これは同一基板上
の主メモリ上に割り当てられた局所変数への書き込みに
相当し、プログラム実行時のアクセスのほとんどはこの
形態のアクセスが行われる。このとき、共有バスを使用
せずにアクセスが行われるので、共有バスのトラフィッ
クを軽減する事ができる。また、この間に共有バスは他
の基板のアクセス要求を実行できるので他の基板のプロ
セッサの実行に干渉する可能性が軽減される。

【００９５】主記憶タグメモリの検索の結果、要求され
たキャッシュラインが他の基板上のＣＰＵキャッシュと
共有していると判断された場合は（Ｓ３６Ｙｅｓ）、共
有管理部の外部アクセス制御部２８を通して共有バス上
に排他読み出しＲＭを発行し、他の基板上のキャッシュ
メモリと一貫性保持のための動作を行う（Ｓ３７）。他
の基板上のキャッシュメモリに最新の値が存在した場合
は、その値を持つ基板の共有管理部が介入を行い、最新
の値を供給する。どの基板のキャッシュメモリにも最新
の値が存在しなければ、そのキャッシュラインの値は主
メモリ上に存在するので、主メモリから共有された値を
キャッシュメモリに共有する。このとき、他の基板上の
キャッシュメモリは無効化が行われ排他読み出しＲＭを
発行したキャッシュメモリのみが排他的にコピーを持つ
事になる。よって、主記憶タグメモリは状態Ｐに設定さ
れる（Ｓ３８）。

【００９６】内部バス上に出された排他読み出しＣＲＩ
のアドレスが他の基板上の主メモリのアドレスであれば
（Ｓ３３Ｎｏ）、共有管理機構は共有バス上に排他読み
出しＲＭを発行し、一貫性保持のための動作を行う（Ｓ
３５）。要求されたアドレスの主メモリを持つ基板はこ
の排他読み出しＲＭに応答し、共有管理部の主記憶タグ
メモリの状態をＧに設定し、共有が開始された事を記憶
する。

【００９７】以上のように読み出されたキャッシュライ
ンはキャッシュメモリに記憶され、ＣＰＵの書き込み命
令によって更新される。キャッシュラインの状態はＭに
設定され（Ｓ４０）、これに応じて共有管理部のキャッ
シュ状態タグも状態Ｍに設定される。

【００９８】ＣＰＵが書き込み命令を実行し、キャッシ
ュメモリにヒットしてもキャッシュラインの状態が共有
（状態タグ部１２の状態がＳまたはＯ）であれば（Ｓ２
１共有ヒット）、他のキャッシュメモリ上のコピーを無
効化する必要があり、内部バス上に無効化要求ＣＩを発
行する（Ｓ２２）。共有管理部の内部アクセス制御部が
内部バス上の要求を解釈し、要求されたアドレスが同一
基板上の主メモリのアドレスであれば（Ｓ２３Ｙｅ
ｓ）、共有管理部の共有バス制御部を通して共有バス上
に無効化要求ＩＮＶを発行し、他の基板上のキャッシュ
メモリのエントリを無効化する（Ｓ２６）。そして、主
記憶タグメモリを状態Ｐに設定する（Ｓ２７）。

【００９９】内部バス上に出された無効化要求ＣＩのア
ドレスが他の基板上の主メモリのアドレスであれば（Ｓ
２３Ｎｏ）、共有管理部はキャッシュ状態タグメモリ２
４を調べて（Ｓ２８）状態が共有（ＳまたはＯ）であれ
ば（Ｓ２９Ｙｅｓ）共有バス上に無効化要求ＩＮＶを発
行し、他の基板上のキャッシュメモリのエントリを無効
化する（Ｓ３０）。要求元のエントリは無効化されずに
残るため、主メモリをもつ基板上の共有管理部の主記憶
タグメモリの状態はＧのままに残し、共有が継続してい
る事を記憶する。尚、Ｓ２８で状態がＥであれば（Ｓ２
９Ｎｏ）、内部バス上の無効化要求ＣＩはＣＰＵキャッ
シュで書き込みヒットが起こったことを示すものである
（前述した工夫）から、共有バスにコマンドを伝達する
ことはしない。

【０１００】以上のように無効化の行われたキャッシュ
ラインはＣＰＵの書き込み命令によって更新され、キャ
ッシュラインの状態はＭに設定される（Ｓ３１）。これ
に応じて共有管理部のキャッシュ状態タグも状態Ｍに設
定される。

【０１０１】さて、全ての基板の共有管理部４の外部ア
クセス制御部２８は共有バス上のトラフィックを監視し
ており、共有バス上のコマンドと対応するキャッシュ状
態タグの状態によって以下のような一貫性保持動作を行
う。

【０１０２】図１２は共有バス６上の共有読み出しＲＳ
に対する共有管理部４及びキャッシュ制御部１７の動作
を示すフローチャートである。指定されたアドレスの主
メモリを持つ基板の場合は（Ｓ４１Ｙｅｓ）、主メモリ
をアクセスするために内部バスに共有読み出しＣＲを発
行する（Ｓ４２）。この際に、キャッシュメモリの対応
する状態タグ部１２の状態がＩまたはＳであればＣＰＵ
のキャッシュメモリから最新の値を読み出す必要も状態
遷移を行う必要もないので、内部バスに共有読み出しＣ
Ｒを発行せず、単に主メモリの読み出しだけを行っても
良い。そして、主メモリの読み出しを行うが、キャッシ
ュメモリの状態がＭまたはＯであれば介入が行われる
（Ｓ４３）。ＣＰＵキャッシュメモリは状態Ｅで書き込
みを行なうと内部バスにコマンドを発行することなく状
態Ｍに遷移するので、共有管理部はこの遷移を認識でき
ない。よって、キャッシュ状態タグの状態がＥであって
も、ＣＰＵのキャッシュメモリの状態はＭである可能性
が残り、内部バスに発行するコマンドは共有読み出しＣ
Ｒでなければならない。

【０１０３】共有読み出しＣＲの結果、ＣＰＵキャッシ
ュメモリの状態タグ部１２の状態は、キャッシュ制御部
１７により ＭまたはＯならばＯに ＥまたはＳならばＳに ＩならばＩに それぞれ遷移する（Ｓ４４）。これに合わせて共有管理
部のキャッシュ状態タグメモリ２４の状態は、 ＭまたはＯ、またはＥでキャッシュからの介入が起これ
ば、Ｏに Ｓ、またはＥでキャッシュからの介入が起こらなけれ
ば、Ｓに ＩならばＩに それぞれ遷移する（Ｓ４５）。また、共有管理部の主記
憶タグメモリはＧに設定される（Ｓ４６）。

【０１０４】内部バスの共有指示線はＣＰＵキャッシュ
メモリが状態Ｉであれば非共有を、それ以外では共有を
示し、この値を共有バスの共有指示線に伝達すると共
に、主メモリ又はキャッシュメモリから読み出した値を
共有バスに出力する（Ｓ４７）。

【０１０５】指定されたアドレスの主メモリを持たない
基板の場合は（Ｓ４１Ｎｏ）、対応するキャッシュ状態
タグの状態に応じて内部バスの使用を決定する（Ｓ４
８，Ｓ４９）。状態がＩの場合はこの基板上のキャッシ
ュメモリには有効なコピーが存在しないので一貫性保持
のための動作は不要であり、共有指示線の駆動も行なわ
ない。状態がＩ以外の場合は有効なコピーを持つので共
有指示線を駆動する（Ｓ５２，Ｓ５４）。状態がＭまた
はＯの場合はＣＰＵのキャッシュメモリに最新の値が存
在するので内部バスに共有読み出しＣＲを発行して最新
の値をキャッシュメモリから読み出すと共に、共有バス
の介入指示線に介入を示し、別の基板上の主メモリに代
わって値を共有する（Ｓ５０，Ｓ５２）。状態がＭまた
はＯ以外の場合は内部バスをアクセスしない。

【０１０６】ＣＰＵキャッシュメモリの状態タグは、Ｍ
またはＯならばＯに（その他はそのまま）共有管理部の
キャッシュ状態タグは、ＭまたはＯならばＯにそれぞれ
遷移する（Ｓ５１）。

【０１０７】図１３は共有バス上の排他読み出しＲＭに
対する共有管理部４及びキャッシュ制御部１７の動作を
示すフローチャートである。指定されたアドレスの主メ
モリを持つ基板の場合は（Ｓ６１Ｙｅｓ）、主メモリを
アクセスするために内部バスに排他読み出しＣＲＩを発
行する（Ｓ６２）。この排他読み出しＣＲＩが行なわれ
る（Ｓ６３，Ｓ６５）に併い、ＣＰＵキャッシュメモリ
の状態と、共有管理部のキャッシュ状態タグの状態はＩ
に遷移する。また、共有管理部の主記憶タグメモリはＧ
に設定される（Ｓ６４）。

【０１０８】指定されたアドレスの主メモリを持たない
基板の場合は（Ｓ６１Ｎｏ）、対応するキャッシュ状態
タグの状態に応じて内部バスの使用を決定する（Ｓ６
６，Ｓ６７）。状態がＩの場合はこの基板上のキャッシ
ュメモリには有効なコピーが存在しないので一貫性保持
のための動作は不要であり、内部バスへのコマンド発行
は行わない。状態がＳまたはＥの場合は、無効化要求Ｃ
Ｉを内部バスに発行する（Ｓ７１）。状態がＭまたはＯ
の場合は、ＣＰＵのキャッシュメモリに最新の値が存在
するので内部バスに排他読み出しＣＲＩを発行して最新
の値をキャッシュメモリから読み出すと共に、共有バス
の介入指示線に介入を示し、キャッシュを無効化する
（Ｓ６８）。読み出した値は主メモリに代わって要求元
に供給する（Ｓ７０）。ＣＰＵキャッシュメモリの状態
と、共有管理部のキャッシュ状態タグの状態はいずれも
Ｉに遷移する（Ｓ６９，Ｓ７２）。

【０１０９】図１４は共有バス上の無効化要求ＩＮＶに
対する共有管理部４及びキャッシュ制御部１７の動作を
示すフローチャートである。指定されたアドレスに対応
するキャッシュ状態タグの状態がＩでなければ（Ｓ８
１，Ｓ８２）。内部バスに無効化要求ＣＩを発行し、Ｃ
ＰＵのキャッシュメモリの有効なエントリを無効化する
（Ｓ８３）。ＣＰＵキャッシュメモリの状態と、共有管
理部のキャッシュ状態タグの状態はＩに遷移し、要求さ
れたアドレスを割り当てられた主メモリを持つプロセッ
サ基板の場合は主記憶タグの状態はＧに設定される（Ｓ
８４）。

【０１１０】共有バス上の書き戻しＷＢに対しては、主
メモリを持つ基板のみが応答し、送られてきた値を取り
込み主メモリに書き戻す。他の基板は何も応答せずに動
作を終了する。

【０１１１】以下、例題を用いて本実施例の動作の例を
示す。図１５は例題の構成図である。ここでアドレスの
先頭の０x は１６進数であることを示す。

【０１１２】プロセッサ基板ＰＢ₀ はアドレス0x0000 0
000 から0x03ff ffff の主メモリＭ₀ を持ち、プロセッ
サ基板ＰＢ₁ はアドレス0x0400 0000 から0x07ff ffff
の主メモリＭ₁ を持ち、プロセッサ基板ＰＢ₂ はアドレ
ス0x0800 0000 から0x0bff ffff の主メモリＭ₂ を持
ち、プロセッサ基板ＰＢ₃ はアドレス0x0c00 0000 から
0x0fff ffff の主メモリＭ₃ を持つ。

【０１１３】アドレス0x0000 1000 のキャッシュライン
はプロセッサ基板ＰＢ₀ の主メモリＭ₀ にあるが、どの
プロセッサのキャッシュメモリにも存在しない。よっ
て、対応する主記憶タグメモリＭＴag₀ の状態はＰであ
る。

【０１１４】アドレス0x0400 2000 のキャッシュライン
はプロセッサ基板ＰＢ₁ の主メモリＭ₁ にあるが、プロ
セッサ基板ＰＢ₁ のキャッシュメモリＣ₁ に状態Ｅで存
在する。よって、対応する主記憶タグメモリＭＴag₁ の
状態はＰである。

【０１１５】図１６はプロセッサ基板ＰＢ₀ のＣＰＵ
（ＣＰＵ₀ ）がアドレス0x0000 1000を読み出し（１）
たときの動作を示している。プロセッサ基板ＰＢ₀ のキ
ャッシュＣ₀ は読み出しミスを起こし（２）、プロセッ
サ基板ＰＢ₀ の内部バスＢ₀ に共有読み出しＣＲを発行
する（３）。プロセッサ基板ＰＢ₀ の主記憶タグメモリ
ＭＴag₀ は状態Ｐであるので、共有バスＳＢへのアクセ
スは行わず（５）、プロセッサ基板ＰＢ₀ の主メモリＭ
₀ を読み出して（６）キャッシュＣ₀ に記憶し、ＣＰＵ
（ＣＰＵ₀ ）に値を供給する（８）。

【０１１６】プロセッサ基板ＰＢ₀ のキャッシュメモリ
Ｃ₀ とキャッシュ状態タグメモリＣＴag₀ は状態Ｅに遷
移する（４）（７）。以降、プロセッサ基板ＰＢ₀ のＣ
ＰＵ（ＣＰＵ₀ ）からの読み出しはキャッシュＣ₀ にヒ
ットし、内部バスＢ₀ に要求がでない。

【０１１７】図１７はこの状態からプロセッサ基板ＰＢ
₀ のＣＰＵ（ＣＰＵ₀ ）がアドレス0x0000 1000 へ書き
込みを行った（１）ときの動作を示している。プロセッ
サ基板ＰＢ₀ のキャッシュＣ₀ は書き込みヒットを起こ
し（２）、内部バスＢ₀ にアクセスすることなく、状態
をＭに遷移する（３）。以降、キャッシュＣ₀ から追い
出されるまで、プロセッサ基板ＰＢ₀ のＣＰＵ（ＣＰＵ
₀ ）からの読み出しと書き込みのいずれのアクセスもキ
ャッシュＣ₀ にヒットし、内部バスＢ₀ に要求がでない
（４）。この様に、同一基板上の局所変数は共有バスＳ
Ｂを用いることなくアクセスすることができる。共有管
理部Ｓ₀ のキャッシュ状態タグＣＴag₀は状態Ｅのまま
に残るが、共有読み出しを行なう際は主メモリＭ₀ をア
クセスする関係で共有読み出しを行なうので問題を生じ
ない。他のプロセッサ基板から共有バスＳＢを介して共
有読み出しを行なえば不一致の状態が解消される。

【０１１８】図１８はプロセッサ基板ＰＢ₀ のＣＰＵ
（ＣＰＵ₀ ）がアドレス0x0400 2000を読み出し（１）
たときの動作を示している。プロセッサ基板ＰＢ₀ のキ
ャッシュＣ₀ は読み出しミスを起こし（２）、プロセッ
サ基板ＰＢ₀ の内部バスＢ₀ に共有読み出しＣＲを発行
する（３）。このアドレスはプロセッサ基板ＰＢ₀ の主
メモリＭ₀ ではないので共有バスＳＢ上に共有読み出し
ＲＳを発行する（４）。

【０１１９】プロセッサ基板ＰＢ₁ からＰＢ₃ は共有バ
スＳＢ上の共有読み出しＲＳを見て動作を開始するが、
プロセッサ基板ＰＢ₂ からＰＢ₃ はキャッシュ状態タグ
ＣＴag₂ 、ＣＴag₃ が無効状態Ｉなので動作を終了する
（５）。プロセッサ基板ＰＢ₁ は要求されたアドレスの
主メモリＭ₁ を持ち、キャッシュ状態タグＣＴag₁ が状
態Ｅなのでその内部バスＢ₁ に共有読み出しＣＲを発行
し（６）、主メモリＭ₁ がキャッシュラインの値を供給
する（７）。このときプロセッサ基板ＰＢ₁ のＣＰＵキ
ャッシュＣ₁ は共有が開始されたことを認識し、状態Ｅ
からＳに遷移する（８）。また、プロセッサ基板ＰＢ₁
のキャッシュ状態タグＣＴag₁ も状態Ｓに、主記憶タグ
ＭＴag₁ は状態Ｇに遷移する（８）。

【０１２０】読み出されたキャッシュラインは共有バス
ＳＢを介してプロセッサ基板ＰＢ₀に供給される
（９）。このとき共有バスＳＢの共有指示線は共有を指
示している。プロセッサ基板ＰＢ₀ のキャッシュ状態タ
グＣＴag₀ は状態をＳに設定し（１０）、内部バスＢ₀
に共有指示線に共有を指示しながらＣＰＵキャッシュＣ
₀ にキャッシュラインの値を供給する（１１）。ＣＰＵ
キャッシュＣ₀ は状態Ｓとなり（１２）、このＣＰＵキ
ャッシュＣ₀ からＣＰＵ（ＣＰＵ₀ ）にキャッシュライ
ンの値が読出される（１３）。

【０１２１】図１９は、この状態からプロセッサ基板Ｐ
Ｂ₀ のＣＰＵ（ＣＰＵ₀ ）がアドレス0x0400 2000 に書
き込みを行った（１）ときの動作を示している。プロセ
ッサ基板ＰＢ₀ のキャッシュＣ₀ は共有ヒットを起こし
（２）、内部バスに無効化要求ＣＩを発行する（３）。
プロセッサ基板ＰＢ₀ の共有管理部Ｓ₀ は同一基板上の
主メモリＭ₀ のアドレスでないので、共有バスＳＢに無
効化要求ＩＮＶを発行する（４）。

【０１２２】プロセッサ基板ＰＢ₁ からＰＢ₃ は共有バ
スＳＢ上の無効化要求ＩＮＶを見て動作を開始するが、
プロセッサ基板ＰＢ₂ からＰＢ₃ はキャッシュ状態タグ
ＣＴag₂ 、ＣＴag₃ が無効状態Ｉなので動作を終了する
（５）。プロセッサ基板ＰＢ₁ はキャッシュ状態タグＣ
Ｔag₁ が状態Ｓなので無効化要求ＣＩを内部バスＢ₁に
伝達する（６）。プロセッサ基板ＰＢ₁ のＣＰＵキャッ
シュＣ₁ はこの無効化要２ＣＩによって状態をＩに遷移
し（７）、キャッシュ状態タグＣＴag₁ も状態Ｉに遷移
する（８）が、主記憶タグＭＴag₁ の状態はＧのままで
ある。プロセッサ基板ＰＢ₁ の無効化が終了するとプロ
セッサ基板ＰＢ₀ のキャッシュ状態タグＣＴag₀ は状態
Ｍに遷移し（９）、ＣＰＵキャッシュＣ₀ の状態もＭに
遷移して（１０）キャッシュＣ₀ に対する書き込みが行
われる（１１）。

【０１２３】図２０は、この状態からプロセッサ基板Ｐ
Ｂ₁ のＣＰＵ（ＣＰＵ₁ ）がアドレス0x0400 2000 に読
み出しを行った（１）ときの動作を示している。プロセ
ッサ基板ＰＢ₁ のキャッシュＣ₁ は読み出しミスを起こ
し（２）、内部バスＢ₁ に共有読み出しＣＲを発行する
（３）。プロセッサ基板ＰＢ₁ の共有管理部Ｓ₁ は同一
基板の主メモリＭ₁ のアドレスではあるが、主記憶タグ
ＭＴag₁ の状態がＧであるので主メモリＭ₁ のアクセス
（４）と同時に共有バスＳＢにも共有読み出しＲＳを発
行する（４）。

【０１２４】プロセッサ基板ＰＢ₀ とＰＢ₂ からＰＢ₃
は共有バスＳＢ上の共有読み出しＲＳを見て動作を開始
するが、プロセッサ基板ＰＢ₂ からＰＢ₃ はキャッシュ
状態タグＣＴag₂ 、ＣＴag₃ が無効状態Ｉなので動作を
終了する（５）。プロセッサ基板ＰＢ₀ はキャッシュ状
態タグＣＴag₀ が状態Ｍなので要求に介入する（６）。
この時点でプロセッサ基板ＰＢ₁ の主メモリＭ₁ のアク
セスは中断される（７）。プロセッサ基板ＰＢ₀ の共有
管理部Ｓ₀ は内部バスＢ₀ に共有読み出しＣＲを発行し
（８）、ＣＰＵキャッシュＣ₀ からキャッシュラインの
値を取り出す。この共有読み出しＣＲによってＣＰＵキ
ャッシュＣ₀ は状態をＯに遷移する（９）。プロセッサ
基板ＰＢ₀ の共有管理部Ｓ₀ は読み出されたキャッシュ
ラインの値を共有バスＳＢにのせると共にキャッシュ状
態タグＣＴag₀ を状態Ｏに遷移する（１０）。

【０１２５】プロセッサ基板ＰＢ₁ の共有管理部Ｓ₁ は
えられた値を内部バスＢ₁ に返すと共に、キャッシュ状
態タグＣＴag₁ の状態をＳに遷移する（１１）。プロセ
ッサ基板ＰＢ₁ のＣＰＵキャッシュＣ₁ は、主メモリＭ
₁ の古い値ではなく、共有管理部Ｓ₁ が供給するプロセ
ッサ基板ＰＢ₀ で更新された新しいキャッシュラインの
値をキャッシュＣ₁ に取り込んで状態をＳに設定し（１
２）このＣＰＵキャッシュＣ₁ からＣＰＵ（ＣＰＵ₁ ）
にキャッシュラインの値が読出される（１３）。以上の
動作によってプロセッサ基板ＰＢ₁ の読み出しはプロセ
ッサ基板ＰＢ₀で行われた書き込みの結果が反映され、
キャッシュ間の一貫性が保たれる。

【０１２６】図２１は、この状態からプロセッサ基板Ｐ
Ｂ₂ のＣＰＵ（ＣＰＵ₂ ）がアドレス0x0400 2000 に読
み出しを行った（１）ときの動作を示している。プロセ
ッサ基板ＰＢ₂ のキャッシュＣ₂ は読み出しミスを起こ
し（２）、内部バスＢ₂ に共有読み出しＣＲを発行する
（３）。プロセッサ基板ＰＢ₂ の共有管理部Ｓ₂ は同一
基板の主メモリＭ₂ のアドレスでないので、共有バスＳ
Ｂに共有読み出しＲＳを発行する（４）。

【０１２７】プロセッサ基板ＰＢ₀ からＰＢ₁ とＰＢ₃
は共有バスＳＢ上の共有読み出しＲＳを見て動作を開始
するが、プロセッサ基板ＰＢ₃ はキャッシュ状態タグＣ
Ｔag₃ が無効状態Ｉなので動作を終了する（５）。プロ
セッサ基板ＰＢ₁ は要求されたアドレスの主メモリＭ₁
を持つので、主メモリＭ₁ のアクセスを行うために内部
バスＢ₁ に共有読み出しＣＲを発行する（６）。プロセ
ッサ基板ＰＢ₀ はキャッシュ状態タグＣＴag₀ が状態Ｏ
なので要求に介入する（７）。この時点でプロセッサ基
板ＰＢ₁ の主メモリＭ₁ のアクセスは中断される
（８）。プロセッサ基板ＰＢ₀ の共有管理部Ｓ₀ は内部
バスＢ₀ に共有読み出しＣＲを発行_し、ＣＰＵキャッシ
ュＣ₀ からキャッシュラインの値を取り出す（８）。プ
ロセッサ基板ＰＢ₀ の共有管理部Ｓ₀ は読み出されたキ
ャッシュラインの値を共有バスＳＢに載せる。

【０１２８】プロセッサ基板ＰＢ₂ の共有管理部Ｓ₂ は
得られた値を内部バスＢ₂ に返すと共に、キャッシュ状
態タグＣＴag₂ の状態をＳに遷移する（９）。プロセッ
サ基板ＰＢ₂ のＣＰＵキャッシュＣ₂ は、内部バスＢ₂
に返された値を取り込んで状態をＳに設定する（１
０）。この値はプロセッサ基板ＰＢ₁ の主メモリＭ₁ の
古い値ではなく、プロセッサ基板ＰＢ₀ で更新された新
しい値であるので、プロセッサ基板ＰＢ₀ で行われた書
き込みの結果が反映され、共有しているプロセッサ基板
ＰＢ₀ からＰＢ₂ の間でキャッシュ間の一貫性が保たれ
る。

【０１２９】図２２はプロセッサ基板ＰＢ₀ のＣＰＵ
（ＣＰＵ₀ ）が、アドレス0x0000 1000に対して、プロ
セッサ基板ＰＢ₁ 上のキャッシュメモリＣ₁ がこのアド
レスのキャッシュラインを状態Ｏで持ち、プロセッサ基
板ＰＢ₂ 上のキャッシュメモリＣ₂ がこのアドレスのキ
ャッシュラインを状態Ｓで持ち、プロセッサ基板ＰＢ₀
上の主記憶タグＭＴag₀ がこのアドレスのキャッシュラ
インの共有状態が状態Ｇであることを示している時に、
書き込みを行った（１）ときの動作を示している。プロ
セッサ基板ＰＢ₀ のキャッシュメモリＣ₀ は書き込みミ
スを起こし（２）、内部バスＢ₀ に排他読み出しＣＲＩ
を発行する（３）。このアドレスはプロセッサ基板ＰＢ
₀ 上の主メモリＭ₀ に割当てられたものであるが、この
プロセッサ基板ＰＢ₀ 上の主記憶タグＭＴag₀ の示す共
有状態が状態Ｇであるので、このプロセッサ基板ＰＢ₀
の共有管理部Ｓ₀ は主メモリＭ₀ にアクセスする（４）
と共に、共有バスＳＢに排他読出しＲＭを発行する
（４）。

【０１３０】プロセッサ基板ＰＢ₁ からＰＢ₃ は共有バ
スＳＢ上の排他読み出しＲＭを見て動作を開始するが、
プロセッサ基板ＰＢ₃ はキャッシュ状態タグＣＴag₃ が
無効状態Ｉなので動作を終了する（５）。プロセッサ基
板ＰＢ₁ はキャッシュ状態タグＣＴag₁ が状態Ｏなので
その内部バスＢ₁ に排他読み出しＣＲＩを発行すると共
に、共有バスＳＢからの要求に介入し（６）、プロセッ
サ基板ＰＢ₀ 上の主メモリＭ₀ のアクセスを中断する
（７）と共に、プロセッサ基板ＰＢ₁ 上のキャッシュメ
モリＣ₁ からこのアドレスのキャッシュラインが共有バ
スＳＢに読み出される。プロセッサ基板ＰＢ₂ はキャッ
シュ状態タグＣＴag₂ が状態Ｓなのでその内部バスＢ₂
に無効化要求ＣＩを発行する（６）。

【０１３１】これにより、プロセッサ基板ＰＢ₁ のキャ
ッシュメモリＣ₁ は状態をＩに遷移し（７）、プロセッ
サ基板ＰＢ₂ のキャッシュメモリＣ₂ も状態をＩに遷移
して（７）、当該アドレスのキャッシュラインを無効化
する。これに併い、プロセッサ基板ＰＢ₁ のキャッシュ
状態タグＣＴag₁ も状態Ｉに遷移し（８）、プロセッサ
基板ＰＢ₂ のキャッシュ状態タグＣＴag₂ も状態Ｉに遷
移する（８）。

【０１３２】プロセッサ基板ＰＢ₁ 及びＰＢ₂ の無効化
が終了するとプロセッサ基板ＰＢ₀のキャッシュ状態タ
グＣＴag₀ が状態Ｍに遷移し、主記憶タグＭＴag₀ が状
態Ｐに遷移する（９）。そして、キャッシュメモリＣ₀
の状態が状態Ｍに遷移し（１０）、キャッシュメモリＣ
₀ に対して書き込みが行われる（１１）。

【０１３３】次に、本発明の第２実施例の分散共有メモ
リ型マルチプロセッサシステムについて説明する。

【０１３４】この第２実施例は上記第１実施例において
異なるプロセッサ基板の間での所有権の移転に関する改
良を加えたもので、ここで所有権とは最新の値をキャッ
シュから主メモリに書き戻す義務があることを意味す
る。

【０１３５】本実施例においては、共有バス６は更に共
有バス６上のメモリアクセス要求の要求元であるプロセ
ッサ基板を同定する要求元識別線を備えている。

【０１３６】あるプロセッサ基板上のＣＰＵ１が同基板
上の主メモリに割り当てられたアドレスに対する読み出
し命令を実行し、キャッシュメモリ２で読み出しミスが
起こった際に、別のプロセッサ基板上のキャッシュメモ
リ２がこのアドレスの最新の値を持っていた場合、この
別のプロセッサ基板は上記第１実施例の場合同様に介入
を行う。

【０１３７】上記第１実施例では、このような場合でも
所有権は介入元である別のプロセッサ基板の方に残すた
め、後に書き戻しが要求されると、この別のプロセッサ
基板が前記あるプロセッサ基板の主メモリに対して共有
バス６を介して書き戻しを行わねばならない。

【０１３８】これに対して、この第２実施例では、介入
時に最新の値と共に所有権もこの別のプロセッサ基板か
ら前記あるプロセッサ基板に移転させて、後の書き戻し
がこのあるプロセッサ基板内だけで、共有バス６を使わ
ずに行えるようにしている。

【０１３９】このような所有権の移転を行うために、こ
の第２実施例では、共有バス６上のメモリ・アクセス要
求は要求元識別線上の要求元プロセッサ基板を示す情報
を併うようにする。この情報は通常のバスが持つ基板識
別番号でも良いが、実質的には要求元のプロセッサ基板
が指定されたアドレスが割り当てられた主メモリを持っ
たプロセッサ基板であるかどうかを示すもので充分であ
るので、このことを示す１ビットの信号で与えても良
い。

【０１４０】ここで、指定されたアドレスが割り当てら
れた主メモリを持ち、介入を受けた要求元のプロセッサ
基板では、キャッシュメモリ２が最新の値と併せて所有
権をも共有バス６を介して受けとるので、キャッシュメ
モリ２のキャッシュ状態は状態Ｏにされ、介入を行った
別のプロセッサ基板ではキャッシュのキャッシュ状態は
状態Ｓにされる。

【０１４１】従って、キャッシュメモリ２のキャッシュ
状態タグ部１２の状態遷移は上記図６にまとめたものに
代わって図２３にまとめたものとなり、一方共有管理部
４のキャッシュ状態タグメモリ２４の状態遷移は自分の
プロセッサ基板上の主メモリのアクセスの際には上記図
７にまとめたものに代わって図２４にまとめたものとな
り、他のプロセッサ基板上の主メモリへのアクセスの際
には上記図８にまとめたものに代わって図２５にまとめ
たものとなる。

【０１４２】又、この第２実施例では、ＣＰＵの読み出
し命令に対するキャッシュ制御部１７及び共有管理部４
の動作を示す上記図９，１０のフローチャートを、図２
６，２７のように変更する。

【０１４３】即ち、Ｓ８における一貫性保持動作の終了
後、この一貫性保持動作において介入があったか否かを
決定し（Ｓ１６）、なかった場合は図９，１０の場合と
同様にＳ９に進むが、あった場合は内部バス５の介入指
示線を駆動し（Ｓ１７）、ＣＰＵキャッシュの状態を状
態Ｏに設定する（Ｓ１８）ようにする。これ以外は図
９，１０と同様で良い。

【０１４４】更に、共有バス６上の共有読み出しＲＳに
対する共有管理部４とキャッシュ制御部１７の動作を示
す上記図１２のフローチャートを図２８の様に変更す
る。

【０１４５】即ち、Ｓ５０の後で、要求されたアドレス
の割り当てられた主メモリを持つプロセッサ基板からの
アクセスか否かを決定し（Ｓ５５）、そうでなければ図
１２の場合と同様にＳ５１に進むが、そうであった場合
にはＣＰＵキャッシュメモリの状態タグは、ＭまたはＯ
ならばＳに（その他はそのまま）、共有管理部のキャッ
シュ状態タグは、ＭまたはＯならばＳに、それぞれ遷移
させ（Ｓ５６）、そしてＳ５２に進むようにする。これ
以外は図１２と同様で良い。

【０１４６】図２９はプロセッサ基板ＰＢ₀ のＣＰＵ
（ＣＰＵ₀ ）が、プロセッサ基板ＰＢ₁ 上のキャッシュ
メモリＣ₁ で更新されているアドレス0x0000 0000に対
して読み出しを行った（１）ときの動作を示している。
プロセッサ基板ＰＢ₀ のキャッシュメモリＣ₀ は読み出
しミスを起こし（２）、内部バスＢ₀ に共有読み出しＣ
Ｒを発行する（３）。このアドレスはプロセッサ基板Ｐ
Ｂ₀ 上の主メモリＭ₀ に割り当てれられたものである
が、このプロセッサ基板ＰＢ₀ 上の主記憶タグＭＴag₀
の示す共有状態が状態Ｇであるので、このプロセッサ基
板ＰＢ₀ の共有管理部Ｓ₀ は主メモリＭ₀ にアクセスす
る（４）と共に、共有バスＳＢに共有読み出しＲＳを発
行する（４）。

【０１４７】プロセッサ基板ＰＢ₁ からＰＢ₃ は共有バ
スＳＢ上の共有読み出しＲＳを見て動作を開始するが、
プロセッサ基板ＰＢ₂ とＰＢ₃ はキャッシュ状態タグＣ
Ｔag₂ 、ＣＴag₃ が無効状態Ｉなので動作を終了する
（５）。プロセッサ基板ＰＢ₁はキャッシュ状態タグＣ
Ｔag₁ が状態Ｍなので、その内部バスＢ₁ に共有読み出
しＣＲを発行すると共に共有バスＳＢからの要求に介入
し（６）、プロセッサ基板ＰＢ₁ 上のキャッシュメモリ
Ｃ₁ からこのアドレスのキャッシュラインを読み出す
（７）。この時、このキャッシュメモリＣ₁ のキャッシ
ュ状態がＭからＳに遷移する。

【０１４８】これにより、プロセッサ基板ＰＢ₀ 上の主
メモリＭ₀ のアクセスが中断される（７）と共に、キャ
ッシュメモリＣ₁ から読み出した最新の値が共有バスＳ
Ｂを介してプロセッサ基板ＰＢ₀ に転送される（８）。
この時点で、キャッシュ状態タグメモリＣＴag₁ のキャ
ッシュ状態がＭからＳに遷移する（８）。

【０１４９】次に、プロセッサ基板ＰＢ₀ においては、
キャッシュ状態タグメモリＣＴag₀のキャッシュ状態が
ＩからＯに遷移して（９）、所有権が移転されてきたこ
とを示す。共有バスＳＢを介して転送されたデータはキ
ャッシュメモリＣ₀ にキャッシュされて（１０）、キャ
ッシュメモリＣ₀ のキャッシュ状態もＩからＯに遷移し
て、所有権が移転されてきたことを示す。このキャッシ
ュＣ₀ からＣＰＵ（ＣＰＵ₀ ）に最新の値が読出される
（１１）。

【０１５０】次に、本発明の第３実施例の分散共有メモ
リ型マルチプロセッサシステムについて説明する。

【０１５１】この第３実施例は上記第１実施例において
キャッシュメモリ２のキャッシュ状態タグ部１２と共有
管理部４のキャッシュ状態タグメモリ２４で用いるキャ
ッシュ状態をＭ，Ｅ，Ｓ，Ｉの４状態に限定し、状態Ｏ
を省略するという改良を加えたものである。

【０１５２】実際の回路では各キャッシュ状態は２進数
のビットで表現されるためキャッシュ状態数を２の巾数
とすることが望ましく、このためこの第３実施例のよう
にキャッシュ状態を４状態に限定することによりキャッ
シュ状態タグ部１２やキャッシュ状態タグメモリ２４の
実現が容易となる。

【０１５３】４状態だけを使ったキャッシュメモリの一
貫性保持方式としてはBerkeley方式とIllinois方式の２
方式が知られているが、本実施例ではIllinois方式を適
用したものとして説明する。但し、Berkeley方式を用い
ても同様に実現が可能である。

【０１５４】Illinois方式では主メモリ３にいわゆるリ
フレクティブ機能を持たせる。これは、主メモリ３の共
有読み出しの際に介入が発生した時に、主メモリ３の読
み出し動作を中断する代わりに、介入によって内部バス
に転送されてきたデータを主メモリ３に書き込む機能で
ある。この機能によれば、介入を行ったキャッシュは介
入と同時に書き戻し義務を果すことになるので、所有権
の存在を示す状態Ｏ（共有ダーティ）は不要となる。

【０１５５】従って、共有管理部４のキャッシュ状態タ
グメモリ２４の状態遷移は自分のプロセッサ基板上の主
メモリへのアクセスの際には上記図７にまとめたものに
代わって図３０にまとめたものとなり、他のプロセッサ
基板上の主メモリへのアクセスの際には上記図８にまと
めたものに代わって図３１にまとめたものとなる。

【０１５６】図３２はプロセッサ基板ＰＢ₁ のＣＰＵ
（ＣＰＵ₁ ）が、プロセッサ基板ＰＢ₀ 上のキャッシュ
メモリＣ₀ で更新されているアドレス0x0000 1000に対
して読み出しを行った（１）ときの動作を示している。
プロセッサ基板ＰＢ₁ のキャッシュメモリＣ₁ は読み出
しミスを起こし（２）、内部バスＢ₁ に共有読み出しＣ
Ｒを発行する（３）。このアドレスはプロセッサ基板Ｐ
Ｂ₁ 上の主メモリＭ₁ に割り当てられたものではないの
で、プロセッサ基板ＰＢ₁ の共有管理部Ｓ₁ は共有バス
ＳＢに共有読み出しＲＳを発行する（４）。

【０１５７】プロセッサ基板ＰＢ₀ とＰＢ₂ からＰＢ₃
は共有バスＳＢ上の共有読み出しＲＳを見て動作を開始
するが、プロセッサ基板ＰＢ₂ とＰＢ₃ はキャッシュ状
態タグＣＴag₂ ，ＣＴag₃ が無効状態Ｉなので動作を終
了する（５）。プロセッサ基板ＰＢ₀ はキャッシュ状態
タグＣＴag₀ が状態Ｍなので、その内部バスＢ₀ に共有
読み出しＣＲを発行して、キャッシュメモリＣ₀ からこ
のアドレスのキャッシュラインを読み出す（６）と共
に、内部バスＢ₀ の介入指示線を駆動して（６）このメ
モリアクセスに介入する。この時、このキャッシュメモ
リＣ₀ はキャッシュ状態をＭからＳに遷移する。

【０１５８】これによりプロセッサ基板ＰＢ₀ 上の主メ
モリＭ₀ のアクセスが中断される（７）と共に、キャッ
シュメモリＣ₀ の最新の値が主メモリＭ₀ に書き込まれ
て書き戻し義務が果され、最新の値は共有バスＳＢを介
して、プロセッサ基板ＰＢ₁に転送される。この時点
で、キャッシュ状態タグメモリＣＴag₀ はキャッシュ状
態をＭからＳに遷移し、主記憶タグメモリＭＴag₀ は共
有状態をＰからＧに遷移する（７）。

【０１５９】次に、プロセッサ基板ＰＢ₁ においては、
キャッシュ状態タグメモリＣＴag₁がキャッシュ状態を
ＩからＳに遷移し（８）、共有バスＳＢを介して転送さ
れたデータがキャッシュメモリＣ₁ にキャッシュされ
て、キャッシュメモリＣ₁ はキャッシュ状態をＩからＳ
に遷移する（９）。このキャッシュＣ₁ からＣＰＵ（Ｃ
ＰＵ₁ ）に最新の値が読み出される。

【０１６０】図３３はプロセッサ基板ＰＢ₁ のＣＰＵ
（ＣＰＵ₁ ）が、プロセッサ基板ＰＢ₀ 上のキャッシュ
メモリＣ₀ で更新されているアドレス0x0000 1000 に対
して書き込みを行った（１）ときの動作を示している。
プロセッサ基板ＰＢ₁ のキャッシュメモリＣ₁ は書き込
みミスを起こし（２）、内部バスＢ₁ に排他読み出しＣ
ＲＩを発行する（３）。このアドレスはプロセッサ基板
ＰＢ₁ 上の主メモリＭ₁に割り当てられたものではない
ので、プロセッサ基板ＰＢ₁ の共有管理部Ｓ₁ は共有バ
スＳＢに排他読み出しＲＭを発行する（４）。

【０１６１】プロセッサ基板ＰＢ₀ とＰＢ₂ からＰＢ₃
は共有バスＳＢ上の排他読み出しＲＭを見て動作を開始
するが、プロセッサ基板ＰＢ₂ とＰＢ₃ はキャッシュ状
態タグＣＴag₂ ，ＣＴag₃ が無効状態Ｉなので動作を終
了する（５）。プロセッサ基板ＰＢ₀ はキャッシュ状態
タグＣＴag₀ が状態Ｍなので、その内部バスＢ₀ に排他
読み出しＣＲＩを発行して、キャッシュメモリＣ₀ から
このアドレスのキャッシュラインを読み出す（６）と共
に、内部バスＢ₀ の介入指示線を駆動して（６）、この
メモリアクセスに介入する。この時、キャッシュメモリ
Ｃ₀ はキャッシュ状態をＭからＩに遷移する。

【０１６２】これにより、プロセッサ基板ＰＢ₀ 上の主
メモリＭ₀ のアクセスが中断される（７）と共に、最新
の値は共有バスＳＢを介してプロセッサ基板ＰＢ₁ に転
送される。ここで最新の値はいづれプロセッサ基板ＰＢ
₁ で書き替えられるので、主メモリＭ₀ に書き込む必要
はない。この時点で、キャッシュ状態タグメモリＣＴag
₀ はキャッシュ状態をＭからＩに遷移し、主記憶タグメ
モリＭＴag₀ は共有状態をＰからＧに遷移する（７）。

【０１６３】次に、プロセッサ基板ＰＢ₁ においては、
キャッシュ状態タグメモリＣＴag₁がキャッシュ状態を
ＩからＭに遷移し（８）、共有バスＳＢを介して転送さ
れたデータがキャッシュメモリＣ₁ にキャッシュされ
て、キャッシュメモリＣ₁ はキャッシュ状態をＩからＭ
に遷移する（９）。このキャッシュＣ₁ に対してＣＰＵ
（ＣＰＵ₁ ）が書き込みを行う。

【０１６４】図３４はプロセッサ基板ＰＢ₂ のＣＰＵ
（ＣＰＵ₂ ）が、プロセッサ基板ＰＢ₁ 上のキャッシュ
メモリＣ₁ で更新させているアドレス0x0000 1000 に対
して読み出しを行った（１）ときの動作を示している。
プロセッサ基板ＰＢ₂ のキャッシュメモリＣ₂ は読み出
しミスを起こし（２）、内部バスＢ₂ に共有読み出しＣ
Ｒを発行する（３）。このアドレスはプロセッサ基板Ｐ
Ｂ₂ 上の主メモリＭ₂ に割り当てられたものではないの
で、プロセッサ基板ＰＢ₂ の共有管理部Ｓ₂ は共有バス
ＳＢに共有読み出しＲＳを発行する（４）。

【０１６５】プロセッサ基板ＰＢ₀ からＰＢ₁ とＰＢ₃
は共有バスＳＢ上の共有読み出しＲＳを見て動作を開始
するが、プロセッサ基板ＰＢ₃ はこのキャッシュライン
のコピーをキャッシュメモリＣ₃ にも主メモリＭ₃ にも
持たないので動作を終了する（５）。プロセッサ基板Ｐ
Ｂ₁ はキャッシュ状態タグＣＴag₁ が状態Ｍなので、そ
の内部バスに共有読み出しＣＲを発行して（５）、キャ
ッシュメモリＣ₁ からこのアドレスの最新の値を読み出
す（６）と共に、内部バスの介入指示線を駆動して介入
を示す。この時点で、キャッシュメモリＣ₁ はキャッシ
ュ状態をＭからＳに遷移させ、共有管理部Ｓ₁ のキャッ
シュ状態タグＣＴag₁ もキャッシュ状態をＭからＳに遷
移させる（７）。そして、最新の値は共有バスＳＢを介
して介入指示線の介入指示と共にプロセッサ基板ＰＢ₂
に転送される（７）。

【０１６６】プロセッサ基板ＰＢ₀ はキャッシュ状態タ
グＣＴag₀ が状態Ｉなので、共有バスＳＢ上の共有読み
出しＲＳには応答しない。

【０１６７】次に、プロセッサ基板ＰＢ₂ においては、
キャッシュ状態タグメモリＣＴag₂がキャッシュ状態を
ＩからＳに遷移する（８）が、プロセッサ基板ＰＢ₀ の
キャッシュ状態タグメモリＣＴag₀ のキャッシュ状態は
Ｉのままである（８）。

【０１６８】そして、共有バスＳＢを介して転送された
データがキャッシュメモリＣ₂ にキャッシュされて、キ
ャッシュメモリＣ₂ はキャッシュ状態をＩからＳに遷移
する（９）。このキャッシュＣ₂ からＣＰＵ（ＣＰ
Ｕ₂ ）に最新の値が読み出される。

【０１６９】一方、プロセッサ基板ＰＢ₀ では、共有バ
スＳＢの介入指示線の介入指示に応じて共有バスを介し
て転送されたこのキャッシュラインの最新の値が主メモ
リＭ₀ に書き込まれて（９）、書き戻し義務が果たされ
る。

【０１７０】次に、本発明の第４実施例の分散共有メモ
リ型マルチプロセッサシステムについて説明する。

【０１７１】この第４実施例は上記第１実施例において
共有管理部４の主記憶タグメモリ２７で用いる共有状態
に他のプロセッサ基板上のキャッシュメモリで書き変え
られているか否か、即ち他のプロセッサ基板上に所有権
が存在するか否か、を示す情報を、他のプロセッサ基板
上のキャッシュメモリからのアクセスの有無に加えると
いう改良を加えたものである。

【０１７２】この追加の情報は所有権がプロセッサ基板
上に不在であるか否かを示すものであるため、主メモリ
３に対して読み出しを行う際に介入が起こるか否かを前
もって知らせることが可能である。

【０１７３】この追加の情報を表すビットは共有バス６
上に排他読み出しＲＭと無効化要求ＩＮＶが発行された
時に駆動され、共有バス６上に書き戻しＷＢが発行され
た時に解除されることで、所有権の所在を正確に反映出
来るようにされる。

【０１７４】従って、この第４実施例では、主記憶タグ
メモリ２７は以下の３状態Ｐ，Ｇ，Ａのいずれかを取り
得る。

【０１７５】［Ｐ］：他のプロセッサ基板のキャッシュ
にコピーがない。

【０１７６】［Ｇ］：他のプロセッサ基板のキャッシュ
にコピーが存在する可能性があるが、所有権はこのプロ
セッサ基板にある。

【０１７７】［Ａ］：他のプロセッサ基板のキャッシュ
に所有権がある。

【０１７８】ここで、所有権が存在するということは、
キャッシュにコピーがあることをも意味するので、これ
ら３状態で全ての状況をカバーできる。

【０１７９】この第４実施例では、主メモリ３に対して
読み出しを行なう際に介入が起こるか否かを、所有バス
６からの介入を待つことなく主記憶タグメモリの共有状
態から前もって知ることが可能なため、指定されたアド
レスを割り当てられた主メモリ３を持つプロセッサ基板
での動作を主記憶タグメモリの共有状態に応じて以下の
様にすることで、共有バス６上のトラフィックを減らす
ことが可能である。

【０１８０】［Ｐ］：読み書き共に共有バス６を介さず
に内部バス５のみで行う。

【０１８１】［Ｇ］：読み出しは内部バス５のみで行
い、書き込みは共有バス６に無効化要求ＩＮＶを発行し
て行う。

【０１８２】［Ａ］：読み出しは主メモリ３へのアクセ
スを中断して共有バス６からの介入を待って行い、書き
込みは共有バス６に無効化要求ＩＮＶを発行して行う。

【０１８３】又、この第４実施例では、キャッシュリフ
ィルを行なった際に共有状態が［Ｐ］であれば、他のキ
ャッシュにコピーが存在しないことを意味するので、キ
ャッシュ状態を状態Ｅ（排他クリーン）に設定出来る。
キャッシュ状態がＥの時には書き込み、読み出し、リプ
レースの全てを内部バス５のみを使って行うことが可能
なので、共有バス６上の不要なトラフィックを削減出来
る。

【０１８４】又、自分のプロセッサ基板上の主メモリに
対するアクセスであっても、共有状態が［Ａ］であれ
ば、他のプロセッサ基板上のキャッシュが介入を行うの
で、主メモリ３にアクセスする必要はなく、内部バス５
のトラフィックを削減出来る。

【０１８５】従って、共有管理部４のキャッシュ状態タ
グメモリ２４の状態遷移は自分のプロセッサ基板上の主
メモリへのアクセスの際には上記図７にまとめたものに
代わって図３５にまとめたものとなり、他のプロセッサ
基板上の主メモリへのアクセスの際には上記図８にまと
めたものに代わって図３６にまとめたものとなる。

【０１８６】図３７はプロセッサ基板ＰＢ₁ のＣＰＵ
（ＣＰＵ₁ ）が、プロセッサ基板ＰＢ₀ 上の主メモリＭ
₀ に記憶されているアドレス0x0000 1000 に対して書き
込みを行った（１）ときの動作を示している。プロセッ
サ基板ＰＢ₁ のキャッシュメモリＣ₁ は読み出しミスを
起こし（２）、内部バスＢ₁ に排他読み出しＣＲＩを発
行する（３）。このアドレスはプロセッサ基板ＰＢ₁ 上
の主メモリＭ₁ に割り当てられたものではないので、プ
ロセッサ基板ＰＢ₁ の共有管理部Ｓ₁ は共有バスＳＢに
排他読み出しＲＭを発行する（４）。

【０１８７】プロセッサ基板ＰＢ₀ とＰＢ₂ からＰＢ₃
は共有バスＳＢ上の排他読み出しＲＭを見て動作を開始
するが、プロセッサ基板ＰＢ₂ とＰＢ₃ は、このキャッ
シュラインのコピーをキャッシュメモリＣ₂ ，Ｃ₃ にも
主メモリＭ₂ ，Ｍ₃ にも持たないので動作を終了する
（５）。プロセッサ基板ＰＢ₀ はこのアドレスが割り当
てられた主メモリＭ₀ を持つので、その内部バスＢ₀ に
排他読み出しＣＲＩを発行して（５）、主メモリＭ₀ か
らこのキャッシュラインを読み出す（６）。

【０１８８】読み出されたデータは共有バスＳＢを介し
てプロセッサ基板ＰＢ₁ に転送される（７）。この時点
で主記憶タグメモリＭＴag₀ の共有状態はＰからＡに遷
移して（７）、他のプロセッサ基板に所有権が移転した
ことを示すが、キャッシュ状態タグメモリＣＴag₀ のキ
ャッシュ状態はＩのままである。

【０１８９】次に、プロセッサ基板ＰＢ₁ においては、
キャッシュ状態タグメモリＣＴag₁がキャッシュ状態を
ＩからＭに遷移し（８）、共有バスＳＢを介して転送さ
れたデータがキャッシュメモリＣ₁ にキャッシュされ
（９）、キャッシュメモリＣ₁はキャッシュ状態をＩか
らＭに遷移する（９）。このキャッシュＣ₁ に対してＣ
ＰＵ（ＣＰＵ₁ ）が書き込みを行う。

【０１９０】図３８は、プロセッサ基板ＰＢ₂ のＣＰＵ
（ＣＰＵ₂ ）が、プロセッサ基板ＰＢ₁ 上のキャッシュ
メモリＣ₁ で更新されて、その所有権がプロセッサ基板
ＰＢ₀ からプロセッサ基板ＰＢ₁ に移転しているアドレ
ス0x0000 1000 に対して読み出しを行った（１）ときの
動作を示している。プロセッサ基板ＰＢ₂ のキャッシュ
メモリＣ₂ は読み出しミスを起こし（２）、内部バスＢ
₂ に共有読み出しＣＲを発行する（３）。このアドレス
はプロセッサ基板ＰＢ₂ 上の主メモリＭ₂ に割り当てら
れたものではないので、プロセッサ基板ＰＢ₂ の共有管
理部Ｓ₂ は共有バスＳＢに共有読み出しＲＳを発行する
（４）。

【０１９１】プロセッサ基板ＰＢ₀ からＰＢ₁ とＰＢ₃
は共有バスＳＢ上の共有読み出しＲＳを見て動作を開始
するが、プロセッサ基板ＰＢ₀ とＰＢ₃ はキャッシュ状
態タグＣＴag₀ ，ＣＴag₃ が無効状態Ｉなので、動作を
終了する（５）。特に、プロセッサ基板ＰＢ₀ はこのア
ドレスが割り当てあられた主メモリＭ₀ を持つが、主記
憶タグメモリＭＴag₀ が状態Ａで所有権の不在を示して
いることから内部バスＢ₀ には一斉コマンドを発行しな
い。

【０１９２】一方、プロセッサ基板ＰＢ₁ はキャッシュ
状態タグＣＴag₁ が状態Ｍなので、その内部バスＢ₁ に
共有読み出しＣＲを発行して（５）、キャッシュメモリ
Ｃ₁からこのアドレスの最新の値を読み出す（６）。こ
の時点で、キャッシュメモリＣ₁ はキャッシュ状態をＭ
からＯに遷移し（６）、キャッシュ状態タグメモリＣＴ
ag₁ もキャッシュ状態をＭからＯに遷移する（７）。読
み出された最新の値は共有バスＳＢを介してプロセッサ
基板ＰＢ₂ に転送される（７）。

【０１９３】次に、プロセッサ基板ＰＢ₂ においては、
キャッシュ状態タグメモリＣＴag₂がキャッシュ状態を
ＩからＳに遷移し（８）、共有バスＳＢを介して転送さ
れたデータがキャッシュメモリＣ₂ にキャッシュされ
て、キャッシュメモリＣ₂ はキャッシュ状態をＩからＳ
に遷移する（９）。このキャッシュＣ₂ からＣＰＵ（Ｃ
ＰＵ₂ ）に最新の値が読み出される。

【０１９４】図３９はプロセッサ基板ＰＢ₁ のＣＰＵ
（ＣＰＵ₁ ）が、プロセッサ基板ＰＢ₁ 上のキャッシュ
メモリで更新されて、その所有権がプロセッサ基板ＰＢ
₀ からプロセッサ基板ＰＢ₁ に移転しているアドレス0x
0000 1000 に対してキャッシュの衝突又はキャッシュフ
ラッシュ命令に基づいて書き戻し（リプレース）を行っ
た（１）ときの動作を示している。プロセッサ基板ＰＢ
₁ のキャッシュメモリＣ₂ は最新の値を読み出し
（２）、キャッシュメモリＣ₂ はキャッシュ状態をＭか
らＩに遷移し、内部バスＢ₁ に書き戻しＷＲを発行する
（３）。このアドレスはプロセッサ基板ＰＢ₁ 上の主メ
モリＭ₁ に割り当てられたものではないので、プロセッ
サ基板ＰＢ₁ の共有管理部Ｓ₁ は共有バスＳＢに書き戻
しＷＢを発行して（４）最新の値を転送すると共に、キ
ャッシュ状態タグメモリＣＴag₁ のキャッシュ状態をＭ
からＩに遷移する。

【０１９５】プロセッサ基板ＰＢ₀ とＰＢ₂ からＰＢ₃
は共有バスＳＢ上の書き戻しＷＢを見て動作を開始する
が、プロセッサ基板ＰＢ₂ とＰＢ₃ はこのキャッシュラ
インを書き戻すエントリを主メモリＭ₂ ，Ｍ₃ に持たな
いので動作を終了する（５）。プロセッサ基板ＰＢ₀ は
このアドレスが割り当てられた主メモリＭ₀ を持つの
で、その内部バスＢ₀ に書き戻しＷＲを発行し（５）、
主記憶タグメモリＭＴag₀ の共有状態をＡからＧに遷移
して、所有権を取り戻したことを示す。共有バスＳＢを
介して転送された最新の値が主メモリＭ₀ に書き戻され
る（６）。

【０１９６】図４０は、プロセッサ基板ＰＢ₀ のＣＰＵ
（ＣＰＵ₀ ）がその主メモリＭ₀ に割り当てられたアド
レス0x0000 1000 に読み出しを行った（１）ときの動作
を示している。プロセッサ基板ＰＢ₀ のキャッシュメモ
リＣ₀ は読み出しミスを起こし（２）、内部バスＢ₀ に
共有読み出しＣＲを発行する（３）。主記憶タグメモリ
ＭＴag₀ の共有状態がＰで（４）、完全に排他なprivat
e 状態であることを示している（５）ので共有バスＳＢ
にアクセスすることなく、主メモリＭ₀ に直接アクセス
を行い、このアドレスのデータを読み出し（４）、これ
をキャッシュメモリＣ₀ にキャッシュする（５）。この
キャッシュＣ₀ からＣＰＵ₀ がこのキャッシュラインを
読み出す。

【０１９７】これに伴い、キャッシュメモリＣ₀ をキャ
ッシュ状態タグメモリＣＴag₀ のキャッシュ状態がＩか
らＥに遷移する（５）。

【０１９８】その後、このアドレスに対するＣＰＵ（Ｃ
ＰＵ₀ ）からのアクセスはキャッシュメモリＣ₀ でキャ
ッシュヒットするので、内部バスＢ₀ にコマンドを出す
ことなく行えるようになる。

【０１９９】次に、本発明の第５実施例の分散共有メモ
リ型マルチプロセッサシステムについて説明する。

【０２００】この第５実施例は上記第１実施例の改良で
ある上記第４実施例を更に改良して、主記憶タグメモリ
２７で用いる共有状態の意味を変えて他のプロセッサ基
板上のキャッシュメモリで書き変えられているか否か、
即ち他のプロセッサ基板上に所有権が存在するか否か、
のみを示す２状態にしたものである。

【０２０１】このように共有状態を２状態に限定するこ
とにより、システムのコスト低減を図ることが可能とな
る。例えば主メモリ３が６４メガ・バイトの場合主記憶
タグを６４バイトのキャッシュライン単位に持つとする
と、共有状態が２状態ならば１ビットで表すことが可能
であるから、全体として１メガ・ビットの主記憶タグメ
モリで充分であるが、共有状態が第４実施例の様に３状
態の場合は２ビットで表さねばならず、全体として２メ
ガ・ビットの主記憶タグメモリが必要となる。この容量
は現在のＳＲＡＭ１チップ分の容量に匹敵し、実現は可
能であるが、コストの増大を免れ得ない。

【０２０２】この第５実施例では主記憶タグメモリ２７
は以下の２状態Ｈ，Ａのいずれかを取り得る。

【０２０３】「Ｈ］：他のプロセッサ基板のキャッシュ
にコピーが存在する可能性があるが、所有権はこのプロ
セッサ基板にある。

【０２０４】［Ａ］：他のプロセッサ基板のキャッシュ
に所有権がある。

【０２０５】この第５実施例においては、共有バス６か
らの介入を待つことなく所有権の所在が主記憶タグメモ
リ２７の共有状態から前もって知ることが可能なため、
指定されたアドレスを割り当てられた主メモリ３を持つ
プロセッサ基板での動作を主記憶タグメモリ２７の共有
状態に応じて以下の様にすることで、共有バス６上のト
ラフィックを減らすことが可能である。

【０２０６】［Ｈ］：読み出しは内部バス５のみで行
い、書き込みは共有バス６に無効化要求ＩＮＶを発行し
て行う。

【０２０７】［Ａ］：読み出しは主メモリ３へのアクセ
スを中断して共有バス６からの介入を待って行い、書き
込みは共有バス６に無効化要求ＩＮＶを発行して行う。

【０２０８】但し、状態Ｈにおいては読み出しを内部バ
ス５のみで行うため、他のプロセッサ基板のキャッシュ
にコピーが存在するか否か正確な情報が得られない。こ
のため、キャッシュのリフィル時に共有指示線を駆動し
て共有状態にあるものとしてキャッシュメモリに供給す
る必要がある。

【０２０９】又、共有バス６上に自分の主メモリ３に割
り当てられたアドレスに対するアクセス要求があって
も、主記憶タグメモリ２７の共有状態がＡであれば他の
プロセッサ基板が介入を行うもので、主メモリ３へのア
クセスは不要であり内部バス５を一斉使わずに済むの
で、この内部バス５のトラフィックも削減出来る。

【０２１０】従って、共有管理部４のキャッシュ状態タ
グメモリ２４の状態遷移は自分のプロセッサ基板上の主
メモリへのアクセスの際には上記図７にまとめたものに
代わって図４１にまとめたものとなり、他のプロセッサ
基板上の主メモリへのアクセスの際には上記図８にまと
めたものに代わって図４２にまとめたものとなる。

【０２１１】図４３はプロセッサ基板ＰＢ₀ のＣＰＵ
（ＣＰＵ₀ ）が、その主メモリＭ₀ に割り当てられたア
ドレス0x0000 1000 に読み出しを行った（１）ときの動
作を示している。プロセッサ基板ＰＢ₀ のキャッシュメ
モリＣ₀ は読み出しミスを起こし（２）、内部バスＢ₀
に共有読み出しＣＲを発行し（３）、主メモリＭ₀ にア
クセスする（４）。主記憶タグメモリＭＴag₀ の共有状
態がＨで（４）、他のプロセッサ基板に所有権が不在で
あることを示している（５）ので、共有バスＳＢにアク
セスすることなく、主メモリＭ₀ に直接アクセスを行
い、このアドレスのデータを読み出し（４）、これをキ
ャッシュメモリＣ₀ にキャッシュする（５）。このキャ
ッシュＣ₀ からＣＰＵ₀ がこのキャッシュラインを読み
出す。

【０２１２】これに伴い、キャッシュメモリＣ₀ とキャ
ッシュ状態タグメモリＣＴag₀ のキャッシュ状態がＩか
らＳに遷移する。

【０２１３】その後、このアドレスに対するＣＰＵ（Ｃ
ＰＵ₀ ）からのアクセスはキャッシュメモリＣ₀ でキャ
ッシュヒットするので、内部バスＢ₀ にコマンドを出す
ことなく行えるようになる。

【０２１４】図４４はプロセッサ基板ＰＢ₁ のＣＰＵ
（ＣＰＵ₁ ）が、プロセッサ基板ＰＢ₀ 上の主メモリＭ
₀ に記憶されているアドレス0x0000 1000 に対して書き
込みを行った（１）ときの動作を示している。プロセッ
サ基板ＰＢ₁ のキャッシュメモリＣ₁ は書き込みミスを
起こし（２）、内部バスＢ₁ に排他読み出しＣＲＩを発
行する（３）。このアドレスはプロセッサ基板ＰＢ₁ 上
の主メモリＭ₁ に割り当てられたものではないので、プ
ロセッサ基板ＰＢ₁ の共有管理部Ｓ₁ は共有バスＳＢに
排他読み出しＲＭを発行する（４）。

【０２１５】プロセッサ基板ＰＢ₀ とＰＢ₂ からＰＢ₃
は共有バスＳＢ上の排他読み出しＲＭを見て動作を開始
するが、プロセッサ基板ＰＢ₂ とＰＢ₃ はこのキャッシ
ュラインのコピーをキャッシュメモリＣ₂ ，Ｃ₃ にも主
メモリＭ₂ ，Ｍ₃ にも持たないので、動作を終了する
（５）。プロセッサ基板ＰＢ₀ はこのアドレスが割り当
てられた主メモリＭ₀ を持つので、その内部バスＢ₀ に
排他読み出しＣＲＩを発行して（５）、主メモリＭ₀ か
らこのキャッシュラインを読み出す（６）。

【０２１６】読み出されたデータは共有バスＳＢを介し
てプロセッサ基板ＰＢ₁ に転送される（７）。この時点
で主記憶タグメモリＭＴag₀ の共有状態はＨからＡに遷
移して、他のプロセッサ基板に所有権が移転したことを
示すが、キャッシュ状態タグメモリＣＴag₀ のキャッシ
ュ状態はＩのままである。

【０２１７】次に、プロセッサ基板ＰＢ₁ においては、
キャッシュ状態タグメモリＣＴag₁のキャッシュ状態が
ＩからＭに遷移し（８）、共有バスＳＢを介して転送さ
れたデータがキャッシュメモリＣ₁ にキャッシュされ
（９）、キャッシュメモリＣ₁のキャッシュ状態がＩか
らＭに遷移する（９）。このキャッシュＣ₁ に対してＣ
ＰＵ（ＣＰＵ₁ ）が書き込みを行う。

【０２１８】図４５はプロセッサ基板ＰＢ₀ のＣＰＵ
（ＣＰＵ₀ ）が、プロセッサ基板ＰＢ₁ 上のキャッシュ
メモリＣ₁ で更新されて、その所有権がプロセッサ基板
ＰＢ₀からプロセッサ基板ＰＢ₁ に移転しているアドレ
ス0x0000 1000 に対して読み出しを行った（１）ときの
動作を示している。プロセッサ基板ＰＢ₀ のキャッシュ
メモリＣ₀ は読み出しミスを起こし（２）、内部バスＢ
₀ に共有読み出しＣＲを発行し（３）、主メモリＭ₀ に
アクセスする（４）。

【０２１９】しかし、主記憶タグメモリＭＴag₀ の共有
状態がＡで（４）、このプロセッサ基板に所有権が不在
であることを示している（５）ので、このプロセッサ基
板ＰＢ₀ の共有管理部Ｓ₀ が共有バスＳＢの介入指示線
を調べることなく主メモリＭ₀ へのアクセスに介入して
（５）、このアクセスを中断（６）する一方、共有バス
ＳＢに共有読み出しＲＳを発行する（４）。

【０２２０】プロセッサ基板ＰＢ₁ からＰＢ₃ は共有バ
スＳＢ上の共有読み出しＲＳを見て動作を開始するが、
プロセッサ基板ＰＢ₂ とＰＢ₃ はこのキャッシュライン
のコピーをキャッシュメモリＣ₂ ，Ｃ₃ にも主メモリＭ
₂ ，Ｍ₃ にも持たないので動作を終了する（５）。プロ
セッサ基板ＰＢ₁ は、キャッシュ状態タグＣＴag₁ が状
態Ｍなので、その内部バスＢ₁ に共有読み出しＣＲを発
行して（５）、キャッシュメモリＣ₁ からこのアドレス
の最新の値を読み出す（６）。この時点で、キャッシュ
メモリＣ₁ のキャッシュ状態がＭからＯに遷移し
（６）、キャッシュ状態タグメモリＣＴag₁ のキャッシ
ュ状態もＭからＯに遷移する（７）。読み出された最新
の値は共有バスＳＢを介してプロセッサ基板ＰＢ₀ に転
送される（７）。

【０２２１】次に、プロセッサ基板ＰＢ₀ においては、
キャッシュ状態タグメモリＣＴag₀のキャッシュ状態が
ＩからＳに遷移する（８）が、主記憶タグメモリＭＴag
₀ の共有状態はＡのままで、このプロセッサ基板に所有
権が不在であることを示す。

【０２２２】共有バスＳＢを介して転送されたデータが
キャッシュメモリＣ₀ にキャッシュされて（９）、キャ
ッシュメモリＣ₀ のキャッシュ状態がＩからＳに遷移す
る（９）。このキャッシュＣ₀ からＣＰＵ（ＣＰＵ₀ ）
に最新の値が読み出される。

【０２２３】図４６はプロセッサ基板ＰＢ₂ のＣＰＵ
（ＣＰＵ₂ ）が、プロセッサ基板ＰＢ₁ 上のキャッシュ
メモリＣ₁ で更新されて、その所有権がプロセッサ基板
ＰＢ₀からプロセッサ基板ＰＢ₁ に移転しているアドレ
ス0x0000 1000 に対して読み出しを行った（１）ときの
動作を示している。プロセッサ基板ＰＢ₂ のキャッシュ
メモリＣ₂ は読み出しミスを起こし（２）、内部バスＢ
₂ に共有読み出しＣＲを発行する（３）。このアドレス
はプロセッサ基板ＰＢ₂ 上の主メモリＭ₂ に割り当てら
れたものではないので、プロセッサ基板ＰＢ₂ の共有管
理部Ｓ₂ は共有バスに共有読み出しＲＳを発行する
（４）。

【０２２４】プロセッサ基板ＰＢ₀ からＰＢ₁ とＰＢ₃
は共有バスＳＢ上の共有読み出しＲＳを見て動作を開始
するが、プロセッサ基板ＰＢ₃ はこのキャッシュライン
のコピーをキャッシュメモリＣ₃ にも主メモリＭ₃ にも
持たないので動作を終了し（５）、プロセッサ基板ＰＢ
₀ は主記憶タグメモリＭＴag₀ が状態Ａであるので動作
を終了する（５）。ここで、プロセッサ基板ＰＢ₀ はこ
のアドレスが割り当てあられた主メモリＭ₀ を持つが、
主記憶タグメモリＭＴag₀ が状態Ａで所有権の不在を示
していることから内部バスＢ₀ には一斉コマンドを発行
しない。

【０２２５】一方、プロセッサ基板ＰＢ₁ はキャッシュ
状態タグＣＴag₁ が状態Ｍなので、その内部バスＢ₁ に
共有読み出しＣＲを発行して（５）、キャッシュメモリ
Ｃ₁からこのアドレスの最新の値を読み出す（６）。こ
の時点で、キャッシュメモリＣ₁ のキャッシュ状態がＭ
からＯに遷移し（６）、キャッシュ状態タグメモリＣＴ
ag₁ のキャッシュ状態もＭからＯに遷移する（７）。読
み出された最新の値は共有バスＳＢを介してプロセッサ
基板ＰＢ₂ に転送される（７）。

【０２２６】次に、プロセッサ基板ＰＢ₂ においては、
キャッシュ状態タグメモリＣＴag₂のキャッシュ状態が
ＩからＳに遷移し（８）、共有バスＳＢを介して転送さ
れたデータがキャッシュメモリＣ₂ にキャッシュされて
（９）、キャッシュメモリＣ₂ のキャッシュ状態がＩか
らＳに遷移する（９）。このキャッシュＣ₂ からＣＰＵ
（ＣＰＵ₂ ）に最新の値が読み出される。

【０２２７】

【発明の効果】以上のように本発明によれば、同一基板
上のメモリに対する非共有変数のアクセスを、共有バス
を用いることなくかつ一貫性を保証しながら実現するこ
とができる。この同一基板上のメモリに対する非共有変
数のアクセスは、通常メモリアクセスの大部分を占めて
いるため、ＣＰＵの実行動作性能の低下を防ぎ、また、
共有バス上の不必要なトラフィックを削減できるのでよ
り多くのプロセッサ基板をバス上に接続することが可能
となる。結果として並列プログラムに共有変数アクセス
に対する制約を加えることなく、高いシステム拡張性を
持つマルチプロセッサシステムを実現できるという多大
な効果を奏する。

【図面の簡単な説明】

【図１】従来の共有メモリ型マルチプロセッサシステム
の概略ブロック図。

【図２】従来の分散共有メモリ型マルチプロセッサシス
テムの概略ブロック図。

【図３】本発明の第１実施例の分散共有メモリ型マルチ
プロセッサシステムの概略ブロック図。

【図４】本発明の第１実施例におけるキャッシュメモリ
２の詳細ブロック図。

【図５】本発明の第１実施例における共有管理部４の詳
細ブロック図。

【図６】本発明の第１実施例における状態タグ部１２の
状態とＣＰＵからの命令及び内部バスからのコマンドに
対する発行コマンド／状態遷移をまとめた表を示す図。

【図７】本発明の第１実施例におけるキャッシュ状態タ
グメモリ２４の状態と内部バス及び共有バスからのコマ
ンドに対する発行コマンド／状態遷移を、自分の基板上
の主メモリに対するアクセスの場合についてまとめた表
を示す図。

【図８】本発明の第１実施例におけるキャッシュ状態タ
グメモリ２４の状態と内部バス及び共有バスからのコマ
ンドに対する発行コマンド／状態遷移を、他の基板上の
主メモリに対するアクセスの場合についてまとめた表を
示す図。

【図９】本発明の第１実施例におけるＣＰＵの読み出し
命令に対するキャッシュ制御部及び共有管理部の動作を
示すフローチャートの前半。

【図１０】本発明の第１実施例におけるＣＰＵの読み出
し命令に対するキャッシュ制御部及び共有管理部の動作
を示すフローチャートの後半。

【図１１】本発明の第１実施例におけるＣＰＵの書き込
み命令に対するキャッシュ制御部及び共有管理部の動作
を示すフローチャート。

【図１２】本発明の第１実施例における共有読み出しに
対する共有管理部及びキャッシュ制御部の動作を示すフ
ローチャート。

【図１３】本発明の第１実施例における排他読み出しに
対する共有管理部及びキャッシュ制御部の動作を示すフ
ローチャート。

【図１４】本発明の第１実施例における無効化要求に対
する共有管理部及びキャッシュ制御部の動作を示すフロ
ーチャート。

【図１５】本発明の分散共有メモリ型マルチプロセッサ
システムの構成例を示す図。

【図１６】本発明の第１実施例の具体的動作例を図１５
の構成例において示す図。

【図１７】本発明の第１実施例の具体的動作例を図１５
の構成例において示す図。

【図１８】本発明の第１実施例の具体的動作例を図１５
の構成例において示す図。

【図１９】本発明の第１実施例の具体的動作例を図１５
の構成例において示す図。

【図２０】本発明の第１実施例の具体的動作例を図１５
の構成例において示す図。

【図２１】本発明の第１実施例の具体的動作例を図１５
の構成例において示す図。

【図２２】本発明の第１実施例の具体的動作例を図１５
の構成例において示す図。

【図２３】本発明の第２実施例における状態タグ部１２
の状態とＣＰＵからの命令及び内部バスからのコマンド
に対する発行コマンド／状態遷移をまとめた表を示す
図。

【図２４】本発明の第２実施例におけるキャッシュ状態
タグメモリ２４の状態と内部バス及び共有バスからのコ
マンドに対する発行コマンド／状態遷移を、自分の基板
上の主メモリに対するアクセスの場合についてまとめた
表を示す図。

【図２５】本発明の第２実施例におけるキャッシュ状態
タグメモリ２４の状態と内部バス及び共有バスからのコ
マンドに対する発行コマンド／状態遷移を、他の基板上
の主メモリに対するアクセスの場合についてまとめた表
を示す図。

【図２６】本発明の第２実施例におけるＣＰＵの読み出
し命令に対するキャッシュ制御部及び共有管理部の動作
を示すフローチャートの前半。

【図２７】本発明の第２実施例におけるＣＰＵの読み出
し命令に対するキャッシュ制御部及び共有管理部の動作
を示すフローチャートの後半。

【図２８】本発明の第２実施例における共有読み出しに
対する共有管理部及びキャッシュ制御部の動作を示すフ
ローチャート。

【図２９】本発明の第２実施例の具体的動作例を図１５
の構成例において示す図。

【図３０】本発明の第３実施例におけるキャッシュ状態
タグメモリ２４の状態と内部バス及び共有バスからのコ
マンドに対する発行コマンド／状態遷移を、自分の基板
上の主メモリに対するアクセスの場合についてまとめた
表を示す図。

【図３１】本発明の第３実施例におけるキャッシュ状態
タグメモリ２４の状態と内部バス及び共有バスからのコ
マンドに対する発行コマンド／状態遷移を、他の基板上
の主メモリに対するアクセスの場合についてまとめた表
を示す図。

【図３２】本発明の第３実施例の具体的動作例を図１５
の構成例において示す図。

【図３３】本発明の第３実施例の具体的動作例を図１５
の構成例において示す図。

【図３４】本発明の第３実施例の具体的動作例を図１５
の構成例において示す図。

【図３５】本発明の第４実施例におけるキャッシュ状態
タグメモリ２４の状態と内部バス及び共有バスからのコ
マンドに対する発行コマンド／状態遷移を、自分の基板
上の主メモリに対するアクセスの場合についてまとめた
表を示す図。

【図３６】本発明の第４実施例におけるキャッシュ状態
タグメモリ２４の状態と内部バス及び共有バスからのコ
マンドに対する発行コマンド／状態遷移を、他の基板上
の主メモリに対するアクセスの場合についてまとめた表
を示す図。

【図３７】本発明の第４実施例の具体的動作例を図１５
の構成例において示す図。

【図３８】本発明の第４実施例の具体的動作例を図１５
の構成例において示す図。

【図３９】本発明の第４実施例の具体的動作例を図１５
の構成例において示す図。

【図４０】本発明の第４実施例の具体的動作例を図１５
の構成例において示す図。

【図４１】本発明の第５実施例におけるキャッシュ状態
タグメモリ２４の状態と内部バス及び共有バスからのコ
マンドに対する発行コマンド／状態遷移を、自分の基板
上の主メモリに対するアクセスの場合についてまとめた
表を示す図。

【図４２】本発明の第５実施例におけるキャッシュ状態
タグメモリ２４の状態と内部バス及び共有バスからのコ
マンドに対する発行コマンド／状態遷移を、他の基板上
の主メモリに対するアクセスの場合についてまとめた表
を示す図。

【図４３】本発明の第５実施例の具体的動作例を図１５
の構成例において示す図。

【図４４】本発明の第５実施例の具体的動作例を図１５
の構成例において示す図。

【図４５】本発明の第５実施例の具体的動作例を図１５
の構成例において示す図。

【図４６】本発明の第５実施例の具体的動作例を図１５
の構成例において示す図。

【符号の説明】

１ ＣＰＵ ２ キャッシュメモリ ３ 主記憶 ４ 共有管理部 ５ 内部バス ６ 共有バス １１ アドレスタグ部 １２ 状態タグ部 １３ データ記憶部 １４ 比較器 １５ 有効／無効判断部 １６ hit/miss信号算出部 １７ キャッシュ制御部 １８ 共有指示線 １９ コマンド線 ２０ アドレス線 ２１ 介入指示線 ２２ データ線 ２３ キャッシュアドレスタグメモリ ２４ キャッシュ状態タグメモリ ２５ キャッシュ状態タグメモリ制御部 ２６ 主記憶タグメモリ制御部 ２７ 主記憶タグメモリ ２８ 外部アクセス制御部 ２９ 内部アクセス制御部

Claims (5)

【特許請求の範囲】
1. 【請求項１】 共有バスを介して結合された複数のプロ
   セッサ・ユニットから成る分散共有メモリ型マルチプロ
   セッサ・システムであって、各プロセッサ・ユニット
   が、 ＣＰＵと、 内部バスを介してＣＰＵと接続され、システムの共有メ
   モリの分散された一部を記憶する主メモリと、 内部バスを介して主メモリと接続され、共有メモリの選
   択されたデータ・エントリをキャッシュするＣＰＵキャ
   ッシュメモリと、 内部バスを介して主メモリとＣＰＵキャッシュメモリと
   接続され、内部バスと共有バスをインタフェースする共
   有管理部で、 該各プロセッサ・ユニット上の主メモリの各データ・エ
   ントリが他のプロセッサ・ユニット上のＣＰＵキャッシ
   ュメモリに共有されているか否かを示す主メモリの各デ
   ータ・エントリの共有状態を記憶する主記憶タグ手段
   と、 ＣＰＵによる主メモリの或るデータ・エントリに対する
   書き込み命令の実行に対して、主記憶タグ手段の該或る
   データ・エントリの共有状態が該或るデータ・エントリ
   は他のプロセッサ・ユニット上のＣＰＵキャッシュメモ
   リに共有されていることを示している時に、該他のプロ
   セッサ・ユニット上のＣＰＵキャッシュメモリの該或る
   データ・エントリを無効化するように該他のプロセッサ
   ・ユニットに命令する無効化命令を共有バス上に発行す
   る命令手段と、 ＣＰＵキャッシュメモリに記憶された選択されたデータ
   ・エントリのアドレスを記憶するキャッシュ・タグ手段
   と、 某データ・エントリに対する無効化命令を共有バスから
   受け取り該某データ・エントリのアドレスがキャッシュ
   ・タグ手段に記憶されている時に、ＣＰＵキャッシュメ
   モリの該某データ・エントリを無効化する制御手段と、
   を含むものと、から成るシステム。
2. 【請求項２】 共有バスを介して結合された複数のプロ
   セッサ・ユニットから成る分散共有メモリ型マルチプロ
   セッサ・システムであって、各プロセッサ・ユニット
   が、 ＣＰＵと、 内部バスを介してＣＰＵと接続され、システムの共有メ
   モリの分散された一部を記憶する主メモリと、 内部バスを介して主メモリと接続され、共有メモリの選
   択されたデータ・エントリをキャッシュするＣＰＵキャ
   ッシュメモリと、 内部バスを介して主メモリとＣＰＵキャッシュメモリと
   接続され、内部バスと共有バスをインタフェースする共
   有管理部で、 ＣＰＵキャッシュメモリの各データ・エントリが該各プ
   ロセッサ・ユニット上のＣＰＵキャッシュメモリにおい
   て更新され且つ共有メモリに書き戻されていないか否か
   を示すＣＰＵキャッシュメモリの各データ・エントリの
   キャッシュ状態を記憶するキャッシュ状態タグ手段と、 共有バスを介して受け取った別のプロセッサ・ユニット
   からの或るデータ・エントリに対するアクセス要求に対
   して、キャッシュ状態タグ手段の該或るデータ・エント
   リのキャッシュ状態が該或るデータ・エントリは該各プ
   ロセッサ・ユニット上のＣＰＵキャッシュメモリにおい
   て更新され且つ共有メモリに書き戻されていないことを
   示している時に、該別のプロセッサ・ユニット上の主メ
   モリの該或るデータ・エントリへのアクセスに介入する
   介入手段と、 介入手段が該別のプロセッサ上の主メモリの該或るデー
   タ・エントリへのアクセスに介入した時に、キャッシュ
   状態タグ手段の該或るデータ・エントリのキャッシュ状
   態を、該或るデータ・エントリの所有権を持った一キャ
   ッシュ状態から該或るデータ・エントリの所有権を持た
   ない他のキャッシュ状態に状態遷移させ、該各プロセッ
   サ・ユニットからの某データ・エントリへのアクセスが
   他のプロセッサ・ユニットの介入手段により介入された
   時に、キャッシュ状態タグ手段の該某データ・エントリ
   のキャッシュ状態を、該某データ・エントリの所有権を
   持たない一キャッシュ状態から該某データ・エントリの
   所有権を持った他のキャッシュ状態に状態遷移させるよ
   うに制御する制御手段と、を含むものと、から成るシス
   テム。
3. 【請求項３】 共有バスを介して結合された複数のプロ
   セッサ・ユニットからなる分散共有メモリ型マルチプロ
   セッサ・システムであって、各プロセッサ・ユニット
   が、 ＣＰＵと、 内部バスを介してＣＰＵと接続され、システムの共有メ
   モリの分散された一部を記憶する主メモリと、 内部バスを介して主メモリと接続され、共有メモリの選
   択されたデータ・エントリをキャッシュするＣＰＵキャ
   ッシュメモリと、 内部バスを介して主メモリとＣＰＵキャッシュメモリと
   接続され、内部バスと共有バスをインタフェースする共
   有管理部で、 該各プロセッサ・ユニット上の主メモリの各データ・エ
   ントリが他のプロセッサ・ユニット上のＣＰＵキャッシ
   ュメモリに共有されているか否かを示す主メモリの各デ
   ータ・エントリの共有状態を記憶する主記憶タグ手段
   と、 ＣＰＵキャッシュメモリの各データ・エントリが該各プ
   ロセッサ・ユニット上のＣＰＵキャッシュメモリにおい
   て更新され且つ共有メモリに書き戻されていないか否か
   を示すＣＰＵキャッシュメモリの各データ・エントリの
   キャッシュ状態を記憶するキャッシュ状態タグ手段と、 ＣＰＵによる主メモリの或るデータ・エントリに対する
   読み出し／書き込み命令の実行に対して、主記憶タグ手
   段の該或るデータ・エントリの共有状態が該或るデータ
   ・エントリは他のプロセッサ・ユニット上のＣＰＵキャ
   ッシュメモリに共有されていることを示している時に、
   該他のプロセッサ・ユニット上のＣＰＵキャッシュメモ
   リの該或るデータ・エントリを共有バス上に読み出すよ
   うに該他のプロセッサ・ユニットに命令する読み出し命
   令を共有バス上に発行する命令手段と、 共有バスを介して受け取った別のプロセッサ・ユニット
   からの読み出し命令に対して、キャッシュ状態タグ手段
   の某データ・エントリのキャッシュ状態が該某データ・
   エントリは該各プロセッサ・ユニット上のＣＰＵキャッ
   シュメモリにおいて更新され且つ共有メモリに書き戻さ
   れていないことを示している時に、該別のプロセッサ・
   ユニット上の主メモリの該某データ・エントリへのアク
   セスに介入する介入手段と、を含むものと、から成るシ
   ステム。
4. 【請求項４】 共有バスを介して結合された複数のプロ
   セッサ・ユニットから成る分散共有メモリ型マルチプロ
   セッサ・システムであって、各プロセッサ・ユニット
   が、 ＣＰＵと、 内部バスを介してＣＰＵと接続され、システムの共有メ
   モリの分散された一部を記憶する主メモリと、 内部バスを介して主メモリと接続され、共有メモリの選
   択されたデータ・エントリをキャッシュするＣＰＵキャ
   ッシュメモリと、 内部バスを介して主メモリとＣＰＵキャッシュメモリと
   接続され、内部バスと共有バスをインタフェースする共
   有管理部で、 ＣＰＵキャッシュメモリの各データ・エントリが該各プ
   ロセッサ・ユニット上のＣＰＵキャッシュメモリにおい
   て更新され且つ共有メモリに書き戻されていないか否か
   を示すＣＰＵキャッシュメモリの各データ・エントリの
   キャッシュ状態を記憶するキャッシュ状態タグ手段と、 共有バスを介して受け取った別のプロセッサ・ユニット
   からの或るデータ・エントリに対するアクセス要求に対
   して、キャッシュ状態タグ手段の該或るデータ・エント
   リのキャッシュ状態が該或るデータ・エントリは該各プ
   ロセッサ・ユニット上のＣＰＵキャッシュメモリにおい
   て更新され且つ共有メモリに書き戻されていないことを
   示している時に、該別のプロセッサ・ユニット上の主メ
   モリの該或るデータ・エントリへのアクセスに介入する
   介入手段と、を含むものと、から成るシステム。
5. 【請求項５】 請求項４記載のシステムにおいて、共有
   管理部が更に、 該各プロセッサ・ユニット上の主メモリの各データ・エ
   ントリの共有状態を記憶する主記憶タグ手段で、共有状
   態は該各データ・エントリの所有権が該各プロセッサ・
   ユニット上に存在することを示す［Ｈ］状態と、該各デ
   ータ・エントリの所有権が他のプロセッサ・ユニット上
   に存在することを示す［Ａ］状態とを含むものと、 ＣＰＵによる主メモリの某データ・エントリに対するア
   クセス要求に対して、主記憶タグ手段の該某データ・エ
   ントリの共有状態が［Ａ］状態である時に、該他のプロ
   セッサ・ユニット上のＣＰＵキャッシュメモリの該某デ
   ータ・エントリを共有バス上に読み出すように該他のプ
   ロセッサ・ユニットに命令する読み出し命令を共有バス
   上に発行する命令手段と、を含むシステム。