JPH1127159A - Output buffer circuit - Google Patents
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- JPH1127159A JPH1127159A JP9175885A JP17588597A JPH1127159A JP H1127159 A JPH1127159 A JP H1127159A JP 9175885 A JP9175885 A JP 9175885A JP 17588597 A JP17588597 A JP 17588597A JP H1127159 A JPH1127159 A JP H1127159A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、半導体集積回路
に内蔵される出力バッファ回路に関し、特に不要輻射ノ
イズ（ＥＭＩ）対策が重要視される通信機器に使用され
て好適な出力バッファ回路に関する。[0001] 1. Field of the Invention [0002] The present invention relates to an output buffer circuit incorporated in a semiconductor integrated circuit, and more particularly to an output buffer circuit suitable for use in communication equipment in which measures against unnecessary radiation noise (EMI) are regarded as important.
【０００２】[0002]
【従来の技術】近年、通信技術の発展により電話等の通
信機器の小型化、携帯化が進んでいる。このような携帯
通信機器に組み込まれる半導体集積回路においては比較
的微弱な電流を取り扱うため、出力バッファ回路がスイ
ッチングすることにより発生する不要輻射ノイズ（ＥＭ
Ｉ）がＳ／Ｎ比を悪化させ、受信感度を低下させてい
た。出力バッファ回路がスイッチングすることにより発
生する不要輻射ノイズを抑制するためには、出力バッフ
ァ回路の出力信号の立ち上がり／立ち下がり時間を長く
して緩やかすることが有効であり、その手段として図５
に示すように駆動力の小さい低出力バッファ回路１００
を介して内部信号を外部端子１０１に出力する手法が一
般的となっている。しかしながら、低出力バッファ回路
を使用する方法では、出力信号の立ち上がり／立ち下が
り時間を長くして不要輻射ノイズを改善できる反面、図
６に示すように出力波形のなまりが大きくなり過ぎた場
合には、出力信号の遅延による動作タイミングの不具合
を引き起こすおそれがあった。2. Description of the Related Art In recent years, communication devices such as telephones have become smaller and more portable due to the development of communication technology. Since a semiconductor integrated circuit incorporated in such a portable communication device handles a relatively weak current, unnecessary radiation noise (EM) generated by switching of an output buffer circuit is generated.
I) deteriorates the S / N ratio and lowers the receiving sensitivity. In order to suppress unnecessary radiation noise generated by switching of the output buffer circuit, it is effective to make the rising / falling time of the output signal of the output buffer circuit longer to make it slower.
As shown in FIG.
In general, a method of outputting an internal signal to the external terminal 101 through the external terminal 101 is provided. However, in the method using the low output buffer circuit, the rise / fall time of the output signal can be lengthened to improve the unnecessary radiation noise, but if the output waveform becomes too large as shown in FIG. However, there is a possibility that the operation timing may be inconvenient due to the delay of the output signal.
【０００３】このため、実際の回路では回路が正常に動
作できる程度に駆動力の大きな出力バッファ回路を使用
せざるを得なかった。この結果、半導体集積回路の出力
信号がスイッチングすることによって発生する不要輻射
ノイズを十分低減することがでなかった。したがって、
半導体集積回路を搭載する通信機器上で徹底した不要輻
射ノイズ対策が必要となっていた。この対策としては、
基板配線に工夫を凝らす、出力信号線あるいは電源線に
コイルを挿入する、半導体集積回路そのものをシールド
する等の対策を行っていたが、これには多大な手間と時
間ならびにコストがかかり、装置の開発期間の長期化、
コストダウンの妨げとなっていた。For this reason, in an actual circuit, an output buffer circuit having a large driving force has to be used so that the circuit can operate normally. As a result, unnecessary radiation noise generated by switching of the output signal of the semiconductor integrated circuit cannot be sufficiently reduced. Therefore,
Thorough measures against unnecessary radiation noise have been required on communication devices equipped with semiconductor integrated circuits. As a countermeasure,
Various measures were taken, such as devising the board wiring, inserting a coil in the output signal line or the power supply line, and shielding the semiconductor integrated circuit itself. Longer development period,
This hindered cost reduction.
【０００４】[0004]
【発明が解決しようとする課題】以上説明したように、
携帯通信機器等に組み込まれる半導体集積回路の従来の
出力バッファ回路にあっては、出力信号の立ち上がり／
立ち下がり時間を緩やかにして不要輻射ノイズを抑制す
ると、出力信号の遅延により動作タイミングを満足させ
ることができないおそれがあった。一方、動作タイミン
グを満足させるように出力信号の立ち上がり／立ち下が
り時間を設定すると、不要輻射ノイズを十分に抑制する
ことができなかった。したがって、従来の出力バッファ
回路では、不要輻射ノイズの十分な低減ならびに動作タ
イミングの満足の双方を両立させることは極めて困難に
なっていた。As described above,
In a conventional output buffer circuit of a semiconductor integrated circuit incorporated in a mobile communication device or the like, a rising edge of an output signal is used.
If the fall time is made slow to suppress the unnecessary radiation noise, there is a possibility that the operation timing cannot be satisfied due to the delay of the output signal. On the other hand, when the rise / fall time of the output signal is set so as to satisfy the operation timing, the unnecessary radiation noise cannot be sufficiently suppressed. Therefore, in the conventional output buffer circuit, it has been extremely difficult to achieve both sufficient reduction of unnecessary radiation noise and satisfaction of operation timing.
【０００５】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、不要輻射ノイ
ズを十分に低減し、かつ動作タイミングを満足させるこ
とができる出力バッファ回路を提供することにある。Accordingly, the present invention has been made in view of the above, and an object of the present invention is to provide an output buffer circuit capable of sufficiently reducing unnecessary radiation noise and satisfying operation timing. It is in.
【０００６】[0006]
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、入力信号を受けて、低駆動
力で出力信号を駆動する低出力バッファと、出力信号を
高駆動力で駆動する高出力バッファと、遅延時間が可変
に設定され、入力信号を予め設定された遅延時間だけ遅
延する遅延回路と、出力信号を受けて、出力信号が所定
の出力レベルに到達したことを検出して検出信号を出力
する入力バッファと、入力信号と、前記遅延回路で遅延
された入力信号と、前記入力バッファの検出信号を受け
て、入力信号が前記低出力バッファに与えられ、出力信
号が前記低出力バッファで駆動されて前記遅延回路で設
定された遅延時間が経過した後、出力信号が所定の出力
レベルに到達していない場合には前記高出力バッファを
非駆動状態から駆動状態にして出力信号を前記低出力バ
ッファならびに前記高出力バッファの双方により駆動
し、出力信号が所定の出力レベルに到達した後前記高出
力バッファを駆動状態から非駆動状態に制御する制御回
路を有することを特徴とする。In order to achieve the above object, according to the present invention, a low output buffer for receiving an input signal and driving an output signal with a low driving force, and a high output buffer for driving the output signal are provided. A high-output buffer driven by force, a delay circuit whose delay time is variably set and delays an input signal by a preset delay time, and that the output signal reaches a predetermined output level upon receiving the output signal. An input buffer that detects the output signal and outputs a detection signal; an input signal; an input signal delayed by the delay circuit; and a detection signal from the input buffer, and an input signal is provided to the low output buffer. After the signal is driven by the low output buffer and the delay time set by the delay circuit elapses, if the output signal does not reach a predetermined output level, the high output buffer is driven from the non-drive state. A control circuit that drives the output signal by both the low output buffer and the high output buffer in a state, and controls the high output buffer from a driving state to a non-driving state after the output signal reaches a predetermined output level. It is characterized by the following.
【０００７】[0007]
【発明の実施の形態】以下、図面を用いてこの発明の実
施形態を説明する。Embodiments of the present invention will be described below with reference to the drawings.
【０００８】図１は請求項１記載の発明の一実施形態に
係る出力バッファ回路の構成を示す図である。FIG. 1 is a diagram showing a configuration of an output buffer circuit according to an embodiment of the present invention.
【０００９】図１において、出力バッファ回路は、入力
信号を受けて、低駆動力で出力信号を駆動する低出力バ
ッファ１と、出力信号を高駆動力で駆動する高出力バッ
ファ２と、遅延時間が可変に設定され、入力信号を予め
設定された遅延時間だけ遅延する遅延回路３と、出力信
号を受けて、出力信号が所定の出力レベルに到達したこ
とを検出して検出信号を出力する入力バッファ４と、入
力信号と、遅延回路３で遅延された入力信号と、入力バ
ッファ４の検出信号を受けて、入力信号が低出力バッフ
ァ１に与えられ、出力信号が低出力バッファ１で駆動さ
れて遅延回路３で設定された遅延時間が経過した後、出
力信号が所定の出力レベルに到達していない場合には高
出力バッファ２を非駆動状態から駆動状態にして出力信
号を低出力バッファ１ならびに高出力バッファ２の双方
により駆動し、出力信号が所定の出力レベルに到達した
後高出力バッファ２を駆動状態から非駆動状態に制御す
る遅延比較、高出力バッファ制御回路５を備えて構成さ
れる。In FIG. 1, an output buffer circuit includes a low output buffer 1 for receiving an input signal and driving an output signal with a low driving force, a high output buffer 2 for driving an output signal with a high driving force, and a delay time. Is variably set, and a delay circuit 3 that delays an input signal by a preset delay time, receives an output signal, detects that the output signal has reached a predetermined output level, and outputs a detection signal. Upon receiving the buffer 4, the input signal, the input signal delayed by the delay circuit 3, and the detection signal of the input buffer 4, the input signal is supplied to the low output buffer 1, and the output signal is driven by the low output buffer 1. If the output signal does not reach the predetermined output level after the delay time set by the delay circuit 3 has elapsed, the high output buffer 2 is changed from the non-drive state to the drive state, and the output signal is changed to the low output buffer. And a high-output buffer control circuit 5 for driving the high-output buffer 2 from a driving state to a non-driving state after the output signal reaches a predetermined output level. Is done.
【００１０】高出力バッファ２及び遅延比較、高出力バ
ッファ制御回路（以下、制御回路と呼ぶ）５は、図２に
示すように構成される。図２において、高出力バッファ
２は、ＰチャネルのＦＥＴ（電界効果トランジスタ）６
とＮチャネルのＦＥＴ７が高位電源と低位電源との間に
直列接続され、直列接続点が出力バッファ回路の出力端
子８に接続されてなる。The high-output buffer 2 and the delay comparison / high-output buffer control circuit (hereinafter, referred to as a control circuit) 5 are configured as shown in FIG. In FIG. 2, a high-output buffer 2 is a P-channel FET (field effect transistor) 6
And an N-channel FET 7 are connected in series between the high power supply and the low power supply, and a series connection point is connected to the output terminal 8 of the output buffer circuit.
【００１１】制御回路５は、反転ゲート９、１０と、否
定論理積（ＮＡＮＤ）ゲート１１、１２と、否定論理和
（ＮＯＲ）ゲート１３、１４を備えて構成される。反転
ゲート９は、内部端子１５に与えられる内部信号を反転
し反転出力をＮＡＮＤゲート１１及びＮＯＲゲート１３
に与える。反転ゲート１０は、入力バッファ４の出力と
なる外部負荷遅延信号を反転し反転出力をＮＡＮＤゲー
ト１２及びＮＯＲゲート１４に与える。ＮＡＮＤゲート
１１は、遅延回路３の出力となる遅延信号と反転ゲート
９の反転出力の否定論理積をとり否定論理積出力をＮＡ
ＮＤゲート１２に与える。ＮＡＮＤゲート１２は、ＮＡ
ＮＤゲート１１の出力と遅延回路３の遅延信号と反転ゲ
ート１０の反転出力の否定論理積をとり否定論理積出力
を高出力バッファ２の第１のイネーブル信号として高出
力バッファ２のＦＥＴ６のゲート端子に与える。ＮＯＲ
ゲート１３は、反転ゲート９の反転出力と遅延回路３の
遅延信号の否定論理和をとり否定論理和出力をＮＯＲゲ
ート１４に与える。ＮＯＲゲート１４は、ＮＯＲゲート
１３の出力と遅延回路３の遅延信号と反転ゲート１０の
反転出力の否定論理和をとり否定論理和出力を高出力バ
ッファ２の第２のイネーブル信号として高出力バッファ
２のＦＥＴ７のゲート端子に与える。The control circuit 5 includes inverting gates 9 and 10, NAND gates 11 and 12, and NOR gates 13 and 14. Inverting gate 9 inverts an internal signal applied to internal terminal 15 and outputs an inverted output to NAND gate 11 and NOR gate 13
Give to. The inverting gate 10 inverts an external load delay signal output from the input buffer 4 and provides an inverted output to the NAND gate 12 and the NOR gate 14. The NAND gate 11 takes the NAND of the delay signal output from the delay circuit 3 and the inverted output of the inverting gate 9 and outputs the NAND output to NA.
ND gate 12. The NAND gate 12
The NAND of the output of the ND gate 11, the delay signal of the delay circuit 3 and the inverted output of the inverting gate 10, and uses the NAND output as the first enable signal of the high output buffer 2, the gate terminal of the FET 6 of the high output buffer 2. Give to. NOR
The gate 13 performs a NOR operation on the inverted output of the inverting gate 9 and the delay signal of the delay circuit 3 and supplies a NOR operation output to the NOR gate 14. The NOR gate 14 takes the NOR of the output of the NOR gate 13, the delay signal of the delay circuit 3, and the inverted output of the inverting gate 10, and uses the NOR output as the second enable signal of the high-output buffer 2. To the gate terminal of the FET7.
【００１２】遅延回路３は、出力信号が回路的に動作タ
イミングの不具合を招かないように出力信号が立ち上が
り又は立ち下がるように高出力バッファ回路２を駆動さ
せるタイミングを決める遅延信号を、内部信号を遅延す
ることによって生成する。遅延回路３は、内部信号を遅
延させる遅延時間が可変に設定され、例えば遅延時間が
異なる複数の遅延信号を生成し、生成された遅延信号を
ｎビットの選択信号をデコードして得られる２ｎビット
のデコード信号に基づいてセレクタにより所望の遅延信
号を選択するように構成される。The delay circuit 3 outputs a delay signal for determining the timing for driving the high-output buffer circuit 2 so that the output signal rises or falls so that the output signal does not cause a problem in the operation timing of the circuit. Generated by delay. The delay circuit 3 has a variable delay time for delaying the internal signal, for example, generates a plurality of delay signals having different delay times, and decodes the generated delay signal by decoding an n-bit selection signal to 2 n. The selector is configured to select a desired delay signal based on a bit decode signal.
【００１３】次に、このような構成における動作を、内
部信号が立ち下がる場合の動作タイミングを示す図３、
ならびに内部信号が立ち上がる場合の動作タイミングを
示す図４を参照して説明する。Next, the operation in such a configuration will be described with reference to FIG. 3 showing the operation timing when the internal signal falls.
The operation timing when the internal signal rises will be described with reference to FIG.
【００１４】まず、内部信号が立ち下がる場合は、内部
端子１５に入力された内部信号は遅延回路３で予め設定
された時間遅延されて比較の基準となる遅延信号が生成
される。一方、内部信号は低出力バッファ１を介して出
力信号として出力端子８から低駆動力で出力されるが、
出力端子８に接続される外部負荷１６によって出力信号
波形に大きななまりが生じる。このなまった出力信号は
入力バッファ４を介して外部負荷遅延信号として制御回
路５に入力される。制御回路５において遅延回路３で作
成された遅延信号と外部負荷遅延信号を比較し、外部負
荷遅延信号が遅い場合は、内部信号が立ち下がってから
遅延回路３で設定された遅延時間が経過した時点で第２
のイネーブル信号をロウレベルからハイレベルにして高
出力バッファ２のＦＥＴ７をオンさせる。First, when the internal signal falls, the internal signal input to the internal terminal 15 is delayed by a predetermined time by the delay circuit 3 to generate a delay signal serving as a reference for comparison. On the other hand, the internal signal is output with a low driving force from the output terminal 8 through the low output buffer 1 as an output signal.
The external load 16 connected to the output terminal 8 causes a large rounding of the output signal waveform. This blunted output signal is input to the control circuit 5 via the input buffer 4 as an external load delay signal. The control circuit 5 compares the delay signal generated by the delay circuit 3 with the external load delay signal. If the external load delay signal is slow, the delay time set by the delay circuit 3 has elapsed since the fall of the internal signal. Second at the time
Is changed from a low level to a high level to turn on the FET 7 of the high output buffer 2.
【００１５】これにより、出力信号の最終的な遅延時間
は、図３に示すように低出力バッファ１のみを駆動させ
た場合の遅延時間（補正無し遅延時間）よりも補正遅延
時間分短縮されて補正有り遅延時間となる。また、この
場合に入力バッファ４のロウレベルのしきい値まで出力
信号のレベルが下がった時点で外部負荷遅延信号がロウ
レベルとなるため、第２のイネーブル信号はハイレベル
からロウレベルとなり高出力バッファ２は非駆動状態と
なる。As a result, the final delay time of the output signal is reduced by the correction delay time from the delay time (the delay time without correction) when only the low output buffer 1 is driven as shown in FIG. This is the delay time with correction. Also, in this case, when the level of the output signal falls to the low level threshold value of the input buffer 4, the external load delay signal becomes low level, so that the second enable signal changes from high level to low level, and the high output buffer 2 It becomes a non-driving state.
【００１６】このような動作により出力された出力信号
の出力波形はスイッチング直後では低出力バッファ１の
みで駆動されているので、電源ならびにグランドで生じ
るリンギングノイズが低減される。また、出力信号波形
は緩やかな下降線を描いているため信号線自身が発生す
る不要輻射ノイズも低減される。Since the output waveform of the output signal output by such an operation is driven only by the low output buffer 1 immediately after switching, ringing noise generated at the power supply and the ground is reduced. Further, since the output signal waveform draws a gentle falling line, unnecessary radiation noise generated by the signal line itself is also reduced.
【００１７】高出力バッファ２が非駆動状態で遅延回路
３で設定された許容遅延時間が経過すると、高出力バッ
ファ２が駆動されるため出力信号波形は急速に立ち下が
り許容遅延時間からの遅延は最小限に抑えられる。この
急速な出力信号の立ち下がりは出力信号のレベルが入力
バッファ４のしきい値を下回り高出力バッファ２が再び
非駆動状態となるまで続くが、その後は低出力バッファ
１のみで出力信号が駆動されるため出力信号波形の下降
線は再び緩やかになりスイッチングが終了する時点での
電源及びグランド線で発生するリンギングノイズが低減
される。When the high output buffer 2 is not driven and the allowable delay time set by the delay circuit 3 elapses, the high output buffer 2 is driven, so that the output signal waveform falls rapidly and the delay from the allowable delay time is delayed. Minimized. This rapid falling of the output signal continues until the level of the output signal falls below the threshold value of the input buffer 4 and the high output buffer 2 is again in the non-driving state. Thereafter, the output signal is driven only by the low output buffer 1. Therefore, the falling line of the output signal waveform becomes gentle again, and the ringing noise generated in the power supply and ground lines at the time when the switching ends is reduced.
【００１８】次に、内部信号が立ち上がる場合には、内
部端子１５に入力された内部信号は遅延回路２で遅延さ
れ比較の基準となる遅延信号が作成される。一方、内部
信号は低出力バッファ１を介して出力信号として出力端
子８から出力されるが、外部負荷１６によって出力波形
に大きななまりが生じる。このなまった出力信号は入力
バッファ４を介して出力信号の外部負荷遅延信号として
制御回路５に入力される。制御回路５において遅延回路
３で作成された遅延信号と外部負荷遅延信号が比較さ
れ、外部負荷遅延信号が遅い場合には、内部信号が立ち
上がってから遅延回路３で設定された遅延時間が経過し
た時点で第１のイネーブル信号をハイレベルからロウレ
ベルにして高出力バッファ２のＦＥＴ６をオンさせる。Next, when the internal signal rises, the internal signal input to the internal terminal 15 is delayed by the delay circuit 2 to create a delayed signal that is used as a reference for comparison. On the other hand, the internal signal is output from the output terminal 8 via the low output buffer 1 as an output signal, but the external load 16 causes a large rounding of the output waveform. This blunted output signal is input to the control circuit 5 via the input buffer 4 as an external load delay signal of the output signal. The control circuit 5 compares the delay signal created by the delay circuit 3 with the external load delay signal. If the external load delay signal is slow, the delay time set by the delay circuit 3 has elapsed since the rise of the internal signal. At this point, the first enable signal is changed from high level to low level to turn on the FET 6 of the high output buffer 2.
【００１９】これにより、出力信号の最終的な遅延時間
は、図４に示すように低出力バッファ１のみを駆動させ
た場合の遅延時間（補正無し遅延時間）よりも補正遅延
時間分短縮されて補正有り遅延時間となる。また、この
場合に入力バッファ４のハイレベルのしきい値まで出力
信号のレベルが上がった時点で外部負荷遅延信号がハイ
レベルとなるため、第１のイネーブル信号はロウレベル
からハイレベルとなり高出力バッファ２は非駆動状態と
なる。As a result, the final delay time of the output signal is reduced by the correction delay time from the delay time (the delay time without correction) when only the low output buffer 1 is driven as shown in FIG. This is the delay time with correction. Also, in this case, when the level of the output signal rises to the high-level threshold value of the input buffer 4, the external load delay signal goes to the high level. 2 is in a non-driving state.
【００２０】このような動作により出力された出力信号
の出力波形はスイッチング直後では低出力バッファ１の
みで駆動されているので、電源ならびにグランドで生じ
るリンギングノイズが低減される。また、出力信号波形
は緩やかな上昇線を描いているため信号線自身が発生す
る不要輻射ノイズも低減される。Since the output waveform of the output signal output by such an operation is driven only by the low output buffer 1 immediately after switching, ringing noise generated at the power supply and the ground is reduced. Further, since the output signal waveform draws a gentle rising line, unnecessary radiation noise generated by the signal line itself is also reduced.
【００２１】高出力バッファ２が非駆動状態で遅延回路
３で設定された許容遅延時間を経過すると、高出力バッ
ファ２が駆動されるため出力信号波形は急速に立ち上が
り許容遅延時間からの遅延は最小限に抑えられる。この
急速な出力信号の立ち上がりは出力信号のレベルが入力
バッファ４のしきい値を上回り高出力バッファ２が再び
非駆動状態となるまで続くが、その後は低出力バッファ
１のみで出力信号が駆動されるため出力信号波形の上昇
線は再び緩やかになりスイッチングが終了する時点での
電源及びグランド線で発生するリンギングノイズが低減
される。When the high-output buffer 2 is not driven and the allowable delay time set by the delay circuit 3 has elapsed, the high-output buffer 2 is driven, so that the output signal waveform rises rapidly and the delay from the allowable delay time is minimal. Can be kept to a minimum. This rapid rise of the output signal continues until the level of the output signal exceeds the threshold value of the input buffer 4 and the high output buffer 2 is again in the non-driving state. Thereafter, the output signal is driven only by the low output buffer 1. Therefore, the rising line of the output signal waveform becomes gentle again, and the ringing noise generated at the power supply and ground lines at the time when the switching ends is reduced.
【００２２】このように、本実施形態では、半導体集積
回路内部で許容遅延時間を設定することによって通常不
要輻射ノイズ対策のために低駆動力の出力バッファを用
いる際に心配される負荷容量の大きな出力端子での遅延
時間の極端な増加が自動的に補正されるため、全ての出
力端子に対して十分に低い駆動力のバッファを使用する
ことが可能となる。また、許容遅延時間を越えるような
負荷の大きい端子においても高出力バッファが駆動され
る期間は出力レベルのほぼ中間値付近の短い期間に限ら
れている。その結果、半導体集積回路全体の出力バッフ
ァ回路がスイッチングする際に発生する電源ならびにグ
ランド線のリンギングノイズによる不要輻射、出力信号
線それ自身から生じる不要輻射の双方を低減することが
可能となる。As described above, in the present embodiment, by setting the allowable delay time inside the semiconductor integrated circuit, a large load capacitance which is generally concerned when an output buffer having a low driving force is used for countermeasures for unnecessary radiation noise is used. Since the extreme increase in the delay time at the output terminals is automatically corrected, it is possible to use buffers with sufficiently low driving power for all the output terminals. Also, the period during which the high-output buffer is driven is limited to a short period near the intermediate value of the output level even at a terminal having a large load exceeding the allowable delay time. As a result, it is possible to reduce both unnecessary radiation caused by ringing noise of the power supply and the ground line generated when the output buffer circuit of the entire semiconductor integrated circuit switches, and unnecessary radiation generated from the output signal line itself.
【００２３】さらに、出力信号が大幅に遅延されること
はなくなり、出力信号の遅延による動作タイミングの不
具合を回避することができる。また、出力端子に接続さ
れる外部負荷の大きさによらず本実施形態の出力バッフ
ァ回路を共通に使用することが可能となり、外部負荷の
値に応じて遅延回路の遅延時間を設定するようにすれば
外部負荷の大きさに応じて最適な立ち上がり時間／立ち
下がり時間の出力信号を得ることができ、回路設計を極
めて容易に実施することができる。Further, the output signal is not greatly delayed, and the problem of the operation timing due to the delay of the output signal can be avoided. Further, the output buffer circuit of the present embodiment can be commonly used regardless of the size of the external load connected to the output terminal, and the delay time of the delay circuit is set according to the value of the external load. Then, an output signal having an optimum rise time / fall time can be obtained according to the magnitude of the external load, and the circuit design can be performed extremely easily.
【００２４】[0024]
【発明の効果】以上説明したように、この発明によれ
ば、最初低駆動力で駆動される出力信号が設定された時
間を経過しても所定のレベルに達しない場合には出力信
号を高駆動力で駆動し、その後出力信号が所定のレベル
に達すると再び低駆動力で駆動するようにしたので、出
力バッファ回路の不要輻射ノイズを低減することが可能
となり、かつ出力信号の遅延を回避することができる。
この結果、本発明を採用した半導体集積回路を搭載する
装置では不要輻射ノイズ対策（ＥＭＩ対策）に要する工
数、経費、時間が著しく削減され、装置の開発期間短
縮、コスト低減に大きな効果を発揮することができる。As described above, according to the present invention, when an output signal driven at a low driving force does not reach a predetermined level even after a lapse of a set time, the output signal is raised. Driving with a driving force, and then driving with a low driving force again when the output signal reaches a predetermined level makes it possible to reduce unnecessary radiation noise of the output buffer circuit and avoid delay of the output signal can do.
As a result, in a device equipped with a semiconductor integrated circuit adopting the present invention, the man-hour, cost, and time required for countermeasures for unnecessary radiation noise (EMI countermeasure) are remarkably reduced, and a significant effect is achieved in shortening the development period and cost of the device. be able to.
【図１】請求項１記載の発明の一実施形態に係る出力バ
ッファ回路の構成を示す図である。FIG. 1 is a diagram showing a configuration of an output buffer circuit according to an embodiment of the present invention.
【図２】図１に示す回路の具体的な構成を示す図であ
る。FIG. 2 is a diagram showing a specific configuration of the circuit shown in FIG.
【図３】図１に示す回路の動作タイミングを示す図であ
る。FIG. 3 is a diagram showing operation timings of the circuit shown in FIG. 1;
【図４】図１に示す回路の他の動作タイミングを示す図
である。FIG. 4 is a diagram showing another operation timing of the circuit shown in FIG. 1;
【図５】従来の出力バッファ回路の一構成を示す図であ
る。FIG. 5 is a diagram showing one configuration of a conventional output buffer circuit.
【図６】図５に示す回路の信号波形を示す図である。6 is a diagram showing signal waveforms of the circuit shown in FIG.
１ 低出力バッファ ２ 高出力バッファ ３ 遅延回路 ４ 入力バッファ ５ 遅延比較、高出力バッファ制御回路 ６，７ ＦＥＴ ８ 出力端子 ９，１０，１１，１２，１３，１４ 論理ゲート １５ 内部端子 １６ 外部負荷 DESCRIPTION OF SYMBOLS 1 Low output buffer 2 High output buffer 3 Delay circuit 4 Input buffer 5 Delay comparison, high output buffer control circuit 6,7 FET 8 Output terminal 9,10,11,12,13,14 Logic gate 15 Internal terminal 16 External load
Claims (1)
を駆動する低出力バッファと、 出力信号を高駆動力で駆動する高出力バッファと、 遅延時間が可変に設定され、入力信号を予め設定された
遅延時間だけ遅延する遅延回路と、 出力信号を受けて、出力信号が所定の出力レベルに到達
したことを検出して検出信号を出力する入力バッファ
と、 入力信号と、前記遅延回路で遅延された入力信号と、前
記入力バッファの検出信号を受けて、入力信号が前記低
出力バッファに与えられ、出力信号が前記低出力バッフ
ァで駆動されて前記遅延回路で設定された遅延時間が経
過した後、出力信号が所定の出力レベルに到達していな
い場合には前記高出力バッファを非駆動状態から駆動状
態にして出力信号を前記低出力バッファならびに前記高
出力バッファの双方により駆動し、出力信号が所定の出
力レベルに到達した後前記高出力バッファを駆動状態か
ら非駆動状態に制御する制御回路を有することを特徴と
する出力バッファ回路。1. A low output buffer for receiving an input signal and driving an output signal with a low driving force; a high output buffer for driving an output signal with a high driving force; A delay circuit that delays by a preset delay time, an input buffer that receives an output signal, detects that the output signal has reached a predetermined output level, and outputs a detection signal, and an input signal; In response to the input signal delayed by the detection signal of the input buffer, the input signal is provided to the low output buffer, the output signal is driven by the low output buffer, the delay time set by the delay circuit If the output signal has not reached the predetermined output level after the elapse, the high output buffer is changed from the non-drive state to the drive state, and the output signal is changed to the low output buffer and the high output buffer. Output buffer circuit driven by both the file, the output signal is characterized by having a control circuit for controlling the non-driven state from the high output buffers drive state after reaching a predetermined output level.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9175885A JPH1127159A (en) | 1997-07-01 | 1997-07-01 | Output buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9175885A JPH1127159A (en) | 1997-07-01 | 1997-07-01 | Output buffer circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1127159A true JPH1127159A (en) | 1999-01-29 |
Family
ID=16003926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9175885A Pending JPH1127159A (en) | 1997-07-01 | 1997-07-01 | Output buffer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1127159A (en) |
-
1997
- 1997-07-01 JP JP9175885A patent/JPH1127159A/en active Pending
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