JPH11271090A - Non-linear characteristic correcting circuit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide an inexpensive and high speed correcting circuit for preventing the generation of mismatching of a joint at the time of combining plural DAC(digital analog converters), and realizing fine control. SOLUTION: Correction data stored in a storage device 31 are converted into an analog signal by digital/analog converts 32 and 33, and the analog signal is turned into a control signal to be corrected in this non-linear characteristic correcting circuit. The digital/ analog converter is provided with a high order digital/analog converter 32 and a low order digital/analog converter 33, and carry data are inputted to the high order digital/analog converter while data for the low order digital/analog converter are full bits.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は非線型な特性を有す
る系を補正する回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for correcting a system having a non-linear characteristic.

【０００２】[0002]

【従来の技術】電気回路では制御しようとする対象が非
線型であることがしばしばある。例えば、高周波（数Ｍ
Ｈｚ〜数ＧＨｚ）回路で用いるアッテネータで電圧制御
型アッテネータデバイスの場合は、図５に示すように制
御電圧対減衰量の特性が直線ではない。そのため、設計
者は図５に示す特性を直線化する補正回路をデバイスに
付加しなければならず、その補正方法については従来い
くつかの方法が提案されている。2. Description of the Related Art In an electric circuit, an object to be controlled is often non-linear. For example, high frequency (several M
(Hz to several GHz) In the case of a voltage-controlled attenuator device used in a circuit, the characteristic of the control voltage versus the attenuation is not linear as shown in FIG. Therefore, the designer must add a correction circuit for linearizing the characteristic shown in FIG. 5 to the device, and several methods have been proposed for the correction.

【０００３】図６はダイオードとオペアンプとを組合わ
せた折れ線補正の方法を示す図である。アッテネータ１
は図５に示したような制御電圧対減衰量特性を有するも
のとし、この入出力特性を直線化するために折れ線補正
用の制御電圧を印加するようにする。図６においては、
オペアンプとダイオードとを組合わせた補正回路４，
５，６を並列接続し、デジタルアナログコンバータ（Ｄ
ＡＣ）からの出力を緩衝用オペアンプ３を介して補正回
路に加え、その入力電圧の範囲に応じて補正回路４，
５，６を並列に接続し、出力加算用オペアンプ７を介し
てアッテネータ１の制御電圧とするものである。補正回
路４，５，６はそれぞれダイオードのスレッショールド
によりその動作範囲が異なり、これらの組合わせにより
折れ線特性をもたせて補正しようとするものである。し
かし、折れ線で近似しているので、正確な補正をするの
は困難である。FIG. 6 is a diagram showing a broken line correction method using a combination of a diode and an operational amplifier. Attenuator 1
Has a control voltage-attenuation characteristic as shown in FIG. 5, and applies a control voltage for polygonal line correction to linearize the input / output characteristic. In FIG.
Correction circuit 4 combining operational amplifier and diode 4,
5 and 6 are connected in parallel, and a digital-analog converter (D
AC) is applied to the correction circuit via the buffering operational amplifier 3, and the correction circuit 4,
5 and 6 are connected in parallel, and are used as a control voltage of the attenuator 1 via an operational amplifier 7 for output addition. The operating ranges of the correction circuits 4, 5, and 6 differ depending on the threshold of the diode, and the correction circuits 4, 5, and 6 are intended to perform the correction by providing a polygonal line characteristic by a combination of these. However, since it is approximated by a broken line, it is difficult to make an accurate correction.

【０００４】図７はＲＯＭ（リードオンリーメモリ）を
用いた補正回路の例を示しており、ＲＯＭ１１に補正デ
ータを書き込んでおき、設定するデータを適切な値に変
換するものである。図７において、ＲＯＭ１１からの補
正データをＤＡＣ１２でアナログ信号に変換し、緩衝用
オペアンプ１３を介してアッテネータ１に制御電圧を加
えるようにする。図７の方法は簡単な回路で済むが、微
小な減衰量を設定しようとすると、ＤＡＣ１２のビット
数を多くしなければならない。即ち、特性カーブが急な
所では、同じ減衰量を制御するためにより細かい電圧の
コントロールが必要であるため、回路に用いるＤＡＣの
１ステップ当たりの電圧の変化量は特性カーブの最も急
な所で決定される。ところが、そのようにして決定され
た１ステップ当たりの電圧値では、逆にカーブが緩い所
では多くのステップ数を費やさなければならない。FIG. 7 shows an example of a correction circuit using a ROM (read only memory), in which correction data is written in a ROM 11 and data to be set is converted into an appropriate value. In FIG. 7, the correction data from the ROM 11 is converted into an analog signal by the DAC 12, and a control voltage is applied to the attenuator 1 via the buffering operational amplifier 13. Although the method of FIG. 7 requires only a simple circuit, it is necessary to increase the number of bits of the DAC 12 in order to set a small amount of attenuation. That is, in a place where the characteristic curve is steep, finer control of the voltage is required to control the same amount of attenuation. Therefore, the amount of change in the voltage per step of the DAC used in the circuit is the steepest place in the characteristic curve. It is determined. However, in the voltage value per one step determined in this way, a large number of steps must be spent in a place where the curve is gentle.

【０００５】例えば、図８に示すような制御電圧対減衰
量特性の場合、特性カーブが急なｂの所では、制御電圧
の変化を１ステップとすると、同じ減衰量ａを設定する
のに６ステップの制御電圧の変化が必要となる。このよ
うに単純にＲＯＭを用いた回路では、ＤＡＣのビット数
を増やして多くのステップ数を持てるようにする必要が
あるが、ビット数の多いＤＡＣは速度が遅いために高速
なコントロールを必要とする回路では採用できない。For example, in the case of the control voltage-attenuation characteristic as shown in FIG. 8, if the control voltage is changed in one step at a point b where the characteristic curve is steep, it takes 6 steps to set the same attenuation a. The control voltage of the step needs to be changed. As described above, in a circuit using a ROM simply, it is necessary to increase the number of bits of the DAC so as to have a large number of steps. However, since the DAC having a large number of bits is slow, high-speed control is required. It cannot be used in circuits that do.

【０００６】[0006]

【発明が解決しようとする課題】前述したＲＯＭによる
補正ではビット数の多いＤＡＣは速度が遅いために高速
なコントロールを必要とする回路では採用できないが、
速度の速いビットの少ないＤＡＣを複数用いる方法も考
えられる。図９はこのような回路例を示す図で、ＲＯＭ
２１は補正データを格納した読み出し専用メモリで、こ
のデータで上位ＤＡＣ２２、下位ＤＡＣ２３からアナロ
グ出力を得、これをゲイン調整用オペアンプ２４，２５
を介して加算し、さらに出力加算用オペアンプ２６を介
してアッテネータ１の制御電圧とするものである。この
ように上位ビットと下位ビットにそれぞれＤＡＣ２２，
２３を割当て、出力を加算して用いた場合、上位ビット
用ＤＡＣの１ステップに下位ビット用ＤＡＣのフルスケ
ールが正しく整合している必要がある。In the above-described correction using the ROM, a DAC having a large number of bits cannot be used in a circuit requiring high-speed control because the speed is low.
It is also conceivable to use a plurality of high-speed DACs with few bits. FIG. 9 shows an example of such a circuit.
Reference numeral 21 denotes a read-only memory storing correction data. The data is used to obtain analog outputs from the upper DAC 22 and the lower DAC 23, and to output the analog outputs to operational amplifiers 24 and 25 for gain adjustment.
And a control voltage of the attenuator 1 via an output addition operational amplifier 26. In this way, the DAC22,
When 23 is assigned and the outputs are added and used, it is necessary that the full scale of the DAC for the lower bit is correctly matched to one step of the DAC for the upper bit.

【０００７】この点について図１０により説明すると、
下位ＤＡＣ２３のフルスケールが上位ＤＡＣ２２の１ス
テップに整合するようにオペアンプで構成した回路のゲ
インを調整する必要がある。その調整が適切でないと、
下位ビットに全て１が立った状態から上位ＤＡＣの１ビ
ット目に１が立つ状態に移行するつなぎ目の所で、出力
の連続性が失われる。即ち、図１０（ａ）に示すよう
に、下位ビットが全て１となり、ここで桁上げがあると
上位ビットの最下位ビットに１が立ち、下位ビットは全
て0 となる（リセット）。即ち、図５の補正回路におい
て、ゲイン調整用オペアンプ２５の出力は０となり、ゲ
イン調整用オペアンプ２４からの出力のみとなるが、ゲ
イン調整用オペアンプ２４の出力が下位ビットに全て１
が立ったときのゲイン調整用オペアンプ２５の出力と同
じでなければ、図１０（ｂ）または図１０（ｃ）に示す
ように、つなぎ目において、出力の不連続が発生する。
このように上位ビットが立つ所毎に不連続なつなぎ目が
発生することになる。上位ＤＡＣと下位ＤＡＣの整合が
うまくとれていない時、上の例では、２５５箇所の不連
続なつなぎ目が発生する。そして、実際の回路において
は、ＤＡＣ抵抗、オペアンプの精度や温度係数のため、
上位ＤＡＣと下位ＤＡＣの整合を正確にとることは容易
ではなく、不連続なつなぎ目が発生しないようにするた
めの部品の選択や調整方法等が極めて困難である。This point will be described with reference to FIG.
It is necessary to adjust the gain of the circuit constituted by the operational amplifier so that the full scale of the lower DAC 23 matches one step of the upper DAC 22. If the adjustment is not appropriate,
The continuity of the output is lost at the transition from the state where all the 1s in the lower bits are set to the state where 1 is set in the first bit of the upper DAC. That is, as shown in FIG. 10A, all the lower bits become 1, and if there is a carry, the least significant bit of the upper bit becomes 1 and all the lower bits become 0 (reset). That is, in the correction circuit shown in FIG. 5, the output of the gain adjustment operational amplifier 25 is 0 and only the output of the gain adjustment operational amplifier 24 is provided.
If the output is not the same as the output of the gain adjustment operational amplifier 25 when the signal rises, as shown in FIG. 10B or FIG. 10C, output discontinuity occurs at the joint.
In this way, a discontinuous joint occurs every time the upper bit is set. In the above example, when the upper DAC and the lower DAC are not properly matched, 255 discontinuous seams occur. And in the actual circuit, because of the DAC resistance, the accuracy of the operational amplifier and the temperature coefficient,
It is not easy to accurately match the upper DAC and the lower DAC, and it is extremely difficult to select components and adjust methods for preventing discontinuous joints from occurring.

【０００８】本発明は上記課題を解決するためのもの
で、複数のＤＡＣを組合わせた時のつなぎ目の不整合の
発生を防止し、非線型な特性曲線の変化の緩い所と急な
所を別々のＤＡＣで分担し、細かい制御を可能にする安
価でかつ高速な補正回路を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and it is possible to prevent the occurrence of a mismatch at a joint when a plurality of DACs are combined, and to reduce a change in a nonlinear characteristic curve between a sharp and a steep place. It is an object of the present invention to provide an inexpensive and high-speed correction circuit that can be finely controlled by sharing with separate DACs.

【０００９】[0009]

【課題を解決するための手段】本発明は、記憶装置に格
納した補正データをデジタル／アナログ変換器でアナロ
グ信号に変換し、アナログ信号を補正対象の制御信号と
する非線型特性補正回路において、前記デジタル／アナ
ログ変換器は上位デジタルアナログ変換器と下位デジタ
ルアナログ変換器とを備え、下位デジタルアナログ変換
器用データがフルビットのまま、上位デジタルアナログ
変換器に桁上げデータが入るようにしたこと特徴とす
る。SUMMARY OF THE INVENTION The present invention provides a non-linear characteristic correction circuit for converting correction data stored in a storage device into an analog signal by a digital / analog converter and using the analog signal as a control signal to be corrected. The digital / analog converter includes an upper digital / analog converter and a lower digital / analog converter, and carry data is input to the upper digital / analog converter while the data for the lower digital / analog converter remains full bit. And

【００１０】[0010]

【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。図１は本発明の補正回路の例を示す図で、
３１は補正データを格納したＲＯＭ、３２は上位ＤＡ
Ｃ、３３は下位ＤＡＣ、３４は上位ＤＡＣゲイン調整用
オペアンプ、３５は下位ＤＡＣゲイン調整用オペアン
プ、３６は出力加算用オペアンプ、１は電圧制御型ＲＦ
アッテネータである。図１に示す回路例は図９で示した
ものと同じであるが、ＤＡＣに与えられるデータとオペ
アンプのゲインに工夫をすることで、つなぎ目の問題を
回避した点が異なっている。図１において、ＲＯＭ３１
から上位ＤＡＣ３２、下位ＤＡＣ３３に与えられるデー
タは図２のようになっている。Embodiments of the present invention will be described below. FIG. 1 is a diagram showing an example of a correction circuit according to the present invention.
31 is a ROM storing correction data, 32 is an upper DA
C and 33 are lower DACs, 34 is an upper DAC gain adjusting operational amplifier, 35 is a lower DAC gain adjusting operational amplifier, 36 is an output adding operational amplifier, and 1 is a voltage controlled RF.
Attenuator. The circuit example shown in FIG. 1 is the same as that shown in FIG. 9, except that the joint problem is avoided by devising the data supplied to the DAC and the gain of the operational amplifier. In FIG. 1, a ROM 31
The data given to the upper DAC 32 and the lower DAC 33 are as shown in FIG.

【００１１】図２において、下位ＤＡＣに全て１が立っ
たフルビットの状態から、上位ＤＡＣに１が立つ桁上げ
の段階で下位ＤＡＣがリセットされないようにした点が
本発明の特徴である。即ち、下位ＤＡＣのデータがフル
ビットのまま上位ＤＡＣにデータが入るように構成され
ている。In FIG. 2, the present invention is characterized in that the lower DAC is not reset at the stage of a carry in which the upper DAC becomes 1 from the state of the full bit in which all the 1s are set in the lower DAC. That is, the data is input to the upper DAC with the data of the lower DAC remaining full bits.

【００１２】一方、オペアンプのゲインは、図３に示す
ように、制御電圧を２つの領域ａ、ｂに分け、下位オペ
アンプはａの変化量に適したゲインに、上位オペアンプ
はｂの変化量に適したゲインに調整される、各オペアン
プはそれぞれの領域を分担する。On the other hand, as shown in FIG. 3, the gain of the operational amplifier divides the control voltage into two regions a and b, the lower operational amplifier has a gain suitable for the variation of a, and the upper operational amplifier has a variation of b. Each operational amplifier, which is adjusted to an appropriate gain, shares its own area.

【００１３】図４（ａ）に示すように、本発明では下位
ビットをクリアせずに上位ビットを立てていくため、あ
る値以上では下位ＤＡＣがフルスケール出力のまま上位
ＤＡＣの出力だけが加算されていき、出力のつなぎ目は
ただ１箇所になる。従って、もしＤＡＣの調整が狂った
場合でも、不連続になる点は１箇所であり、しかも、下
位ＤＡＣをクリアしないので、出力が逆戻りするような
ことはない。As shown in FIG. 4A, in the present invention, since the upper bit is set without clearing the lower bit, the output of the upper DAC is added while the lower DAC remains full-scale output above a certain value. As a result, there is only one joint in the output. Therefore, even if the adjustment of the DAC is incorrect, there is only one discontinuous point and the lower DAC is not cleared, so that the output does not return.

【００１４】即ち、図４（ａ）に示すような桁上げを行
ったとき、図４（ｂ）に示すようにつなぎ目において、
レベル変動はあったとしても、桁上げの時に下位ビット
がリセットされないため、図４（ｃ）に示すように不連
続にレベルが下がるようなことはない。このようなビッ
トの進め方をしても、本発明では図３に示すような出力
の分担のように、ある領域を上位ＤＡＣと下位ＤＡＣの
各々で出力させ、細かい設定を可能としている。なお、
図４（ｂ）、図４（ｃ）では上位ＤＡＣと下位ＤＡＣの
１ステップの幅を便宜上同じように図示しているが、も
ちろんそれぞれ適切なステッフ幅に設定される。That is, when carry is made as shown in FIG. 4A, at the joint as shown in FIG.
Even if there is a level change, the lower bits are not reset at the time of carry, so that the level does not drop discontinuously as shown in FIG. Even if the bit is advanced in this way, in the present invention, a certain area is output by each of the upper DAC and the lower DAC, as shown in FIG. In addition,
In FIGS. 4B and 4C, the width of one step of the upper DAC and the lower DAC is shown in the same manner for convenience, but it is needless to say that each step width is set to an appropriate step width.

【００１５】この例の電圧制御型アッテネータデバイス
のように直線でない特性を持つものを通常のＤＡＣの方
法で制御しようとすると、ステップに無駄がでる。つま
り、特性カーブが急な所では同じ減衰量を制御するため
に、より細かい電圧のコントロールが必要であるため、
回路に用いるＤＡＣの１ステップ当たりの電圧の変化量
は特性カーブの最も急な所で決定される。ところが、そ
のように決定された１ステップ当たりの電圧値では、逆
にカーブの緩い所では多くのステップ数を費やさなけれ
ばならない。そのため、ＤＡＣに沢山のビットを持つも
のを用意しなければならない。If a device having non-linear characteristics, such as the voltage-controlled attenuator device of this example, is to be controlled by a normal DAC method, steps are wasted. In other words, where the characteristic curve is steep, finer voltage control is necessary to control the same attenuation,
The amount of change in voltage per step of the DAC used in the circuit is determined at the steepest part of the characteristic curve. However, in the voltage value per one step determined as described above, a large number of steps must be spent in a place where the curve is gentle. Therefore, it is necessary to prepare a DAC having many bits.

【００１６】これに対し、本発明では、ＤＡＣが２つの
領域を分担していることにより、特性カーブの急な所
と、緩い所で、それぞれ適切な１ステップの変化量を決
めることができ、そのため、ステップの無駄を省き、実
質的に少ないビット数であっても細かいコントロールが
可能である。なお、上記説明では２個のＤＡＣを用い、
制御領域を２つに分けるようにしたが、この分ける領域
およびＤＡＣの数は２つに限定されることはなく、３つ
以上であっても良い。On the other hand, in the present invention, since the DAC shares two regions, it is possible to determine an appropriate one-step change amount at a sharp characteristic curve and at a gentle characteristic curve. Therefore, waste of steps can be eliminated, and fine control can be performed even with a substantially small number of bits. In the above description, two DACs are used.
Although the control area is divided into two, the number of divided areas and the number of DACs are not limited to two, and may be three or more.

【００１７】[0017]

【発明の効果】以上のように、本発明によれば、ビット
数の少ないＤＡＣを組合わせるので高速な回路を安価に
実現可能である。また、ＤＡＣへのデータの与え方を工
夫してＤＡＣを組合わせた時のつなぎ目を１箇所だけに
したので、つなぎ目の不整合が目立たず、またビットが
進んだのに出力が逆戻りするようなことは発生しない。
また非線型な特性カーブの変化の緩い所と急な所を別々
のＤＡＣで分担することで細かい制御を行うことが可能
となる。As described above, according to the present invention, a high-speed circuit can be realized at low cost by combining a DAC having a small number of bits. In addition, since the way of supplying data to the DAC is devised and the DAC is combined with only one joint, the mismatch of the joint is not conspicuous, and the output may return even though the bit has advanced. That doesn't happen.
Further, fine control can be performed by sharing a portion where the change in the nonlinear characteristic curve is gentle and a portion where the change is sharp in different DACs.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 本発明の補正回路の例を示す図である。FIG. 1 is a diagram illustrating an example of a correction circuit according to the present invention.

【図２】 本発明のＤＡＣのデータの与え方を説明する
図である。FIG. 2 is a diagram illustrating how to provide data of a DAC according to the present invention.

【図３】 ＤＡＣの出力の分担を説明する図である。FIG. 3 is a diagram illustrating the sharing of DAC output.

【図４】 本発明のビットと出力の関係を説明する図で
ある。FIG. 4 is a diagram illustrating the relationship between bits and outputs according to the present invention.

【図５】 電圧制御型アッテネータデバイスの特性を示
す図である。FIG. 5 is a diagram illustrating characteristics of a voltage-controlled attenuator device.

【図６】 従来のダイオードによる折れ線補正を説明す
る図である。FIG. 6 is a diagram for explaining polygonal line correction using a conventional diode.

【図７】 従来のＲＯＭによる補正を説明する図であ
る。FIG. 7 is a diagram illustrating correction by a conventional ROM.

【図８】 制御電圧対減衰量特性を示す図である。FIG. 8 is a diagram showing a control voltage-attenuation characteristic.

【図９】 ２個のＤＡＣで制御する従来例を示す図であ
る。FIG. 9 is a diagram showing a conventional example in which control is performed by two DACs.

【図１０】 図９におけるビットと出力の関係を説明す
る図である。FIG. 10 is a diagram illustrating the relationship between bits and outputs in FIG. 9;

【符号の説明】[Explanation of symbols]

１…電圧制御型ＲＦアッテネータ、３１…ＲＯＭ、３２
…上位ＤＡＣ、３３…下位ＤＡＣ、３４…上位ＤＡＣゲ
イン調整用オペアンプ、３５…下位ＤＡＣゲイン調整用
オペアンプ、３６…出力加算用オペアンプ。1: voltage-controlled RF attenuator, 31: ROM, 32
... upper DAC, 33 ... lower DAC, 34 ... upper DAC gain adjustment operational amplifier, 35 ... lower DAC gain adjustment operational amplifier, 36 ... output addition operational amplifier.

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 記憶装置に格納した補正データをデジタ
ル／アナログ変換器でアナログ信号に変換し、アナログ
信号を補正対象の制御信号とする非線型特性補正回路に
おいて、前記デジタル／アナログ変換器は上位デジタル
アナログ変換器と下位デジタルアナログ変換器とを備
え、下位デジタルアナログ変換器用データがフルビット
のまま、上位デジタルアナログ変換器に桁上げデータが
入るようにしたこと特徴とする非線型特性補正回路。1. A non-linear characteristic correction circuit for converting correction data stored in a storage device into an analog signal by a digital / analog converter and using the analog signal as a control signal to be corrected, wherein the digital / analog converter is an upper-level device. A non-linear characteristic correction circuit comprising a digital-to-analog converter and a lower-order digital-to-analog converter, wherein carry data is input to the upper-order digital-to-analog converter while data for the lower-order digital-to-analog converter remains full bits.