KR0174342B1

KR0174342B1 - Digital-to-analog converter(dac)and method that produce an approximately piecewise linear analog waveform

Info

Publication number: KR0174342B1
Application number: KR1019960016608A
Authority: KR
Inventors: 에이. 에센완거 케네쓰
Original assignee: 완다 케이. 덴슨-로우; 에이치이 홀딩스 인크. 디비에이 휴우즈 일렉트로닉스
Priority date: 1995-05-18
Filing date: 1996-05-17
Publication date: 1999-04-01
Also published as: EP0743759B1; IL118277A0; AU5223996A; DE69601143T2; CA2175941C; DE69601143D1; AU685023B2; KR960043543A; ATE174734T1; JP2957127B2; DK0743759T3; TW293206B; JPH09186597A; CA2175941A1; EP0743759A1; IL118277A; US5663728A

Abstract

A DAC (84) converts a sequence of digital codewords (12) into an approximately piecewise linear analog waveform (50, 106) that follows rising and falling edges (76, 78; 94, 96) between plateau levels (82; 98). The DAC (84) processes, in parallel, each bit of the codewords (12) to produce component waveforms (88) that are weighted according to their bits significance and summed together to produce the piecewise linear analog waveform (50, 106). Waveform shaping circuits (100) control the rise and fall times of each component waveform (88) so that the analog waveform's rising and falling edges settle to within a desired error bound (80) of a linear output ramp (56, 58) whose slope is a function of the difference between successive codewords (12) and the rise or fall times. The rise and fall times are preferably approximately the same. Limiting switches (102) control the plateau levels of the component waveforms (88) so that the analog waveform's plateaus settle to within the desired error bound (80) of the ideal values represented by the codewords (12). The linear region of the limiting switches (102) are expanded to maintain the linearity of the rising and falling edges established by the waveform shaping circuits (100). <IMAGE>

Description

디지탈-아날로그 변환기 및 구분적으로 선형인 아날로그 파형의 형성 방법Digital-to-Analog Converters and How to Form Separately Linear Analog Waveforms

제1도는 종래의 DAC의 구성도.1 is a block diagram of a conventional DAC.

제2도는 제1도에 도시된 DAC의 아날로그 파형 및 이상적인 계단형 출력의 도면.2 is a diagram of the analog waveform and ideal stepped output of the DAC shown in FIG.

제3도는 2개의 종래DAC의 ZOH 파형에 대한 상승 에지 및 플래토의 도면.3 is a diagram of rising edges and plateaus for the ZOH waveforms of two conventional DACs.

제4도는 본 발명에 따른 대략 구분적으로 선형인 아날로그 파형의 도면.4 is a diagram of an approximately analog linear waveform in accordance with the present invention.

제5도는 ZOH 및 제1-오터 홀드(FOH)에 대한 주파수 응답 및 스펙트럼 엔벨로프의 도면.5 is a diagram of the frequency response and spectral envelope for ZOH and first-otherhold (FOH).

제6도는 DAC의 아날로그 출력 전압 신호의 도면.6 is a diagram of an analog output voltage signal of a DAC.

제7도는 본 발명에 따른 DAC의 블록도.7 is a block diagram of a DAC in accordance with the present invention.

제8도는 제7도에 도시된 파형 셰이핑 회로의 구성도.8 is a configuration diagram of the waveform shaping circuit shown in FIG.

제9도는 제7도에 도시된 리미팅 스위치의 구성도.9 is a configuration diagram of the limiting switch shown in FIG.

제10도는 제9도에 도시되 리미팅 스위치의 출력 전압 대 입력 전압의 도면.10 is a diagram of the output voltage versus the input voltage of the limiting switch shown in FIG.

제11도는 제7도에 도시된 가증 및 현재 합산 회로의 양호한 실시예의 구성도.FIG. 11 is a schematic diagram of a preferred embodiment of the abominable and current summing circuit shown in FIG.

제12도는 제7도에 도시된 DAC의 양호한 실시예의 구성도.12 is a block diagram of a preferred embodiment of the DAC shown in FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

100 : 파형 셰이핑 회로 102 : 리미팅 스위치100: waveform shaping circuit 102: limiting switch

104 : 가증 및 전류 합산 회로 120 : 레벨 시프팅 회로104: incremental and current summing circuit 120: level shifting circuit

156 : 밸런싱 회로 160 : 이전 보상회로156: balancing circuit 160: previous compensation circuit

본 발명은 일반적으로 디지탈-아날로그 변환기(DAC)에 관한 것으로, 특히 스펙트럼 왜곡이 저하되고 신호대 양자화 잡음비(SQNR)가 증가된 대락 구분적으로 선형인 아날로그 파형을 발생하는 DAC에 관한 것이다.FIELD OF THE INVENTION The present invention relates generally to digital-to-analog converters (DACs), and more particularly to DACs that produce largely discrete analog waveforms with reduced spectral distortion and increased signal-to-quantization noise ratio (SQNR).

DAC는 각 코드워드가 기본 아날로그 파형으로부터의 양장화된 샘플을 나타내는 디지탈 고드워드의 시퀸스를 아날로그 전압 또는 전류 신호로 변환하는데 사용 된다. 디지탈 회로에서, 코드워드의 각 비트는 디지탈 신호로 표시된다. 이론적으로 이들 신호는 비트 위치의 함수로서 2진 가중(binary weighted)되어 합산되어 아날로그 신호를 생성할 수 있다. 그러나 디지탈 신호는 디지탈 회로를 스위치하도록 충분히 정확히 제어되기만 하므로 아날로그 신호를 정확히 구성하기에 충분히 정밀하지는 않다. 대신에 디지탈 신호는 정밀도가 한정된 저신호 레벨과 고신호 레벨 사이를 스위치하는 전기 스위치를 제어하는데 사용된다. 이들 신호는 2진 가증되어 합산되어 아날로그 신호를 제공한다. 디지탈 회로의 속도가 증가함에 따라, 슬루 레이트[slew rate(스위칭 속도)] 및 스위치의 정밀도는 점점 아날로그 신호의 왜곡을 최소화하는 중요한 요인이 된다.The DAC is used to convert a sequence of digital Godwords, where each codeword represents a thickened sample from a basic analog waveform, into an analog voltage or current signal. In a digital circuit, each bit of a codeword is represented by a digital signal. In theory, these signals can be binary weighted and summed as a function of bit position to produce an analog signal. However, the digital signal is not precise enough to correctly configure the analog signal because it is controlled precisely enough to switch the digital circuit. Instead, digital signals are used to control electrical switches that switch between precision and low signal levels. These signals are binary augmented and summed to provide an analog signal. As the speed of digital circuits increases, the slew rate and the precision of the switch become increasingly important factors in minimizing the distortion of the analog signal.

제1도는 n-비트 2진 코드워드(12)의 시퀀스를 아날로그 전압 신호 V₀로 변환하는 종래 DAC(10)의 구성도이다. 클럭(14)는 각각의 코드워드가 병렬로 판독되도록 레지스터(18)에 클럭 신호를 인가한다. 레지스터(18)은 각각 디지탈적으로 제어되는 전기 스위치 S_N-1, S_N-2, ..., S₀에 인가되어 한 클럭 주기 동안 유지되며 각 코드워드(12)에 대해 하나씩 nRO의 디지탈 신호(20)을 생성한다. 코드워드의 최상위 비트(MSB)는 스위치 S_N-1로 인가되며, 코드워드의 최하위 비트(LSB)는 스위치 S₀로 인가된다.1 is a block diagram of a conventional DAC 10 for converting a sequence of n-bit binary codewords 12 into an analog voltage signal V ₀ . Clock 14 applies a clock signal to register 18 such that each codeword is read in parallel. The register 18 is applied to each of the digitally controlled electrical switches S _N-1 , S _N-2 ,..., S ₀ and held for one clock period, one nRO digital for each codeword 12. Generate signal 20. The most significant bit (MSB) of the code word is applied to the switch S _N-1, the least significant bit (LSB) of the code word is applied to the switch S _0.

기준 전압 라인 -V_R및 접지 라인 GND은 디지탈적으로 제어되는 전기 스위치 S_N-1, S_N-2, ..., S₀를 통해 각각의 2진 가중 저항기 R_N-1,R_{N-2, ....,}R₀에 선택적으로 인가된다. 저항기들은 반전 연산 증폭기(opamp)A1의 반전 단자(22)와 병려로 접속된다. opamp의 비반전 단자(24)는 접지에 접속되며, 저항기 R_out는 반전 단자(22)와 opamp출력(26)사이에 접속된다. opamp A1의 부궤환은 반전 단자(22)에서 대략적 접지 전위의 전압을 유지한다.Reference voltage line -V _R and ground line GND are each binary weighted resistor R _N-1, R _N- through digitally controlled electrical switches S _N-1 , S _N-2 , ..., S ₀ _{2, ....,} is optionally applied to R ₀ . The resistors are connected in parallel with the inverting terminal 22 of the inverting op amp A1. The non-inverting terminal 24 of the opamp is connected to ground and the resistor R _out is connected between the inverting terminal 22 and the opamp output 26. The negative feedback of opamp A1 maintains the voltage at approximately ground potential at inverting terminal 22.

코드워드(12)의 MSB가 하이일 때 스위치 S_N-1은 저항기 R_N-1과 기준 전압 라인 -V_R을 접속시켜 저항기를 통해 전류 I_N-1가 흐른다. 저항 값은 2진 가증, 즉 R_N-1=R,R_{N-2 =}2R_,.... 및 R_{0 =}2^N-1이 되므로 전류는 I_N-1= 2I_N-2= ... = 2^N-1I_O인관계에 있으므로 관련 비트의 우선 순위를 반영한다. MSB가 로우일 때 스위치 S_N-1은 저항기 R_N-1과 접지 라인을 접속시키므로 저항기 R_N-1양단의 전압 강하는 이상적으로는 제로이므로 전류 I_N-1는 제로이다. 전류 I_N-1,..., I_O는 반전 단자(22)에서 합산되어 코드워드(12)에 비례하는 전류 I_sum를 생성한다. I_sum는 R_out를 통해 흐르며, 출력(26)에서 전압 V₀을 발생한다.When MSB of codeword 12 is high, switch S _N-1 connects resistor R _N-1 and reference voltage line -V _R so that current I _N-1 flows through the resistor. The resistance value is binary augmentation, that is, R _{N-1 =} R, R _{N-2 =} 2R _, .... and R _{0 =} 2 ^N-1 , so the current is I _N-1 = 2I _N-2 = .. = 2 ^N-1 I _O relation, reflecting the priority of the associated bit. When MSB is low, switch S _N-1 connects resistor R _N-1 and the ground line, so the voltage drop across resistor R _N-1 is ideally zero, so current I _N-1 is zero. The currents I _N-1, ..., I _O are summed at the inverting terminal 22 to produce a current I _sum that is proportional to the codeword 12. I _sum flows through R _ou t and generates voltage V ₀ at output 26.

전압 신호는 V₀는 다음과 같이 주어진다:The voltage signal V ₀ is given by:

여기서, a_n-1, ..., a₀은 LSB에 대한 MSB의 2진 계수이며, R은 R_N-1의 저항이다.Where a _n-1 , ..., a ₀ are the binary coefficients of the MSB for the LSB, and R is the resistance of R _N-1 .

관계식 1을 인수분해하면 다음과 같다:Factoring relation 1 is as follows:

여기서, V₀는 디지탈 코드워드(12)에 비례한다는 것을 보여준다.Here, it is shown that V ₀ is proportional to the digital codeword 12.

제2도에 도시된 바와 같이, 이상적인 전압 신호 V₀는 기본 아날로그 파형(30)의 양자화 샘플(29)를 나타내는 무한 슬루 레이트(샘플링 경우에 불연속성)를 가진 제로-오더-홀드[zero-order-hold(ZOH)]또는 계단 파형(28)이다. DAC의 출력 전압 신호 V₀는 필터링되어 기본 파형(30)의 타임-시프트된 근사치인 변형된 아날로그 파형(32)를 생성한다. DAC(10)이 이상적인 ZOH파형(28)을 생성하기 위해서는 스위치 S_N-1, ..., S₀가 전환되어 원하는 플래토(plateau) 레벨들 사이에서 순간적으로 정착되어야 한다. 그러나, 실제적으로 스위치는 순간적으로 전화될 수 없으며 플래도 레벨로 정착되기 전에 오버슈트 및 발진될 것이다. 종래의 이론에서 DAC(10)의 정밀도는 스위치의 실제 전달 함수들이 이상적 ZOH파형(28)에 얼마나 가까이 근접해 있는지에 좌우된다.As shown in FIG. 2, the ideal voltage signal V ₀ has a zero-order-hold with an infinite slew rate (discontinuity in the case of sampling) representing the quantized sample 29 of the basic analog waveform 30. hold (ZOH)] or step waveform 28. The output voltage signal V ₀ of the DAC is filtered to produce a modified analog waveform 32, which is a time-shifted approximation of the fundamental waveform 30. In order for the DAC 10 to generate the ideal ZOH waveform 28, the switches S _N-1 , ..., S ₀ must be switched and settled instantaneously between the desired plateau levels. In practice, however, the switch cannot be instantaneously switched and will overshoot and oscillate before settling to the flaw level. In conventional theory, the precision of the DAC 10 depends on how close the actual transfer functions of the switch are to the ideal ZOH waveform 28.

제3도에 도시된 바와 같이, 각 스위치 S_N-1, ..., S₀는 유한 슬루 레이트, 즉 비제로 상승 시간 T_R1내에 상승 에지(36)을 따르며 원하는 플래토 레벨(38)을 오버슈트하며 플래토 레벨(38)로 정착되기 전에 클럭 구간 T의 부분 동안 발진하는 출력 파형(34)를 생성한다. 상승 시간 T_R1은 파형(34)가 하이 플래토 레벨과 로우 플래토 레벨간의 차의 10%에서 90%까지 상승하는데 걸리는 시간으로 정의된다. 슬루 레이트는 상승 시간 T_S1에 의해 배분된 진폭의 10 내지 90퍼센트의 변동이다. 정착 시간 T_S1은 파형(34)가 10% 레벨에서 상승하여 원하는 플래토 레벨(38)로부터 LSB의 1/2인 공지된 오차 경제(40)내로 정착되는데 걸리는 시간이다. 실질적으로, 각 스위치는 정착 시간 T_S1을 최소함으로써 이상적인 ZOH 파형(42)에 근접하도록 설계된다.As shown in FIG. 3, each switch S _N-1 , ..., S ₀ follows the rising edge 36 within a finite slew rate, i.e., non-zero rise time T _R1 , and achieves the desired plateau level 38. Generate an output waveform 34 that overshoots and oscillates during a portion of clock interval T before settling to plateau level 38. Rise time T _R1 is defined as the time it takes waveform 34 to rise from 10% to 90% of the difference between the high plateau level and the low plateau level. The slew rate is a variation of 10 to 90 percent of the amplitude distributed by the rise time T _S1 . The settling time T _S1 is the time it takes for the waveform 34 to rise at the 10% level and settle into the known error economy 40 which is one half of the LSB from the desired plateau level 38. In practice, each switch is designed to approximate the ideal ZOH waveform 42 by minimizing settling time T _S1 .

정착 시간 T_S1을 감소시키기 위한 공지된 방법은 스위치의 상승 시간 T_R1을 감소시키는 것이다. 스위치의 발진은 그것의 기생 캐패시턴스 및 인덕턴스를 감소 시킴으로써 감쇠된다. 그러나, 이러한 특성을 가진 스위치를 제조하는 것은 어렵고 비용이 많이 든다. 더욱이, 스위치의 파형(34)가 ZOH 파형(42)에 근접하더라도 그것이 스펙트럼 왜곡 또한 감소시키는 것이 바람직하다.A known method for reducing the settling time T _{S1 is} to reduce the rise time T _R1 of the switch. The oscillation of the switch is attenuated by reducing its parasitic capacitance and inductance. However, manufacturing a switch with these characteristics is difficult and expensive. Furthermore, although the waveform 34 of the switch is close to the ZOH waveform 42, it is also desirable to reduce the spectral distortion as well.

카모토(Kamoto)등에 의해 1988년 2월1일의 IEEE Journal of Solid-State Circuit의 An 8-bit 2-ns Monolithic DAC 제23권 1호 142-146 페이지에는 스위치의 상승 및 하강 시간을 제어함으로써 출력 파형 [44 (제3도에 도시됨)]의 정착 시간 T_S2을 줄이는 DAC가 개시되어 있다. 각각의 코드워드의 경우, 정밀도가 한정된 낮은 값과 높은 값 사이에서 구동되는 스위치에 제어 드라이버를 통해 차동 디지탈 신화가 인가된다. 제어 드라이버는 디지탈 신호의 상승 시간을 증가시켜 스위치의 상승 시간 T_R2을 증가시키는 효과를 얻는다. 이는 발진을 억제하며 정착 시간 T_S2을 감소시킨다.Kamoto et al., An 8-bit 2-ns Monolithic DAC, Vol. 23, No. 1, 142-146 of the IEEE Journal of Solid-State Circuit, February 1, 1988, controls the rise and fall times of switches. A DAC is _disclosed that reduces the settling time T _S2 of the output waveform 44 (shown in FIG. 3). For each codeword, differential digital myth is applied through a control driver to a switch that is driven between low and high values with limited precision. The control driver has the effect of increasing the rise time of the digital signal, thereby increasing the rise time T _R2 of the switch. This suppresses the oscillation and reduces the settling time T _S2 .

제어 드라이버는 정착 시간 T_S2을 최소화하는 최적의 상승 시간을 선택하기 위해 외부적으로 조정된다. 카모토는 상승 시간 T_R2이 너무 짧으면 발진이 심하며 정착 시간 T_S2이 길어진다는 것을 보여준다. 그러나, 상승시간 T_R2이 너무 길면 정착 시간 T_S2또한 증가될 것이다. 최적의 상승시간에는, 상승 시간을 감소시키고 발진을 억제하는 보상의 이점들은 서로 균형되므로 최소의 정착 시간을 제공하게 된다. 카모토는 정착 시간의 대략 15 퍼센트의 최적의 상승 및 하강 시간을 밝혔다.The control driver is externally adjusted to select the optimal rise time that minimizes settling time T _S2 . Kamoto shows that if the rise time T _R2 is too short, the oscillation is severe and the settling time T _S2 is long. However, if the rise time T _R2 is too long, the settling time T _S2 will also increase. At the optimum rise time, the benefits of reducing the rise time and suppressing oscillation are balanced with each other, thus providing a minimum settling time. Kamoto found an optimal rise and fall time of approximately 15 percent of settling time.

카모토는 ZOH 파형(42)를 상승 시간에 근접시키려고 하기 때문에, ZOH파형의 상승 에지를 맞추기 위해서는 상승 시간 즉, 슬루 레이트가 여전히 비교적 빨라야 한다. 이러한 비교적 큰 슬루 레이트에서 고주파 기생 영향은 파형의 상승 에지(46)이 비선형적으로 되게 한다. 더욱이, 파형(44)는 원하는 플래토 값(38)을 여전히 오버슈트하며 일정 시간 동안 발진한다. 상승 에지(46)의 비선형 및 파형(44)의 발진으로 인해 양호하게는, 스펙트럼 왜곡이 감소된다.Since Kamoto tries to bring the ZOH waveform 42 close to the rise time, the rise time, slew rate, must still be relatively fast to meet the rising edge of the ZOH waveform. At this relatively large slew rate, high frequency parasitic effects cause the rising edge 46 of the waveform to be nonlinear. Moreover, waveform 44 oscillates for a period of time while still overshooting the desired plateau value 38. Preferably, the spectral distortion is reduced due to the nonlinearity of the rising edge 46 and the oscillation of the waveform 44.

본 발명은 DAC, 및 스펙트럼 왜곡이 감소되며 SQNP이 증가되는 관련 변환 방법을 제공한다.The present invention provides a DAC and an associated conversion method in which spectral distortion is reduced and SQNP is increased.

이것은 디지탈 코드워드의 시퀸스를 대략 구분적으로 선형인 아날로그 파형으로 변환하는 DAC를 이용하여 달성된다. 파형은 디지탈 코드워드의 이상적인 값에 근접한 플래토 레벨들 사이의 상승 에지 및 하강 에지를 따른다. DAC는 대략 구분적으로 선형적인 아날로그 파형을 생성하기 위해 비트의 우선 순위(significanc)에 따라 가중되고 합산된 성분 파형들을 생성하기 위해 코드워드의 각 비트를 병렬로 처리한다.This is accomplished using a DAC that converts a sequence of digital codewords into a roughly discrete linear analog waveform. The waveform follows the rising and falling edges between the plateau levels close to the ideal value of the digital codeword. The DAC processes each bit of the codeword in parallel to produce weighted and summed component waveforms according to the bit's priority to produce an approximately analog linear waveform.

파형 셰이핑 회로는 아날로그 파형의 상승 및 하강 에지가 기울기가 연속 코드워드들간의 차 및 상승 또는 하강 시간의 함수인 선형 출력 램프의 원하는 오차 경계 내로 정착되도록 각 성분 파형의 상승 및 하강 시간을 제어한다. 상승 및 하강 시간은 양호하게는, 대략 동일하다. 리미팅 스위치(limiting switch)들은 아날로그 파형이 코드워드로 표시된 이상적인 값의 원하는 오차 경제 내로 정착되도록 성분 파형의 플래토 레벨을 제어한다. 리미팅 스위치의 선형 동작 범위는 파형 셰이핑 회로에 의해 설정된 상승 및 하강 에지의 선형성을 유지하도록 확장된다.The waveform shaping circuit controls the rise and fall times of each component waveform such that the rising and falling edges of the analog waveform settle within the desired error boundaries of the linear output ramp where the slope is a function of the difference between successive codewords and the rise or fall time. Rise and fall times are preferably approximately the same. Limiting switches control the plateau level of the component waveform so that the analog waveform is settled within the desired error economy of the ideal value represented by the codeword. The linear operating range of the limiting switch is extended to maintain the linearity of the rising and falling edges set by the waveform shaping circuit.

이제, 본 발명의 양호한 이해 및 효과를 설명하기 위해 첨부된 도면 내의 참조 번호를 사용하여 설명하기로 한다.Reference will now be made using the reference numerals in the accompanying drawings in order to illustrate the preferred understanding and effects of the present invention.

본 출원인은 DAC를 제4도에 도시된 바와 같이, ZOH파형(52) 대신에 대략 구분적으로 선형인 아날로그 파형(50)에 근접한 아날로그 전압 신호를 생성하도록 설계함으로써 그것의 주파수 응답 및 SQNR 향상될 수 있다는 것을 발견했다. 대안으로, DAC는 아날로그 전류 신호를 출력할 수 있다. 대략 구분적으로 선형인 파형(50)은 기본 아날로그 파형(62)로부터의 연속적 양자화된 샘플들(60)의 값에 대응하는 플래토(56)을 접속시키는 선형 램프(56)로 구성된다. 양호한 파형(50)은 T_slew로 표시된 동일한 상승 및 하강 시간을 가진다. 따라서, 각각의 선형 램프의 기울기(슬루 레이트)는 연속적인 플래토(58)의 차와 슬루 타임 T_slew의 비율이다. 도시된 바와 같이, T_slew는 클럭 구간 T의 50%이다. T_slew가 0퍼센트로 됨에 따라, 대략 구분적으로 선형인 파형은 ZOH파형(52)로 수렴된다. 반대로, T_slew가 100퍼센트로 되어 감에 따라, 파형(50)은 제1-오터-홀드(FOH) 파형(64)로 수렴한다.Applicant has designed the DAC to produce an analog voltage signal close to the analog waveform 50 that is roughly discretely linear instead of the ZOH waveform 52, as shown in FIG. 4 to improve its frequency response and SQNR. Found that it could. Alternatively, the DAC can output an analog current signal. The approximately distinctly linear waveform 50 consists of a linear ramp 56 connecting the platen 56 corresponding to the value of the consecutive quantized samples 60 from the basic analog waveform 62. The good waveform 50 has the same rise and fall time, denoted T _slew . Thus, the slope (slew rate) of each linear ramp is the ratio of the difference of consecutive plateaus 58 and the slew time T _slew . As shown, T _slew is 50% of the clock period T. As T _slew becomes zero percent, the approximately distinctly linear waveform converges to the ZOH waveform 52. Conversely, as T _slew becomes 100 percent, waveform 50 converges to a first-or-hold (FOH) waveform 64.

제5도는 주파수가 f₀인 사인파가 기본 파형[62(제4도 참조)]인 DAC의 주파수 응답(66)을 도시한다. DAC의 주파수 응답(66)의 엔벨로프(68)은 ZOH 파형(52)의 경우로부터 FOH파형(64)의 경우로 변화되며, 여기서 Fr는 클럭 주파수에 대한 출력 주파수의 비율이다. 따라서, 이론적으로는 대략 구분적으로 선형인 파형(50)은 그것의 주파수 응답이 좀더 빨리 발진되기 때문에 ZOH파형(52)dp 비해 부분 최적화되며, 이것은 ZOH 파형보다 소정의 주어진 주파수에서의 출력에 적은 전력이 전달된다는 것을 의미한다.5 shows the frequency response 66 of the DAC whose sine wave with frequency f ₀ is the fundamental waveform 62 (see FIG. 4). The envelope 68 of the frequency response 66 of the DAC is the ZOH waveform 52. For the FOH waveform (64) Where Fr is the ratio of the output frequency to the clock frequency. Thus, the theoretically linearly linear waveform 50 is partially optimized compared to the ZOH waveform 52 dp because its frequency response oscillates faster, which is less likely to output at a given frequency than the ZOH waveform. It means that power is delivered.

주파수 응답(66)은 사인파 주파수에서의 원하는 성분(70) 및 ADC에 의해 생성된 아날로그 전압 신호에서의 왜곡을 나타내는 스퍼[spur(72)]를 포함한다. 스퍼(72)는 아날로그 파형(62)를 샘플링할 때 발생되는 양자화 잡음 때문에 항상 존재 할 것이다. 그러나, DAC의 아날로그 출력 전압 신호가 ZOH 또는 대략 구분적으로 선형인 파형과 정확히 매치되면, 스퍼(72)는 성분(70) 이하로 비트당 대략 6dB이다.The frequency response 66 includes a spur 72 representing the desired component 70 at the sine wave frequency and distortion in the analog voltage signal generated by the ADC. Spur 72 will always be present because of the quantization noise generated when sampling the analog waveform 62. However, if the analog output voltage signal of the DAC exactly matches the ZOH or approximately distinctly linear waveform, the spur 72 is approximately 6 dB per bit below component 70.

이 이론에 따르면, 종래의 DAC는 ZOH파형(52)에 가능한 한 가까이 근접하도록 전압 신호를 발생한다. 그러나, 본 출원인은 실제로 얼마간의 전력 효율을 희생하여 DAC가 종래의 DAC보다 대략 구분적으로 선형인 파형(50)에 근접하는 아날로그 전압 신호를 생성하도록 설계 및 제어될 수 있다는 것을 발견하였다. 이것은 스퍼(72)의 진폭을 감소시켜 DAC의 스펙트럼 왜곡 특성 및 SQNR을 향상시킨다.According to this theory, the conventional DAC generates a voltage signal as close as possible to the ZOH waveform 52. However, the Applicant has found that the DAC can be designed and controlled to produce an analog voltage signal that approximates a waveform 50 that is substantially distinctly linear than a conventional DAC at the expense of some power efficiency. This reduces the amplitude of the spurs 72 to improve the spectral distortion characteristics and the SQNR of the DAC.

제6도에 도시된 바와 같이, 본 발명를 구현하는 DAC는 대략 구분적으로 선형인 파형(50)을 근사하게 따라가는 아날로그 출력 전압 신호(74)를 발생한다. 전압 신호(74)는 원하는 오차 경계 [80 (LSB의 적절한 1/2)] 내로 정착되는 상승 및 하강 에지(76 및 78) 및 플래토(58)의 원하는 오차 경계 내로 정착되는 플래토(82)를 가진다. 상승 및 하강 정착 시간(T_rs및 T_fs)은 각각의 클럭 구간의 개시로부터 측정되며 플래토 정착 시간 T_ps은 슬루 타임 T_slew의 말단에서 측정된다. 정착 시간 T_s은 각 클럭 구간의 개시에서 플래토(82)가 오차 경계 내로 정착되는 점까지 측정된다. 종래의 DAC는 원하는 플래토 레벨로 한번 정착되는데 반해, 전압신호(74)는 각 클럭 구간 동안 대략 구분적으로 선형인 파형(50)으로 2번 정착된다. 이것은 전압 신호(74)가 원하는 파형(50)을 정확히 표시하는 시가을 중가시켜 왜곡을 감소시키며 SQNR을 증가시킨다. 따라서, 클럭 구간의 원하는 일부, 예를 들어 50%이하가 되도록T_ps+ T_rs및 T_rs+ T_fs을 감소시킴으로써 왜곡은 감소된다.As shown in FIG. 6, a DAC implementing the present invention generates an analog output voltage signal 74 that closely follows a waveform 50 that is approximately linearly discrete. The voltage signal 74 is settled within the desired error boundary of the rising and falling edges 76 and 78 and the platen 58 which is settled within the desired error boundary [80 (appropriate 1/2 of the LSB)]. Has Rise and fall settling times (T _rs and T _fs ) are measured from the beginning of each clock period and the plateau settling time T _ps is measured at the end of the slew time T _slew . The settling time T _s is measured from the start of each clock period to the point where the plateau 82 is settled within the error boundary. While the conventional DAC is settled once to the desired plateau level, the voltage signal 74 is settled twice into a substantially linearly linear waveform 50 during each clock period. This increases the time that the voltage signal 74 accurately represents the desired waveform 50 reduces the distortion and increases the SQNR. Thus, the distortion is reduced by reducing T _ps + T _rs and T _rs + T _fs to be a desired portion of the clock period, for example 50% or less.

정착시간 T_rs,T_rs및 T_ps는 슬루 타임 T_slew을 증가시킴으로써 감소된다. 이것은 오버슈트량을 감소시키며 발진을 감소시키는 슬루 레이트를 감소된다. 또한, 보다 낮은 슬루 레이트는 상승 및 하강 에지(76 및 78)의 고주파 성분을 감소시키므로 기행 영향이 감소되어 에지가 선형 램프(56)로 수렴한다. 100%의 슬루 레이트에서, 정착 시간은 최소화되지만, 전압 신호(74)는 많아야 각각의 클럭 구간의 말단에서 순간 동안 원하는 플래토를 얻게 된다. 전압 신호(74)가 왜곡되면, 원하는 값에 결코 도달하지 못할 수도 잇다. 이러한 이유 때문에 그리고 T_slew과 같은 주파수 응답 롤 오프의 엔벨로프가 증가되기 때문에, T_slew는 양호하게는 적절한 파워 효율을 유지하면서 전압 신호(74)의 왜곡을 감소시키도록 정착 시간 T_s의 대락 25% 및 90%사이에서 설정된다. 클럭에서 데이터 변환 응용 즉, T_s T에서 밝혀진 바와 같이 GHz범위에서 평가된다. 저 클럭에서 오디오 응용과 같은 KHz범위에서 평가되거나 비디오 시스템 즉, T_sT에서같은 MHz 범위에서 평가된다. T_slew를 이러한 범위 내로 감소시키면 종래의 DAC에서 측정된 바와 같은 정착 시간을 증가시키는지는 알려지지 않았다.The settling times T _rs, T _rs and T _ps are reduced by increasing the slew time T _slew . This reduces the amount of overshoot and reduces the slew rate which reduces the oscillation. In addition, lower slew rates reduce the high frequency components of the rising and falling edges 76 and 78 so that travel effects are reduced so that the edges converge to the linear ramp 56. At a slew rate of 100%, the settling time is minimized, but the voltage signal 74 at most achieves the desired plateau for a moment at the end of each clock period. If the voltage signal 74 is distorted, it may never reach the desired value. For this reason and because the envelope of the frequency response roll-off, such as T _slew , is increased, T _slew is preferably 25% of the settling time T _s to reduce distortion of the voltage signal 74, while maintaining adequate power efficiency. And 90%. Data conversion application in clock, ie T _s As found in T, it is evaluated in the GHz range. At low clocks, it is evaluated in the same KHz range as in audio applications or in the same MHz range in video systems, ie T _s T It is not known whether reducing T _slew within this range increases the settling time as measured in conventional DACs.

제7도는 n-비트 디지탈 코드워드의 시퀸스에 응하여 차동 출력(86)에서 대략 구분적으로 선형인 전압 신호(74)를 생성하는 DAC(84)의 블록도이다. 각각의 코드워드는 각각의 신호 경로(90)으로 차동적으로 인가되는 n개의 디지탈 신호(88)로 표시된다. 써모미터 코드는 비트들이 동일하게 가중되며 씨모미터와 같이 점증적으로 온되는 r-비트 2진 코드를 n=2^r-1 비트 코드로 맵핑함으로써 형성된다. 신호 경로부터의 출력 신호는 2진 가중되지 않고 합산될 수 있기 때문에 DAC의 정밀도를 향상시킨다. 그러나, 써모미터 코드는 실질적으로 보다 많은 회로를 필요로 한다. 따라서, 써모미터 코드를 가진 MSB 및 2진 코드를 가진 LSB를 암호화하는 하이브리드 2진/써모미터 코드가 바람직할 수도 있다.FIG. 7 is a block diagram of a DAC 84 that generates a voltage signal 74 that is approximately distinctly linear at differential output 86 in response to a sequence of n-bit digital codewords. Each codeword is represented by n digital signals 88 that are differentially applied to each signal path 90. The thermometer code is formed by mapping the ^r -bit binary code, where bits are equally weighted and incrementally on, such as a thermometer, to n = 2 ^r −1 bit codes. The output signals from the signal path can be summed without being binary weighted, thus improving the precision of the DAC. However, thermometer cords require substantially more circuitry. Thus, a hybrid binary / thermometer code that encrypts an MSB with a thermometer code and an LSB with a binary code may be desirable.

신호 경로(90)은 원하는 선형 램프로부터 오차 경계 내로 정착되는 상승 및 하강 에지(94 및 96)을 각각 가지며, 경로의 관련 비트로 표시된 이상적인 값으로부터 오차 경계 내로 정착되는 플래토(98)을 가진 대략 구분적으로 선형인 전압 신호(92)를 발생한다. 각각의 신호 경로(90)은 상승 및 하강 에지(94 및 96)의 대칭적인 슬루 타임 T_slew을 제어하는 파형 셰이핑 회로(100)을 포함한다. 리미팅스우치(102)는 정밀도는 플래토(98)을 한정하며 선형 동작 범위를 확장함으로써 상승 및 하강 에지의 선형성을 유지한다.The signal path 90 has rising and falling edges 94 and 96, respectively, which settle into the error boundary from the desired linear ramp, and roughly divide with the plateau 98 settled into the error boundary from the ideal value represented by the relevant bits of the path. Generates a linear voltage signal 92. Each signal path 90 includes a waveform shaping circuit 100 that controls the symmetrical slew times T _slew of rising and falling edges 94 and 96. The limiting latch 102 defines the plateau 98 and maintains the linearity of the rising and falling edges by extending the linear operating range.

전압 신호(92)는 그것을 전류 신호로 변환시키며 대응 비트의 우선 순위의 함수로서 전류 신호를 가중하여 그들을 합산하는 가중 및 전류 합산 회로(104)에 인가되어 차동 출력 전류(106)가 생성된다. 디지탈 코드워드가 2진 코드이면, 회로(104)는 전류 신호를 2진 가중하여 합산하는 저항 네트워크를 포함한다. 저항 네트워크는 양호하게는, DAC의 정밀도를 향상시키도록 공지된 R-2R 래더를 사용하여 구현된다. 코드워드가 써모미터 코드이며, 동일하게 가중된 전류 신호를 합산하기 위해 전압 신호(92)는 단일 저항의 양단에 인가된다. 2진 LSB를 가중하고 모든 전류 신호들을 합산하기 위해 하이브리드 코드는 R-2R 래더(제11도에 상세히 도시됨) 부분을 사용한다. 차동 출력 전류(106)은 차동 출력(86)에서 한 쌍의 저항기 R₂를 통해 흘러 대략 구분적으로 선형인 전압 신호(74)를 생성한다.The voltage signal 92 is applied to a weighting and current summing circuit 104 that converts it to a current signal and weights the current signals as a function of the priority of the corresponding bits and sums them to produce a differential output current 106. If the digital codeword is a binary code, the circuit 104 includes a resistor network that binary weights and sums the current signal. The resistance network is preferably implemented using known R-2R ladders to improve the precision of the DAC. The codeword is a thermometer code, and voltage signal 92 is applied across a single resistor to sum the equally weighted current signal. The hybrid code uses the R-2R ladder (shown in detail in Figure 11) to weight the binary LSB and sum all the current signals. The differential output current 106 flows through the pair of resistors R ₂ at the differential output 86 to produce a approximately discrete linear voltage signal 74.

DAC(84)는 아날로그 전압 신호(74)의 상승 및 하강 에지 및 플래토가 원하는 오차 경계[80(제6도에 도시됨)]내로 정착될 때가지 대치이며 정정 듀티 사이클을 가지는 파형 셰이핑 회로(100) 및 선형 스위치(102)를 외부적으로 트리밍함으로써 교정된다. DAC(84)의 정밀도를 향상시키기 위해, 신호 경로(90)은 양호하게는 하나의 신호 경로에 고 디지탈 신호(88)을 인가하고 다른 모든 경로에 저 디지탈 신호를 인가하여 저압 신호(74)를 모니터링함으로써 독립적으로 교정된다. 누적오차가 LSB의 1/2내에 있다는 것을 보증하기 위해서 개별 파형은 일반적으로 보다 조밀한 오차 경계에 따라야 한다. 한가지 방법은 개별 오차 경계의 자승 평균 제곱을 LSB의 1/2과 동일하게 설정하는 것이다. 대안으로, 공지된 미분 및 적분 오차 측정이 사용될 수 있다.The DAC 84 is a waveform shaping circuit having a correction duty cycle that is imputed until the rising and falling edges of the analog voltage signal 74 and the plateau settle within the desired error boundary [80 (shown in FIG. 6)]. 100) and linear switch 102 by external trimming. In order to improve the precision of the DAC 84, the signal path 90 preferably applies a high digital signal 88 to one signal path and a low digital signal to all other paths so that the low pressure signal 74 is received. Independently calibrated by monitoring. To ensure that the cumulative error is within one half of the LSB, the individual waveforms should generally follow a tighter margin of error. One way is to set the squared mean square of the individual error boundaries equal to 1/2 of the LSB. Alternatively, known differential and integral error measurements can be used.

DAC(84)를 교정하기 위해, 파형 셰이핑 회로(100)은 트리밍 저항기들 R_T1, R_T2및 R_T3로 표시된 트리밍 회로를 가지며, 선형 스위치(102)는 트리밍 저항기 R_T4로 표시된 트리밍 회로를 가진다. 트리밍 저항기 R_T1는 전압 신호(92)의 상승 및 하강 시간이 대칭이 되도록 파형 셰이핑 회로(100)과 균형된다. 그러나, 이것은 전압 신호 에지(94 및 96)을 시간과 무관하게 시프트시켜 신호의 듀티 사이클을 변화시키게 된다. 그러므로, 파형 셰이핑 회로는 트리밍 저항기 R_T2에 의해 전압 신호에지(94 및96)의 비교적 타임 시프트를 오프셋시키기 위해 미리보상된다. 트리밍 저항기 R_T2는 DAC의 출력 전압 신호(74)의 상승 및 하강 에지가 선형 램프로부터 소정의 오차 경계 내로 정착될 때까지 전압 신호(92)의 상승 및 하강 시간을 감소시킨다. 이들 저항기는 각각의 신호 경로가 오차 경계를 만족시키고 양호하게는 각각의 파형(92)에 대한 상승 및 하강 시간이 대략 일치하도록 트리밍된다. 트리밍 저항기 R_T4는 하이 및 로우 플래토 레벨을 우선 순위의 대응 비트의 함수인 이상적인 플래토 레벨로부터 소정의 오차 경계 내로 설정한다.To calibrate the DAC 84, the waveform shaping circuit 100 has a trimming circuit labeled trimming resistors R _T1 , R _T2 and R _T3 , and the linear switch 102 has a trimming circuit labeled trimming resistor R _T4 . . Trimming resistor R _T1 is balanced with waveform shaping circuit 100 such that the rise and fall times of voltage signal 92 are symmetrical. However, this will shift the voltage signal edges 94 and 96 independent of time to change the duty cycle of the signal. Therefore, the waveform shaping circuit is precompensated to offset the relatively time shift of the voltage signal edges 94 and 96 by the trimming resistor R _T2 . Trimming resistor R _T2 reduces the rise and fall times of voltage signal 92 until the rising and falling edges of DAC's output voltage signal 74 settle within a predetermined error boundary from the linear ramp. These resistors are trimmed such that each signal path satisfies the error boundary and preferably the rise and fall times for each waveform 92 approximately coincide. Trimming resistor R _T4 sets the high and low plateau levels within a predetermined error boundary from the ideal plateau level, which is a function of the corresponding bit of priority.

제8도는 파형 셰이핑 회로(100)의 구성도이다. 디지탈 전압 신호(88)은 차동 입력(118)에 인가된다. 레벨 시프팅 회로(120)은 전압 신호를 시프트하여,npn 트랜지스터(Q1 및Q2)에미터 결합 쌍(125)의 베이스(122 및 124)에 각각 인가된다. 트랜지스터(Q1 및 Q2)의 콜렉터(126 및 128)은 차동 출력(130)에 각각 접속되며, 바이어스 저항기(R_c)를 통해 고전원 V_cc에 접속되며 기준 전위를 적절히 그라운드시킨다. 전압 신호(88)이 하이(로우)일 때, 트랜지스터(Q1)은 온되며, 트랜지스터(Q2)는 오프되어 차동 출력 (130)에서의 전압 신호(131)의 극성이 디지탈 전압 신호(88)에 대해 위상 180。차이가 난다. 전압 신호(131)에 대한 하이 및 로우 플래토 값은 저항기 통상 300내지 1KΩ인 R_c의 크기 및 통상400μA내지 3mA인 에미터 전류 1e량에 의해 한정된다.8 is a configuration diagram of the waveform shaping circuit 100. Digital voltage signal 88 is applied to differential input 118. The level shifting circuit 120 shifts the voltage signal and is applied to the bases 122 and 124 of the npn transistors Q1 and Q2 emitter coupling pair 125, respectively. The collector (126, 128) of the transistors (Q1 and Q2) are respectively connected to a differential output 130, and through a biasing resistor (R _c) is connected to the high-power V _cc thus suitably ground reference potential. When the voltage signal 88 is high (low), the transistor Q1 is turned on and the transistor Q2 is turned off so that the polarity of the voltage signal 131 at the differential output 130 is applied to the digital voltage signal 88. Phase difference is 180 °. The high and low plateau values for the voltage signal 131 are defined by the magnitude of R _c , which is typically 300 to 1 KΩ and the amount of emitter current 1e that is typically 400 μA to 3 mA.

트랜지스터(Q1 및 Q2)의 콜렉터(126 및 128) 양단에 각각 pF의 캐패시터 C1를 접속시킴으로써 전압 신호(131)의 상승 및 하강 시간이 증가된다. 캐패시터 C1의 크기는 유효 캐패시턴스를 증가시키는 밀러 승산기(Miller multiplier)를 사용하여 100매 정도 근접하게 감소될 수 있다. 캐패시터 C1는 차동 출력(130)양단의 스위칭을 방해하여, 상승 및 하강 시간을 증가시킨다. C1의 캐패시턴스 및 에미터 전류 I_e는 캐패시터 C1이 대략 선형적인 방식으로 한계 하이 및 로우 플래토 값 사이에서 충전 및 방전된다. 캐패시턴스가 너무 크거나 에미터 전류가 너무 작으면, 캐패시터 양단의 전압은 대수적으로 증가하여, 다음 클럭 주기 이전에는 원하는 플래토 레벨에 결코 도달하지 못할 수도 있다.The rise and fall times of the voltage signal 131 are increased by connecting a capacitor C1 of pF across the collectors 126 and 128 of the transistors Q1 and Q2, respectively. The size of capacitor C1 can be reduced by as much as 100 sheets using a Miller multiplier that increases the effective capacitance. Capacitor C1 interferes with switching across differential output 130, increasing rise and fall times. The capacitance and emitter current I _e of C1 is charged and discharged between the limit high and low plateau values in a way that capacitor C1 is approximately linear. If the capacitance is too large or the emitter current is too small, the voltage across the capacitor may increase logarithmically, never reaching the desired plateau level before the next clock period.

레벨 시프팅 회로(120)은 에미터(132 내지 138)이 바이어싱 저항기 Re를 통해 -5.2 V인 저전원 V_ee에 접속된 4개의 NPN 트랜지스터(Q3 내지 Q6)를 포함한다. 콜렉터(140 내지 146)은 고전원 V_cc에 접속된다. 차동 입력(118)은 트랜지스터(Q3 및 Q4)의 베이스(148내지 150)에 각각 접속된다. 베이스(148 및 150)은 바이어스 저항기 R_b를 통해 고전원 V_cc에 접속되어 트랜지스터(Q3 및 Q6)이 항상 온되도록 트랜지스터(Q3 및 Q4)에 바이러스 전류를 공급한다. 트랜지스터(Q3 및 Q4)의 에미터(132 및 134)는 트랜지스터(Q5 및 Q6)의 베이스 (152 및 154)에 각각 접속되며, 트랜지스터(Q5 및 A6)의 에미터(136 및 138)은 에미터 결합 트랜지스터(Q1 및 Q2)의 베이스(122 및 124)에 각각 접속된다. 구동 에미터 결합쌍(125)와 양립하도록 이러한 레벨은 2개의 npn 트랜지스터 베이스-에미터 전압 강하에 의해 디지탈 시호(88)을 시프트다운시킨다.The level shifting circuit 120 includes four NPN transistors Q3 to Q6 with emitters 132 to 138 connected to a low power supply V _ee , which is -5.2 V through the biasing resistor Re. Collectors 140 to 146 are connected to a high power V _cc . Differential input 118 is connected to bases 148-150 of transistors Q3 and Q4, respectively. Bases 148 and 150 are connected to high power V _cc through bias resistor R _b to supply viral current to transistors Q3 and Q4 so that transistors Q3 and Q6 are always on. Emitters 132 and 134 of transistors Q3 and Q4 are connected to bases 152 and 154 of transistors Q5 and Q6, respectively, and emitters 136 and 138 of transistors Q5 and A6 are emitters. Are connected to bases 122 and 124 of coupling transistors Q1 and Q2, respectively. This level shifts the digital signal 88 down by two npn transistor base-emitter voltage drops, compatible with the drive emitter coupling pair 125.

밸런싱 회로[15(제7도에서 트리밍 저항기 R_T1으로 도시됨)]는 리미팅 스위치 [102(제9도에서 도시됨)]에서 트랜지스터(Q8 및 Q9)의 에미터 결합쌍(188)의 비대칭에 대한 신호 경로를 미리 보상하기 위해 전압 신호(131)을 오프셋시킨다. 대략 일정하게 유지되는 트랜지스터(Q1)의 콜렉터 전류는 콜렉터 저항기 R_c및 밸런싱 회로(156)을 통해 공급된다. 밸런싱 회로(156)은 저항기 R_c로부터 전류 I_bal를 공급 및 싱크시켜 동일한 임계 전압에서 효과적으로 스위치되어 전압 신호(92)가 대칭이 되도록 트랜지스터(Q8 및 Q9) 콜렉터(126)의 전압을 각각 풀업 및 풀다운시킨다. 밸런싱 회로(156)은 노드(158)에서 저전원 및 고저원 V_ee및 V_cc사이에 직렬로 접속된 트리밍 저항기 R_bl및 R_b2를 포함한다. 저항기 R₀는 콜렉터(126)과 노드(158)사이에 접속되어 트랜지스터 (Q1)에 밸런싱 전류I_bal를 제공한다.The balancing circuit 15 (shown as trimming resistor R _T1 in FIG. 7) is coupled to the asymmetry of the emitter coupling pair 188 of transistors Q8 and Q9 in the limiting switch 102 (shown in FIG. 9). The voltage signal 131 is offset to precompensate the signal path for the signal. The collector current of transistor Q1, which remains approximately constant, is supplied through collector resistor R _c and balancing circuit 156. The balancing circuit 156 supplies and sinks the current I _bal from the resistor R _c to effectively switch at the same threshold voltage to pull up the voltages of the transistors Q8 and Q9 collector 126, respectively, so that the voltage signal 92 is symmetrical. Pull down. The balancing circuit 156 includes trimming resistors R _bl and R _b2 connected in series between the low power source and the high low source V _ee and V _cc at node 158. Resistor R ₀ is connected between collector 126 and node 158 to provide balancing current I _bal to transistor Q1.

트랜지스터(Q8)의 임계 전압이 트랜지스터(Q9)의 임계 전압보다 MAUS, Q8은 Q9보다 매우 천천히 온되며 매우 빨리 오프된다. 트랜지스터들의 균형을 맞추기 위해, 노드(158)의 전압이 콜렉터(126)에서의 전압보다 커지도록 저항기R_b2는 트리밍된다. 이것은 I_bal이 콜렉터(126)의 전압이 증가되록 트랜지스터 Q1의 콜렉터 전류의 일부를 공급하도록 한다. 이것은 트랜지스터(Q8)의 임계 전압이 트랜지스터(Q9)의 임계 전압보다 작다면, 노드(158)의 전압이 콜렉터(126)에서의 전압보다 작다면, 노드(158)의 전압이 콜렉터(126)에서의 전압보다 작아지도록 저항기 R_b1는 트리밍된다. 이것은 콜렉터 저항기 R_c를 통해 흐르는 전류를 증가시키며 콜렉터(126)의 전압을 풀다운시켜 Q8이 매우 천천히 온되고 매우 빨리 온되게 한다. 각각의 신호 경로(90)의 출력에서 구해진 상승 및 하강 시간이 대체로 동일해질 때까지 저항기(R_b1및 R_b2)는 트리밍된다.The threshold voltage of transistor Q8 is MAUS and Q8 turn on very slowly than Q9 and off very quickly than threshold voltage of transistor Q9. To balance the transistors, resistor R _b2 is trimmed such that the voltage at node 158 is greater than the voltage at collector 126. This causes I _bal to supply part of the collector current of transistor Q1 so that the voltage of collector 126 is increased. This means that if the threshold voltage of transistor Q8 is less than the threshold voltage of transistor Q9, and if the voltage at node 158 is less than the voltage at collector 126, then the voltage at node 158 is at collector 126. The resistor R _b1 is trimmed to be less than the voltage of. This increases the current flowing through the collector resistor R _c and pulls down the voltage of the collector 126 causing Q8 to turn on very slowly and on very quickly. The resistors R _b1 and R _b2 are trimmed until the rise and fall times obtained at the output of each signal path 90 are approximately equal.

트랜지스터(Q1 및 Q2)는 양화하게는, 가각의 콜렉터의 동일한 고전압 레벨과 저전압 레벨 사이에서 전환된다. 그러므로, 콜렉터(126 및 128)의 등가 저항은 동일해야 한다. 그러므로 저항기(R₁)은 저항기(R_c)와 병렬이 되도록 고저원 V_cc와 트랜지스터(Q2)의 콜렉터(128)사이에 접속된다. R₁의 저항은 R_b1및 R_b2의 명목값의 병렬 조합과 직렬로 R₀의 저항을 가지도록 선택된다.Transistors Q1 and Q2 are positively switched between the same high voltage level and the low voltage level of each collector. Therefore, the equivalent resistances of the collectors 126 and 128 should be the same. The resistor R ₁ is therefore connected between the high and low source V _cc and the collector 128 of the transistor Q2 so as to be in parallel with the resistor R _c . The resistance of R ₁ is chosen to have a resistance of R ₀ in series with the parallel combination of nominal values of R _b1 and R _b2 .

밸런싱 회로(156)은 에미터 결합쌍(188)의 균형을 맞출뿐만 아니라 전압 신호(92)의 듀티 사이클을 변화시킨다. 신호 경로들(90)간의 동기를 유지하기 위해서 이전 보상 회로[160 (제7도에서 트리밍 저항기(R_T2)로 도시됨]는 차동적으로 인가된 디지탈 전압 신호(88)의 한 측을 트랜지스터(Q4)의 베이스(150)에 인가된 베이스 전류의 양을 증가시키거나 감소시킴으로써 시프트시킨다. 이전 보상 회로(160)은 노트(162)에서 전원들(V_cc, V_ee)사이에 직렬로 접속된 트리밍 저항기(R_p1및 R_p2)를 포함한다. 저항기(R2)는 노드(162)와 베이스(150)사이에 접소되며, 저항기(R3)는 트랜지스터(Q3)의 베이스(148)과 고저원V_cc사이에 접속된다. R₃의 저항은 R_p1및 R_p2의 명목값의 병렬 조합과 직렬로 R₂의 저항을 가지도록 선택된다. 저항기(R_p1및 R_p2)는 밸런싱 회로(156)에 의해 발생된 왜곡을 오프셋시키는데 필요한 것과 같은 베이스 전류를 변형시키기 위해 노드(162)의 전압을 베이스(150)의 전압이상 또는 이하로 이동시키도록 트리밍 된다.The balancing circuit 156 not only balances the emitter coupling pair 188 but also changes the duty cycle of the voltage signal 92. In order to maintain synchronization between the signal paths 90, a previous compensation circuit 160 (shown as trimming resistor R _T2 in FIG. 7) is connected to one side of the differentially applied digital voltage signal 88. Shift by increasing or decreasing the amount of base current applied to the base 150 of Q4) The previous compensation circuit 160 is connected in series between the power supplies V _cc , V _ee at note 162. Trimming resistors R _p1 and R _p2 , and resistor R2 is shunted between node 162 and base 150, and resistor R3 is the high and low source V of base 148 of transistor Q3. is connected between the _cc. resistance of R ₃ is selected to have a resistance of R ₂ in parallel combination and the series of the nominal value of R _p1 and R _p2. a resistor (R _p1 and R _p2) is a balancing circuit 156 The voltage at node 162 may be changed to change the base current as needed to offset the distortion caused by the base 150. Trimmed to move above or below voltage.

전압 신호(92)의 대칭적 상승 및 하강 시간 및 DAC의 아날로그 전압 신호의 상승 및 하강 시간은 각각 에미터 결합 트랜지스토(Q1 및 Q2)의 에미터(164 및 166)으로부터 도출된 총 말단 전류 I_e를 조정함으로써 설정된다. 에미터 결합쌍(125)가 디지탈 신호(88)에 응하여 전환되면, 말단 전류 I_e의 극성은 캐패시터 C1를 충전 또는 방전시키도록 캐패시터 C1에 대해 전환된다. 말단 전류 I_e를 감소시키면, 상승 및 하강 시간을 증가시키는 캐패시터 C1의 응답을 느리게 한다.The symmetrical rise and fall time of the voltage signal 92 and the rise and fall time of the analog voltage signal of the DAC are the total end currents derived from the emitters 164 and 166 of the emitter coupling transistors Q1 and Q2, respectively. It is set by adjusting I _e . When emitter coupling pair 125 is switched in response to digital signal 88, the polarity of the terminal current I _e is switched relative to capacitor C1 to charge or discharge capacitor C1. Reducing the terminal current I _e slows the response of capacitor C 1 which increases the rise and fall times.

말단 전류 I_e를 제어하기 위해, 에미터(164 및 166)은 에미터(170)이 트리밍 저항기(R_T3)를 통해 저전원 V_ee에 접속된 npn 트랜지스터(Q7)의 콜렉터(168)에 접속된다. 기준 전압 V_ref1은 말단 전류 I_e를 공급하도록 트랜지스터(Q7)의 베이스(172)에 인가된다. 저항기(R_T3)는 대칭 상승 및 하강 시간이 DAC의 아날로그 전압 신호의 상승 및 하강 에지가 선형 램프의 원하는 오차 경계 내에서 정착되는 점으로 증가될 때까지 트리밍된다. 더욱이, 각각의 신호 경로(90)의 저항기들 (R_T2)은 양호하게는, 각각의 신호 경로와 관련된 상승 및 하강 시간이 대체적으로 동일해지도록 트리밍 된다.To control the terminal current I _e , emitters 164 and 166 are connected to collector 168 of npn transistor Q7 with emitter 170 connected to low power supply V _ee through trimming resistor R _T3 . do. Reference voltage V _ref1 is applied to base 172 of transistor Q7 to supply terminal current I _e . The resistor R _T3 is trimmed until the symmetric rise and fall times increase to the point where the rising and falling edges of the DAC's analog voltage signal settle within the desired error boundary of the linear ramp. Moreover, the resistors R _T2 of each signal path 90 are preferably trimmed such that the rise and fall times associated with each signal path are approximately the same.

제9도는 리미팅 스위치(102)의 구성도이다. 전압 신호(131)은 차동 입력(180)에서 리미팅 스위치(102)에 인가된다. 레벨 시프팅 회로(182)는 전압 신호(131)을 시프트시켜 그것을 npn 트랜지스터(Q8 및 Q9)의 에미터 결합쌍(188)의 베이스(184 및 186)에 각각 인가한다. 레벨 시프팅 회로(182)는 트랜지스터(Q10 및 Q13) 및 레벨 시프팅 회로[120(제8도에 도시됨)]에서와 동일한 방식으로 접속된 개별 에미터 바이어싱 저항기(Re)를 포함한다.9 is a configuration diagram of the limiting switch 102. The voltage signal 131 is applied to the limiting switch 102 at the differential input 180. The level shifting circuit 182 shifts the voltage signal 131 and applies it to the bases 184 and 186 of the emitter coupling pair 188 of the npn transistors Q8 and Q9, respectively. Level shifting circuit 182 includes individual emitter biasing resistors Re connected in the same manner as transistors Q10 and Q13 and level shifting circuit 120 (shown in FIG. 8).

에미터 결합쌍(188)은 차동 입력(192)에서 콜렉터(189 및 190)을 차동적으로 가로지르는 전압 신호(92)를 생성한다. 전압 신호(92)의 하이 플래토 레벨 및 로우 플래토 레벨은 에미터 결합쌍(188)에 의해 공급된 총 에미더 전류(I_e5)를 조정함으로써 정밀도가 한정된다. 이것은 트랜지스터(Q14)의 콜렉터(194)를 트랜지스터(Q8 및 Q9)의 에미터들(198 및 200)사이의 공통 에미터 접점(196)에 접속시킴으로써 행해진다. 트랜지스터(Q14)의 에미터(202)는 트리밍가능한 저항기(R_T4)를 통해 저전원(V_ee)에 접속되며, 그것이 베이스(204)는 기준 전압(V_re2)에 접속된다. 저항기(R_T4)는 DAC의 아날로그 전압 신호에 대한 플래토 값이 디지탈 코드워드로 표시된 이상적인 값의 LSB의 1/2내의 있을 때까지 트리밍된다.Emitter coupling pair 188 generates a voltage signal 92 differentially across collectors 189 and 190 at differential input 192. The high and low plateau levels of the voltage signal 92 are limited in precision by adjusting the total emitter current I _e5 supplied by the emitter coupling pair 188. This is done by connecting the collector 194 of transistor Q14 to the common emitter contact 196 between emitters 198 and 200 of transistors Q8 and Q9. Emitter 202 of transistor Q14 is connected to low power supply V _ee through a trimmable resistor R _T4 , which base 204 is connected to reference voltage V _re2 . Resistor R _T4 is trimmed until the plateau value for the analog voltage signal of the DAC is within half of the LSB of the ideal value represented by the digital codeword.

파형 셰이핑 회로에 의해 규정된 전압 신호의 상승 및 하강 에지의 선형성을 유지하기 위해, 에미터 결합쌍(188)이 선형 증폭기처럼 대략 동작되는 입력 전압 이상의 범위는 증가된다. 이것은 에미터 변성 저항기 또는 스캐일된 병렬 트랜지스터를 사용하는 것과 같은 여러 방식으로 수행될 수 있다. 도시된 바왁 타이 통상 대략 100 오옴 이하의 에미터 변성 저항기들(R_d)은 접점(196)과 트랜지스터(Q8 및 Q9)의 에미터(198 및 200)사이에 접속된다. 제10도에 도시된 바와 같이, 에미터 결합쌍의 전달 함수(204)의 선형 범위를 I_e2R_d와 대략 동일하게 확장시킨다.In order to maintain the linearity of the rising and falling edges of the voltage signal defined by the waveform shaping circuit, the range beyond the input voltage at which the emitter coupling pair 188 operates approximately like a linear amplifier is increased. This can be done in a number of ways, such as using emitter modified resistors or scaled parallel transistors. The illustrated Wawa tie tie emitter modified resistors R _d of approximately 100 ohms or less are connected between the contacts 196 and the emitters 198 and 200 of the transistors Q8 and Q9. As shown in FIG. 10, the linear range of the transfer function 204 of the emitter bond pair is expanded approximately equal to I _e2 R _d .

제11도는 공지된 R-2R 래터(206)쌍을 포함하는 가중 및 합산 회로(104)의 양호한 실시예이다. 신호 경로(90)으로부터의 전압 신호(92)는 각각의 노드(208)에 차동적으로 인가된다. 도시된 바와 같이, 코드워드는 12비트 하이브리드 2진/써모미터 코드이며 그것의 5개의 LSB를 하이브리드 코드의 5개의 LSB로 직접 맵핑함으로써 8비트 2진 코드로부터 형성된다. 2진 코드의 3개의 MSB는 하이브리드 코드의 7개의 동일 가중 비트로 맵핑된다. 각각의 이들 7개의 비트의 가중은 2진코드의 6번째 비트와 등가이다.11 is a preferred embodiment of a weighting and summing circuit 104 comprising a known pair of R-2R ratts 206. The voltage signal 92 from the signal path 90 is applied differentially to each node 208. As shown, the codeword is a 12-bit hybrid binary / thermometer code and is formed from an 8-bit binary code by directly mapping its five LSBs to the five LSBs of the hybrid code. Three MSBs of binary code are mapped to seven equal weight bits of the hybrid code. The weight of each of these seven bits is equivalent to the sixth bit of the binary code.

노드(5 내지 11)에서 R-2R 래더(206)의 등가 저항은 R이므로, 써모미터 코드 비트에 대응하는 전류 신호 I₅내지 I₁₁가 동일하게 가중된다. 래터(206)은 각각의 전류 신호의 적당한 바이너리 프랙션(binary fraction)이 출력에 공급되도록 전류 신호 I₄-I₀를 배분한다. 각각의 노드(208)에서의 전류 신호는 합산되어 DAC로의 디지탈 코드워드 입력에 비례하는 차동 전류 신호(106)을 생성한다.Since the equivalent resistance of R-2R ladder 206 at nodes 5-11 is R, current signals I ₅ -I ₁₁ corresponding to the thermometer code bits are equally weighted. The ratter 206 distributes the current signals I ₄ -I ₀ so that an appropriate binary fraction of each current signal is supplied to the output. The current signals at each node 208 are summed to produce a differential current signal 106 that is proportional to the digital codeword input to the DAC.

제12도는 DAC(84)의 양호한 실시예의 블록도이다. 제7도에 도시된 DAC (84)의 회로는 m비트 2진 코드를 N비트 하이브리드 2진/써모미터 코드로 맵핑하는 레코더(210), 신호 경로들(90)의 독립 교정을 가능케하는 교정 선택 회로(212), 및 파형 셰이핑 회로(100) 및 선형 스위치(102)에 인가되기 전에 디지탈 신호(88)을 재동기시키는 래치 회로(214)를 포함하도록 확장된다.12 is a block diagram of a preferred embodiment of the DAC 84. The circuit of the DAC 84 shown in FIG. 7 is a recorder 210 that maps the m-bit binary code to an N-bit hybrid binary / thermometer code, a calibration selection that enables independent calibration of the signal paths 90. Circuit 212 and latch circuit 214 that resynchronizes digital signal 88 before being applied to waveform shaping circuit 100 and linear switch 102.

m비트 2진 코드워드는 하이브리드 코드워드의 2^m-w-1의 동일 가중 비트로 맵핑된 m-w MSB 및 하이브리드 코드워드의 w 2진 가중된 LSB로 맵핑된 w LSB로 배분된다. 따라서, ADC(84)는 n=2^m-w-1+w인 n개의 신호 경로(90)을 가진다. 2진 코드워드의 m-w MSB에 대응하는 디지탈 신호(88)은 그것을 2^m-w-1의 써모미터 코드된 디지탈 신호(88)로 맵핑하는 레코더(210)에 인가된다.The m-bit binary codeword is allocated to mw MSB mapped to the same weighted bits of 2 ^mw −1 of the hybrid codeword and w LSB mapped to the w binary weighted LSB of the hybrid codeword. Thus, ADC 84 has n signal paths 90 where n = 2 ^mw −1 + w. The digital signal 88 corresponding to the mw MSB of the binary codeword is applied to the recorder 210 which maps it to a thermometer coded digital signal 88 of 2 ^mw −1.

써모미터 코드된 디지탈 신호(88)은 각각의 교정 선택 회로(212) 및 다음 하부 비트에 대응하는 선택 회로(212)에 입력된다. MSB의 선택회로로의 제2 입력은 접지에 접속된다. 정상 동작시, 선택 디스에이블 명령은 외부 입력(TRIM)으로 인가되어 선택 회로(212)가 각각의 래치(214)를 통하여 디지탈 신호(88)에 전달한다. 하이브리드 코드워드로 w LSB에 대응하는 디지탈 신호(88)은 레코더(210) 및 교정 선택 회로(212)에 의해 발생된 지연과 대략 동일한 시간만큼 그들 신호들의 인가를 지연시키는 지연 회로(218)에 입력된다.Thermometer coded digital signal 88 is input to each calibration select circuit 212 and select circuit 212 corresponding to the next lower bit. The second input to the selection circuit of the MSB is connected to ground. In normal operation, a select disable command is applied to an external input (TRIM) which is transmitted by the select circuit 212 to the digital signal 88 through each latch 214. The digital signal 88 corresponding to w LSB in the hybrid codeword is input to a delay circuit 218 which delays the application of those signals by a time approximately equal to the delay generated by the recorder 210 and the calibration selection circuit 212. do.

레코더(210), 선택 회로(212) 및 지연회로(218)은 서로에 대해 디지탈 신호(88)을 왜곡시킨다. 왜곡을 없애기 위해, 디지탈 신호(88)은 각각의 신호 경로(90)내의 래치(214)에 인가된다. 클럭(220)은 인가하는 래치(214)에 클럭 신호를 인가한다. 클럭 신호 자체가 회로에 의해 왜곡될 수도 있다. 지연(222)는 동기를 향상시키는데 사용되며, 저항기(R_T5)를 외부적으로 트리밍시킴으로써 조절된다.The recorder 210, the selection circuit 212 and the delay circuit 218 distort the digital signal 88 relative to each other. To eliminate distortion, digital signal 88 is applied to latch 214 in each signal path 90. The clock 220 applies a clock signal to the latch 214 to apply. The clock signal itself may be distorted by the circuit. Delay 222 is used to improve synchronization and is adjusted by externally trimming resistor R _T5 .

상술된 바와 같이 DAC(84)는 양화하게는 각각의 신호 경로(90)을 독립적으로 교정함으로써 교정된다. 2진 코드에 대응하는 신호 경로(90)은 단일 하이 비트만을 가지도록 코드워드를 조작함으로써 분리된다. 외부 입력(TRIM)을 통해 인에이블될 때, 교정 선택 회로(212)는 써모미터 코드된 비트에 대응하는 신호 경로들(90) 중 하나와 분리된다. 선택 회로(212)는 정상 동작시 온되는 최상위 비트만이 교정 중에 온되도록 아래의 표 1에도시된 진리표를 구현하는 논리 회로를 포함한다. 표 1에서, 부호 E는 불가능한 입력 코드 AB를 나타낸다. 대안으로, 선택 회로(212)는 제거될 수 있으며, 전압 신호(74)는 디지탈 코드워드를 증분시킴으로써 교정된다.As mentioned above, the DAC 84 is calibrated by quantifying each signal path 90 independently. The signal path 90 corresponding to the binary code is separated by manipulating the codeword to have only a single high bit. When enabled via an external input (TRIM), the calibration selection circuit 212 is separated from one of the signal paths 90 corresponding to the thermometer coded bit. The selection circuit 212 includes logic circuitry that implements the truth table shown in Table 1 below so that only the most significant bit that is turned on in normal operation is turned on during calibration. In Table 1, symbol E represents an impossible input code AB. Alternatively, the selection circuit 212 can be removed and the voltage signal 74 is corrected by incrementing the digital codeword.

본 발명의 다양한 묘사적 실시예가 설명되었지만, 본 발명의 기술 분야의 숙련자는 다양한 변형 및 다른 실시예가 가능할 것이다. 예를 들어 도시된 npn소자 대신에 PNP트래진스터 및 포지티브 V와 V사이에 바이어싱용으로 재구성된 회로가 사용될 수 있다. 첨부된 특허 청구 범위에 정의된 바와 같이 본 발명의 사상 및 범위에서 벗어나지 않고 그러한 변형 및 다른 실시예가 고려된다.While various descriptive embodiments of the invention have been described, various modifications and other embodiments will occur to those skilled in the art. For example, instead of the npn device shown, a PNP transistor and a circuit reconfigured for biasing between positive V and V may be used. Such modifications and other embodiments are contemplated without departing from the spirit and scope of the invention as defined in the appended claims.

Claims

디지탈-아날로그 변환기(DAC)에 있어서, 각 비트가 소정의 클럭 구간 동안 파형 셰이핑 회로들 중 하나에 인가되는 디지탈 신호를 제어하는 n 비트 코드워드의 시퀸스에 응답하여 로우 플래토(plateau)와 하이 플래토 사이에서 각각 상승 및 하강 에지를 상승 및 하강 시간 동안 전환되는 구동 신호를 생성하는 다수의 파형 셰이핑 회로; 상기 상승 및 하강 에지의 형태를 대략적으로 유지하면서, 상기 구동 신호의 로우 및 하이 플래토 값을 각각 로우 및 하이 한계 값으로 한정하는 전달 함수를 갖는 다수의 리미팅 스위치; 코드워드 내의 각각의 비트 위치에 따라 상기 구동 신호를 가중시켜 가중된 구동신호를 생성하는 가중 회로; 및 상기 가중된 구동 신호들을 합산하여 출력 플래토 값과 상승 및 하강 출력에지를 가진 대략 구분적으로 선형인 아날로그 파형을 구성하는 합산회로를 포함하며, 상기 파형 셰이핑 회로는 상기 상승 및 하강 출력 에지가 각각 상승 및 하강 정착 시간 T_rs및 T_fs내에 정착되도록 상기 상승 및 하강 시간을 기울기가 연속 코드워드들간의 차의 함수인 선형 출력 램프의 제1 오차 경계 내로 설정하며, 상기 리미팅 스위치는 상기 출력 플래토 값들이 정착 시간 T_ps내에 정착되도록 상기 로우 및 하이 한계 값들을 코드워드로 표시된 이상적인 값의 제2 오차 경계내로 설정하는 것을 특징으로 하는 디지탈-아날로그 변환기.In a digital-to-analog converter (DAC), a low plateau and a high plateau in response to a sequence of n-bit codewords in which each bit controls a digital signal applied to one of the waveform shaping circuits for a predetermined clock period. A plurality of waveform shaping circuits for generating a drive signal for switching the rising and falling edges during the rise and fall times, respectively, between the toes; A plurality of limiting switches having a transfer function defining the low and high plateau values of the drive signal to low and high limit values, respectively, while maintaining roughly the shape of the rising and falling edges; A weighting circuit for weighting the drive signal according to each bit position in a codeword to generate a weighted drive signal; And a summation circuit for summing the weighted drive signals to form an approximately linear analog waveform having an output plateau value and rising and falling output edges, wherein the waveform shaping circuit comprises: The rise and fall times are set within a first error boundary of the linear output ramp in which the slope is a function of the difference between successive codewords so that they settle within the rise and fall settling times T _rs and T _fs , respectively. And the low and high limit values are set within a second error boundary of an ideal value represented by a codeword so that toe values settle within the settling time T _ps .

제1항에 있어서, 상기 파형 셰이핑 회로는 정착 시간 T_ps및 T_rs의 합을 감소시키도록 상승 시간을 제어하며, 정착 시간 T_ps및 T_fs의 합을 감소시키도록 하강 시간을 제어하는 것을 특징으로 하는 디지탈-아날로그 변환기.The waveform shaping circuit of claim 1, wherein the waveform shaping circuit controls the rise time to reduce the sum of the settling times T _ps and T _rs , and controls the fall time to reduce the sum of the settling times T _ps and T _fs . Digital-to-analog converter.

제1항에 있어서, 상기 플래토는 상기 디지탈 신호의 연속적인 클럭 에지로부터 측정된 정착 시간 T_s내에 제 2차 오차 경계내로 정착되며, 상기 플래토 정착시간 T_ps은 상기 상승 및 하강 시간의 말단으로부터 측정되며, 상기 파형 셰이핑 회로는 상기 정착 시간 T_s의 최소한 25%가 되도록 상기 상승 및 하강 시간을 설정하는 것을 특징으로 하는 디지탈-아날로그 변환기록 상기 로우 및 하이 한계 값들을, 코드워드로 표시된 이상적인 값의 제2의 오차 경계 내로 설정하는 것을 특징으로 하는 디지탈-아날로그 변환기.The method of claim 1, wherein the plateau is settled within the second error boundary within the settling time T _s measured from the continuous clock edge of the digital signal, the platen settling time T _ps is the end of the rise and fall time. And the waveform shaping circuit sets the rise and fall time to be at least 25% of the settling time T _s . Setting within a second error boundary of the value.

제1항에 있어서, 상기 파형 세이핑 회로는 정착 시간 T 및 T의 합을 감소시키도록 상승 시간을 제어하여, 정착 시간 T 및 T의 합을 감소시키도록 하강 시간을 제어하는 것을 특징으로 하는 디지탈-아날로그 변환기.The digital waveform generator according to claim 1, wherein the waveform shaping circuit controls the rise time to reduce the sum of the settling times T and T, thereby controlling the fall time to reduce the sum of the settling times T and T. -Analog converter.

제1항에 있어서, 상기 제1 및 제2오차 경계는 대략적으로 동일한 것을 특징으로 하는 디지탈-아날로그 변환기.2. The digital-to-analog converter of claim 1 wherein the first and second error boundaries are approximately equal.

제5항에 있어서, 상기 코드워드는 양자화 분해능 경계에 대응하는 최하위 비트(LSB)를 가지며, 상기 제1 및 제2오차 경계는 상기 제1 및 제2오차 경계는 상기 양자화 분해능 경계 이하인 것을 특징으로 하는 디지탈-아날로그 변환기.6. The method of claim 5, wherein the codeword has a least significant bit (LSB) corresponding to a quantization resolution boundary, wherein the first and second error boundaries are less than the first and second error boundaries. Digital-to-analog converter.

제6항에 있어서, 상기 제1 및 제2오차 경계는 대략적으로 상기 LSB의1/2인 것을 특징으로 하는 디지탈-아날로그 변환기.7. The digital-to-analog converter of claim 6, wherein the first and second error boundaries are approximately one half of the LSB.

제1항에 있어서, 각각의 상기 파형 셰이핑 회로는 파형 세이핑 회로의 관련 디지탈 신호, 공통 말단 전류(common tail current) 및 차동 출력에 응답하는 차동 입력을 갖는 차동적으로 접속된 제1트랜지스터 쌍; 상기 구동 신호를 생성하기 위해 상기 차동 출력 양단에 접속된 캐패시터; 및 각각 상기 선형 출력 램프의 상기 제1오차 경계 내로 정착된 상기 구동 신호의 상승 및 하강 출력 에지를 생성시키기에 충분하도록 천천히 캐패시터를 충전 및 방전시키는 레벨의 공통 말단 전류를 공급하는 전류원을 포함하는 것을 특징으로 하는 디지탈-아날로그 변환기.2. The apparatus of claim 1, wherein each of the waveform shaping circuits comprises: a differentially connected first transistor pair having a differential input responsive to an associated digital signal, a common tail current, and a differential output of the waveform shaping circuit; A capacitor connected across the differential output to produce the drive signal; And a current source for supplying a common terminal current at a level that slowly charges and discharges a capacitor sufficient to produce rising and falling output edges of the drive signal settled within the first error boundary of the linear output ramp. Digital-to-analog converter featuring.

제8항에 있어서, 각각의 상기 리미팅 스위치는 상기 스위치의 구동 신호에 응답하여 로우 및 하이 한계 값들 사이에서 차동 출력을 전환하며, 상기 한계 값들 사이에서 전화하면서 선형 동작 범위를 나타내는 차동적으로 접속된 제2트랜지스터 쌍; 상기 한계 값이 상기 코드워드의 이상적인 값의 상기 제2오차 경계 내에 있도록 상기 제2트랜지스터 쌍을 통해 흐르는 공통 말단 전류량을 설정하는 전류원 및 상기 상승 및 하강 에지의 형태가 대략적으로 유지되도록 상기 선형 동작 범위를 확장하는 선형 회로를 포함하는 것을 특징으로 하는 디지탈-아날로그 변환기.10. The device of claim 8, wherein each of the limiting switches switches a differential output between low and high limit values in response to a drive signal of the switch, and differentially connected to indicate a linear operating range while inverting between the limit values. A second transistor pair; The linear operating range such that the shape of the rising and falling edges and the current source that sets the amount of common terminal current flowing through the second transistor pair such that the threshold value is within the second error boundary of the ideal value of the codeword are approximately maintained. A digital-to-analog converter comprising a linear circuit extending the.

제9항에 있어서, 상기 제2트랜지스터 쌍은 에미터, 베이스 및 콜렉터를 가진 바이폴러 트랜지스터이며, 상기 선형 회로는 각 트랜지스터의 에미터들 사이에 접속된 에미터 변성 저항기 쌍, 및 상기 전류원을 포함하는 것을 특징으로 하는 디지탈-아날로그 변환기.10. The method of claim 9, wherein the second transistor pair is a bipolar transistor having an emitter, a base, and a collector, the linear circuit including an emitter modified resistor pair connected between emitters of each transistor, and the current source. Digital to analog converter, characterized in that.

제9항에 있어서, 상기 상승 및 하강 시간이 대체적으로 동일하도록 상기 구동 신호 값을 오프셋시킴으로써 차동적으로 접속된 상기 제2트랜지스터 쌍의 균형을 맞추는 밸런싱 회로를 더 포함하는 것을 특징으로 하는 디지탈-아날로그 변환기.10. The digital-analog method of claim 9, further comprising a balancing circuit for balancing the second transistor pair differentially connected by offsetting the drive signal value such that the rise and fall times are substantially the same. converter.

제11항에 있어서, 상기 밸런싱 회로는 또한 적당한 때에 상기 상승 및 하강에지를 시프트시키며, 상기 디지탈 신호 값을 시프팅시킴으로써 상기 밸런싱 회로에 의해 발생된 상기 상승 및 하가 에지의 타임 시프트를 실질적으로 오프렛시키는 보상 회로를 더 포함하는 것을 특징으로 하는 디지탈-아날로그 변환기.12. The apparatus of claim 11, wherein the balancing circuit also shifts the rising and falling edges as appropriate and substantially turns off the time shift of the rising and falling edges generated by the balancing circuit by shifting the digital signal values. Digital to analog converter further comprising a compensation circuit.

제1항에 있어서, 상기 n비트 코드워드는 디지탈 코드를 나타내는 w 최하위 비트(LSB), 및 써모미터 코드를 나타내며 점중적으로 턴온되는 q 최상위 비트(MSB)를 가지며, w LSB 및 m-w MSB를 가지는 m 비트 코드워드의 시퀀스를 수신하며, w LSB를 n 비트 코드워드의 w LSB로 맵핑하며, q=2^m-w-1일 때 m-w MSB를 n 비트 코드워드의 q MSB로 맵핑하는 레코더를 더 포함하는 것을 특징으로 하는 디지탈-아날로그 변환기.2. The n-bit codeword of claim 1 having a w least significant bit (LSB) representing a digital code, and a q most significant bit (MSB) turning on in-focus and a thermometer code, having w LSB and mw MSB. a recorder for receiving a sequence of m bit codewords, mapping w LSBs to w LSBs of n bit codewords, and mapping mw MSBs to q MSBs of n bit codewords when q = 2 ^mw −1 Digital to analog converter, characterized in that.

제13항에 있어서, 상기 파형 세이핑 회로는 상기 상승 및 하강 시간을 설정하기 위해 외부적으로 트리밍될 수 있고, 상기 리미팅 스위치는 상기 로우 및 하이 한계 값을 설정하기 위해 외부적으로 트리밍될 수 있으며, 각각의 상기 파형 세이핑 회로 및 리미팅 스위치가 독립적으로 트리밍될 수 있도록, 써모미터 코드 내의 q 비트의 디지탈 신호가 각각의 파형 세이핑 회로에 인가되는 패스 모드, 및 턴온된 써모미터 코드 내의 최상위 비트의 디지탈 신호만 이 파형 셰이핑 회로에 인가되는 트림 모드를 갖는 선택 회로를 더 포함하는 것을 특징으로 하는 디지탈-아날로그 변환기.The method of claim 13, wherein the waveform shaping circuit can be externally trimmed to set the rise and fall times, and the limiting switch can be trimmed externally to set the low and high threshold values. A pass mode in which a q bit digital signal in the thermometer code is applied to each waveform shaping circuit so that each said waveform shaping circuit and limiting switch can be independently trimmed, and the most significant bit in the turned on thermometer code. And a selection circuit having a trim mode in which only a digital signal of is applied to this waveform shaping circuit.

제1항에 있어서, 소정의 클럭 구간 및 각 비트의 디지탈 신호를 갖는 클럭 신호를 수신하며, 다음 클럭 주기에 상기 디지탈 신호를 상기 파형 셰이핑 회로에 출력하는 다수의 래치: 및 상기 파형 셰이핑 회로에 인가된 상기 디지탈 신호가 실질적으로 동기화되도록 상기 각각의 래치에 인가된 클럭 신호를 동기화하는 다수의 지연 회로를 더 포함하는 거을 특징으로 하는 디지탈-아날로그 변환기.2. The apparatus of claim 1, further comprising: a plurality of latches for receiving a clock signal having a predetermined clock period and a digital signal of each bit, and for outputting the digital signal to the waveform shaping circuit in a next clock period: and applied to the waveform shaping circuit. And a plurality of delay circuits for synchronizing clock signals applied to the respective latches such that the digital signals are substantially synchronized.

디지탈 -아날로그 변환기(DAC)에 있어서, 소정의 클럭 구간 동안 상기 파형 세이핑 회로들 중 환 회로에 인가된 디지탈 신호를 각각의 비트가 제어하는 n 비트 코드워드의 시퀸스에 응답하여 로우 플래토와 하이 플래토 사이의 전이 사간 동안 상승 및 하강 에지를 따라 대칭적으로 전환되는 구동 신호를 생성하는 다수의 파형 셰이핑 회로; 상기 상승 및 하강 에지의 형태를 대략적으로 유지하면서 상기 구동 신호의 로우 및 하이 플래토 값을 각각 로우 및 하이 한계 값으로 한정하는 전달 함수를 갖는 다수의 리미팅 스위치; 코드워드 내이 각 비트의 위치에 따라 상기 구동 신호를 가증하여 가중된 구동 신호를 생성하는 가증 회로; 및 코드워드로 표시된 이상적인 값이 소정의 오차 경계 내로 정착 시간 T_ps내에 정착되는 출력 플래토 값, 및 기울기가 연속 코드워드들간의 차의 함수인 선형 출력 램프의 상기 소정의 오차 경계 내로 상승 및 하강 정착 시간 T_rs및 T_fs내에 각각 정착되는 상승 및 하강 출력 에지를 갖는 대략 구분적으로 선형인 아날로그 파형을 구성하기 위해 상기 가중된 구동 신호를 합산하는 합산 회로를 포함하며, 상기 파형 세이핑 회로는 정착 시간 T_ps와 T_rs의 합 및 정착 시간 T_ps와 T_rs의 합이 클럭 구간의 선정된 부분 이하가 되게 설정되도록 전이 시간을 설정하는 것을 특징으로 하는 디지탈-아날로그 변환기.In a digital-to-analog converter (DAC), a low plateau and a high in response to a sequence of n-bit codewords in which each bit controls a digital signal applied to a ring circuit among the waveform shaping circuits for a predetermined clock period. A plurality of waveform shaping circuits for generating a drive signal that is symmetrically switched along rising and falling edges during the transition interval between the plateaus; A plurality of limiting switches having a transfer function defining the low and high plateau values of the drive signal to low and high limit values, respectively, while maintaining roughly the shape of the rising and falling edges; An increment circuit for augmenting the drive signal according to the position of each bit in a codeword to produce a weighted drive signal; And an output plateau value at which the ideal value represented by the codeword is settled within the settling time T _ps within the predetermined error boundary, and the slope rises and falls within the predetermined error boundary of the linear output ramp, which is a function of the difference between successive codewords. A summation circuit that sums the weighted drive signals to form an approximately distinctly linear analog waveform having rising and falling output edges settled within settling times T _rs and T _fs , respectively, wherein the waveform shaping circuitry analog converter settling times T _rs T _ps and the sum and the settling time T _ps and digital, characterized in that to set the transition time so that the sum of the T _rs is set to be less than a predetermined portion of the clock period.

제16항에 있어서, 상기 플래토는 상기 디지탈 신호의 연속적인 클럭 에지로부터 측정된 시간 T_s내에 상기 제2 오차 경계 내로 정착되며, 상기 플래토 정착시간 T_ps은 상기 전이 시간의 말단으로부터 측정되며, 상기 파형 셰이핑 회로는 상기 전이 주기가 최소한 상기 정착 시간 T_s의 25%이 되도록 설정하는 것을 특징으로 하는 디지탈-아날로그 변환기.17. The apparatus of claim 16, wherein the plateau is settled within the second error boundary within a time T _s measured from a continuous clock edge of the digital signal, and the plateau settling time T _ps is measured from the end of the transition time. And wherein the waveform shaping circuit sets the transition period to be at least 25% of the settling time T _s .

코드워드 내의 각 비트가 소정의 클럭 구간을 가진 디지탈 신호를 제어하는 디지탈 코드워드의 시퀀스로부터 대략 구분적으로 선형인 아날로그 파형을 구성하는 방법에 있어서, 각 디지탈 신호에 응답하여 로우 플래토와 하이 플래토 사이에서 각각 상승 및 하강 에지를 따라 상승 및 하강 시간 동아 전환되는 다수의 구동 신호를 생성하는 단계; 상기 상승 및 하강 에지의 형태를 대략적으로 유지하면서 한계 신호의 함수로서 상기 구동 신호의 로우 및 하이 플래토를 각각 로우 및 하이 한계 값으로 조절하는 단계; 코드워드 내의 각 비트의 위치에 따라 상기 구동 신호를 가증시키는 단계; 상기 가중된 구동 신호를 합산하여 출력 플래토 값과 상승 및 하강 출력 에지를 갖는 대략 구분적으로 선형인 아날로그 파형을 구성하는 단계; 상기 상승 및 하강 에지가 각각 상승 및 하강 정착 시간 T_rs및 T_fs내에 정착되도록 상기 상승 및 하강 시간을 기울기가 연속 코드워드들간의 차의 함수인 선형 출력 램프의 제1 오차 경계 내로 트리밍하는 단계; 및 상기 출력 플래토 값이 정착 시간 T_ps내에 정착되도록 상기 한계 신호를 코드워드로 표시된 이상적인 값의 제2 오차 경계 내로 트리밍하는 단계를 포함하는 것을 특징으로 하는 대략 구분적으로 선형인 아날로그 파형의 형성 방법.A method of constructing an analog waveform in which each bit in a codeword is approximately linearly separated from a sequence of digital codewords controlling a digital signal having a predetermined clock interval, wherein the low plateau and high plate are responsive to each digital signal. Generating a plurality of drive signals that are switched between rise and fall times along rising and falling edges, respectively, between toes; Adjusting the low and high plateaus of the drive signal to low and high limit values, respectively, as a function of the limit signal while maintaining roughly the shape of the rising and falling edges; Amplifying the drive signal according to the position of each bit in a codeword; Summing the weighted drive signals to form an approximately discrete linear analog waveform having an output plateau value and rising and falling output edges; Trimming the rise and fall times into a first error boundary of a linear output ramp such that the slope is a function of the difference between successive codewords such that the rising and falling edges are settled within the rising and falling settling times T _rs and T _fs , respectively; And trimming the limit signal into a second error boundary of an ideal value represented by a codeword so that the output plateau value is settled within the settling time T _ps . Way.

제18항에 있어서, 상기 상승 시간을 트리밍하는 단계는 정착 시간 T_ps와 T_rs의 합을 감소시키며, 상기 하강 시간을 트리밍하는 단계는 정착 시간 T_ps와 T_rs의 합을 감소시키는 것을 특징으로 하는 대략 구분적으로 선형인 아날로그 파형의 형성 방법.19. The method of claim 18, wherein trimming the rise time reduces the sum of the settling times T _ps and T _rs , and trimming the fall time reduces the sum of the settling times T _ps and T _rs . A method of forming an approximately analog linear waveform.

제19항에 있어서, 상기 플래토는 상기 디지탈 신호의 연속적인 클럭 에지로부터 측정된 정착 시간 T_s내에 상기 제2 오차 경계 내로 정착되며, 상기 플래토 정착시간 T_ps는 상기 상승 및 하강 시간의 말단으로부터 측정되며, 상기 상승 및 하강시간은 상기 정착 시간 T_s의 최소한 25%가 되도록 트리밍되는 것을 특징으로 하는 대략 구분적으로 선형인 아날로그 파형의 형성 방법.20. The device of claim 19, wherein the plateau is settled within the second error boundary within a settling time T _s measured from a continuous clock edge of the digital signal, and the plateau settling time T _ps is the end of the rise and fall time. And the rise and fall times are trimmed to be at least 25% of the settling time T _s .

제18항에 있어서, 상기 상승 및 하강 시간이 대략적으로 동일해지도록 상기 구동 신호의 균형을 맞추는 단계를 더 포함하는 것을 특징으로 하는 대략 구분적으로 선형인 아날로그 파형의 형성 방법.19. The method of claim 18, further comprising balancing the drive signal such that the rise and fall times are approximately equal.

선정된 클럭 레이트로 아날로그 포맷으로 변하는 디지탈 신호를 변환하는 방법에 있어서, 각각의 연속적인 클럭 구간 동안에, 전체 클럭 구간보다 짧은 기간에 걸쳐 바로 이전 클럭 구간 동안의 디지탈 신호의 대략적인 값으로부터 현재 클럭 구간 동안의 디지탈 신호의 대략적인 값으로 램프되는 점진적으로 보다 선형인 아날로그 램프 신호를 발생하는 단계; 및 상기 클럭 구간의 나머지 동안, 현재 클럭 구간 동안의 디지탈 신호의 값으로 수렴되는 점진적으로 보다 선형인 정상 상태 신호로 상기 램프 신호를 한정하는 단계를 포함하는 것을 특징으로 하는 디지탈 신호의 변환 방법.A method of converting a digital signal that changes to an analog format at a predetermined clock rate, comprising: during each successive clock period, the current clock period from the approximate value of the digital signal during the immediately preceding clock period over a period shorter than the entire clock period. Generating a progressively more linear analog ramp signal ramped to an approximate value of the digital signal during; And limiting the ramp signal to a progressively more linear steady-state signal that converges to the value of the digital signal during the current clock period during the remainder of the clock period.

제22항에 있어서, 상기 램프 신호는 상기 램프 신호를 한정하기로 바로 전에 상기 램프 신호의 비선형보다 실질적으로 큰 초기 비선형성을 가진 점진적으로 보다 선형인 정상 상태 신호로 한정되는 것을 특징으로 하는 디지탈 신호의 변환 방법.23. The digital signal of claim 22 wherein the ramp signal is defined as a progressively more linear steady state signal with an initial nonlinearity that is substantially greater than the nonlinearity of the ramp signal just prior to defining the ramp signal. Method of conversion.

제22항에 있어서, 상기 정상 상태 신호는 상기 현재 클럭 구간의 선형 에지로 부터 측정된 정착 시간 T_s내에 상기 디지탈 신호의 오차 경계 내로 수렴되며, 상기 기간은 정착 시간 T_s의 최소한 25%인 것을 특징으로 하는 디지탈 신호의 변환 방법.23. The method of claim 22, wherein the steady state signal converges within an error boundary of the digital signal within a settling time T _s measured from a linear edge of the current clock period, wherein the period is at least 25% of the settling time T _s . The digital signal conversion method characterized by the above-mentioned.