JPH112668A - Ａｔｅ回路テスターにおけるテストパターンのチェーン化及びループ化 - Google Patents
Ａｔｅ回路テスターにおけるテストパターンのチェーン化及びループ化Info
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- JPH112668A JPH112668A JP10138281A JP13828198A JPH112668A JP H112668 A JPH112668 A JP H112668A JP 10138281 A JP10138281 A JP 10138281A JP 13828198 A JP13828198 A JP 13828198A JP H112668 A JPH112668 A JP H112668A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31919—Storing and outputting test patterns
- G01R31/31921—Storing and outputting test patterns using compression techniques, e.g. patterns sequencer
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Abstract
(57)【要約】
【課題】 電子回路をテストするためのテスターにおい
てテストベクトルを供給するための改良した方法及び装
置を提供する。 【解決手段】 パターン及びパターンチェーン化定義の
両方をテスターのパターンデータメモリ内に格納する。
各パターンはパターンデータメモリ内において連続的に
格納されている１つ又はそれ以上のテストベクトルに対
するパターンデータを有している。パターンチェーン化
定義はパターンに対する逐次的な順番を特定し且つ該パ
ターンの各々のパターンデータメモリにおける位置を特
定する。中断されることのない一連のテスト期間にわた
って動作される機能的テストの実行において、パターン
チェーン化定義がパターンデータメモリから読取られ且
つパターンの各々を見つけ出すために使用され、且つ各
パターンのパターンデータが読取られて中断されること
なしに機能的テストの各テスト期間に対するテストベク
トルを与える。
てテストベクトルを供給するための改良した方法及び装
置を提供する。 【解決手段】 パターン及びパターンチェーン化定義の
両方をテスターのパターンデータメモリ内に格納する。
各パターンはパターンデータメモリ内において連続的に
格納されている１つ又はそれ以上のテストベクトルに対
するパターンデータを有している。パターンチェーン化
定義はパターンに対する逐次的な順番を特定し且つ該パ
ターンの各々のパターンデータメモリにおける位置を特
定する。中断されることのない一連のテスト期間にわた
って動作される機能的テストの実行において、パターン
チェーン化定義がパターンデータメモリから読取られ且
つパターンの各々を見つけ出すために使用され、且つ各
パターンのパターンデータが読取られて中断されること
なしに機能的テストの各テスト期間に対するテストベク
トルを与える。
Description
【０００１】
【発明の属する技術分野】本発明は、電子回路をテスト
するための自動テスト装置（ＡＴＥ）テスターに於ける
パターンメモリのアクセス技術に関するものであって、
更に詳細には、プロセサ・パー・ピン（ｐｒｏｃｅｓｓ
ｏｒ−ｐｅｒ−ｐｉｎ）即ちピン毎プロセサアーキテク
チュアを使用するシステムにおけるパターンメモリのア
クセス技術に関するものである。このようなシステムの
１つは本願出願人によって所有されている米国特許第
５，２１２，４４３号に記載されている。
するための自動テスト装置（ＡＴＥ）テスターに於ける
パターンメモリのアクセス技術に関するものであって、
更に詳細には、プロセサ・パー・ピン（ｐｒｏｃｅｓｓ
ｏｒ−ｐｅｒ−ｐｉｎ）即ちピン毎プロセサアーキテク
チュアを使用するシステムにおけるパターンメモリのア
クセス技術に関するものである。このようなシステムの
１つは本願出願人によって所有されている米国特許第
５，２１２，４４３号に記載されている。
【０００２】
【従来の技術】ピン毎プロセサアーキテクチュアにおい
ては、テスターは複数個のローカルシーケンサを有して
おり、その各々はテスト中の装置（ＤＵＴ）の１個のピ
ンに対してイベントを供給すべくプログラム可能であ
る。この種類のシステムにおいては、各ローカルシーケ
ンサがグローバルクロック及びその他のグローバル信号
に関しイベントを発生する。特性的には、各ローカルシ
ーケンサは個別的にプログラム可能であり、従って異な
るシーケンサは同一のテスト期間中に異なるイベントを
与えることが可能である。更に、特性的には、各ローカ
ルシーケンサはイベントを格納するためのメモリと、テ
ストベクトルを格納するための別個のローカルメモリと
を有している。
ては、テスターは複数個のローカルシーケンサを有して
おり、その各々はテスト中の装置（ＤＵＴ）の１個のピ
ンに対してイベントを供給すべくプログラム可能であ
る。この種類のシステムにおいては、各ローカルシーケ
ンサがグローバルクロック及びその他のグローバル信号
に関しイベントを発生する。特性的には、各ローカルシ
ーケンサは個別的にプログラム可能であり、従って異な
るシーケンサは同一のテスト期間中に異なるイベントを
与えることが可能である。更に、特性的には、各ローカ
ルシーケンサはイベントを格納するためのメモリと、テ
ストベクトルを格納するための別個のローカルメモリと
を有している。
【０００３】テスターは、一般的には、各ベクトルにお
いて各ピンに対する１又は２ビットのパターンデータを
与え、且つ各テスト期間において１個のベクトルを与え
る。テスターは４ビット以上の深さを有するテストベク
トルを与えることが可能である。ローカルメモリの実際
のデータ格納構成要素は、一般的には、１組のダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）装置又は同期
型ＤＲＡＭ装置であり、その高い平均的なデータレート
は必要とされるリフレッシュサイクル及びセットアップ
時間によってインタラプトが余儀なくされる。従って、
例えば、本願出願人によって所有されている米国特許第
５，１２１，９８８号に記載されているようなＦＩＦＯ
（先入先出）構造を介してローカルメモリからパターン
データを供給することが有益的であり、尚米国特許の開
示は引用によって本明細書に取込む。
いて各ピンに対する１又は２ビットのパターンデータを
与え、且つ各テスト期間において１個のベクトルを与え
る。テスターは４ビット以上の深さを有するテストベク
トルを与えることが可能である。ローカルメモリの実際
のデータ格納構成要素は、一般的には、１組のダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）装置又は同期
型ＤＲＡＭ装置であり、その高い平均的なデータレート
は必要とされるリフレッシュサイクル及びセットアップ
時間によってインタラプトが余儀なくされる。従って、
例えば、本願出願人によって所有されている米国特許第
５，１２１，９８８号に記載されているようなＦＩＦＯ
（先入先出）構造を介してローカルメモリからパターン
データを供給することが有益的であり、尚米国特許の開
示は引用によって本明細書に取込む。
【０００４】集積回路装置の寸法及び複雑性が益々増加
することに対応して、自動テスト装置は動作の柔軟性を
益々高めねばならない。本発明は、テスターが機能テス
トを実行している間にパターンデータへアクセスするこ
とを可能とすることにより動作上の柔軟性を高めた装置
及び方法に関するものである。
することに対応して、自動テスト装置は動作の柔軟性を
益々高めねばならない。本発明は、テスターが機能テス
トを実行している間にパターンデータへアクセスするこ
とを可能とすることにより動作上の柔軟性を高めた装置
及び方法に関するものである。
【０００５】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、動作上の柔軟性を高めた集積回路装置の自
動テスト装置及び方法を提供することを目的とする。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、動作上の柔軟性を高めた集積回路装置の自
動テスト装置及び方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】一般的に、１つの側面に
おいては、本発明は回路をテストするためのテスターに
おいてテストベクトルを供給する方法を提供している。
本方法は、テスターのパターンデータメモリ内に、１組
の少なくとも２つのパターン及びパターンチェーン化定
義の両方を格納することを包含している。各パターン
は、パターンデータメモリ内に連続的に格納されている
１つ又はそれ以上のテストベクトルに対するパターンデ
ータを有しており、且つパターンチェーン化定義は前記
１組内のパターンに対する逐次的な順番を特定し且つ前
記１組におけるパターンの各々の連続的に格納されてい
るパターンデータのパターンデータメモリ内の位置を特
定する。本発明の好適実施例では、以下の特徴のうちの
１つ又はそれ以上を包含している。該パターンデータメ
モリはピン毎プロセサテスターアーキテクチュアにおけ
るテスターのピンと関連するピン毎ローカルメモリを有
しており、且つピン毎ローカルメモリはそのピンと関連
するパターンデータの部分を格納し且つパターンチェー
ン化定義を格納すべく動作する。本テスターは、ピン毎
に１個のローカルシーケンサを具備するピン毎プロセサ
テスターアーキテクチュアを有しており、且つ本テスタ
ーの実質的に全てのローカルシーケンサはテストベクト
ルを格納するためにパターンデータメモリを有してい
る。パターンはパターンデータメモリ内の隣接していな
い位置に格納させることが可能である。該１組のパター
ンにおける全てのパターンは該１組のパターンにおける
他のパターンと異なるものとすることが可能である。パ
ターンチェーン化定義は、パターン位置のリストを包含
している。各パターンはパターンデータメモリ内の任意
のテストベクトル位置において開始且つ終了することが
可能である。パターンチェーン化定義はそのパターンの
開始アドレスとそのパターンの終了アドレスとによって
パターンの位置を特定する。開始アドレス及び終了アド
レスは、両方とも、パターンデータメモリの特定のワー
ド内の特定のビットを識別するビットアドレスである。
パターンチェーン化定義は、パターンデータメモリ内の
アドレスとパターン長によってパターンの位置を特定す
る。本方法は、更に、テスターのパターンデータメモリ
内に第二組の少なくとも２つのパターン及び第二パター
ンチェーン化定義を格納することを包含している。各テ
スト期間がテストベクトルを必要とする中断されること
のない一連のテスト期間にわたってテスター上で機能的
テストを実行する場合に、本方法は、パターンデータメ
モリからパターンチェーン化定義を読取り、パターンチ
ェーン化定義を使用してシーケンス内のパターンの各々
のパターンデータメモリ内の位置を識別し、且つパター
ンチェーン化定義において識別された位置から順番にパ
ターンを読取り且つ各パターンのパターンデータを読取
って中断されることなしに相次いでテスト期間の各々に
対しテストベクトルを供給することを包含している。パ
ターンはそれが実行される順番とは独立した順番でパタ
ーンデータメモリ内に格納させることが可能である。各
テスト期間の長さは１０ナノ秒（ｎｓ）又はそれ以下と
することが可能である。テストベクトルは１，２，４又
はそれ以上のビットの深さを有することが可能である。
パターンデータメモリからパターンを読取る動作は、パ
ターンデータメモリからパターンチェーン化定義を読取
る動作と入り込ませることが可能である。本方法は、更
に、パターンデータメモリからパターンデータを読取
り、次いで、そのパターンデータをバッファメモリ内に
格納し、且つ各テストベクトルに対するパターンデータ
をバッファメモリから読取ることを包含している。バッ
ファメモリは先入先出メモリとすることが可能である。
パターンデータをパターンデータメモリから読取り且つ
テストベクトルのビット深さを超えるワード寸法を持っ
たパターンデータワードの単位でバッファメモリ内に格
納させ、且つ本方法は、更に、相次ぐテスト期間の各々
に対しパターンデータワードからテストベクトルに対す
るパターンデータを抽出することを包含している。パタ
ーン内の第一テストベクトルを抽出することは、パター
ンデータワード境界以外の第一パターンデータワード内
の第一テストベクトルに対するパターンデータを見つけ
出すことを包含している。本テスターは、ピン毎のロー
カルシーケンサを具備するピン毎プロセサテスターアー
キテクチュアを有しており、且つ本テスターの実質的に
全てのローカルシーケンサはテストベクトルを格納する
ためのパターンデータメモリを有している。
おいては、本発明は回路をテストするためのテスターに
おいてテストベクトルを供給する方法を提供している。
本方法は、テスターのパターンデータメモリ内に、１組
の少なくとも２つのパターン及びパターンチェーン化定
義の両方を格納することを包含している。各パターン
は、パターンデータメモリ内に連続的に格納されている
１つ又はそれ以上のテストベクトルに対するパターンデ
ータを有しており、且つパターンチェーン化定義は前記
１組内のパターンに対する逐次的な順番を特定し且つ前
記１組におけるパターンの各々の連続的に格納されてい
るパターンデータのパターンデータメモリ内の位置を特
定する。本発明の好適実施例では、以下の特徴のうちの
１つ又はそれ以上を包含している。該パターンデータメ
モリはピン毎プロセサテスターアーキテクチュアにおけ
るテスターのピンと関連するピン毎ローカルメモリを有
しており、且つピン毎ローカルメモリはそのピンと関連
するパターンデータの部分を格納し且つパターンチェー
ン化定義を格納すべく動作する。本テスターは、ピン毎
に１個のローカルシーケンサを具備するピン毎プロセサ
テスターアーキテクチュアを有しており、且つ本テスタ
ーの実質的に全てのローカルシーケンサはテストベクト
ルを格納するためにパターンデータメモリを有してい
る。パターンはパターンデータメモリ内の隣接していな
い位置に格納させることが可能である。該１組のパター
ンにおける全てのパターンは該１組のパターンにおける
他のパターンと異なるものとすることが可能である。パ
ターンチェーン化定義は、パターン位置のリストを包含
している。各パターンはパターンデータメモリ内の任意
のテストベクトル位置において開始且つ終了することが
可能である。パターンチェーン化定義はそのパターンの
開始アドレスとそのパターンの終了アドレスとによって
パターンの位置を特定する。開始アドレス及び終了アド
レスは、両方とも、パターンデータメモリの特定のワー
ド内の特定のビットを識別するビットアドレスである。
パターンチェーン化定義は、パターンデータメモリ内の
アドレスとパターン長によってパターンの位置を特定す
る。本方法は、更に、テスターのパターンデータメモリ
内に第二組の少なくとも２つのパターン及び第二パター
ンチェーン化定義を格納することを包含している。各テ
スト期間がテストベクトルを必要とする中断されること
のない一連のテスト期間にわたってテスター上で機能的
テストを実行する場合に、本方法は、パターンデータメ
モリからパターンチェーン化定義を読取り、パターンチ
ェーン化定義を使用してシーケンス内のパターンの各々
のパターンデータメモリ内の位置を識別し、且つパター
ンチェーン化定義において識別された位置から順番にパ
ターンを読取り且つ各パターンのパターンデータを読取
って中断されることなしに相次いでテスト期間の各々に
対しテストベクトルを供給することを包含している。パ
ターンはそれが実行される順番とは独立した順番でパタ
ーンデータメモリ内に格納させることが可能である。各
テスト期間の長さは１０ナノ秒（ｎｓ）又はそれ以下と
することが可能である。テストベクトルは１，２，４又
はそれ以上のビットの深さを有することが可能である。
パターンデータメモリからパターンを読取る動作は、パ
ターンデータメモリからパターンチェーン化定義を読取
る動作と入り込ませることが可能である。本方法は、更
に、パターンデータメモリからパターンデータを読取
り、次いで、そのパターンデータをバッファメモリ内に
格納し、且つ各テストベクトルに対するパターンデータ
をバッファメモリから読取ることを包含している。バッ
ファメモリは先入先出メモリとすることが可能である。
パターンデータをパターンデータメモリから読取り且つ
テストベクトルのビット深さを超えるワード寸法を持っ
たパターンデータワードの単位でバッファメモリ内に格
納させ、且つ本方法は、更に、相次ぐテスト期間の各々
に対しパターンデータワードからテストベクトルに対す
るパターンデータを抽出することを包含している。パタ
ーン内の第一テストベクトルを抽出することは、パター
ンデータワード境界以外の第一パターンデータワード内
の第一テストベクトルに対するパターンデータを見つけ
出すことを包含している。本テスターは、ピン毎のロー
カルシーケンサを具備するピン毎プロセサテスターアー
キテクチュアを有しており、且つ本テスターの実質的に
全てのローカルシーケンサはテストベクトルを格納する
ためのパターンデータメモリを有している。
【０００７】一般的に、別の側面においては、本発明
は、パターンプログラムとループ定義の両方をテスター
のパターンデータメモリ内に格納することを包含するテ
ストベクトルを与える方法を提供している。該パターン
プログラムはパターンデータメモリ内に格納される１組
の１つ又はそれ以上のテストベクトルを包含しており、
各テストベクトルはテスト中の装置の１つ又はそれ以上
のピンの各々に対し１つのテスト期間に対するパターン
データを包含している。パターンプログラムは該１組の
テストベクトルに対する順番を定義し、且つループ定義
は前記１組のテストベクトルにおける第一ループテスト
ベクトルで開始し且つ前記１組のテストベクトルにおけ
る最後のループテストベクトルで終了するテストベクト
ルからなるループを特定する。該ループを包含する機能
的テストの実行は、パターンプログラム内のテストベク
トルを読取ることを包含しており、前記読取り動作は、
ループ終了条件が発生するまで、第一ループテストベク
トルから最後のループテストベクトルにかけて無限回数
にわたり読取りを行なう。
は、パターンプログラムとループ定義の両方をテスター
のパターンデータメモリ内に格納することを包含するテ
ストベクトルを与える方法を提供している。該パターン
プログラムはパターンデータメモリ内に格納される１組
の１つ又はそれ以上のテストベクトルを包含しており、
各テストベクトルはテスト中の装置の１つ又はそれ以上
のピンの各々に対し１つのテスト期間に対するパターン
データを包含している。パターンプログラムは該１組の
テストベクトルに対する順番を定義し、且つループ定義
は前記１組のテストベクトルにおける第一ループテスト
ベクトルで開始し且つ前記１組のテストベクトルにおけ
る最後のループテストベクトルで終了するテストベクト
ルからなるループを特定する。該ループを包含する機能
的テストの実行は、パターンプログラム内のテストベク
トルを読取ることを包含しており、前記読取り動作は、
ループ終了条件が発生するまで、第一ループテストベク
トルから最後のループテストベクトルにかけて無限回数
にわたり読取りを行なう。
【０００８】本発明の好適実施例は以下の特徴のうちの
１つ又はそれ以上を包含している。パターンプログラム
はパターンデータメモリ内における連続した位置に格納
される。ループの第一ループテストベクトルはパターン
プログラムの初期的なテストベクトルである必要はな
い。第一テストベクトル及び最後のテストベクトルはパ
ターンデータメモリ内のワード境界上に格納されること
は必要ではない。テストベクトルの読取りは、更に、パ
ターンデータメモリからパターンデータを読取り且つそ
の読取ったパターンデータをバッファメモリ内に格納
し、且つバッファメモリからパターンデータを読取って
機能テストの各テスト期間に対しパターンデータからテ
ストベクトルを供給することを包含している。該ループ
の寸法はバッファメモリの寸法よりも一層大きい。該パ
ターンプログラムは、１組の少なくとも２つのパターン
及びパターンチェーン化定義を包含しており、各パター
ンはパターンデータメモリ内に連続的に格納される１つ
又はそれ以上のテストベクトルであり且つパターンチェ
ーン化定義は該１組内のパターンに対する逐次的な順番
を特定し且つ前記１組内のパターンの各々のパターンデ
ータメモリ内の位置を特定し、且つ前記テストベクトル
のループは前記パターンチェーン化定義によって特定さ
れる順番で取られる該１組における１つ又はそれ以上の
パターンから構成される。該ループの第一パターンはル
ープ開始フラッグによって該パターンチェーン化定義に
おいて識別され、且つ該ループの最後のパターンはルー
プ終了フラッグによって該パターンチェーン化定義にお
いて識別される。
１つ又はそれ以上を包含している。パターンプログラム
はパターンデータメモリ内における連続した位置に格納
される。ループの第一ループテストベクトルはパターン
プログラムの初期的なテストベクトルである必要はな
い。第一テストベクトル及び最後のテストベクトルはパ
ターンデータメモリ内のワード境界上に格納されること
は必要ではない。テストベクトルの読取りは、更に、パ
ターンデータメモリからパターンデータを読取り且つそ
の読取ったパターンデータをバッファメモリ内に格納
し、且つバッファメモリからパターンデータを読取って
機能テストの各テスト期間に対しパターンデータからテ
ストベクトルを供給することを包含している。該ループ
の寸法はバッファメモリの寸法よりも一層大きい。該パ
ターンプログラムは、１組の少なくとも２つのパターン
及びパターンチェーン化定義を包含しており、各パター
ンはパターンデータメモリ内に連続的に格納される１つ
又はそれ以上のテストベクトルであり且つパターンチェ
ーン化定義は該１組内のパターンに対する逐次的な順番
を特定し且つ前記１組内のパターンの各々のパターンデ
ータメモリ内の位置を特定し、且つ前記テストベクトル
のループは前記パターンチェーン化定義によって特定さ
れる順番で取られる該１組における１つ又はそれ以上の
パターンから構成される。該ループの第一パターンはル
ープ開始フラッグによって該パターンチェーン化定義に
おいて識別され、且つ該ループの最後のパターンはルー
プ終了フラッグによって該パターンチェーン化定義にお
いて識別される。
【０００９】一般的に別の側面においては、本発明は、
パターンが機能的テストにおいて実行される順番を再調
整する方法を提供している。本方法は、１組の少なくと
も２つのパターン及びパターンチェーン化定義の両方を
テスターのパターンデータメモリ内に格納することを包
含しており、その場合に各パターンはパターンデータメ
モリ内に連続して格納される１つ又はそれ以上のテスト
ベクトルを包含しており、各テストベクトルはテスト中
の装置の１つ又はそれ以上のピンの各々に対し１つのテ
スト期間に対するパターンデータを包含しており、且つ
パターンチェーン化定義は該１組におけるパターンに対
する逐次的な順番を特定し、該１組におけるパターンに
対する異なる逐次的順番を特定するために該パターンチ
ェーン化定義を修正し、且つ該機能的テストの実行期間
中に修正したパターンチェーン化定義を読取ってパター
ンデータメモリからパターンが読取られ且つ機能的テス
トにおいて使用される順番を決定する。
パターンが機能的テストにおいて実行される順番を再調
整する方法を提供している。本方法は、１組の少なくと
も２つのパターン及びパターンチェーン化定義の両方を
テスターのパターンデータメモリ内に格納することを包
含しており、その場合に各パターンはパターンデータメ
モリ内に連続して格納される１つ又はそれ以上のテスト
ベクトルを包含しており、各テストベクトルはテスト中
の装置の１つ又はそれ以上のピンの各々に対し１つのテ
スト期間に対するパターンデータを包含しており、且つ
パターンチェーン化定義は該１組におけるパターンに対
する逐次的な順番を特定し、該１組におけるパターンに
対する異なる逐次的順番を特定するために該パターンチ
ェーン化定義を修正し、且つ該機能的テストの実行期間
中に修正したパターンチェーン化定義を読取ってパター
ンデータメモリからパターンが読取られ且つ機能的テス
トにおいて使用される順番を決定する。
【００１０】一般的に、別の側面においては、本発明
は、回路をテストするためのテスターにおける機能的テ
ストにおいて実行されるパターンを修正する方法を提供
している。本方法は、１組の少なくとも２つのパターン
及びパターンチェーン化定義の両方をテスターのパター
ンデータメモリ内に格納することを包含しており、その
場合に、各パターンはパターンデータメモリ内に連続的
に格納される１つ又はそれ以上のテストベクトルを包含
しており、各テストベクトルはテスト中の装置の１つ又
はそれ以上のピンの各々に対し１つのテスト期間に対す
るパターンデータを包含しており、且つその場合にパタ
ーンチェーン化定義は該１組におけるパターンの各々の
パターンデータメモリにおける位置を特定し、パターン
チェーン化定義を修正して該１組における選択したパタ
ーンに対する異なる位置を特定し、且つ該修正したパタ
ーンチェーン化定義を機能的テストの実行期間中に読取
って機能的テストにおいて使用されるパターンを探し出
す。
は、回路をテストするためのテスターにおける機能的テ
ストにおいて実行されるパターンを修正する方法を提供
している。本方法は、１組の少なくとも２つのパターン
及びパターンチェーン化定義の両方をテスターのパター
ンデータメモリ内に格納することを包含しており、その
場合に、各パターンはパターンデータメモリ内に連続的
に格納される１つ又はそれ以上のテストベクトルを包含
しており、各テストベクトルはテスト中の装置の１つ又
はそれ以上のピンの各々に対し１つのテスト期間に対す
るパターンデータを包含しており、且つその場合にパタ
ーンチェーン化定義は該１組におけるパターンの各々の
パターンデータメモリにおける位置を特定し、パターン
チェーン化定義を修正して該１組における選択したパタ
ーンに対する異なる位置を特定し、且つ該修正したパタ
ーンチェーン化定義を機能的テストの実行期間中に読取
って機能的テストにおいて使用されるパターンを探し出
す。
【００１１】本発明の好適実施例は、以下の特徴のうち
の１つ又はそれ以上を包含している。パターンチェーン
化定義の修正は、パターンデータメモリ内の選択したパ
ターンのテストベクトルを移動することなしに選択した
パターンの特定された開始位置を変化させることによっ
て選択したパターンを短縮することを包含している。パ
ターンチェーン化定義の修正は、パターンデータメモリ
内の選択したパターンのテストベクトルを移動すること
なしに、選択したパターンの特定した終了位置を変化さ
せることによって選択したパターンを短縮させることを
包含している。該パターンチェーン化定義は該１組にお
けるパターンに対する逐次的順番を特定し且つ該１組に
おけるパターンの各々のパターンデータメモリ内の位置
を特定し、且つ該パターンチェーン化定義の修正は、パ
ターンデータメモリ内に新たなパターンを格納し且つパ
ターンチェーン化定義内の選択したパターンの定義を新
たなパターンに対する新たな定義で置換させることによ
って選択したパターンを置換するための新たなパターン
を形成することを包含しており、該新たな定義は該新た
なパターンのパターンの順番における配置及び該新たな
パターンのパターンデータメモリ内の位置を特定する。
の１つ又はそれ以上を包含している。パターンチェーン
化定義の修正は、パターンデータメモリ内の選択したパ
ターンのテストベクトルを移動することなしに選択した
パターンの特定された開始位置を変化させることによっ
て選択したパターンを短縮することを包含している。パ
ターンチェーン化定義の修正は、パターンデータメモリ
内の選択したパターンのテストベクトルを移動すること
なしに、選択したパターンの特定した終了位置を変化さ
せることによって選択したパターンを短縮させることを
包含している。該パターンチェーン化定義は該１組にお
けるパターンに対する逐次的順番を特定し且つ該１組に
おけるパターンの各々のパターンデータメモリ内の位置
を特定し、且つ該パターンチェーン化定義の修正は、パ
ターンデータメモリ内に新たなパターンを格納し且つパ
ターンチェーン化定義内の選択したパターンの定義を新
たなパターンに対する新たな定義で置換させることによ
って選択したパターンを置換するための新たなパターン
を形成することを包含しており、該新たな定義は該新た
なパターンのパターンの順番における配置及び該新たな
パターンのパターンデータメモリ内の位置を特定する。
【００１２】一般的に、別の側面においては、本発明は
自動テスト装置回路テスターを提供している。本テスタ
ーは、テストベクトル及びパターンチェーン化定義を格
納すべく動作し且つ更に前に格納したテストベクトル及
びパターンチェーン化定義を使用可能とさせるべく動作
するパターンデータメモリ、該パターンデータメモリ内
に格納されているパターンチェーン化定義に対してポイ
ントする開始アドレスレジスタと該パターンデータメモ
リ内に格納されている現在のパターンに対してポイント
する現在のパターンポインタレジスタとを包含するチェ
ーン化制御レジスタ、パターンデータ出力シーケンサ、
パターンデータが前記パターンデータメモリによって使
用可能とされる場合に前記パターンデータメモリから読
取られたパターンデータを受取り且つ格納すべく結合さ
れており且つパターンデータ出力シーケンサによってパ
ターンデータが必要とされる場合にパターンデータを送
給すべく接続されているパターンデータバッファメモ
リ、を有している。パターンデータ出力シーケンサはテ
スター上での機能テストの実行期間中に各テスト期間に
対しベクトルビット深さによって定義されるパターンデ
ータのビット数を供給すべく動作する。
自動テスト装置回路テスターを提供している。本テスタ
ーは、テストベクトル及びパターンチェーン化定義を格
納すべく動作し且つ更に前に格納したテストベクトル及
びパターンチェーン化定義を使用可能とさせるべく動作
するパターンデータメモリ、該パターンデータメモリ内
に格納されているパターンチェーン化定義に対してポイ
ントする開始アドレスレジスタと該パターンデータメモ
リ内に格納されている現在のパターンに対してポイント
する現在のパターンポインタレジスタとを包含するチェ
ーン化制御レジスタ、パターンデータ出力シーケンサ、
パターンデータが前記パターンデータメモリによって使
用可能とされる場合に前記パターンデータメモリから読
取られたパターンデータを受取り且つ格納すべく結合さ
れており且つパターンデータ出力シーケンサによってパ
ターンデータが必要とされる場合にパターンデータを送
給すべく接続されているパターンデータバッファメモ
リ、を有している。パターンデータ出力シーケンサはテ
スター上での機能テストの実行期間中に各テスト期間に
対しベクトルビット深さによって定義されるパターンデ
ータのビット数を供給すべく動作する。
【００１３】本発明の好適実施例は以下の特徴のうちの
１つ又はそれ以上を包含している。現在のパターンポイ
ンタレジスタは、その内容が現在のパターンの開始と終
了とを定義する一対のレジスタのうちの１つである。本
テスターは、更に、パターンチェーン化定義における現
在のエントリに対してポイントする現在の定義ポインタ
レジスタを包含している。バッファメモリは先入先出メ
モリである。本テスターは、更に、パターンデータのワ
ード単位でのパターンの開始及び終了のビット位置を識
別するために動作する開始／終了先入先出メモリを包含
している。本テスターはピン毎プロセサアーキテクチュ
アを有しており、且つパターンデータメモリ、チェーン
化制御レジスタ、パターンメモリ、パターンデータ出力
シーケンサは、全て、本テスターの１個のピンと関連す
るローカルシーケンサの構成要素である。本テスター
は、更に、ループの開始に対応するパターンチェーン化
定義におけるエントリに対してポイントする最後のルー
プパターン定義ポインタレジスタを包含している。
１つ又はそれ以上を包含している。現在のパターンポイ
ンタレジスタは、その内容が現在のパターンの開始と終
了とを定義する一対のレジスタのうちの１つである。本
テスターは、更に、パターンチェーン化定義における現
在のエントリに対してポイントする現在の定義ポインタ
レジスタを包含している。バッファメモリは先入先出メ
モリである。本テスターは、更に、パターンデータのワ
ード単位でのパターンの開始及び終了のビット位置を識
別するために動作する開始／終了先入先出メモリを包含
している。本テスターはピン毎プロセサアーキテクチュ
アを有しており、且つパターンデータメモリ、チェーン
化制御レジスタ、パターンメモリ、パターンデータ出力
シーケンサは、全て、本テスターの１個のピンと関連す
るローカルシーケンサの構成要素である。本テスター
は、更に、ループの開始に対応するパターンチェーン化
定義におけるエントリに対してポイントする最後のルー
プパターン定義ポインタレジスタを包含している。
【００１４】本発明の利点としては以下にあげるような
ものがある。チェーン化させたパターンは、１つのパタ
ーンの終りと次のパターンの始めとの間に中断を発生さ
せることなしに実行することが可能である。パターン
は、パターンリスト内のパターン開始アドレス及び終了
アドレスを編集することによって単一ベクトルの粒状態
へ編集することが可能である。特定のパターンは、パタ
ーンデータメモリ内に複製したり再ロードする必要性な
しに、機能テストにおいて複数回使用することが可能で
ある。機能テストは、例えば、中断することなしに、集
積回路の診断評価を行なうために数分の間無限回繰返す
ことが可能である。基本的に長さを制限した１つのパタ
ーン又は１組のパターンを繰返すことが可能である。基
本的に制限されることのない数のパターンをチェーン化
させることが可能である。機能テストにおけるパターン
の再調整及び任意のパターンの付加又は削除は、パター
ンデータを再ロードしたり移動したりすることなしに行
なうことが可能である。機能テスト用のパターンは、パ
ターンデータを再ロードしたり又は移動したりすること
なしに、最小で１個のベクトルを削除すべく編集するこ
とが可能である。パターンデータを再ロードしたり移動
したりすることなしに、パターンの何れかの端部から最
小で１個のベクトルを削除するために、機能テストに対
するパターンリスト内の特定のパターンを編集すること
が可能である。パターンデータを再ロードしたり移動し
たりすることなしに、最小で１個のベクトルを削除する
ために、特定のパターンを２つのパターンへ分割するこ
とが可能である。２個のテストヘッド及び両方のテスト
ヘッド上でのテストに対するテストベクトルを格納する
のに充分な大きさのパターンデータメモリを具備するテ
スターにおいて、パターンデータとパターンチェーン化
定義との両方をパターンデータメモリ内に有すること
は、テスターが２つのテストヘッドの間で交互に動作を
行ない且つ特別のパターンチェーン化メモリを再ロード
することの必要性なしにそれらの上で別個のテストを実
施することを可能とする。物理的にピン毎に格納されて
いるパターンデータ及びパターンチェーン化定義を有す
ることは、別個のグローバルテスト期間クロックに対し
別個の速度でそれらのパターンを実行するために複数組
のピンへ分離することを可能とする。
ものがある。チェーン化させたパターンは、１つのパタ
ーンの終りと次のパターンの始めとの間に中断を発生さ
せることなしに実行することが可能である。パターン
は、パターンリスト内のパターン開始アドレス及び終了
アドレスを編集することによって単一ベクトルの粒状態
へ編集することが可能である。特定のパターンは、パタ
ーンデータメモリ内に複製したり再ロードする必要性な
しに、機能テストにおいて複数回使用することが可能で
ある。機能テストは、例えば、中断することなしに、集
積回路の診断評価を行なうために数分の間無限回繰返す
ことが可能である。基本的に長さを制限した１つのパタ
ーン又は１組のパターンを繰返すことが可能である。基
本的に制限されることのない数のパターンをチェーン化
させることが可能である。機能テストにおけるパターン
の再調整及び任意のパターンの付加又は削除は、パター
ンデータを再ロードしたり移動したりすることなしに行
なうことが可能である。機能テスト用のパターンは、パ
ターンデータを再ロードしたり又は移動したりすること
なしに、最小で１個のベクトルを削除すべく編集するこ
とが可能である。パターンデータを再ロードしたり移動
したりすることなしに、パターンの何れかの端部から最
小で１個のベクトルを削除するために、機能テストに対
するパターンリスト内の特定のパターンを編集すること
が可能である。パターンデータを再ロードしたり移動し
たりすることなしに、最小で１個のベクトルを削除する
ために、特定のパターンを２つのパターンへ分割するこ
とが可能である。２個のテストヘッド及び両方のテスト
ヘッド上でのテストに対するテストベクトルを格納する
のに充分な大きさのパターンデータメモリを具備するテ
スターにおいて、パターンデータとパターンチェーン化
定義との両方をパターンデータメモリ内に有すること
は、テスターが２つのテストヘッドの間で交互に動作を
行ない且つ特別のパターンチェーン化メモリを再ロード
することの必要性なしにそれらの上で別個のテストを実
施することを可能とする。物理的にピン毎に格納されて
いるパターンデータ及びパターンチェーン化定義を有す
ることは、別個のグローバルテスト期間クロックに対し
別個の速度でそれらのパターンを実行するために複数組
のピンへ分離することを可能とする。
【００１５】
【発明の実施の形態】図１は本発明に基づくテストシス
テムローカルシーケンサの一部を示した概略ブロック図
である。本テストシステムはピン毎プロセサアーキテク
チュアを有している。ローカルシーケンサは、所要に応
じメモリ制御、アクセス制御及びリフレッシュ回路を包
含するテストベクトルデータ（パターンデータ）を格納
するためのローカルメモリ１１、及びパターンデータＦ
ＩＦＯメモリ１２及びそれと関連する回路を有してい
る。ローカルメモリ回路及びパターンデータＦＩＦＯメ
モリは、米国特許第５，１２２，９８８号に記載されて
いるように設けることが可能である。動作について説明
すると、該ローカルシーケンサはフォーマッターに対し
パターンデータを供給し、該フォーマッターは該パター
ンデータをフォーマットし且つ該パターンデータをテス
ト中の装置をテストするテストのイベントにおいて使用
するためのピンエレクトロニクスへ供給する。ローカル
メモリ１１は、典型的に、大型であり、例えば、１Ｍ×
１６又は４Ｍ×１６同期型ＤＲＡＭ（ＳＤＲＡＭ）から
１６ビットワードの形態で１６Ｍｂ，３２Ｍｂ，又は６
４Ｍｂ（メガビット）の１ビットベクトルを供給する。
テスターの動作モードはベクトルあたりのピン毎のビッ
ト数（ベクトルビット深さ）を定義する。従って、パタ
ーンデータ出力シーケンサ１３からのパターンデータ出
力１４は、例えば、ベクトルビット深さに従って、１，
２又は４ビット幅又はそれより大きな幅とすることが可
能である。
テムローカルシーケンサの一部を示した概略ブロック図
である。本テストシステムはピン毎プロセサアーキテク
チュアを有している。ローカルシーケンサは、所要に応
じメモリ制御、アクセス制御及びリフレッシュ回路を包
含するテストベクトルデータ（パターンデータ）を格納
するためのローカルメモリ１１、及びパターンデータＦ
ＩＦＯメモリ１２及びそれと関連する回路を有してい
る。ローカルメモリ回路及びパターンデータＦＩＦＯメ
モリは、米国特許第５，１２２，９８８号に記載されて
いるように設けることが可能である。動作について説明
すると、該ローカルシーケンサはフォーマッターに対し
パターンデータを供給し、該フォーマッターは該パター
ンデータをフォーマットし且つ該パターンデータをテス
ト中の装置をテストするテストのイベントにおいて使用
するためのピンエレクトロニクスへ供給する。ローカル
メモリ１１は、典型的に、大型であり、例えば、１Ｍ×
１６又は４Ｍ×１６同期型ＤＲＡＭ（ＳＤＲＡＭ）から
１６ビットワードの形態で１６Ｍｂ，３２Ｍｂ，又は６
４Ｍｂ（メガビット）の１ビットベクトルを供給する。
テスターの動作モードはベクトルあたりのピン毎のビッ
ト数（ベクトルビット深さ）を定義する。従って、パタ
ーンデータ出力シーケンサ１３からのパターンデータ出
力１４は、例えば、ベクトルビット深さに従って、１，
２又は４ビット幅又はそれより大きな幅とすることが可
能である。
【００１６】従来の動作においては、ローカルメモリ１
１は直線的な方法でアクセスされている。テストの開始
前に、開始アドレスレジスタがパターンデータの第一ビ
ットのローカルメモリアドレスでロードされる。テスト
の開始において、アドレス制御１５が表示されたアドレ
スからの読取りを開始し且つテストの終わりまで相次ぐ
アドレスの読取りを継続して行なう。テスト期間中にロ
ーカルメモリ１１の物理的な終りに到達すると、ローカ
ルメモリアドレスカウンタがアドレス０へ回帰する。
１は直線的な方法でアクセスされている。テストの開始
前に、開始アドレスレジスタがパターンデータの第一ビ
ットのローカルメモリアドレスでロードされる。テスト
の開始において、アドレス制御１５が表示されたアドレ
スからの読取りを開始し且つテストの終わりまで相次ぐ
アドレスの読取りを継続して行なう。テスト期間中にロ
ーカルメモリ１１の物理的な終りに到達すると、ローカ
ルメモリアドレスカウンタがアドレス０へ回帰する。
【００１７】パターンチェーン化はローカルメモリから
繋ぎ目なしで不連続なブロックのパターンデータを検索
することを可能とするローカルメモリへアクセスする方
法である。連続するローカルメモリ位置内における１つ
のブロックのパターンデータは「パターン」と呼ばれ
る。１組のパターンに対する「パターンチェーン化定
義」は、その組におけるパターンが機能的テストにおい
て読取られるべき順番を特定し且つ、オプションとし
て、その組におけるパターンの各々のパターンデータメ
モリにおける位置を特定する。パターンチェーン化定義
の１つの形態はパターンリストである。パターンチェー
ン化及びループ化操作はアドレス制御回路１５（図１）
におけるチェーン化制御レジスタ２０（図２Ａ）によっ
てサポートされている。
繋ぎ目なしで不連続なブロックのパターンデータを検索
することを可能とするローカルメモリへアクセスする方
法である。連続するローカルメモリ位置内における１つ
のブロックのパターンデータは「パターン」と呼ばれ
る。１組のパターンに対する「パターンチェーン化定
義」は、その組におけるパターンが機能的テストにおい
て読取られるべき順番を特定し且つ、オプションとし
て、その組におけるパターンの各々のパターンデータメ
モリにおける位置を特定する。パターンチェーン化定義
の１つの形態はパターンリストである。パターンチェー
ン化及びループ化操作はアドレス制御回路１５（図１）
におけるチェーン化制御レジスタ２０（図２Ａ）によっ
てサポートされている。
【００１８】図２Ｂに示したように、ローカルメモリ１
１（図１）内に格納されているパターンリスト２６は、
各々がパターンの開始アドレスと終了アドレスとを定義
する２つのエントリ、例えばペア（対）２７によって各
々が定義される１つ又はそれ以上のパターンからなるリ
ストである。そのパターンが１ビット幅である場合に
は、開始アドレス及び終了アドレスは任意のビット位置
とすることが可能であり、そのパターンが２ビット幅で
ある場合には、そのアドレスの最小桁ビットは０でなけ
ればならず、且つより幅広のパターンに対するアドレス
は同様に整合されねばならない。図示例のパターンリス
ト２６においては、リストエントリは３２ビット幅であ
る。ビット２９：０はパターン開始アドレス（ＰＢＡ
ｉ）又はパターン終了アドレス（ＰＥＡｉ）を保持して
おり、その各々はローカルメモリ内のアドレスである。
ローカルメモリ内にパターンリストを格納することは、
基本的に任意の長さのパターンリストを格納することを
可能とし且つ最小の付加的な回路でもってパターンチェ
ーン化及びループ化を実現することを可能とするという
点において有益的である。
１（図１）内に格納されているパターンリスト２６は、
各々がパターンの開始アドレスと終了アドレスとを定義
する２つのエントリ、例えばペア（対）２７によって各
々が定義される１つ又はそれ以上のパターンからなるリ
ストである。そのパターンが１ビット幅である場合に
は、開始アドレス及び終了アドレスは任意のビット位置
とすることが可能であり、そのパターンが２ビット幅で
ある場合には、そのアドレスの最小桁ビットは０でなけ
ればならず、且つより幅広のパターンに対するアドレス
は同様に整合されねばならない。図示例のパターンリス
ト２６においては、リストエントリは３２ビット幅であ
る。ビット２９：０はパターン開始アドレス（ＰＢＡ
ｉ）又はパターン終了アドレス（ＰＥＡｉ）を保持して
おり、その各々はローカルメモリ内のアドレスである。
ローカルメモリ内にパターンリストを格納することは、
基本的に任意の長さのパターンリストを格納することを
可能とし且つ最小の付加的な回路でもってパターンチェ
ーン化及びループ化を実現することを可能とするという
点において有益的である。
【００１９】レジスタ２２−２５（図２Ａ）はパターン
チェーン化及びループ化を実現するために使用されるレ
ジスタ内のものである。パターンリスト開始アドレスレ
ジスタ（ＰＬＳＡ）２２はパターンリスト内の第一エン
トリのローカルメモリ内のアドレスを包含している。相
次ぐパターンリストエントリは相次ぐローカルメモリ位
置に存在している。パターンリストポインタ（ＰＬＰ）
レジスタ２３は次に実行されるべきパターンのパターン
リストエントリのローカルメモリ内のアドレスを包含し
ている。パターン開始アドレス（ＰＢＡ）レジスタ２４
は、現在実行中のパターンの第一データビットのローカ
ルメモリ内のアドレスを包含する現在のパターンポイン
タレジスタである。パターン終了アドレス（ＰＥＡ）レ
ジスタ２５は現在実行中のパターンの最後のデータビッ
トのローカルメモリ内のアドレスを包含している。従っ
て、パターンはローカルメモリバイト又はワード境界に
拘らずに、任意のビット位置において開始及び終了する
ことが可能である。パターン開始又は終了アドレスにお
いて３０個のビットが使用可能である場合には、１ギガ
ビット深さのローカルメモリをアドレスすることが可能
である。
チェーン化及びループ化を実現するために使用されるレ
ジスタ内のものである。パターンリスト開始アドレスレ
ジスタ（ＰＬＳＡ）２２はパターンリスト内の第一エン
トリのローカルメモリ内のアドレスを包含している。相
次ぐパターンリストエントリは相次ぐローカルメモリ位
置に存在している。パターンリストポインタ（ＰＬＰ）
レジスタ２３は次に実行されるべきパターンのパターン
リストエントリのローカルメモリ内のアドレスを包含し
ている。パターン開始アドレス（ＰＢＡ）レジスタ２４
は、現在実行中のパターンの第一データビットのローカ
ルメモリ内のアドレスを包含する現在のパターンポイン
タレジスタである。パターン終了アドレス（ＰＥＡ）レ
ジスタ２５は現在実行中のパターンの最後のデータビッ
トのローカルメモリ内のアドレスを包含している。従っ
て、パターンはローカルメモリバイト又はワード境界に
拘らずに、任意のビット位置において開始及び終了する
ことが可能である。パターン開始又は終了アドレスにお
いて３０個のビットが使用可能である場合には、１ギガ
ビット深さのローカルメモリをアドレスすることが可能
である。
【００２０】パターンチェーン化は、ＰＬＳＡレジスタ
２２がロードされるとイネーブルされる（チェーン化
は、従来の開始アドレスレジスタがロードされるとディ
スエーブルされる）。チェーン化モードでテストが開始
すると、アドレス制御１５（図１）がＰＬＳＡレジスタ
２２によって参照されるパターンの開始アドレス（ＰＢ
Ａｉ）におけるローカルメモリからの読取りを開始す
る。１つのパターンの終りに到達すると、リスト内の次
のパターンの始めからデータがフェッチされ、例えば、
パターンリスト２６におけるＰＥＡ１の後のＰＢＡ２か
らフェッチされる。メモリアクセスは、パターンリスト
ポインタ（ＰＬＰ）レジスタ２３がパターンリスト内の
最後のパターン終了アドレスエントリに到達するまで、
このような態様で継続して行なわれる。
２２がロードされるとイネーブルされる（チェーン化
は、従来の開始アドレスレジスタがロードされるとディ
スエーブルされる）。チェーン化モードでテストが開始
すると、アドレス制御１５（図１）がＰＬＳＡレジスタ
２２によって参照されるパターンの開始アドレス（ＰＢ
Ａｉ）におけるローカルメモリからの読取りを開始す
る。１つのパターンの終りに到達すると、リスト内の次
のパターンの始めからデータがフェッチされ、例えば、
パターンリスト２６におけるＰＥＡ１の後のＰＢＡ２か
らフェッチされる。メモリアクセスは、パターンリスト
ポインタ（ＰＬＰ）レジスタ２３がパターンリスト内の
最後のパターン終了アドレスエントリに到達するまで、
このような態様で継続して行なわれる。
【００２１】パターンループ化は、パターンリスト内の
パターンの指定された１つ又はそれ以上にわたってテス
ターがループすることを可能とする。パターンリスト内
の各エントリは各ループを定義するために設定すること
の可能なタグビットを包含している。タグビットがパタ
ーン開始アドレスエントリにおいてセットされると、そ
れはそのパターンがループにおける最初のものであるこ
とを表わす。パターン終了アドレスエントリにおいてセ
ットされる場合には、それはそのパターンがループにお
ける最後のものであることを表わす。ループ開始タグに
遭遇すると、アドレス制御１５（図１）は最後のループ
パターンリストポインタ（ＬＬＰＬＰ）レジスタ２１内
にそのパターンの開始アドレスエントリに対するパター
ンリストポインタ値を格納し且つローカルメモリからの
データの検索を継続して行なう。第二ループ開始に遭遇
すると、第二ループ開始が第一のものにとって代わる
（別の実施例においては、マルチレベルのループ化を可
能とするためにレジスタスタックが設けられる）。ルー
プ終りに遭遇すると、検索される次のデータはループ開
始パターンからのものであり、それに対するパターンリ
ストポインタがＬＬＰＬＰレジスタ２１内に格納され
る。グローバルループ抜け出し信号が受取られるまでル
ープ化が継続して行なわれ、グローバルループ抜け出し
信号が受取られると、アドレス制御を非ループ化パター
ンチェーン化アクセスへリターンさせる。グローバルル
ープ抜け出し信号を受取ると、アドレス制御は、パター
ンリスト内のループに続く第一パターン（存在する場
合）からのデータで継続して処理する前に、現在のルー
プ反復からの残りのデータ及び別のループ反復を送り出
す。
パターンの指定された１つ又はそれ以上にわたってテス
ターがループすることを可能とする。パターンリスト内
の各エントリは各ループを定義するために設定すること
の可能なタグビットを包含している。タグビットがパタ
ーン開始アドレスエントリにおいてセットされると、そ
れはそのパターンがループにおける最初のものであるこ
とを表わす。パターン終了アドレスエントリにおいてセ
ットされる場合には、それはそのパターンがループにお
ける最後のものであることを表わす。ループ開始タグに
遭遇すると、アドレス制御１５（図１）は最後のループ
パターンリストポインタ（ＬＬＰＬＰ）レジスタ２１内
にそのパターンの開始アドレスエントリに対するパター
ンリストポインタ値を格納し且つローカルメモリからの
データの検索を継続して行なう。第二ループ開始に遭遇
すると、第二ループ開始が第一のものにとって代わる
（別の実施例においては、マルチレベルのループ化を可
能とするためにレジスタスタックが設けられる）。ルー
プ終りに遭遇すると、検索される次のデータはループ開
始パターンからのものであり、それに対するパターンリ
ストポインタがＬＬＰＬＰレジスタ２１内に格納され
る。グローバルループ抜け出し信号が受取られるまでル
ープ化が継続して行なわれ、グローバルループ抜け出し
信号が受取られると、アドレス制御を非ループ化パター
ンチェーン化アクセスへリターンさせる。グローバルル
ープ抜け出し信号を受取ると、アドレス制御は、パター
ンリスト内のループに続く第一パターン（存在する場
合）からのデータで継続して処理する前に、現在のルー
プ反復からの残りのデータ及び別のループ反復を送り出
す。
【００２２】図３を参照すると、機能的テストがパター
ンチェーン化モードで開始すると、パターンリストポイ
ンタ（ＰＬＰ）レジスタがパターンリスト開始アドレス
（ＰＬＳＡ）レジスタ内の値でロードされる（ステップ
３１）。ＰＬＰレジスタは、パターンリストからの現在
のパターンの開始アドレス及び終了アドレスをフェッチ
し且つそれらをＰＢＡレジスタ及びＰＥＡレジスタ内に
格納するために使用される（ステップ３２）。パターン
リスト内のパターン開始アドレスエントリがループタグ
ビットをセットしていると（ビット３１として図２に示
してある）、そのエントリはパターンループのトップ
（開始の）パターンを定義する。この場合には（ステッ
プ３３のＹＥＳ分岐）、アドレス制御はループモードに
入り（ステップ３４）且つ最後のループＰＬＰ（ＬＬＰ
ＬＰ）レジスタ内のループトップエントリに対応するＰ
ＬＰを格納する。次いで、そのＰＬＰレジスタはパター
ンリスト内の次のリストの開始アドレスに対してポイン
トすべくインクリメントされる（ステップ３６）。次い
で、アドレス制御はＰＢＡレジスタを使用して、ＰＥＡ
レジスタ内のアドレスに到達するまで、ローカルメモリ
からのパターンデータをフェッチする（ステップ３
７）。ＰＥＡレジスタ内のアドレスに到達すると、それ
がループの最後ではなく（ステップ３８のＮＯ分岐）且
つパターンリスト内の最後のパターンでない場合（ステ
ップ３９のＮＯ分岐）、アドレス制御はＰＬＰレジスタ
を介して次のパターンの開始アドレス及び終了アドレス
をフェッチし（ステップ３２）且つ上述したように次の
パターンのパターンデータの読取りを開始する（ステッ
プ３７）。
ンチェーン化モードで開始すると、パターンリストポイ
ンタ（ＰＬＰ）レジスタがパターンリスト開始アドレス
（ＰＬＳＡ）レジスタ内の値でロードされる（ステップ
３１）。ＰＬＰレジスタは、パターンリストからの現在
のパターンの開始アドレス及び終了アドレスをフェッチ
し且つそれらをＰＢＡレジスタ及びＰＥＡレジスタ内に
格納するために使用される（ステップ３２）。パターン
リスト内のパターン開始アドレスエントリがループタグ
ビットをセットしていると（ビット３１として図２に示
してある）、そのエントリはパターンループのトップ
（開始の）パターンを定義する。この場合には（ステッ
プ３３のＹＥＳ分岐）、アドレス制御はループモードに
入り（ステップ３４）且つ最後のループＰＬＰ（ＬＬＰ
ＬＰ）レジスタ内のループトップエントリに対応するＰ
ＬＰを格納する。次いで、そのＰＬＰレジスタはパター
ンリスト内の次のリストの開始アドレスに対してポイン
トすべくインクリメントされる（ステップ３６）。次い
で、アドレス制御はＰＢＡレジスタを使用して、ＰＥＡ
レジスタ内のアドレスに到達するまで、ローカルメモリ
からのパターンデータをフェッチする（ステップ３
７）。ＰＥＡレジスタ内のアドレスに到達すると、それ
がループの最後ではなく（ステップ３８のＮＯ分岐）且
つパターンリスト内の最後のパターンでない場合（ステ
ップ３９のＮＯ分岐）、アドレス制御はＰＬＰレジスタ
を介して次のパターンの開始アドレス及び終了アドレス
をフェッチし（ステップ３２）且つ上述したように次の
パターンのパターンデータの読取りを開始する（ステッ
プ３７）。
【００２３】このメモリアクセス処理は、アドレス制御
がその終了タグビットがそれがパターンリスト内の最後
のパターンであることを表わす終了アドレスに遭遇する
まで継続して行なわれる（ステップ３９）。パターンリ
ストの終りに遭遇すると、アドレス制御は、パターンデ
ータＦＩＦＯメモリが空となるまでパターンデータＦＩ
ＦＯメモリ１２（図１）からパターンデータをクロック
動作することを継続しながら、パターンデータに対する
ローカルメモリの読取りを停止する。このメモリアクセ
ス処理は、テストを終了するグローバル信号によっても
停止される場合がある。
がその終了タグビットがそれがパターンリスト内の最後
のパターンであることを表わす終了アドレスに遭遇する
まで継続して行なわれる（ステップ３９）。パターンリ
ストの終りに遭遇すると、アドレス制御は、パターンデ
ータＦＩＦＯメモリが空となるまでパターンデータＦＩ
ＦＯメモリ１２（図１）からパターンデータをクロック
動作することを継続しながら、パターンデータに対する
ローカルメモリの読取りを停止する。このメモリアクセ
ス処理は、テストを終了するグローバル信号によっても
停止される場合がある。
【００２４】その後のテストが開始すると、ＰＬＰレジ
スタは、再度、ＰＬＳＡレジスタの値でロードされ且つ
該プロセスは最初から再度開始される（ステップ３
１）。
スタは、再度、ＰＬＳＡレジスタの値でロードされ且つ
該プロセスは最初から再度開始される（ステップ３
１）。
【００２５】アドレス制御がループモードにあり（ステ
ップ３３のＹＥＳ分岐参照）及びアドレス制御がそのル
ープタグビットがセットされている終了アドレスに遭遇
し（ステップ３８のＹＥＳ分岐）且つグローバルループ
抜け出し信号が未だに受取られていない（ステップ４２
のＮＯ分岐）場合には、次のフェッチされるパターンは
そのパターンリストエントリがＬＬＰＬＰレジスタ内に
格納されたループトップパターンであり、それはＰＬＰ
レジスタ内にロードされる（ステップ４０）。アドレス
制御はそのループトップパターンの開始アドレス及び終
了アドレスをＰＬＰレジスタを介してフェッチする（ス
テップ３２）。
ップ３３のＹＥＳ分岐参照）及びアドレス制御がそのル
ープタグビットがセットされている終了アドレスに遭遇
し（ステップ３８のＹＥＳ分岐）且つグローバルループ
抜け出し信号が未だに受取られていない（ステップ４２
のＮＯ分岐）場合には、次のフェッチされるパターンは
そのパターンリストエントリがＬＬＰＬＰレジスタ内に
格納されたループトップパターンであり、それはＰＬＰ
レジスタ内にロードされる（ステップ４０）。アドレス
制御はそのループトップパターンの開始アドレス及び終
了アドレスをＰＬＰレジスタを介してフェッチする（ス
テップ３２）。
【００２６】グローバルループ抜け出し信号はそれが受
取られている期間中にパターンループ反復の終りにおい
て効果が与えられる（ステップ４２）。ループ抜け出し
信号は、アドレス制御をしてループモードから抜け出さ
せる（ステップ４３）。パターンループの終りがパター
ンリストの終りでもある場合には、パターンリスト処理
は完了される。そうでない場合には、本処理は、パター
ンリストにおける次のパターンで継続して行なわれる
（ステップ３２）。
取られている期間中にパターンループ反復の終りにおい
て効果が与えられる（ステップ４２）。ループ抜け出し
信号は、アドレス制御をしてループモードから抜け出さ
せる（ステップ４３）。パターンループの終りがパター
ンリストの終りでもある場合には、パターンリスト処理
は完了される。そうでない場合には、本処理は、パター
ンリストにおける次のパターンで継続して行なわれる
（ステップ３２）。
【００２７】再度図１を参照すると、ローカルメモリ１
１が例えばパターンデータを格納するためにＤＲＡＭ又
はＳＤＲＡＭ等の装置を有している場合には、このよう
な装置が例えばリフレッシュ及び行変化等のハウスキー
ピング機能のために周期的に時間を必要とする場合であ
っても、所要のパターンデータ出力速度を維持せねばな
らない。維持されねばならない出力速度は、イベント当
たりフォーマッターへ供給されねばならないパターンデ
ータのビット数（即ち、テストベクトルビット深さ）と
テスターのイベント速度との積である。例えば、各イベ
ントに対し４個のパターンビットが与えられ且つテスタ
ーが２００ＭＨｚで動作する場合には、維持されるパタ
ーンデータ出力速度は８００Ｍｂ／ｓ（毎秒メガビッ
ト）でなければならない。
１が例えばパターンデータを格納するためにＤＲＡＭ又
はＳＤＲＡＭ等の装置を有している場合には、このよう
な装置が例えばリフレッシュ及び行変化等のハウスキー
ピング機能のために周期的に時間を必要とする場合であ
っても、所要のパターンデータ出力速度を維持せねばな
らない。維持されねばならない出力速度は、イベント当
たりフォーマッターへ供給されねばならないパターンデ
ータのビット数（即ち、テストベクトルビット深さ）と
テスターのイベント速度との積である。例えば、各イベ
ントに対し４個のパターンビットが与えられ且つテスタ
ーが２００ＭＨｚで動作する場合には、維持されるパタ
ーンデータ出力速度は８００Ｍｂ／ｓ（毎秒メガビッ
ト）でなければならない。
【００２８】ローカルメモリ１１の１実施形態において
は、パターンデータはＳＤＲＡＭ内に格納される。ＳＤ
ＲＡＭは２のバースト長で動作され、従ってアクセスは
常に対で発生し、その場合に該対の第一ワードは偶数ア
ドレスにある。１つの行における相次ぐワードへのアク
セスは迅速に進行するが、ハウスキーピングは高い時間
的な犠牲を有している。その犠牲は行変化に対して必要
とされる時間を包含しており、その行変化は、ＳＤＲＡ
Ｍへの次のアクセスが現在活性状態にある行以外のもの
であり且つリフレッシュのために時間が必要とされる場
合に発生する。パターン変化は高々３行変化をとる。１
行変化は、通常、１つのパターンの終りからパターンリ
スト内の次のエントリに対して発生する。パターンリス
トは１６ビット境界上で開始するが、３２ビット境界上
で開始する必要はなく、従ってパターンアドレス対の読
取りは各々２つの１６ビットワードからなる最大で３つ
のバーストを読取ることを必要とする場合がある。高々
１つの行変化がこの動作において発生する場合があり、
且つそれは該３つのバースト読取りのうちの任意の２つ
の間において発生する場合がある。３番目の行変化は、
ＰＢＡレジスタによって参照される行が発生化される場
合に発生する場合がある。
は、パターンデータはＳＤＲＡＭ内に格納される。ＳＤ
ＲＡＭは２のバースト長で動作され、従ってアクセスは
常に対で発生し、その場合に該対の第一ワードは偶数ア
ドレスにある。１つの行における相次ぐワードへのアク
セスは迅速に進行するが、ハウスキーピングは高い時間
的な犠牲を有している。その犠牲は行変化に対して必要
とされる時間を包含しており、その行変化は、ＳＤＲＡ
Ｍへの次のアクセスが現在活性状態にある行以外のもの
であり且つリフレッシュのために時間が必要とされる場
合に発生する。パターン変化は高々３行変化をとる。１
行変化は、通常、１つのパターンの終りからパターンリ
スト内の次のエントリに対して発生する。パターンリス
トは１６ビット境界上で開始するが、３２ビット境界上
で開始する必要はなく、従ってパターンアドレス対の読
取りは各々２つの１６ビットワードからなる最大で３つ
のバーストを読取ることを必要とする場合がある。高々
１つの行変化がこの動作において発生する場合があり、
且つそれは該３つのバースト読取りのうちの任意の２つ
の間において発生する場合がある。３番目の行変化は、
ＰＢＡレジスタによって参照される行が発生化される場
合に発生する場合がある。
【００２９】パターンデータＦＩＦＯは、満杯である場
合に、行変化、パターン変化、リフレッシュの最悪の場
合の組合わせのイベントにおいて中断なくパターンデー
タを継続して供給することが可能である程度に充分に長
いものでなければならない。維持される出力データ速度
が８００Ｍｂ／ｓであり、２０ｎｓ（ナノ秒）バースト
において２つの１６ビットワードを送給するＳＤＲＡＭ
の場合には、４２個のワードのパターンデータＦＩＦＯ
寸法は最悪の条件に対し約２０％のマージン即ち余裕を
与える。リフレッシュと行変化との間のそうでなければ
最悪の相互作用の可能性を取除くために、アドレス制御
は１つの行の終わりの２つの読取り内におけるリフレッ
シュを禁止する。更に、ＳＤＲＡＭ装置からの最悪のデ
ータ送給ドロップアウトに対処するために、パターンデ
ータＦＩＦＯ内のワード数＋ＳＤＲＡＭへの未決の読取
りアクセスの数が最悪の場合のドロップアウト期間中に
パターンデータＦＩＦＯから送給されねばならないワー
ド数より少ない場合には、リフレッシュは禁止される。
合に、行変化、パターン変化、リフレッシュの最悪の場
合の組合わせのイベントにおいて中断なくパターンデー
タを継続して供給することが可能である程度に充分に長
いものでなければならない。維持される出力データ速度
が８００Ｍｂ／ｓであり、２０ｎｓ（ナノ秒）バースト
において２つの１６ビットワードを送給するＳＤＲＡＭ
の場合には、４２個のワードのパターンデータＦＩＦＯ
寸法は最悪の条件に対し約２０％のマージン即ち余裕を
与える。リフレッシュと行変化との間のそうでなければ
最悪の相互作用の可能性を取除くために、アドレス制御
は１つの行の終わりの２つの読取り内におけるリフレッ
シュを禁止する。更に、ＳＤＲＡＭ装置からの最悪のデ
ータ送給ドロップアウトに対処するために、パターンデ
ータＦＩＦＯ内のワード数＋ＳＤＲＡＭへの未決の読取
りアクセスの数が最悪の場合のドロップアウト期間中に
パターンデータＦＩＦＯから送給されねばならないワー
ド数より少ない場合には、リフレッシュは禁止される。
【００３０】最悪の場合のドロップアウトに続くドロッ
プアウトはリフレッシュ、パターン変化又は行変化に起
因するものである。最も速いパターン変化が発生する可
能性のある時間は最小パターン長によって決定される。
次のリフレッシュが発生する時間は、最悪のドロップア
ウトの後の装置が決定する最小時間におけるものであ
る。行変化は、１行のワードがフェッチされた後又はパ
ターン変化の結果として発生する。最悪のドロップアウ
トを発生する次の状態に遭遇する前に、パターンデータ
ＦＩＦＯを再充填することを可能とするために、最小パ
ターン長が選ばれねばならない。最悪のドロップアウト
は１行の始めにおいて開始するアクセスで終了するの
で、ローカルメモリが２５６ビット長さの行を有するＳ
ＤＲＡＭの１６個のバンクで構成される場合には、その
パターンが４Ｋビットよりも長い（１６個のメモリバン
クの各々からの単一の行から２５６ビット）ものとなる
まで、次のパターン変化の前に行変化が発生することは
ない。パターンデータＦＩＦＯが次の最悪の状態（それ
は、次のリフレッシュにおいて発生する場合がある）を
取扱うために充分なワードを包含することを確保するた
めに、最小パターン長がパターン変化犠牲自身よりも数
ワード長く保守的に特定され、従って各最小長パターン
読取りに対し、パターンデータＦＩＦＯは、次のリフレ
ッシュの前にそれが究極的に再度満杯となるまで、数個
のワードを獲得する。各イベントに対して１，２，又は
４ビットが送られたか否かに依存して、最小パターン長
は、２００ＭＨｚで動作し且つ前述した如きＳＤＲＡＭ
を使用するテスターの場合には、約８０，１７６，５１
２ビットである。パターン長条件はそれらがパターンル
ープ内にない限り、パターンリストの第一パターン及び
最後のパターンに適用されることはなく、パターンデー
タＦＩＦＯは、テストが開始される前にプレロードさ
れ、且つパターンリストの最後のパターンはテストの最
後のパターンである。パターン長条件の実施は機能的テ
ストを作成し且つ編集するために使用される開発ソフト
ウエアをテストするために残すことが可能である。
プアウトはリフレッシュ、パターン変化又は行変化に起
因するものである。最も速いパターン変化が発生する可
能性のある時間は最小パターン長によって決定される。
次のリフレッシュが発生する時間は、最悪のドロップア
ウトの後の装置が決定する最小時間におけるものであ
る。行変化は、１行のワードがフェッチされた後又はパ
ターン変化の結果として発生する。最悪のドロップアウ
トを発生する次の状態に遭遇する前に、パターンデータ
ＦＩＦＯを再充填することを可能とするために、最小パ
ターン長が選ばれねばならない。最悪のドロップアウト
は１行の始めにおいて開始するアクセスで終了するの
で、ローカルメモリが２５６ビット長さの行を有するＳ
ＤＲＡＭの１６個のバンクで構成される場合には、その
パターンが４Ｋビットよりも長い（１６個のメモリバン
クの各々からの単一の行から２５６ビット）ものとなる
まで、次のパターン変化の前に行変化が発生することは
ない。パターンデータＦＩＦＯが次の最悪の状態（それ
は、次のリフレッシュにおいて発生する場合がある）を
取扱うために充分なワードを包含することを確保するた
めに、最小パターン長がパターン変化犠牲自身よりも数
ワード長く保守的に特定され、従って各最小長パターン
読取りに対し、パターンデータＦＩＦＯは、次のリフレ
ッシュの前にそれが究極的に再度満杯となるまで、数個
のワードを獲得する。各イベントに対して１，２，又は
４ビットが送られたか否かに依存して、最小パターン長
は、２００ＭＨｚで動作し且つ前述した如きＳＤＲＡＭ
を使用するテスターの場合には、約８０，１７６，５１
２ビットである。パターン長条件はそれらがパターンル
ープ内にない限り、パターンリストの第一パターン及び
最後のパターンに適用されることはなく、パターンデー
タＦＩＦＯは、テストが開始される前にプレロードさ
れ、且つパターンリストの最後のパターンはテストの最
後のパターンである。パターン長条件の実施は機能的テ
ストを作成し且つ編集するために使用される開発ソフト
ウエアをテストするために残すことが可能である。
【００３１】グローバルループ抜け出し信号が各ループ
シーケンサのアドレス動作と同期されることを必要とす
ることなしに、複数個のローカルシーケンサが同一の回
数パターンメモリループを実行することを確保する簡単
な方法として、ループ本体の長さがパターンデータＦＩ
ＦＯの長さを超えることが必要とされる。例えば、４０
個の１６ビットワードのパターンデータＦＩＦＯの場合
には、ループ本体の長さは少なくとも６４０ビットでな
ければならない。パターンデータ出力シーケンサ１３に
よるパターンデータ１４の送給は、テスターのグローバ
ルイベントクロックと同期していなければならず、一方
ローカルメモリ１１からのパターンデータのフェッチ動
作は、効果的に、グローバルイベントクロックと同期す
る必要のないクロック上で行なわれる。この意味におい
て、最小ループ本体長さ条件は、任意のある時間におい
てパターンデータＦＩＦＯ１２内にループ本体の１つを
超える反復が存在することがないことを保証し、その際
に各ローカルシーケンサのアドレス制御との同期を必要
とすることなしに、テスターの全てのローカルシーケン
サを横断してグローバルループ抜け出し信号が同一の反
復を終了させることを可能とする。このことは所定の即
ちプログラムされた数の反復なしでループを定義するこ
とを可能とし、従ってテスターの全てのローカルシーケ
ンサは、例えば、テスト中の装置上で信号が検知される
まで、ループ動作を行なうことが可能である。ループ本
体長条件の実施は、機能的テストを作成し且つ編集する
ために使用される開発ソフトウエアをテストするために
残すことが可能である。
シーケンサのアドレス動作と同期されることを必要とす
ることなしに、複数個のローカルシーケンサが同一の回
数パターンメモリループを実行することを確保する簡単
な方法として、ループ本体の長さがパターンデータＦＩ
ＦＯの長さを超えることが必要とされる。例えば、４０
個の１６ビットワードのパターンデータＦＩＦＯの場合
には、ループ本体の長さは少なくとも６４０ビットでな
ければならない。パターンデータ出力シーケンサ１３に
よるパターンデータ１４の送給は、テスターのグローバ
ルイベントクロックと同期していなければならず、一方
ローカルメモリ１１からのパターンデータのフェッチ動
作は、効果的に、グローバルイベントクロックと同期す
る必要のないクロック上で行なわれる。この意味におい
て、最小ループ本体長さ条件は、任意のある時間におい
てパターンデータＦＩＦＯ１２内にループ本体の１つを
超える反復が存在することがないことを保証し、その際
に各ローカルシーケンサのアドレス制御との同期を必要
とすることなしに、テスターの全てのローカルシーケン
サを横断してグローバルループ抜け出し信号が同一の反
復を終了させることを可能とする。このことは所定の即
ちプログラムされた数の反復なしでループを定義するこ
とを可能とし、従ってテスターの全てのローカルシーケ
ンサは、例えば、テスト中の装置上で信号が検知される
まで、ループ動作を行なうことが可能である。ループ本
体長条件の実施は、機能的テストを作成し且つ編集する
ために使用される開発ソフトウエアをテストするために
残すことが可能である。
【００３２】パターンデータＦＩＦＯ１２は１８ビット
からなるワードをパターンデータ出力シーケンサ１３へ
供給する。これらのうちで、１６ビットはローカルメモ
リ１１から受取ったパターンデータワードである。更な
る２つのビットはループビット及びパターン終了ビット
である。ループビットはループ本体の一部である各ワー
ド上でアドレス制御１５によってセットされ、パターン
終了ビットはパターンリストの終りにセットされ、それ
はパターンリスト（図２Ｂ参照）内のエントリ上のビッ
ト３０（終了タグ）に対応する。
からなるワードをパターンデータ出力シーケンサ１３へ
供給する。これらのうちで、１６ビットはローカルメモ
リ１１から受取ったパターンデータワードである。更な
る２つのビットはループビット及びパターン終了ビット
である。ループビットはループ本体の一部である各ワー
ド上でアドレス制御１５によってセットされ、パターン
終了ビットはパターンリストの終りにセットされ、それ
はパターンリスト（図２Ｂ参照）内のエントリ上のビッ
ト３０（終了タグ）に対応する。
【００３３】開始／終了ＦＩＦＯ１７は、１つのパター
ンは１６ビットワードの任意のビット上で開始又は終了
することが可能であるので、１つのパターンの開始又は
終了させるワード内のビットを識別するために、シーケ
ンサ１３によって必要とされる情報を供給する。このこ
とはパターンデータＦＩＦＯを完全なワードで充填する
ことを可能とする。開始／終了ＦＩＦＯ１７の必要とさ
れる寸法は、幾つのパターンが一度にパターンデータＦ
ＩＦＯ１２内に入るかに依存する。開始／終了ＦＩＦＯ
１７は次式に等しいワード数を保持するような寸法とさ
れる。
ンは１６ビットワードの任意のビット上で開始又は終了
することが可能であるので、１つのパターンの開始又は
終了させるワード内のビットを識別するために、シーケ
ンサ１３によって必要とされる情報を供給する。このこ
とはパターンデータＦＩＦＯを完全なワードで充填する
ことを可能とする。開始／終了ＦＩＦＯ１７の必要とさ
れる寸法は、幾つのパターンが一度にパターンデータＦ
ＩＦＯ１２内に入るかに依存する。開始／終了ＦＩＦＯ
１７は次式に等しいワード数を保持するような寸法とさ
れる。
【００３４】
【数１】
【００３５】尚、
【００３６】
【数２】
【００３７】は、囲まれている商より小さいことのない
最小の整数を表わしている。
最小の整数を表わしている。
【００３８】図４は１ワードのパターンデータにおける
適切なビットにおいてパターンを開始及び終了させるた
めに開始／終了ＦＩＦＯ１７を使用する論理を示してい
る。開始／終了ＦＩＦＯ内の各エントリはビットインデ
ックス対、即ちパターンの終了アドレスの低次４ビット
（信号線１０２上を送信される）及び続くパターンの開
始アドレスの低次４ビット（信号線１００上を送信され
る）、を格納する。パターンデータＦＩＦＯ１２の１８
ビット出力ワードは１６ビットのパターンデータ（信号
線５０上を送信される）及びパターンビットの終了（信
号線１４０上を送信される）を包含している。パターン
ビットの終りは、出力ワードがパターン境界を包含する
場合にオンである。各テスト期間に対し、１６ビットの
パターンデータ（信号線５０上を送信される）の１つ、
２つ又は４つがレジスタ５４によってマルチプレクサ５
２へ提供される選択値に従ってマルチプレクサ５２によ
り選択される。選択された１つのビット又は複数個のビ
ットはテスト期間に対するパターンデータである。各期
間に対して選択されたビット数は、前述した如く、テス
ターの動作モードによって決定される。テスト期間はテ
スターのローカルシーケンサにわたって同期状態に維持
されるイベントクロック信号ＴＺによって定義される。
本願出願人に係る米国特許出願第０８／７９０，１４１
号に記載されているようなスプリットタイミング即ち分
割タイミングをサポートするテスターにおいては、機能
的テストは２つの別個のイベントクロック信号ＴＺを有
する場合があり、従って２つの分離された組のピンの各
々がそれ自身の別個のテスト期間クロックによって同期
されるイベントを実行することが可能である。スプリッ
トタイミングの場合であっても、各ローカルシーケンサ
はクロック信号ＴＺをグローバルに同期された信号とし
て取扱い、且つそれは本明細書においてもそのようにし
て説明する。
適切なビットにおいてパターンを開始及び終了させるた
めに開始／終了ＦＩＦＯ１７を使用する論理を示してい
る。開始／終了ＦＩＦＯ内の各エントリはビットインデ
ックス対、即ちパターンの終了アドレスの低次４ビット
（信号線１０２上を送信される）及び続くパターンの開
始アドレスの低次４ビット（信号線１００上を送信され
る）、を格納する。パターンデータＦＩＦＯ１２の１８
ビット出力ワードは１６ビットのパターンデータ（信号
線５０上を送信される）及びパターンビットの終了（信
号線１４０上を送信される）を包含している。パターン
ビットの終りは、出力ワードがパターン境界を包含する
場合にオンである。各テスト期間に対し、１６ビットの
パターンデータ（信号線５０上を送信される）の１つ、
２つ又は４つがレジスタ５４によってマルチプレクサ５
２へ提供される選択値に従ってマルチプレクサ５２によ
り選択される。選択された１つのビット又は複数個のビ
ットはテスト期間に対するパターンデータである。各期
間に対して選択されたビット数は、前述した如く、テス
ターの動作モードによって決定される。テスト期間はテ
スターのローカルシーケンサにわたって同期状態に維持
されるイベントクロック信号ＴＺによって定義される。
本願出願人に係る米国特許出願第０８／７９０，１４１
号に記載されているようなスプリットタイミング即ち分
割タイミングをサポートするテスターにおいては、機能
的テストは２つの別個のイベントクロック信号ＴＺを有
する場合があり、従って２つの分離された組のピンの各
々がそれ自身の別個のテスト期間クロックによって同期
されるイベントを実行することが可能である。スプリッ
トタイミングの場合であっても、各ローカルシーケンサ
はクロック信号ＴＺをグローバルに同期された信号とし
て取扱い、且つそれは本明細書においてもそのようにし
て説明する。
【００３９】パターンの開始時において、レジスタ５４
は該パターンの開始アドレスの低次４ビットで初期化さ
れ、それはマルチプレクサ５８が信号線１００を介して
開始／終了ＦＩＦＯ１７から受取る。この値がレジスタ
５４内に存在することは、マルチプレクサ５２をして、
パターンデータＦＩＦＯ１２から受取った１６ビットデ
ータワードから該パターン内の適切な最初のビットを選
択させる。各それに続くテスト期間の場合には、レジス
タ５４内の値は加算器５６によって１，２又は４（テス
ターの動作モードによって決定される）だけインクリメ
ントされる。この加算は、モジュロ１６加算である。何
故ならば、パターンデータＦＩＦＯから１６ビットが受
取られるからである。その結果得られる和はマルチプレ
クサ５８を介してレジスタ５４内に格納される。レジス
タ５４は、そのパターンの終りに到達するまで、パター
ンデータＦＩＦＯからデータを受取るにつれて継続して
インクリメントされる。ライン１０４上のパターン終了
ビットは、開始／終了ＦＩＦＯからエントリをフェッチ
することの必要性を知らせ且つ比較器１１０をイネーブ
ルさせる。比較器１１０は該パターンの終了アドレスの
定義４ビット（信号線１０２）をレジスタ５４のインク
リメントされた（然しながら、未だに格納されていな
い）値と比較する。これらが等しく且つ比較器１１０が
イネーブルされると、信号１０８上の比較器出力は、セ
レクタ５８をして続くパターン（信号線１００上で受取
られる）の開始アドレスの低次４ビットを選択させ、そ
のことは４つの開始アドレスビットをレジスタ５４内に
ロードさせる。この信号は、更に、パターンデータＦＩ
ＦＯ１２をして新たなデータワードをマルチプレクサ５
２へ供給させる。
は該パターンの開始アドレスの低次４ビットで初期化さ
れ、それはマルチプレクサ５８が信号線１００を介して
開始／終了ＦＩＦＯ１７から受取る。この値がレジスタ
５４内に存在することは、マルチプレクサ５２をして、
パターンデータＦＩＦＯ１２から受取った１６ビットデ
ータワードから該パターン内の適切な最初のビットを選
択させる。各それに続くテスト期間の場合には、レジス
タ５４内の値は加算器５６によって１，２又は４（テス
ターの動作モードによって決定される）だけインクリメ
ントされる。この加算は、モジュロ１６加算である。何
故ならば、パターンデータＦＩＦＯから１６ビットが受
取られるからである。その結果得られる和はマルチプレ
クサ５８を介してレジスタ５４内に格納される。レジス
タ５４は、そのパターンの終りに到達するまで、パター
ンデータＦＩＦＯからデータを受取るにつれて継続して
インクリメントされる。ライン１０４上のパターン終了
ビットは、開始／終了ＦＩＦＯからエントリをフェッチ
することの必要性を知らせ且つ比較器１１０をイネーブ
ルさせる。比較器１１０は該パターンの終了アドレスの
定義４ビット（信号線１０２）をレジスタ５４のインク
リメントされた（然しながら、未だに格納されていな
い）値と比較する。これらが等しく且つ比較器１１０が
イネーブルされると、信号１０８上の比較器出力は、セ
レクタ５８をして続くパターン（信号線１００上で受取
られる）の開始アドレスの低次４ビットを選択させ、そ
のことは４つの開始アドレスビットをレジスタ５４内に
ロードさせる。この信号は、更に、パターンデータＦＩ
ＦＯ１２をして新たなデータワードをマルチプレクサ５
２へ供給させる。
【００４０】図５はパターンリスト内のループタグ及び
グローバルループ抜け出し信号に影響を与えるアドレス
制御論理を示している。図１，２Ａ，２Ｂを参照して説
明したように、最後のループパターンリストポインタ
（ＬＬＰＬＰ）レジスタ２１はループ開始アドレスを供
給し、そのアドレスに対して、ループ終了タグビットが
パターン終了アドレス内において遭遇する場合に、本プ
ロセスが復帰する。ループ開始アドレスは、基本的に、
該ループの最初のパターン対してポイントするパターン
リスト内へのポインタである。ループ開始アドレスはマ
ルチプレクサ７５を介してロード可能なアドレスカウン
タ８６内にロードされるべく信号線７６上を送信され
る。アドレスカウンタ８６の信号線８７上の出力は、現
在のパターンリスト内のエントリに対するローカルメモ
リをアドレスするために使用されるパターンリストポイ
ンタメモリアドレスである。
グローバルループ抜け出し信号に影響を与えるアドレス
制御論理を示している。図１，２Ａ，２Ｂを参照して説
明したように、最後のループパターンリストポインタ
（ＬＬＰＬＰ）レジスタ２１はループ開始アドレスを供
給し、そのアドレスに対して、ループ終了タグビットが
パターン終了アドレス内において遭遇する場合に、本プ
ロセスが復帰する。ループ開始アドレスは、基本的に、
該ループの最初のパターン対してポイントするパターン
リスト内へのポインタである。ループ開始アドレスはマ
ルチプレクサ７５を介してロード可能なアドレスカウン
タ８６内にロードされるべく信号線７６上を送信され
る。アドレスカウンタ８６の信号線８７上の出力は、現
在のパターンリスト内のエントリに対するローカルメモ
リをアドレスするために使用されるパターンリストポイ
ンタメモリアドレスである。
【００４１】ロード信号がライン８２上でアサート即ち
活性化されると、パターンリストポインタアドレスがア
ドレスカウンタ８６内にロードされる。マルチプレクサ
７５へ与えられる選択信号に従って、アドレスカウンタ
８６内にロードされたパターンリストポインタは、信号
線７６からのループ開始アドレスか、又は信号線７７か
らのパターンリスト開始アドレスの何れかである。現在
のパターンがループの最後のパターンである場合には、
ループ信号の最後のパターンがライン７８上でアサート
即ち活性化され、マルチプレクサ７５をしてライン７６
上のループ開始アドレスをアドレスカウンタ８６内にロ
ードされるべく選択する。そうでない場合には、パター
ンの終りにおいて、アドレスカウンタ８６は、現在のパ
ターンリスト内の次のパターンの開始アドレスのローカ
ルメモリアドレスを発生させるためにその格納している
値をインクリメントし且つ対応する終了アドレスのロー
カルメモリアドレスを発生するために再度インクリメン
トする。アドレスカウンタ８６は信号線８３上で受取ら
れたＣＬＫ信号によってクロック動作される。アドレス
カウンタ８６は、イネーブル信号（不図示）によって、
適切である場合に、ＣＬＫ上でインクリメントすべくイ
ネーブルされる。
活性化されると、パターンリストポインタアドレスがア
ドレスカウンタ８６内にロードされる。マルチプレクサ
７５へ与えられる選択信号に従って、アドレスカウンタ
８６内にロードされたパターンリストポインタは、信号
線７６からのループ開始アドレスか、又は信号線７７か
らのパターンリスト開始アドレスの何れかである。現在
のパターンがループの最後のパターンである場合には、
ループ信号の最後のパターンがライン７８上でアサート
即ち活性化され、マルチプレクサ７５をしてライン７６
上のループ開始アドレスをアドレスカウンタ８６内にロ
ードされるべく選択する。そうでない場合には、パター
ンの終りにおいて、アドレスカウンタ８６は、現在のパ
ターンリスト内の次のパターンの開始アドレスのローカ
ルメモリアドレスを発生させるためにその格納している
値をインクリメントし且つ対応する終了アドレスのロー
カルメモリアドレスを発生するために再度インクリメン
トする。アドレスカウンタ８６は信号線８３上で受取ら
れたＣＬＫ信号によってクロック動作される。アドレス
カウンタ８６は、イネーブル信号（不図示）によって、
適切である場合に、ＣＬＫ上でインクリメントすべくイ
ネーブルされる。
【００４２】信号線８２上のロード信号は以下の如くに
して発生される。ループの最後のパターンのパターン終
了アドレスがＰＥＡレジスタ２５（図２Ａ）から読取ら
れると、セットされているループタグビット（ビット３
１）が、ループ信号の最後のパターンをして信号線７８
上でアサート即ち活性化させる。ローカルメモリから読
取られている現在のメモリアドレスがＰＥＡレジスタ２
５内のパターン終了アドレスと同一である場合には、パ
ターン終了アドレス到着信号が信号線７９上でアサート
即ち活性化される。通常、インバータ７４の出力はオン
であり、従ってループの最後のパターンの最後のアドレ
スに到達すると、通常、ロード信号をしてＡＮＤゲート
８０の出力として信号線８２上でアサート即ち活性化さ
れ、アドレスカウンタ８６をしてループ開始アドレスを
ロードさせ且つ再度始めからループの読取りを開始させ
る。この処理は、インバータ７４の入力においてループ
抜け出し信号がアサート即ち活性化される場合にインタ
ラプト即ち中断され、その信号はループ処理を終了させ
る。何故ならば、それはロード信号がゲート８０によっ
て発生されることを阻止するからであり、その結果、ル
ープ終了条件が無視され且つアドレスカウンタ８４はル
ープ開始アドレスで再度ロードされることはない。
して発生される。ループの最後のパターンのパターン終
了アドレスがＰＥＡレジスタ２５（図２Ａ）から読取ら
れると、セットされているループタグビット（ビット３
１）が、ループ信号の最後のパターンをして信号線７８
上でアサート即ち活性化させる。ローカルメモリから読
取られている現在のメモリアドレスがＰＥＡレジスタ２
５内のパターン終了アドレスと同一である場合には、パ
ターン終了アドレス到着信号が信号線７９上でアサート
即ち活性化される。通常、インバータ７４の出力はオン
であり、従ってループの最後のパターンの最後のアドレ
スに到達すると、通常、ロード信号をしてＡＮＤゲート
８０の出力として信号線８２上でアサート即ち活性化さ
れ、アドレスカウンタ８６をしてループ開始アドレスを
ロードさせ且つ再度始めからループの読取りを開始させ
る。この処理は、インバータ７４の入力においてループ
抜け出し信号がアサート即ち活性化される場合にインタ
ラプト即ち中断され、その信号はループ処理を終了させ
る。何故ならば、それはロード信号がゲート８０によっ
て発生されることを阻止するからであり、その結果、ル
ープ終了条件が無視され且つアドレスカウンタ８４はル
ープ開始アドレスで再度ロードされることはない。
【００４３】第二ロード可能アドレスカウンタ８８はパ
ターンポインタ、即ちローカルメモリ内のパターンデー
タに対してポイントするアドレスを供給する。通常、ラ
イン９１上においてＰＢＡ／ＰＥＡ信号フェッチがアサ
ートされることはなく、従って信号線９２上のアドレス
はアドレスカウンタ８８から選択され且つローカルメモ
リ内のパターンデータに対してポイントする。パターン
の終りにおいて、ＰＢＡ／ＰＥＡフェッチ信号がライン
９１上においてアサートされ且つパターンリストポイン
タがアドレスカウンタ８６から選択され且つローカルメ
モリからパターンエントリ（開始及び終了アドレス）を
読取るために使用される。新たなパターン開始アドレス
（ＰＢＡ）が信号線８４を介してアドレスカウンタ８８
へ送信され、そこで、クロック信号によってインクリメ
ントされ、信号線８５を介して送信される。アドレスカ
ウンタ８８は適宜のイネーブル信号（不図示）によって
クロックによるインクリメントを行なうべくイネーブル
される。
ターンポインタ、即ちローカルメモリ内のパターンデー
タに対してポイントするアドレスを供給する。通常、ラ
イン９１上においてＰＢＡ／ＰＥＡ信号フェッチがアサ
ートされることはなく、従って信号線９２上のアドレス
はアドレスカウンタ８８から選択され且つローカルメモ
リ内のパターンデータに対してポイントする。パターン
の終りにおいて、ＰＢＡ／ＰＥＡフェッチ信号がライン
９１上においてアサートされ且つパターンリストポイン
タがアドレスカウンタ８６から選択され且つローカルメ
モリからパターンエントリ（開始及び終了アドレス）を
読取るために使用される。新たなパターン開始アドレス
（ＰＢＡ）が信号線８４を介してアドレスカウンタ８８
へ送信され、そこで、クロック信号によってインクリメ
ントされ、信号線８５を介して送信される。アドレスカ
ウンタ８８は適宜のイネーブル信号（不図示）によって
クロックによるインクリメントを行なうべくイネーブル
される。
【００４４】グローバルループ抜け出し信号がアサート
即ち活性化されると、それは信号線６１を介してアドレ
ス制御回路へ到達し、そこで信号線６２を介してテスト
期間マーカー信号ＴＺによってラッチ６４内にラッチさ
れる。ラッチされたループ抜け出し信号はＡＮＤゲート
６６への入力として信号線６３を介して供給される。ゲ
ート６６に対する他方の入力は信号線６５上のループ終
了信号であり、それは、ループ終了ビットがパターンデ
ータＦＩＦＯ１２から読取ったワードにおいてアサート
即ち活性化されている場合に、アサートされる。両方の
信号がアサート即ち活性状態である場合には、ゲート６
６はループ抜け出し信号をアサート即ち活性状態とさ
せ、それは信号ＴＺによってラッチ６８内にラッチされ
る。ラッチ６８から、ループ抜け出し信号は信号線７１
を介してＣＬＫ信号によってラッチ７０内にラッチされ
る。ラッチ７０から、ループ抜け出し信号は信号線７２
を介してインバータ７４の入力端へ送られ、そこでそれ
が存在することは、前述した如く、ループ開始アドレス
がアドレスカウンタ８６内に再度ローディングされるこ
とを阻止する。アドレス制御及びＦＩＦＯ回路の殆どが
テスト期間クロックＴＺに対して同期させることが必要
でないローカルクロックＣＬＫによって動作することを
可能とするために２つのラッチ６８及び７０が使用され
ている。
即ち活性化されると、それは信号線６１を介してアドレ
ス制御回路へ到達し、そこで信号線６２を介してテスト
期間マーカー信号ＴＺによってラッチ６４内にラッチさ
れる。ラッチされたループ抜け出し信号はＡＮＤゲート
６６への入力として信号線６３を介して供給される。ゲ
ート６６に対する他方の入力は信号線６５上のループ終
了信号であり、それは、ループ終了ビットがパターンデ
ータＦＩＦＯ１２から読取ったワードにおいてアサート
即ち活性化されている場合に、アサートされる。両方の
信号がアサート即ち活性状態である場合には、ゲート６
６はループ抜け出し信号をアサート即ち活性状態とさ
せ、それは信号ＴＺによってラッチ６８内にラッチされ
る。ラッチ６８から、ループ抜け出し信号は信号線７１
を介してＣＬＫ信号によってラッチ７０内にラッチされ
る。ラッチ７０から、ループ抜け出し信号は信号線７２
を介してインバータ７４の入力端へ送られ、そこでそれ
が存在することは、前述した如く、ループ開始アドレス
がアドレスカウンタ８６内に再度ローディングされるこ
とを阻止する。アドレス制御及びＦＩＦＯ回路の殆どが
テスト期間クロックＴＺに対して同期させることが必要
でないローカルクロックＣＬＫによって動作することを
可能とするために２つのラッチ６８及び７０が使用され
ている。
【００４５】ＡＮＤゲート６６において、信号線６５上
のループ終了信号は全てのローカルシーケンサに対して
同時的にアサートされる。何故ならば、ローカルシーケ
ンサはグローバル信号ＴＺによって同期されているから
である。このことは、各ローカルシーケンサが同数のル
ープの反復をフェッチした後に同時にグローバルループ
抜け出し信号を見ることを確保する。そのために、各ロ
ーカルシーケンサは、ループを同じ回数だけ実行した後
にループを抜け出すこととなる。
のループ終了信号は全てのローカルシーケンサに対して
同時的にアサートされる。何故ならば、ローカルシーケ
ンサはグローバル信号ＴＺによって同期されているから
である。このことは、各ローカルシーケンサが同数のル
ープの反復をフェッチした後に同時にグローバルループ
抜け出し信号を見ることを確保する。そのために、各ロ
ーカルシーケンサは、ループを同じ回数だけ実行した後
にループを抜け出すこととなる。
【００４６】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、パターンリストは、例示した如く、簡単な
リストとすることが可能であるが、又それは例えばリン
クされたリスト、二重リンクされたリスト、パターンに
対するポインタのリスト等のより複雑なデータ構造とす
ることが可能である。幾つかの実施例においては、パタ
ーンリストは別個のメモリ内に格納することが可能であ
る。パターンデータＦＩＦＯ及び開始／終了ＦＩＦＯの
機能は単一の構成に結合させることが可能である。パタ
ーンを定義する開始アドレスと終了アドレスの対はアド
レス長対によって置換させることが可能である。パター
ンループの終りを定義する終了ループビットの代わり
に、そのループの長さを格納することが可能である。パ
ターンリストの終りを定義するパターンリスト終了ビッ
トの代わりに、パターンリストの長さを格納することが
可能である。チェーン化制御レジスタは、別々のレジス
タとして又は所要のデータを格納する大型のメモリ構成
体として実現することが可能である。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、パターンリストは、例示した如く、簡単な
リストとすることが可能であるが、又それは例えばリン
クされたリスト、二重リンクされたリスト、パターンに
対するポインタのリスト等のより複雑なデータ構造とす
ることが可能である。幾つかの実施例においては、パタ
ーンリストは別個のメモリ内に格納することが可能であ
る。パターンデータＦＩＦＯ及び開始／終了ＦＩＦＯの
機能は単一の構成に結合させることが可能である。パタ
ーンを定義する開始アドレスと終了アドレスの対はアド
レス長対によって置換させることが可能である。パター
ンループの終りを定義する終了ループビットの代わり
に、そのループの長さを格納することが可能である。パ
ターンリストの終りを定義するパターンリスト終了ビッ
トの代わりに、パターンリストの長さを格納することが
可能である。チェーン化制御レジスタは、別々のレジス
タとして又は所要のデータを格納する大型のメモリ構成
体として実現することが可能である。
【図１】 本発明に基づくテストシステムローカルシー
ケンサの一部を示した概略ブロック図。
ケンサの一部を示した概略ブロック図。
【図２Ａ】 本発明に基づくローカルシーケンサにおい
て使用される一連のレジスタを例示した概略ブロック
図。
て使用される一連のレジスタを例示した概略ブロック
図。
【図２Ｂ】 本発明に基づくパターンリストを例示した
概略ブロック図。
概略ブロック図。
【図３】 本発明に基づくチェーン化及びループ化パタ
ーンの方法を示したフローチャート。
ーンの方法を示したフローチャート。
【図４】 パターンデータビット境界を見つけ出すテス
トシステムローカルシーケンサにおけるパターンデータ
出力シーケンサにおける論理を示した概略ブロック図。
トシステムローカルシーケンサにおけるパターンデータ
出力シーケンサにおける論理を示した概略ブロック図。
【図５】 ループタブ及びグローバルループ抜け出し信
号に影響を与えるテストシステムローカルシーケンサに
おけるアドレス制御論理を示した概略ブロク図。
号に影響を与えるテストシステムローカルシーケンサに
おけるアドレス制御論理を示した概略ブロク図。
１１ ローカルメモリ １２ パターンデータＦＩＦＯメモリ １３ パターンデータ出力シーケンサ １４ パターンデータ出力 １５ アドレス制御 １７ 開始／終了ＦＩＦＯ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 バーネル ジイ． ウエスト アメリカ合衆国， カリフォルニア 94539， フリモント， センチネル ド ライブ 46750 (72)発明者 テック チャウ チュウ アメリカ合衆国， カリフォルニア 95014， クパチーノ， パーク ビラ サークル 8138
Claims (43)
- 【請求項１】 回路をテストするためのテスターにおい
てテストベクトルを供給する方法において、 １組の少なくとも２つのパターン及びパターンチェーン
化定義の両方をテスターのパターンデータメモリ内に格
納し、 各パターンは前記パターンデータメモリ内に連続して格
納されている１つ又はそれ以上のテストベクトルに対す
るパターンデータから構成されており、 前記パターンチェーン化定義は前記組内のパターンに対
する逐次的な順番を特定し且つ前記組内のパターンの各
々の連続的に格納されているパターンデータメモリ内の
位置を特定する、ことを特徴とする方法。 - 【請求項２】 請求項１において、 前記パターンデータメモリがピン毎プロセサテスターア
ーキテクチュアにおけるテスターのピンと関連するピン
毎ローカルメモリを有しており、 前記ピン毎ローカルメモリがそのピンと関連するパター
ンデータの部分を格納し且つパターンチェーン化定義を
格納すべく動作する、ことを特徴とする方法。 - 【請求項３】 請求項１において、前記テスターがピン
毎のローカルシーケンサを具備するピン毎プロセサテス
ターアーキテクチュアを有しており且つ前記テスターの
実質的に全てのローカルシーケンサがテストベクトルを
格納するためにパターンデータメモリを有していること
を特徴とする方法。 - 【請求項４】 請求項１において、少なくとも２つのパ
ターンが前記パターンデータメモリ内の隣接していない
位置内に格納されることを特徴とする方法。 - 【請求項５】 請求項１において、前記１組のパターン
における全てのパターンが前記１組のパターンにおける
他の全てのパターンから異なるものであることを特徴と
する方法。 - 【請求項６】 請求項１において、前記パターンチェー
ン化定義がパターン位置のリストを有していることを特
徴とする方法。 - 【請求項７】 請求項１において、各パターンが前記パ
ターンデータメモリ内の任意のテストベクトル位置にお
いて開始及び終了することが可能であることを特徴とす
る方法。 - 【請求項８】 請求項１において、前記パターンチェー
ン化定義が、パターンの開始アドレスとパターンの終了
アドレスによってパターンの位置を特定することを特徴
とする方法。 - 【請求項９】 請求項８において、前記開始アドレス及
び終了アドレスが、両方とも、前記パターンデータメモ
リの特定のワード内の特定のビットを識別するビットア
ドレスであることを特徴とする方法。 - 【請求項１０】 請求項１において、前記パターンチェ
ーン化定義がパターンデータメモリ内のアドレス及びパ
ターン長によってパターンの位置を特定することを特徴
とする方法。 - 【請求項１１】 請求項１において、更に、 前記テスターのパターンデータメモリ内に第二組の少な
くとも２つのパターン及び第二パターンチェーン化定義
の両方を格納し、 前記第二組内の各パターンが前記パターンデータメモリ
内に連続して格納されている１つ又はそれ以上のテスト
ベクトルから構成され、 前記第二パターンチェーン化定義が前記第二組内のパタ
ーンに対する逐次的な順番を特定し且つ前記第二組内の
パターンの各々のパターンデータメモリ内の位置を特定
する、ことを特徴とする方法。 - 【請求項１２】 請求項１において、更に、 前記テスター上で機能テストを実行し、前記機能テスト
は中断されることのない一連のテスト期間にわたって行
なわれ且つ相次ぐテスト期間の各々に対しテストベクト
ルを必要とし、前記機能テストを実行する場合に、 前記パターンデータメモリからパターンチェーン化定義
を読取り、 前記パターンチェーン化定義を使用して一連のパターン
の各々のパターンデータメモリ内の位置を識別し、 前記パターンチェーン化定義において識別された位置か
ら順番にパターンを読取り且つ各パターンのパターンデ
ータを読取って相次ぐテスト期間の各々に対しテストベ
クトルを中断なしで供給する、ことを特徴とする方法。 - 【請求項１３】 請求項１２において、パターンが実行
される順番とは独立した順番でパターンデータメモリ内
にパターンを格納することを特徴とする方法。 - 【請求項１４】 請求項１２において、各テスト期間の
長さが１０ｎｓ以下であることを特徴とする方法。 - 【請求項１５】 請求項１２において、全てのテストベ
クトルが１ビットの深さを有していることを特徴とする
方法。 - 【請求項１６】 請求項１２において、全てのテストベ
クトルが２ビットの深さを有していることを特徴とする
方法。 - 【請求項１７】 請求項１２において、全てのテストベ
クトルが４以上のビットの深さを有していることを特徴
とする方法。 - 【請求項１８】 請求項１２において、パターンデータ
メモリからパターンを読取る動作がパターンデータメモ
リからパターンチェーン化定義を読取る動作と入り組ん
でいることを特徴とする方法。 - 【請求項１９】 請求項１２において、パターンの読取
り及びテストベクトルの供給が、更に、 前記パターンデータメモリからパターンデータを読取り
次いで前記パターンデータをバッファメモリ内に格納
し、 前記バッファメモリから各テストベクトルに対するパタ
ーンデータを読取る、ことを特徴とする方法。 - 【請求項２０】 請求項１９において、前記バッファメ
モリが先入先出メモリであることを特徴とする方法。 - 【請求項２１】 請求項１９において、 前記パターンデータメモリからパターンデータを読取り
且つテストベクトルのビット深さを超えるワード寸法を
有するパターンデータワードの単位で前記バッファメモ
リ内に格納し、 相次ぐテスト期間の各々に対しパターンデータワードか
らテストベクトルに対するパターンデータを抽出する、
ことを特徴とする方法。 - 【請求項２２】 請求項２１において、パターン内の第
一テストベクトルを抽出する場合に、パターンデータワ
ード境界以外の第一パターンデータワード内の第一テス
トベクトルに対するパターンデータを見つけ出すことを
特徴とする方法。 - 【請求項２３】 請求項１において、前記テスターがピ
ン毎のローカルシーケンサを具備するピン毎プロセサテ
スターアーキテクチュアを有しており、且つ前記テスタ
ーの実質的に全てのローカルシーケンサがテストベクト
ルを格納するためのパターンデータメモリを有している
ことを特徴とする方法。 - 【請求項２４】 回路をテストするテスターにおいてテ
ストベクトルを供給する方法において、 パターンプログラムとループ定義の両方をテスターのパ
ターンデータメモリ内に格納し、前記パターンプログラ
ムは前記パターンデータメモリ内に格納される１組の１
つ又はそれ以上のテストベクトルを有しており、各テス
トベクトルはテスト中の装置の１つ又はそれ以上のピン
の各々に対する１つのテスト期間に対するパターンデー
タを有しており、且つ前記パターンプログラムは前記１
組のテストベクトルに対する順番を定義し、且つ前記ル
ープ定義は前記１組のテストベクトルにおける第一ルー
プテストベクトルで開始し且つ前記１組のテストベクト
ルにおける最後のループテストベクトルで終了するテス
トベクトルからなるループを定義し、 前記パターンプログラム内のテストベクトルを読取るこ
とにより前記ループを包含する機能的テストを実行し、
前記読取動作はループ終了条件が発生するまで第一ルー
プテストベクトルから最後のループテストベクトルまで
無限回数読取りを行なう、ことを特徴とする方法。 - 【請求項２５】 請求項２４において、前記パターンプ
ログラムは前記パターンデータメモリ内における連続し
た位置に格納されることを特徴とする方法。 - 【請求項２６】 請求項２４において、前記ループの第
一ループテストベクトルは前記パターンプログラムの初
期的なテストベクトルではないことを特徴とする方法。 - 【請求項２７】 請求項２４において、前記第一テスト
ベクトル及び最後のテストベクトルは前記パターンデー
タメモリ内のワード境界上に格納されるものでないこと
を特徴とする方法。 - 【請求項２８】 請求項２４において、前記テストベク
トルを読取る場合に、 前記パターンデータメモリからパターンデータを読取り
且つ前記読取ったパターンデータをバッファメモリ内に
格納し、 前記バッファメモリからパターンデータを読取り前記機
能的テストの各テスト期間に対し前記パターンデータか
らテストベクトルを供給する、ことを特徴とする方法。 - 【請求項２９】 請求項２８において、前記ループの寸
法が前記バッファメモリの寸法よりも一層大きいことを
特徴とする方法。 - 【請求項３０】 請求項２４において、 前記パターンプログラムが１組の少なくとも２つのパタ
ーンとパターンチェーン化定義とを有しており、各パタ
ーンは前記パターンデータメモリ内に連続している格納
されている１つ又はそれ以上のテストベクトルから構成
されており且つ前記パターンチェーン化定義は前記１組
におけるパターンに対する逐次的な順番を特定し且つ前
記１組におけるパターンの各々のパターンデータメモリ
内の位置を特定し、 前記テストベクトルのループが前記パターンチェーン化
定義によって特定された順番でとられた前記１組におけ
るパターンの１つ又はそれ以上から構成される、ことを
特徴とする方法。 - 【請求項３１】 請求項３０において、 前記ループの第一パターンがループ開始フラッグによっ
て前記パターンチェーン化定義において識別され、 前記ループの最後のパターンがループ終了フラッグにお
いて前記パターンチェーン化定義において識別される、
ことを特徴とする方法。 - 【請求項３２】 パターンが機能的テストにおいて実行
される順番を再調整する方法において、 １組の少なくとも２つのパターン及びパターンチェーン
化定義の両方をテスターのパターンデータメモリ内に格
納し、各パターンは前記パターンデータメモリ内に連続
して格納される１つ又はそれ以上のテストベクトルを有
しており、各テストベクトルはテスト中のテストの１つ
又はそれ以上のピンの各々に対する１つのテスト期間に
対するパターンデータを有しており、且つ前記パターン
チェーン化定義は前記１組におけるパターンに対する逐
次的な順番を特定し、 前記パターンチェーン化定義を修正して前記１組におけ
るパターンに対する異なる逐次的な順番を特定し、 前記機能的テストの実行期間中に前記修正したパターン
チェーン化定義を読取ってパターンが前記パターンデー
タメモリから読取られ且つ前記機能的テストにおいて使
用される順番を決定する、ことを特徴とする方法。 - 【請求項３３】 回路をテストするためのテスターにお
ける機能的テストにおいて実行されるパターンを修正す
る方法において、 前記テスターのパターンデータメモリ内に１組の少なく
とも２つのパターン及びパターンチェーン化定義の両方
を格納し、各パターンは前記パターンデータメモリ内に
連続して格納されている１つ又はそれ以上のテストベク
トルを有しており、各テストベクトルはテスト中の装置
の１つ又はそれ以上のピンの各々に対する１つのテスト
期間に対するパターンデータを有しており、且つ前記パ
ターンチェーン化定義は前記１組におけるパターンの各
々のパターンデータメモリ内の位置を特定し、 前記パターンチェーン化定義を修正して前記１組におけ
る選択したパターンに対する異なる位置を特定し、 前記機能的テストの実行期間中に前記修正したパターン
チェーン化定義を読取って前記機能的テストにおいて使
用されるパターンを探し出す、ことを特徴とする方法。 - 【請求項３４】 請求項３３において、前記パターンチ
ェーン化定義の修正が、前記パターンデータメモリ内の
選択したパターンのテストベクトルを移動することなし
に前記選択したパターンの開始の特定された位置を変化
させることにより選択したパターンを短縮させることを
特徴とする方法。 - 【請求項３５】 請求項３３において、前記パターンチ
ェーン化定義の修正が、前記パターンデータメモリ内の
選択したパターンのテストベクトルを移動することなし
に前記選択したパターンの終りの特定した位置を変化さ
せることによって選択したパターンを短縮させることを
特徴とする方法。 - 【請求項３６】 請求項３３において、 前記パターンチェーン化定義が前記１組におけるパター
ンに対する逐次的な順番を特定し且つ前記１組における
パターンの各々のパターンデータメモリにおける位置を
特定し、 前記パターンチェーン化定義の修正が、前記パターンデ
ータメモリ内に新たなパターンを格納し且つ前記パター
ンチェーン化定義内の選択したパターンの定義を新たな
パターンに対する新たな定義で置換させることにより選
択したパターンを置換させるために新たなパターンを形
成し、前記新たな定義は前記新たなパターンの順番にお
ける配置及び前記新たなパターンのパターンデータメモ
リ内の位置を特定する、ことを特徴とする方法。 - 【請求項３７】 自動テスト装置回路テスターにおい
て、 テストベクトルとパターンチェーン化定義とを格納すべ
く動作し且つ更に前に格納したテストベクトル及びパタ
ーンチェーン化定義を使用可能とさせるべく動作するパ
ターンデータメモリ、 チェーン化制御レジスタであって、 前記パターンデータメモリ内に格納されているパターン
チェーン化定義に対してポイントする開始アドレスレジ
スタと、 前記パターンデータメモリ内に格納されている現在のパ
ターンに対してポイントする現在のパターンポインタレ
ジスタと、を有するチェーン化制御レジスタ、 パターンデータ出力シーケンサ、 パターンデータが前記パターンデータメモリによって使
用可能とされる場合に前記パターンデータメモリから読
取られたパターンデータを受取り且つ格納すべく結合さ
れており且つパターンデータが前記パターンデータ出力
シーケンサによって必要とされる場合にパターンデータ
を送給すべく接続されているパターンデータバッファメ
モリ、を有しており、前記パターンデータ出力シーケン
サが、テスター上での機能テストの実行期間中に各テス
ト期間に対するベクトルビット深さによって定義される
パターンデータのビットを供給すべく動作することを特
徴とするテスター。 - 【請求項３８】 請求項３７において、前記現在のパタ
ーンポインタレジスタが現在のパターンの始めと終りを
定義する内容を有する一対のレジスタのうちの１つであ
ることを特徴とするテスター。 - 【請求項３９】 請求項３７において、更に、パターン
チェーン化定義における現在のエントリに対してポイン
トする現在の定義ポインタレジスタを有していることを
特徴とするテスター。 - 【請求項４０】 請求項３７において、前記バッファメ
モリが先入先出メモリであることを特徴とするテスタ
ー。 - 【請求項４１】 請求項３７において、更に、パターン
データのワード単位でのパターンの開始及び終了のビッ
ト位置を識別すべく動作する開始／終了先入先出メモリ
を有していることを特徴とするテスター。 - 【請求項４２】 請求項３７において、前記テスターが
ピン毎プロセサアーキテクチュアを有しており、且つ前
記パターンデータメモリ、チェーン化制御レジスタ、バ
ッファメモリ、パターンデータ出力シーケンサは全て本
テスターの１個のピンと関連するローカルシーケンサの
構成要素であることを特徴とするテスター。 - 【請求項４３】 請求項３９において、更に、パターン
チェーン化定義におけるエントリに対してポイントする
最後のループパターン定義ポインタレジスタを有してお
り、前記エントリが１つのループの開始に対応している
ことを特徴とするテスター。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/858992 | 1997-05-20 | ||
| US08/858,992 US6014764A (en) | 1997-05-20 | 1997-05-20 | Providing test vectors with pattern chaining definition |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH112668A true JPH112668A (ja) | 1999-01-06 |
Family
ID=25329699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10138281A Pending JPH112668A (ja) | 1997-05-20 | 1998-05-20 | Ａｔｅ回路テスターにおけるテストパターンのチェーン化及びループ化 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6014764A (ja) |
| EP (1) | EP0880097A1 (ja) |
| JP (1) | JPH112668A (ja) |
| KR (1) | KR100492235B1 (ja) |
| MY (1) | MY117883A (ja) |
| TW (1) | TW377443B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006058048A (ja) * | 2004-08-18 | 2006-03-02 | Agilent Technol Inc | パターン生成プログラムの最適化方法、プログラムおよび信号生成装置 |
| JP2008233086A (ja) * | 2007-03-20 | 2008-10-02 | Advantest Corp | 試験装置及び電子デバイス |
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| US6763490B1 (en) * | 2000-09-25 | 2004-07-13 | Agilent Technologies, Inc. | Method and apparatus for coordinating program execution in a site controller with pattern execution in a tester |
| US6748564B1 (en) * | 2000-10-24 | 2004-06-08 | Nptest, Llc | Scan stream sequencing for testing integrated circuits |
| US6618682B2 (en) | 2001-04-20 | 2003-09-09 | International Business Machines Corporation | Method for test optimization using historical and actual fabrication test data |
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