JPH1126571A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1126571A JPH1126571A JP19054997A JP19054997A JPH1126571A JP H1126571 A JPH1126571 A JP H1126571A JP 19054997 A JP19054997 A JP 19054997A JP 19054997 A JP19054997 A JP 19054997A JP H1126571 A JPH1126571 A JP H1126571A
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Abstract
(57)【要約】
【課題】 素子分離領域端において素子分離用酸化膜が
半導体基板表面よりも下に後退しないトレンチ分離構造
の形成方法を提供する。 【解決手段】 半導体基板１上に、第一の酸化膜２１／
窒化膜３の積層膜を形成した後、素子分離領域の窒化膜
３をパターニングし、次に、前記パターニングした窒化
膜３をマスクにして第一の酸化膜２をエッチングた後、
半導体基板１をエッチングして素子分離用の溝ＤＴを形
成し、次に、パターニングした窒化膜３に等方性エッチ
ングを施し、次に、半導体基板１を熱酸化して、溝ＤＴ
の底面及び側面に第二の酸化膜４を形成した後、半導体
基板１上に第三の酸化膜５を形成し、次に、化学機械的
研磨法を用いて窒化膜３が露出するまで第三の酸化膜５
を平坦化し、次に窒化膜３を除去し、次いで第一の酸化
膜２を除去してトレンチ分離構造を形成する。
半導体基板表面よりも下に後退しないトレンチ分離構造
の形成方法を提供する。 【解決手段】 半導体基板１上に、第一の酸化膜２１／
窒化膜３の積層膜を形成した後、素子分離領域の窒化膜
３をパターニングし、次に、前記パターニングした窒化
膜３をマスクにして第一の酸化膜２をエッチングた後、
半導体基板１をエッチングして素子分離用の溝ＤＴを形
成し、次に、パターニングした窒化膜３に等方性エッチ
ングを施し、次に、半導体基板１を熱酸化して、溝ＤＴ
の底面及び側面に第二の酸化膜４を形成した後、半導体
基板１上に第三の酸化膜５を形成し、次に、化学機械的
研磨法を用いて窒化膜３が露出するまで第三の酸化膜５
を平坦化し、次に窒化膜３を除去し、次いで第一の酸化
膜２を除去してトレンチ分離構造を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎ
ｃｈ Ｉｓｏｌａｔｉｏｎ）の形成方法に関する。
方法に関し、特に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎ
ｃｈ Ｉｓｏｌａｔｉｏｎ）の形成方法に関する。
【０００２】
【従来の技術】半導体装置の素子分離技術の一つとし
て、半導体基板に溝を掘り、前記溝に酸化膜を埋め込む
トレンチ素子分離法がある。前記トレンチ素子分離法の
形成方法の一例を以下に示す。
て、半導体基板に溝を掘り、前記溝に酸化膜を埋め込む
トレンチ素子分離法がある。前記トレンチ素子分離法の
形成方法の一例を以下に示す。
【０００３】まず、図２（ａ）に示すように、半導体基
板１上に、酸化膜２／窒化膜３の積層膜を形成する。次
に、図２（ｂ）に示すように、素子分離領域の酸化膜２
が露出するように、窒化膜３をパターニングする。
板１上に、酸化膜２／窒化膜３の積層膜を形成する。次
に、図２（ｂ）に示すように、素子分離領域の酸化膜２
が露出するように、窒化膜３をパターニングする。
【０００４】次に、前記パターニングした窒化膜３をマ
スクにして、図２（ｃ）に示すように、酸化膜２及び半
導体基板１をエッチングして、半導体基板１に素子分離
用の溝ＤＴを形成する。
スクにして、図２（ｃ）に示すように、酸化膜２及び半
導体基板１をエッチングして、半導体基板１に素子分離
用の溝ＤＴを形成する。
【０００５】次に、図２（ｄ）に示すように、半導体基
板１を熱酸化して、溝ＤＴの底面及び側面に酸化膜４を
形成する。その後、図２（ｅ）に示すように、半導体基
板１上に化学的気相成長法（ＣＶＤ法）を用いて酸化膜
５を形成する。
板１を熱酸化して、溝ＤＴの底面及び側面に酸化膜４を
形成する。その後、図２（ｅ）に示すように、半導体基
板１上に化学的気相成長法（ＣＶＤ法）を用いて酸化膜
５を形成する。
【０００６】次に、図２（ｆ）に示すように、化学機械
的研磨法を用いて、窒化膜３が露出するまで酸化膜５を
平坦化する。次に、熱リン酸を用いて前記窒化膜３を除
去した後、前記酸化膜２を除去してトレンチ分離構造を
形成する。
的研磨法を用いて、窒化膜３が露出するまで酸化膜５を
平坦化する。次に、熱リン酸を用いて前記窒化膜３を除
去した後、前記酸化膜２を除去してトレンチ分離構造を
形成する。
【０００７】
【発明が解決しようとする課題】しかし、窒化膜３を熱
リン酸で除去する工程において、熱リン酸は酸化膜５に
対してもエッチング効果があるため、窒化膜３の除去が
完了した段階で、図２（ｇ）中に符号Ａを付した部分の
ような酸化膜５の窪みが発生してしまう。
リン酸で除去する工程において、熱リン酸は酸化膜５に
対してもエッチング効果があるため、窒化膜３の除去が
完了した段階で、図２（ｇ）中に符号Ａを付した部分の
ような酸化膜５の窪みが発生してしまう。
【０００８】前記酸化膜５の窪みが発生した半導体基板
１上に、後でトランジスタを形成すると、素子分離領域
端の酸化膜５が半導体基板ｌ表面より下に後退している
ため、（イ）トレンチ側壁に寄生トランジスタが形成さ
れてしまう。（ロ）トランジスタ形成領域端部に電界集
中が起こり、リーク電流が増加してしまう、という問題
があった。
１上に、後でトランジスタを形成すると、素子分離領域
端の酸化膜５が半導体基板ｌ表面より下に後退している
ため、（イ）トレンチ側壁に寄生トランジスタが形成さ
れてしまう。（ロ）トランジスタ形成領域端部に電界集
中が起こり、リーク電流が増加してしまう、という問題
があった。
【０００９】そこで、本発明の目的は、素子分離領域端
における素子分離用酸化膜が半導体基板表面よりも下に
後退しないトレンチ分離構造の形成方法を提供すること
にある。
における素子分離用酸化膜が半導体基板表面よりも下に
後退しないトレンチ分離構造の形成方法を提供すること
にある。
【００１０】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に、第一の酸化膜及び前記第一
の酸化膜とは異なるマスク膜を順次形成する第一の工程
と、前記第一の酸化膜が部分的に露出するように前記マ
スク膜をエッチング加工する第二の工程と、前記第一の
酸化膜が露出した部分の前記半導体基板に溝を形成する
第三の工程と、前記第三の工程後、前記マスク膜を、前
記溝から縮退させる第四の工程と、前記第四の工程後、
前記溝が形成された前記半導体基板表面に熱酸化膜を形
成する第五の工程と、前記第五の工程後、前記半導体基
板上に少なくとも前記溝が埋るように第二の酸化膜を形
成する第六の工程と、前記第二の酸化膜を、前記マスク
膜が露出するように研磨する第七の工程と、前記第七の
工程後、前記マスク膜を除去する第八の工程と、前記第
八の工程後、前記第一の酸化膜を除去する第九の工程と
を備えることを特徴としている。
造方法は、半導体基板上に、第一の酸化膜及び前記第一
の酸化膜とは異なるマスク膜を順次形成する第一の工程
と、前記第一の酸化膜が部分的に露出するように前記マ
スク膜をエッチング加工する第二の工程と、前記第一の
酸化膜が露出した部分の前記半導体基板に溝を形成する
第三の工程と、前記第三の工程後、前記マスク膜を、前
記溝から縮退させる第四の工程と、前記第四の工程後、
前記溝が形成された前記半導体基板表面に熱酸化膜を形
成する第五の工程と、前記第五の工程後、前記半導体基
板上に少なくとも前記溝が埋るように第二の酸化膜を形
成する第六の工程と、前記第二の酸化膜を、前記マスク
膜が露出するように研磨する第七の工程と、前記第七の
工程後、前記マスク膜を除去する第八の工程と、前記第
八の工程後、前記第一の酸化膜を除去する第九の工程と
を備えることを特徴としている。
【００１１】また、本発明の他の特徴とするところは、
前記マスク膜は窒化膜を含むことを特徴としている。
前記マスク膜は窒化膜を含むことを特徴としている。
【００１２】また、本発明のその他の特徴とするところ
は、前記第四の工程で、前記マスク膜に等方性エッチン
グを施して縮退させることを特徴としている。
は、前記第四の工程で、前記マスク膜に等方性エッチン
グを施して縮退させることを特徴としている。
【００１３】
【作用】本発明は前記技術手段よりなるので、窒化膜に
等方性エッチングを施すことにより、窒化膜のパターニ
ングエッジをトランジスタ形成領域側に後退させ、窒化
膜除去後に素子分離端の酸化膜に窪みが発生しないよう
にすることができる。
等方性エッチングを施すことにより、窒化膜のパターニ
ングエッジをトランジスタ形成領域側に後退させ、窒化
膜除去後に素子分離端の酸化膜に窪みが発生しないよう
にすることができる。
【００１４】
【発明の実施の形態】以下に、本発明の半導体装置の製
造方法の実施の形態について説明する。図１（ａ）に示
すように、半導体基板１上に酸化拡散技術により、８０
０℃の温度で１００Åの酸化膜２を形成した後、公知の
ＣＶＤ技術により、７８０℃の温度で窒化膜３を２００
０Å堆積する。
造方法の実施の形態について説明する。図１（ａ）に示
すように、半導体基板１上に酸化拡散技術により、８０
０℃の温度で１００Åの酸化膜２を形成した後、公知の
ＣＶＤ技術により、７８０℃の温度で窒化膜３を２００
０Å堆積する。
【００１５】次に、図１（ｂ）に示すように、公知のフ
ォトリソグラフィー技術及び異方性エッチング技術を用
いて、素子分離領域の酸化膜２が露出するように窒化膜
３をパターニングする。
ォトリソグラフィー技術及び異方性エッチング技術を用
いて、素子分離領域の酸化膜２が露出するように窒化膜
３をパターニングする。
【００１６】前記異方性エッチング処理は、平行平板型
のエッチングチャンバーを用い、ＣＦ4 ／Ａｒ＝１２０
／８００ｓｃｃｍ、１．７Ｔｏｒｒ、７５０Ｗの雰囲気
中で行った。
のエッチングチャンバーを用い、ＣＦ4 ／Ａｒ＝１２０
／８００ｓｃｃｍ、１．７Ｔｏｒｒ、７５０Ｗの雰囲気
中で行った。
【００１７】次に、図１（ｃ）に示すように、パターニ
ングした窒化膜３をマスクにして、酸化膜２をエッチン
グし、更に半導体基板１をエッチングして深さ０．７μ
ｍの素子分離用の溝ＤＴを形成する。
ングした窒化膜３をマスクにして、酸化膜２をエッチン
グし、更に半導体基板１をエッチングして深さ０．７μ
ｍの素子分離用の溝ＤＴを形成する。
【００１８】前記エッチング処理は、平行平板型のエッ
チングチャンバーを用い、Ｈｅ／ＨＢｒ／Ｃｌ2 ＝４０
０／１５／２００ｓｃｃｍ、４２５ｍＴｏｒｒ、２２５
Ｗの雰囲気中で行った。
チングチャンバーを用い、Ｈｅ／ＨＢｒ／Ｃｌ2 ＝４０
０／１５／２００ｓｃｃｍ、４２５ｍＴｏｒｒ、２２５
Ｗの雰囲気中で行った。
【００１９】次に、図１（ｄ）に示すように、温度１７
０℃の熱リン酸液中で窒化膜３に５００Åの等方性エッ
チングを施す。これにより、窒化膜３のパターンエッジ
は、図１（ｄ）中において、点線で示した通常の場合と
比較して、トランジスタ形成領域側に後退する。
０℃の熱リン酸液中で窒化膜３に５００Åの等方性エッ
チングを施す。これにより、窒化膜３のパターンエッジ
は、図１（ｄ）中において、点線で示した通常の場合と
比較して、トランジスタ形成領域側に後退する。
【００２０】次に、図１（ｅ）に示すように、半導体基
板１を８００℃の温度で酸化処理して、素子分離用の溝
ＤＴの底面及び側面に１５０Åの酸化膜４を形成した
後、図１（ｆ）に示すように、ＣＶＤ技術により、温度
６８０℃で酸化膜５を１００００Å堆積させる。
板１を８００℃の温度で酸化処理して、素子分離用の溝
ＤＴの底面及び側面に１５０Åの酸化膜４を形成した
後、図１（ｆ）に示すように、ＣＶＤ技術により、温度
６８０℃で酸化膜５を１００００Å堆積させる。
【００２１】次に、図１（ｇ）に示すように、公知の化
学機械的研磨法を用いて、窒化膜３が露出するまで酸化
膜５を平坦化する。前記化学機械的研磨処理は、回転数
７０ｒｐｍ、圧力３００ｇ／ｃｍ2 の条件で行った。
学機械的研磨法を用いて、窒化膜３が露出するまで酸化
膜５を平坦化する。前記化学機械的研磨処理は、回転数
７０ｒｐｍ、圧力３００ｇ／ｃｍ2 の条件で行った。
【００２２】次に、図１（ｈ）に示すように、温度１７
０℃の熱リン酸液中で窒化膜３を除去する。この時、本
実施形態においては、窒化膜３のパターンエッジがトラ
ンジスタ形成領域側に後退しているため、素子分離領域
端において酸化膜５の窪みは発生しない。次に、図１
（ｉ）に示すように、酸化膜２を除去してトレンチ分離
構造を形成する。
０℃の熱リン酸液中で窒化膜３を除去する。この時、本
実施形態においては、窒化膜３のパターンエッジがトラ
ンジスタ形成領域側に後退しているため、素子分離領域
端において酸化膜５の窪みは発生しない。次に、図１
（ｉ）に示すように、酸化膜２を除去してトレンチ分離
構造を形成する。
【００２３】
【発明の効果】以上の説明により明らかなように、本発
明による半導体装置の製造方法によれば、素子分離端に
おいて素子分離用酸化膜が半導体基板表面よりも下に後
退することなくトレンチ分離構造が形成できるので、良
好な特性の半導体装置を製造することができる。
明による半導体装置の製造方法によれば、素子分離端に
おいて素子分離用酸化膜が半導体基板表面よりも下に後
退することなくトレンチ分離構造が形成できるので、良
好な特性の半導体装置を製造することができる。
【図１】本発明の実施の形態を示し、半導体装置の工程
概略図である。
概略図である。
【図２】本発明の実施の形態を示し、半導体装置の工程
概略図である。
概略図である。
１ 半導体基板 ２ 酸化膜 ３ 窒化膜 ４ 酸化膜 ５ 酸化膜 ＤＴ 溝
Claims (3)
- 【請求項１】 半導体基板上に、第一の酸化膜及び前記
第一の酸化膜とは異なるマスク膜を順次形成する第一の
工程と、 前記第一の酸化膜が部分的に露出するように前記マスク
膜をエッチング加工する第二の工程と、 前記第一の酸化膜が露出した部分の半導体基板に溝を形
成する第三の工程と、 前記第三の工程後、前記マスク膜を前記溝から縮退させ
る第四の工程と、 前記第四の工程後、前記溝が形成された半導体基板表面
に熱酸化膜を形成する第五の工程と、 前記第五の工程後、前記半導体基板上に少なくとも前記
溝が埋るように第二の酸化膜を形成する第六の工程と、 前記第二の酸化膜を、前記マスク膜が露出するように研
磨する第七の工程と、 前記第七の工程後、前記マスク膜を除去する第八の工程
と、 前記第八の工程後、前記第一の酸化膜を除去する第九の
工程とを備えることを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記マスク膜は窒化膜を含むことを特徴
とする請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記第四の工程で、前記マスク膜に等方
性エッチングを施して縮退させることを特徴とする請求
項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19054997A JPH1126571A (ja) | 1997-07-01 | 1997-07-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19054997A JPH1126571A (ja) | 1997-07-01 | 1997-07-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1126571A true JPH1126571A (ja) | 1999-01-29 |
Family
ID=16259935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19054997A Withdrawn JPH1126571A (ja) | 1997-07-01 | 1997-07-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1126571A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000067398A (ko) * | 1999-04-28 | 2000-11-15 | 김영환 | 반도체 소자의 아이솔레이션 제조방법 |
| KR20010046500A (ko) * | 1999-11-12 | 2001-06-15 | 박종섭 | 반도체소자의 격리막 형성방법 |
| US6472292B2 (en) | 2000-12-01 | 2002-10-29 | Sharp Kabushiki Kaisha | Process of manufacturing semiconductor device |
| KR20030000132A (ko) * | 2001-06-22 | 2003-01-06 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리절연막 형성방법 |
| KR100373710B1 (ko) * | 2000-06-28 | 2003-02-25 | 아남반도체 주식회사 | 반도체 소자의 얕은 트렌치 소자 분리 영역 형성 방법 |
| US6764921B2 (en) | 2002-10-01 | 2004-07-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
-
1997
- 1997-07-01 JP JP19054997A patent/JPH1126571A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000067398A (ko) * | 1999-04-28 | 2000-11-15 | 김영환 | 반도체 소자의 아이솔레이션 제조방법 |
| KR20010046500A (ko) * | 1999-11-12 | 2001-06-15 | 박종섭 | 반도체소자의 격리막 형성방법 |
| KR100373710B1 (ko) * | 2000-06-28 | 2003-02-25 | 아남반도체 주식회사 | 반도체 소자의 얕은 트렌치 소자 분리 영역 형성 방법 |
| US6472292B2 (en) | 2000-12-01 | 2002-10-29 | Sharp Kabushiki Kaisha | Process of manufacturing semiconductor device |
| KR20030000132A (ko) * | 2001-06-22 | 2003-01-06 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리절연막 형성방법 |
| US6764921B2 (en) | 2002-10-01 | 2004-07-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040907 |