JPH11260958A - Semiconductor device and manufacture thereof - Google Patents

Semiconductor device and manufacture thereof

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JPH11260958A
JPH11260958A JP5983798A JP5983798A JPH11260958A JP H11260958 A JPH11260958 A JP H11260958A JP 5983798 A JP5983798 A JP 5983798A JP 5983798 A JP5983798 A JP 5983798A JP H11260958 A JPH11260958 A JP H11260958A
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Japan
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opening
metal wiring
semiconductor device
semiconductor element
wiring layers
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Noboru Izawa
澤 暢 井
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To obtain the semiconductor device, which suppresses the parasitic inductance, the parasitic capacity and the like of the metal wiring layer of a TAB(tape automated bonding) tape to the very low level and can perform the high-frequency operation at low distortion, and the manufacturing method of the device. SOLUTION: The extending part of a metal wiring layer is provided in the inside of the opening of a TAB tape 30. The connecting means such as solder balls 40 are provided in the extending part. Thus, the parasitic inductance, the parasitic capacity and the parasitic resistance caused by the wiring path of the metal wiring layer can be strikingly decreased. That is to say, the metal wiring layers are extended in the inside of the opening and adequately connected to each other, and outer leads are provided. Thus, the inductance, the capacity and the resistance of the wiring path from the electrode pads of a semiconductor element 1 to the outer leads of the semiconductor device 1 through the metal wiring layer can be decreased by the large extent.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関する。さらに具体的には、本発明は、半
導体素子との接続にＴＡＢ（Tape Automated Bonding）
接続を利用する半導体装置であって、半導体素子からグ
ランドや電源への配線経路の寄生抵抗や寄生容量を低減
することにより従来よりもはるかに高い周波数帯域にお
いて動作が可能な半導体装置及びその製造方法に関す
る。The present invention relates to a semiconductor device and a method for manufacturing the same. More specifically, the present invention provides a method for connecting a semiconductor element to a semiconductor element by using TAB (Tape Automated Bonding).
Semiconductor device using connection, capable of operating in much higher frequency band than conventional by reducing parasitic resistance and parasitic capacitance of a wiring path from a semiconductor element to a ground or a power supply, and a method of manufacturing the same About.

【０００２】[0002]

【従来の技術】ＴＡＢ接続を利用した各種の半導体装置
が実用化されている。具体的には、例えば、ＢＧＡ（Ba
ll Grid Array）や、ＬＧＡ（Land Grid Array）型のパ
ッケージ形態を有する半導体装置を挙げることができ
る。2. Description of the Related Art Various semiconductor devices utilizing TAB connection have been put to practical use. Specifically, for example, BGA (Ba
ll grid array) or a semiconductor device having an LGA (land grid array) type package form.

【０００３】図８及び図９は、従来のＢＧＡ型のパッケ
ージ形態を有する半導体装置の概略構成を表す模式図で
ある。すなわち、図８（ａ）は、その上面図、図８
（ｂ）は、その裏面図である。また、図９は、その要部
断面図である。従来のＢＧＡ１００は、ヒートシンク１
１０の中央部に半導体素子１２０がマウントされてい
る。半導体素子１２０の周囲には、ＴＡＢテープ１３０
が配置されている。ＴＡＢテープ１３０は、ポリイミド
などの有機材料からなる絶縁層１３２とその裏面に設け
られた所定のパターンの金属配線層１３４とからなる。
半導体素子１２０の裏面側には、複数の電極パッド１２
２が設けられている。これらの電極パッド１２２は、Ｔ
ＡＢテープの金属配線層１３４の一端のインナー・リー
ドとそれぞれ接続されている。FIG. 8 and FIG. 9 are schematic views showing a schematic configuration of a conventional semiconductor device having a BGA type package form. That is, FIG. 8A is a top view of FIG.
(B) is a back view thereof. FIG. 9 is a cross-sectional view of the main part. The conventional BGA 100 has a heat sink 1
A semiconductor element 120 is mounted at the center of the semiconductor device 10. A TAB tape 130 is provided around the semiconductor element 120.
Is arranged. The TAB tape 130 includes an insulating layer 132 made of an organic material such as polyimide, and a metal wiring layer 134 having a predetermined pattern provided on the back surface thereof.
A plurality of electrode pads 12 are provided on the back side of the semiconductor element 120.
2 are provided. These electrode pads 122
It is connected to the inner lead at one end of the metal wiring layer 134 of the AB tape.

【０００４】それぞれの金属配線層１３４の先端には、
半田ボール１４０が設けられ、半導体装置１００を図示
しない回路基板に接続できるようにされている。また、
半導体素子の周囲は、封止樹脂１５０により封止されて
いる。At the tip of each metal wiring layer 134,
Solder balls 140 are provided so that the semiconductor device 100 can be connected to a circuit board (not shown). Also,
The periphery of the semiconductor element is sealed with a sealing resin 150.

【０００５】[0005]

【発明が解決しようとする課題】ところで、図８、図９
に示したような半導体装置においては、半導体素子１２
０の端子数に応じて、ＴＡＢテープ１３０の上に多数の
金属配線層１３４を微細に形成する必要がある。図１０
は、ＴＡＢテープ１３０に設けられている金属配線層１
３４のパターンの一部を例示する模式図である。ここ
で、同図においては、説明の便宜上、金属配線層の数を
図８に示したものよりも大幅に省略して表している。FIGS. 8 and 9 show an embodiment of the present invention.
In the semiconductor device as shown in FIG.
A large number of metal wiring layers 134 need to be finely formed on the TAB tape 130 according to the number of terminals of 0. FIG.
Is the metal wiring layer 1 provided on the TAB tape 130.
It is a schematic diagram which illustrates a part of 34 patterns. Here, in the same figure, the number of metal wiring layers is greatly omitted from that shown in FIG. 8 for convenience of explanation.

【０００６】同図に示したように、ＴＡＢテープ１３０
は、その中央部に図示しない半導体素子が設けられる開
口ＯＰを有する。そして、金属配線１３４のそれぞれ
は、その一端が開口ＯＰ内に突出して配置されている。
この突出部１３４Ｉは、図示しない半導体素子の電極パ
ッドと接続される部分であり、「インナー・リード・ボ
ンディング部」と称される。また、金属配線１３４のそ
れぞれの他端１３４Ｏは、「アウター・リード・ボンデ
ィング部」と称され、半田ボール１４０が設けられて、
実装基板の端子と接続される。[0006] As shown in FIG.
Has an opening OP in the center of which a semiconductor element (not shown) is provided. One end of each of the metal wirings 134 is arranged to protrude into the opening OP.
The projecting portion 134I is a portion connected to an electrode pad of a semiconductor element (not shown) and is referred to as an “inner lead bonding portion”. The other end 134O of each of the metal wirings 134 is referred to as an “outer lead bonding portion”, and is provided with a solder ball 140.
Connected to terminals on mounting board.

【０００７】ここで、一般に、半導体装置全体の寸法は
小さくする要請がある。一方、半導体素子１２０の集積
度が上がり、その機能が複雑化するにつれて、電極端子
の数は増加する要請がある。これらの要請のために、金
属配線層１３４のパターンは、微細化が必要されてい
る。例えば、図１０において示したインナー・リード部
の線幅Ｗは約２７μｍ程度で、そのピッチＰは、約６０
μｍ以下としなければならない場合もある。Here, in general, there is a demand for reducing the size of the entire semiconductor device. On the other hand, as the degree of integration of the semiconductor element 120 increases and its function becomes more complicated, the number of electrode terminals is required to increase. To meet these requirements, the pattern of the metal wiring layer 134 needs to be miniaturized. For example, the line width W of the inner lead portion shown in FIG. 10 is about 27 μm, and the pitch P is about 60 μm.
In some cases, it must be less than μm.

【０００８】しかし、金属配線層１３４のパターンを微
細化すると、その配線経路の寄生インダクタンス、寄生
容量、寄生抵抗がいずれも大きくなり、半導体装置の周
波数特性をはじめとする諸特性が低下するという問題が
生ずる。例えば、典型的なＢＧＡパッケージにおいて
は、金属配線層１３４の配線経路長１ｍｍ当たりの寄生
インダクタンスは、約１ｎＨと極めて大きい。このよう
な寄生インダクタンスの増加は、特に、半導体装置の配
線経路のうちのグラウンド配線や電源配線において影響
が大きい。すなわち、半導体素子のグラウンド端子や電
源端子に接続される金属配線層１３４の寄生インダクタ
ンスや寄生容量などが大きいと、半導体装置の周波数特
性などの電気特性が劣化するという問題があった。However, when the pattern of the metal wiring layer 134 is miniaturized, the parasitic inductance, the parasitic capacitance, and the parasitic resistance of the wiring path increase, and various characteristics such as the frequency characteristics of the semiconductor device deteriorate. Occurs. For example, in a typical BGA package, the parasitic inductance per 1 mm of wiring path length of the metal wiring layer 134 is extremely large, about 1 nH. Such an increase in the parasitic inductance has a large effect particularly on the ground wiring and the power supply wiring in the wiring paths of the semiconductor device. That is, when the parasitic inductance and the parasitic capacitance of the metal wiring layer 134 connected to the ground terminal and the power supply terminal of the semiconductor element are large, there is a problem that electrical characteristics such as frequency characteristics of the semiconductor device are deteriorated.

【０００９】このような特性の劣化を解消する方法とし
て、ＴＡＢテープの絶縁層の両面に金属配線層を設ける
という構成が提案されている。この構成においては、片
面の金属配線層をグラウンド専用として用いることが可
能で、配線経路の寄生インダクタンスや寄生容量などを
低減することができる。しかし、このように絶縁層の両
面に金属配線層を設けるためには、その製造工程が煩雑
となり、コストが非常に高くなるという問題を生ずる。As a method for eliminating such deterioration of characteristics, a configuration has been proposed in which metal wiring layers are provided on both surfaces of an insulating layer of a TAB tape. In this configuration, the metal wiring layer on one side can be used exclusively for the ground, and the parasitic inductance and the parasitic capacitance of the wiring path can be reduced. However, in order to provide the metal wiring layers on both sides of the insulating layer as described above, the manufacturing process becomes complicated, and there is a problem that the cost becomes extremely high.

【００１０】本発明はかかる問題点に鑑みてなされたも
のである。すなわち、その目的は、ＴＡＢテープの金属
配線層の寄生インダクタンスや寄生容量などを極めて低
く抑え低歪みで高周波数動作が可能な半導体装置及びそ
の製造方法を提供することにある。The present invention has been made in view of such a problem. That is, an object of the present invention is to provide a semiconductor device capable of operating at a high frequency with a low distortion while suppressing a parasitic inductance and a parasitic capacitance of a metal wiring layer of a TAB tape extremely low, and a method of manufacturing the same.

【００１１】[0011]

【課題を解決するための手段】すなわち、本発明の半導
体装置は、開口を有する絶縁層と、前記開口内に設けら
れ、複数の電極パッドを有する半導体素子と、前記絶縁
層の上に設けられ、前記開口に突出して前記半導体素子
の前記複数の電極パッドのいずれかと接続された複数の
金属配線層と、を備え、前記複数の金属配線層のうちの
少なくとも２以上の金属配線層は、前記半導体素子の前
記電極パッドとの接続箇所よりも前記開口の内側に向か
って延在して互いに接続された延在部を有することを特
徴とする。That is, a semiconductor device according to the present invention comprises an insulating layer having an opening, a semiconductor element provided in the opening and having a plurality of electrode pads, and a semiconductor element provided on the insulating layer. A plurality of metal wiring layers protruding from the opening and connected to any of the plurality of electrode pads of the semiconductor element, wherein at least two or more metal wiring layers of the plurality of metal wiring layers are The semiconductor device is characterized in that the semiconductor device has an extending portion extending toward the inside of the opening from a connection portion with the electrode pad of the semiconductor element and connected to each other.

【００１２】または、前記延在部において外部の配線と
の接続手段が形成されてなることを特徴とする。Alternatively, a connecting means for connecting to an external wiring is formed in the extending portion.

【００１３】または、前記複数の金属配線層のうちの少
なくともいずれかは、前記半導体素子の前記電極パッド
との接続箇所よりも前記開口の内側に向かって延在した
延在部を有し、前記延在部において外部の配線との接続
手段が形成されてなることを特徴とする。ここで、前記
接続手段は、半田ボールであることを特徴とする。また
は、前記接続手段は、電極パッドであることを特徴とす
る。また、前記延在部は、前記半導体素子のグラウンド
電極または電源電極のいずれかに接続されていることを
特徴とする。[0013] Alternatively, at least one of the plurality of metal wiring layers has an extending portion extending toward the inside of the opening from a location where the semiconductor element is connected to the electrode pad. In the extension portion, a connection means with an external wiring is formed. Here, the connection means is a solder ball. Alternatively, the connection means is an electrode pad. Further, the extension is connected to one of a ground electrode and a power supply electrode of the semiconductor element.

【００１４】一方、本発明の半導体装置の製造方法は、
開口を有する絶縁層と、前記絶縁層の上に設けられ、前
記開口に突出したインナー・リード部を有する複数の金
属配線層と、前記開口内に設けられ、複数の電極パッド
を有する半導体素子と、を備え、前記複数の金属配線層
のうちの少なくともいずれかの金属配線層は、前記半導
体素子の前記電極パッドとの接続箇所よりも前記開口の
内側に向かって延在して互いに接続された延在部を有す
ることを特徴とする半導体装置の製造方法であって、前
記金属配線層の前記インナー・リード部と前記半導体素
子の電極パッドとを接続する工程と、前記延在部に半田
ボールを搭載する工程と、前記半導体素子を液体樹脂で
封止する工程と、を備えたことを特徴とする。On the other hand, a method of manufacturing a semiconductor device according to the present invention
An insulating layer having an opening, a plurality of metal wiring layers provided on the insulating layer and having inner leads protruding into the opening, and a semiconductor element provided in the opening and having a plurality of electrode pads. Wherein at least one of the plurality of metal wiring layers extends toward the inside of the opening from a connection point of the semiconductor element with the electrode pad and is connected to each other. A method of manufacturing a semiconductor device, comprising: an extending portion, a step of connecting the inner lead portion of the metal wiring layer to an electrode pad of the semiconductor element; And a step of sealing the semiconductor element with a liquid resin.

【００１５】または、前記半田ボールの搭載位置に対応
した開口を有するフィルム状の樹脂を前記延在部の上に
配設する工程と、昇温して前記フィルム状の樹脂を軟化
させ、前記半導体素子を封止する工程と、を備えたこと
を特徴とする。Alternatively, a step of disposing a film-shaped resin having an opening corresponding to the mounting position of the solder ball on the extending portion, and increasing the temperature to soften the film-shaped resin, And a step of sealing the element.

【００１６】[0016]

【発明の実施の形態】以下に図面を参照しつつ本発明の
実施の形態について説明する。図１及び図２は、本発明
による半導体装置の構造を例示する概略図である。Embodiments of the present invention will be described below with reference to the drawings. 1 and 2 are schematic views illustrating the structure of a semiconductor device according to the present invention.

【００１７】すなわち、同図に表した半導体装置は、Ｂ
ＧＡ型のパッケージ形態を有する装置であり、図１
（ａ）はその上面図、図１（ｂ）はその裏面図、図２
は、そのｘ−ｘ’線切断要部断面図である。That is, the semiconductor device shown in FIG.
FIG. 1 shows a device having a GA type package configuration.
1A is a top view, FIG. 1B is a back view, FIG.
Is a cross-sectional view taken along the line xx 'of FIG.

【００１８】本発明のＢＧＡ１は、ヒートシンク１０の
中央部に半導体素子２０がマウントされている。半導体
素子２０の周囲には、ＴＡＢテープ３０が配置されてい
る。ＴＡＢテープ３０は、ポリイミドなどの有機材料か
らなる絶縁層３２とその裏面に設けられた所定のパター
ンの金属配線層３４とからなる。半導体素子２０の裏面
側には、複数の電極パッド２２が設けられている。これ
らの電極パッド２２は、ＴＡＢテープの金属配線層３４
のインナー・リード部とそれぞれ接続されている。In the BGA 1 of the present invention, a semiconductor element 20 is mounted at the center of a heat sink 10. A TAB tape 30 is arranged around the semiconductor element 20. The TAB tape 30 includes an insulating layer 32 made of an organic material such as polyimide and a metal wiring layer 34 having a predetermined pattern provided on the back surface thereof. A plurality of electrode pads 22 are provided on the back side of the semiconductor element 20. These electrode pads 22 are formed of a metal wiring layer 34 of TAB tape.
Are connected to the inner lead sections of the respective sections.

【００１９】それぞれの金属配線層３４の先端には、半
田ボール４０Ｂが設けられ、半導体装置１を図示しない
回路基板などに接続できるようにされている。また、半
導体素子２０の周囲は、封止樹脂５０により封止されて
いる。A solder ball 40B is provided at the tip of each metal wiring layer 34 so that the semiconductor device 1 can be connected to a circuit board (not shown). The periphery of the semiconductor element 20 is sealed with a sealing resin 50.

【００２０】本発明においては、半導体素子２０の裏面
において、ＴＡＢテープの金属配線層３４のパターンが
延在している。すなわち、金属配線層３４は、半導体素
子２０の電極パッドよりも内側に延在した延在部３４Ｅ
を有する。そして、このようにインナー・リード・ボン
ディング部よりも内側に延在した延在部３４Ｅの上に、
半田ボール４０Ａが設けられている。In the present invention, the pattern of the metal wiring layer 34 of the TAB tape extends on the back surface of the semiconductor element 20. That is, the metal wiring layer 34 has the extension 34E extending inward from the electrode pad of the semiconductor element 20.
Having. Then, on the extending portion 34E extending inward from the inner lead bonding portion as described above,
A solder ball 40A is provided.

【００２１】図３は、本発明の半導体装置において用い
るＴＡＢテープの要部平面構成を例示する概略平面図で
ある。すなわち、同図は、ＴＡＢテープ３０の中央付近
を金属配線層の側からみた平面図であり、従来技術とし
て図１０に表したものの中央部に対応する。ここで、同
図は、説明の便宜上、金属配線層３４の数を大幅に省略
して表している。FIG. 3 is a schematic plan view illustrating the plan configuration of the main part of the TAB tape used in the semiconductor device of the present invention. That is, the drawing is a plan view of the vicinity of the center of the TAB tape 30 as viewed from the metal wiring layer side, and corresponds to the center of the prior art shown in FIG. Here, in the figure, the number of metal wiring layers 34 is largely omitted for convenience of description.

【００２２】同図のＴＡＢテープ３０においては、絶縁
層３２の中央に開口ＯＰが設けられ、図示しない半導体
素子が配置される。本発明においては、開口ＯＰに突出
してインナー・リード・ボンディング部において終端し
ている部分３４Ａと、インナー・リード・ボンディング
部よりも開口ＯＰの内部に延在している延在部３４Ｅと
がある。In the TAB tape 30 shown in FIG. 1, an opening OP is provided at the center of the insulating layer 32, and a semiconductor element (not shown) is arranged. In the present invention, there is a portion 34A protruding into the opening OP and terminating at the inner lead bonding portion, and an extending portion 34E extending inside the opening OP more than the inner lead bonding portion. .

【００２３】一例として示した図３のＴＡＢテープにお
いては、延在部３４Ｅは、開口ＯＰの四方からそれぞれ
金属配線層３４が延在し、互いにメッシュ状に接続され
ている。そして、メッシュの格子点において、図示ない
半田ボールを形成するための略円形のパターンＣを有す
る。In the TAB tape of FIG. 3 shown as an example, the metal wiring layers 34 extend from the four sides of the opening OP in the extending portions 34E, and are connected to each other in a mesh shape. At the lattice points of the mesh, there is a substantially circular pattern C for forming a solder ball (not shown).

【００２４】このように、開口ＯＰの内側に延在する延
在部３４Ｅを設けることによって、金属配線層の配線経
路に起因する寄生インダクタンス、寄生容量、寄生抵抗
を顕著に低減することができる。すなわち、開口ＯＰの
内側に延在部３４Ｅを延在させ、同図に例示したよう
に、互いに適宜接続することによって、図示しない半導
体素子の電極パッドから、延在部３４Ｅを介して半導体
装置の半田ボールに至るまでの配線経路のインダクタン
ス、容量、抵抗を大幅に低減することができる。As described above, by providing the extending portion 34E extending inside the opening OP, the parasitic inductance, the parasitic capacitance, and the parasitic resistance due to the wiring path of the metal wiring layer can be significantly reduced. That is, by extending the extending portion 34E inside the opening OP and appropriately connecting the extending portions 34E to each other as illustrated in FIG. The inductance, capacitance, and resistance of the wiring path leading to the solder ball can be significantly reduced.

【００２５】本発明は、例えば、半導体装置の電極端子
のうちで、グラウンド端子や電源端子のための配線経路
に対して適用することにより、電気特性の顕著な改善を
実現することができる。すなわち、図３に示した延在部
３４Ｅを図示しない半導体素子のグラウンド端子や電源
端子に接続することにより、半導体装置のアウター・リ
ードから半導体素子の電極パッドまでの配線経路を最短
化し、且つ、その寄生インダクタンス、寄生容量、寄生
抵抗を低減することができる。その結果として、半導体
装置の周波数特性をはじめとする諸特性を大幅に向上す
ることが可能となる。By applying the present invention to, for example, a wiring path for a ground terminal and a power supply terminal among the electrode terminals of a semiconductor device, a remarkable improvement in electrical characteristics can be realized. That is, by connecting the extension portion 34E shown in FIG. 3 to a ground terminal or a power supply terminal of a semiconductor element (not shown), the wiring path from the outer lead of the semiconductor device to the electrode pad of the semiconductor element is minimized, and Its parasitic inductance, parasitic capacitance, and parasitic resistance can be reduced. As a result, it is possible to greatly improve various characteristics such as the frequency characteristics of the semiconductor device.

【００２６】本発明者は、図３に示したＴＡＢテープを
用いた半導体装置と、図１０に示したような従来の半導
体装置とを比較検討した。その結果は、以下の如くであ
る。 本発明 従来技術 インダクタンス ０．５ｎＨ ５ｎＨ 容量 ０．０２ｐｆ ０．５ｐｆ 抵抗 ０．０７Ω ０．７Ω 遮断周波数 ３００ＭＨｚ １５０ＭＨｚ ここで、本発明のデータは、図３に示したようなパター
ン形状を有する延在部３４Ｅを設けた半導体装置につい
て評価したものである。この結果から明らかなように、
本発明によれば、ＴＡＢテープの金属配線経路の寄生イ
ンダクタンス、寄生容量、寄生抵抗を大幅に低減し、遮
断周波数を倍増することが可能となる。The present inventor compared the semiconductor device using the TAB tape shown in FIG. 3 with the conventional semiconductor device shown in FIG. The result is as follows. The present invention Prior art Inductance 0.5 nH 5 nH Capacity 0.02 pf 0.5 pf Resistance 0.07 Ω 0.7 Ω Cutoff frequency 300 MHz 150 MHz Here, the data of the present invention is the extension part having the pattern shape as shown in FIG. The evaluation was performed on a semiconductor device provided with 34E. As evident from this result,
According to the present invention, the parasitic inductance, the parasitic capacitance, and the parasitic resistance of the metal wiring path of the TAB tape can be significantly reduced, and the cutoff frequency can be doubled.

【００２７】しかも、本発明によれば、従来の金属配線
層をＴＡＢテープの開口の内側に延在して形成するのみ
で上述の効果を簡単に得ることができる。Further, according to the present invention, the above-described effect can be easily obtained only by forming the conventional metal wiring layer inside the opening of the TAB tape.

【００２８】なお、図３に示した延在部３４Ｅは、半導
体素子のグラウンド端子や電源端子でなく、信号端子に
接続しても良い。すなわち、半導体装置の回路構成によ
っては、所定の信号端子の配線経路において、特に、寄
生抵抗や寄生容量などを低減する必要が生ずる場合もあ
る。このような場合には、その信号端子を延在部３４Ｅ
に接続することにより、極めて効果的に寄生抵抗や寄生
容量などを低減することができる。図３においては、金
属配線層の一部を開口ＯＰの内側に延在して形成し、メ
ッシュの格子点に半田ボールを配置する例について示し
た。しかし、本発明はこれに限定されるものではない。
例えば、外部との接続手段として半田ボールの代わりに
電極パッドを設ければ、いわゆる「ＬＧＡ(Land Grid A
rray)」型のパッケージを実現することができる。The extension 34E shown in FIG. 3 may be connected to a signal terminal instead of a ground terminal or a power supply terminal of a semiconductor device. That is, depending on the circuit configuration of the semiconductor device, it may be necessary to reduce, in particular, the parasitic resistance and the parasitic capacitance in the wiring path of the predetermined signal terminal. In such a case, the signal terminal is connected to the extension 34E.
, It is possible to extremely effectively reduce the parasitic resistance, the parasitic capacitance, and the like. FIG. 3 shows an example in which a part of the metal wiring layer is formed to extend inside the opening OP, and the solder balls are arranged at the grid points of the mesh. However, the present invention is not limited to this.
For example, if electrode pads are provided instead of solder balls as means for connecting to the outside, a so-called “LGA (Land Grid A
rray) "type package.

【００２９】また、半田ボールや電極パッドなどを設け
る位置は、図３に示したようなメッシュの格子点に限定
されず、メッシュの「網目」の部分に設けても良い。The positions at which the solder balls and the electrode pads are provided are not limited to the grid points of the mesh as shown in FIG. 3, but may be provided at the "mesh" portions of the mesh.

【００３０】また、図３においては、複数の金属配線層
を開口ＯＰの内側に延在させ互いに接続して形成した例
について示したが、いずれか１本の金属配線層のみを開
口ＯＰの内側に延在させ、その延在部に半田ボールや電
極パッドなどの接続手段を設けても良い。このようにす
れば、その金属配線層の配線経路を極めて短くすること
ができる。FIG. 3 shows an example in which a plurality of metal wiring layers extend inside the opening OP and are connected to each other, but only one of the metal wiring layers is formed inside the opening OP. And a connection means such as a solder ball or an electrode pad may be provided on the extending portion. By doing so, the wiring path of the metal wiring layer can be made extremely short.

【００３１】次に、本発明の半導体装置の製造方法につ
いて説明する。図４は、本発明の半導体装置１の要部製
造工程を表す概略工程断面図である。半導体装置１の製
造にあたっては、まず、図４（ａ）に示したように、Ｔ
ＡＢテープ３０に半導体素子２０を接続する。具体的に
は、ＴＡＢテープ３０の開口ＯＰに突出した金属配線層
３４のインナー・リード部と半導体素子２０の電極パッ
ド２２とをそれぞれ半田などにより接続する。この工程
は、通常「インナー・リード・ボンディング」と称され
る。Next, a method of manufacturing a semiconductor device according to the present invention will be described. FIG. 4 is a schematic process cross-sectional view illustrating a process of manufacturing main parts of the semiconductor device 1 of the present invention. In manufacturing the semiconductor device 1, first, as shown in FIG.
The semiconductor element 20 is connected to the AB tape 30. Specifically, the inner lead portion of the metal wiring layer 34 protruding from the opening OP of the TAB tape 30 is connected to the electrode pad 22 of the semiconductor element 20 by soldering or the like. This step is commonly referred to as "inner lead bonding."

【００３２】次に、同図（ｂ）に示したように、ＴＡＢ
テープの開口の内側に延在して形成された延在部３４Ｅ
の所定の位置に、半田ボール４０Ａを搭載する。Next, as shown in FIG.
Extension 34E formed to extend inside the opening of the tape
The solder ball 40A is mounted at a predetermined position.

【００３３】次に、同図（ｃ）に示したように、半導体
素子２０を樹脂封止する。具体的には、液状樹脂を半導
体素子２０の周囲に滴下して、硬化させることにより、
封止樹脂５０を形成する。Next, as shown in FIG. 3C, the semiconductor element 20 is sealed with a resin. Specifically, by dropping a liquid resin around the semiconductor element 20 and curing it,
The sealing resin 50 is formed.

【００３４】次に、同図（ｄ）に示したように、半導体
素子をヒートシンクにマウントする。具体的には、所定
の接着剤や半田を用いて、半導体素子２０をヒートシン
ク１０のマウント面に固定する。Next, the semiconductor element is mounted on a heat sink as shown in FIG. Specifically, the semiconductor element 20 is fixed to the mounting surface of the heat sink 10 using a predetermined adhesive or solder.

【００３５】次に、同図（ｅ）に示したように、半導体
素子の外側に半田ボール４０Ｂを搭載する。本発明によ
れば、同図（ｃ）に示した樹脂封止工程の前に、内側の
半田ボール４０Ａを搭載する。このような順序で組立を
行うことにより、ＴＡＢテープの開口内側に延在した延
在部３４Ｅの上に半田ボールを確実に接触させて固定す
ることができる。Next, as shown in FIG. 3E, a solder ball 40B is mounted outside the semiconductor element. According to the present invention, the inside solder ball 40A is mounted before the resin sealing step shown in FIG. By assembling in this order, the solder ball can be reliably brought into contact with and fixed on the extending portion 34E extending inside the opening of the TAB tape.

【００３６】次に、本発明の半導体装置１の別の製造方
法について説明する。この方法においては、液状樹脂の
代わりにフィルム状樹脂を用いる。Next, another method for manufacturing the semiconductor device 1 of the present invention will be described. In this method, a film-like resin is used instead of a liquid resin.

【００３７】図５は、フィルム状樹脂を用いる場合の半
導体装置１の要部製造工程を表す概略工程断面図であ
る。FIG. 5 is a schematic cross-sectional view showing a main part manufacturing process of the semiconductor device 1 when a film-like resin is used.

【００３８】同図に示した方法においても、まず、図５
（ａ）に示したように、ＴＡＢテープ３０に半導体素子
２０を接続する。具体的には、ＴＡＢテープ３０の金属
配線層３４のインナー・リード部３４Ｉと半導体素子２
０の電極パッド２２とをそれぞれ半田などにより接続す
る。In the method shown in FIG.
The semiconductor element 20 is connected to the TAB tape 30 as shown in FIG. Specifically, the inner lead portion 34I of the metal wiring layer 34 of the TAB tape 30 and the semiconductor element 2
The 0 electrode pads 22 are respectively connected by soldering or the like.

【００３９】次に、同図（ｂ）に示したように、フィル
ム状樹脂Ｆを半導体素子の裏面に貼り付けるとともに、
内側の半田ボール４０Ａを所定の位置に搭載する。ここ
で、フィルム状樹脂Ｆには、半田ボール４０Ａの搭載さ
れる位置に対応して予め開口ＦＯを設けておく。すなわ
ち、半田ボール４０Ａは、フィルム状樹脂Ｆの開口ＦＯ
の中に露出している延在部３４Ｅの上に搭載される。こ
のように開口ＦＯを設けることにより、半田ボール４０
Ａを確実に延在部３４Ｅの上に接触して固定することが
できる。Next, as shown in FIG. 2B, a film-like resin F is attached to the back surface of the semiconductor element,
The inner solder ball 40A is mounted at a predetermined position. Here, an opening FO is provided in advance in the film-shaped resin F corresponding to the position where the solder ball 40A is mounted. That is, the solder ball 40A is formed with the opening FO of the film-shaped resin F.
Is mounted on the extension portion 34E exposed in the inside. By providing the opening FO in this manner, the solder ball 40
A can be reliably contacted and fixed on the extending portion 34E.

【００４０】また、ここで、フィルム状樹脂Ｆと半田ボ
ール４０Ａとは、いずれを先に設けても良い。すなわ
ち、フィルム状樹脂Ｆには、開口ＦＯが設けられている
ので、フィルム状樹脂Ｆを先に設けてから半田ボール４
０Ａを搭載することも可能であり、または、半田ボール
４０Ａを搭載してからフィルム状樹脂Ｆを設けることも
できる。Here, either of the film-shaped resin F and the solder ball 40A may be provided first. That is, since the opening FO is provided in the film-shaped resin F, the solder ball 4 is provided after the film-shaped resin F is provided first.
0A can be mounted, or the film-shaped resin F can be provided after mounting the solder balls 40A.

【００４１】次に、同図（ｃ）に示したように、半導体
素子２０を樹脂封止する。具体的には、加熱してフィル
ム状樹脂Ｆを軟化させ、半導体素子２０の周囲に浸み込
ませることにより、封止樹脂５０を形成することができ
る。ここで、フィルム状樹脂の軟化温度としては、例え
ば、１５０℃〜２００℃の範囲とすることが望ましい。Next, as shown in FIG. 3C, the semiconductor element 20 is sealed with a resin. Specifically, the sealing resin 50 can be formed by heating to soften the film-shaped resin F and soak it around the semiconductor element 20. Here, the softening temperature of the film-like resin is desirably in the range of, for example, 150 ° C to 200 ° C.

【００４２】次に、同図（ｄ）に示したように、半導体
素子をヒートシンクにマウントする。具体的には、所定
の接着剤や半田を用いて、半導体素子２０をヒートシン
ク１０のマウント面に固定する。Next, the semiconductor element is mounted on a heat sink as shown in FIG. Specifically, the semiconductor element 20 is fixed to the mounting surface of the heat sink 10 using a predetermined adhesive or solder.

【００４３】次に、同図（ｅ）に示したように、半導体
素子の外側に半田ボール４０Ｂを搭載する。図５に示し
た方法によれば、所定の開口を有するフィルム状樹脂を
用いることにより、容易に半導体装置１を製造すること
ができる。また、ここでは、内側の半田ボール４０Ａと
外側の半田ボール４０Ｂとを別々の工程で搭載する例を
示したが本発明は、これに限定されない。すなわち、こ
の他にも、フィルム状樹脂を貼り付ける工程の前または
後に、内側の半田ボール４０Ａと外側の半田ボール４０
Ｂとを同一の工程において搭載することも可能である。
このようにすれば、半田ボールの搭載工程をひとまとめ
にすることができ、製造上、さらに有利となる。Next, as shown in FIG. 5E, a solder ball 40B is mounted outside the semiconductor element. According to the method shown in FIG. 5, the semiconductor device 1 can be easily manufactured by using a film-shaped resin having a predetermined opening. Further, here, an example is shown in which the inner solder ball 40A and the outer solder ball 40B are mounted in separate steps, but the present invention is not limited to this. That is, in addition to this, before or after the step of attaching the film-like resin, the inner solder ball 40A and the outer solder ball 40A
B can be mounted in the same step.
By doing so, the solder ball mounting process can be integrated, which is more advantageous in manufacturing.

【００４４】次に、本発明の半導体装置の変形例につい
て説明する。図６は、本発明の半導体装置のＴＡＢテー
プ要部を表す概略平面図である。Next, a modification of the semiconductor device of the present invention will be described. FIG. 6 is a schematic plan view illustrating a main part of a TAB tape of the semiconductor device of the present invention.

【００４５】すなわち、同図に示した半導体装置におい
ては、ＴＡＢテープ３０Ｂの開口ＯＰの内側に、延在部
３４Ｅが延在して形成され、相互にメッシュ状に接続さ
れている。ここで、このメッシュ部分には、アウター・
リードとなる半田ボールが搭載されていない。このメッ
シュ部分に接続されいる金属配線層は、図示しない外側
の部分において、半田ボールや電極パッドなどのアウタ
ー・リードを介して外部の配線と接続される。このよう
に、開口ＯＰの内側にはアウター・リードを設けなくと
も、本発明の効果を得ることができる。すなわち、開口
ＯＰの内側において、図示したようなメッシュ状に延在
した延在部３４Ｅを設けることにより、半導体素子の電
極パッドを半導体装置の複数のアウター・リードに至る
複数の配線経路に並列して接続することができる。その
結果として半導体装置の寄生インダクタンス、寄生容
量、寄生抵抗を大幅に低減することができる。また、図
６に示した例によれば、半導体装置のアウター・リード
のパターンを従来と同一とすることができる。その結果
として、半導体装置を実装する基板の配線パターンを変
える必要がないという利点を有する。That is, in the semiconductor device shown in the figure, the extending portion 34E is formed to extend inside the opening OP of the TAB tape 30B and is connected to each other in a mesh shape. Here, the outer part
No solder ball to be the lead is mounted. The metal wiring layer connected to the mesh portion is connected to external wiring via outer leads such as solder balls and electrode pads in an outer portion (not shown). As described above, the effects of the present invention can be obtained without providing the outer lead inside the opening OP. That is, by providing the extending portion 34E extending in a mesh shape as shown inside the opening OP, the electrode pads of the semiconductor element are arranged in parallel with the plurality of wiring paths leading to the plurality of outer leads of the semiconductor device. Can be connected. As a result, the parasitic inductance, parasitic capacitance, and parasitic resistance of the semiconductor device can be significantly reduced. Further, according to the example shown in FIG. 6, the pattern of the outer leads of the semiconductor device can be the same as that of the related art. As a result, there is an advantage that it is not necessary to change the wiring pattern of the substrate on which the semiconductor device is mounted.

【００４６】次に、本発明の半導体装置の別の変形例に
ついて説明する。図７は、本発明の半導体装置のＴＡＢ
テープ要部を表す概略平面図である。Next, another modified example of the semiconductor device of the present invention will be described. FIG. 7 shows the TAB of the semiconductor device of the present invention.
FIG. 3 is a schematic plan view illustrating a main part of the tape.

【００４７】すなわち、同図に示した半導体装置におい
ては、ＴＡＢテープ３０Ｃの開口ＯＰの内側に、延在部
３４Ｅが延在して形成され、相互にリング状に接続され
ている。このリング部分に接続されいる金属配線層は、
図示しない外側の部分において、半田ボールや電極パッ
ドなどのアウター・リードを介して外部の配線と接続さ
れる。このように、開口ＯＰの内側においてリング状に
延在部３４Ｅを接続しても、図６に関して前述したよう
に、本発明の効果を得ることができる。すなわち、半導
体素子の電極パッドから半導体装置のアウター・リード
に至る複数の配線経路を並列して確保することができる
る。その結果として半導体装置の寄生インダクタンス、
寄生容量、寄生抵抗を大幅に低減することができる。ま
た、図６に示した例と同様に、半導体装置のアウター・
リードのパターンを従来と同一とすることができ、半導
体装置を実装する基板の配線パターンを変える必要がな
いという利点も有する。That is, in the semiconductor device shown in the figure, the extending portion 34E is formed to extend inside the opening OP of the TAB tape 30C and is connected to each other in a ring shape. The metal wiring layer connected to this ring part is
Outside portions (not shown) are connected to external wiring via outer leads such as solder balls and electrode pads. As described above, even when the extending portions 34E are connected in a ring shape inside the opening OP, the effects of the present invention can be obtained as described above with reference to FIG. That is, a plurality of wiring paths from the electrode pads of the semiconductor element to the outer leads of the semiconductor device can be secured in parallel. As a result, the parasitic inductance of the semiconductor device,
Parasitic capacitance and resistance can be significantly reduced. Also, as in the example shown in FIG.
The lead pattern can be the same as the conventional one, and there is also an advantage that it is not necessary to change the wiring pattern of the substrate on which the semiconductor device is mounted.

【００４８】以上、具体例を参照しつつ、本発明の実施
の形態について説明した。しかし、本発明は、これらの
具体例に限定されるものではない。これらの他にも、例
えば、ＴＡＢテープの開口の内側に形成する金属配線層
のパターンとしては、大きな面積を有する島状のパター
ンとしても良く、また、例えば、グラウンド配線系と電
源配線系とをそれぞれまとめた２系統の配線パターンを
形成しても良い。The embodiment of the invention has been described with reference to the examples. However, the present invention is not limited to these specific examples. Besides these, for example, the pattern of the metal wiring layer formed inside the opening of the TAB tape may be an island-shaped pattern having a large area. For example, a ground wiring system and a power supply wiring system may be used. You may form the wiring system of two systems put together respectively.

【００４９】さらに、グラウンド配線系と、電源配線系
と、特定の信号線の配線系とをそれぞれまとめた３系統
の配線パターンを開口の内側に形成しても良い。Further, three wiring patterns, each of which includes a ground wiring system, a power supply wiring system, and a wiring system for a specific signal line, may be formed inside the opening.

【００５０】[0050]

【発明の効果】本発明は、以上説明したような形態で実
施され、以下に説明する効果を奏する。まず、本発明に
よれば、ＴＡＢテープの開口の内側に金属配線層の延在
部を設け、そこに半田ボールなどの接続手段を設けるこ
とによって、金属配線層の配線経路に起因する寄生イン
ダクタンス、寄生容量、寄生抵抗を顕著に低減すること
ができる。すなわち、開口の内側に金属配線層を延在さ
せ、互いに適宜接続し、アウター・リードを設けること
によって、半導体素子の電極パッドから、金属配線層を
介して半導体装置のアウター・リードに至るまでの配線
経路のインダクタンス、容量、抵抗を大幅に低減するこ
とができる。The present invention is embodied in the form described above, and has the following effects. First, according to the present invention, the extension of the metal wiring layer is provided inside the opening of the TAB tape, and connection means such as solder balls are provided therein. Parasitic capacitance and parasitic resistance can be significantly reduced. That is, by extending the metal wiring layer inside the opening, connecting the metal wiring layers appropriately, and providing the outer leads, the metal wiring layers extend from the electrode pads of the semiconductor element to the outer leads of the semiconductor device via the metal wiring layers. The inductance, capacitance, and resistance of the wiring path can be significantly reduced.

【００５１】本発明は、例えば、グラウンド端子や電源
端子のための配線経路に対して適用することにより、電
気特性の顕著な改善を実現することができる。すなわ
ち、開口内に延在した金属配線層をグラウンドや電源に
接続することにより、半導体装置のアウター・リードか
ら半導体素子の電極パッドまでの配線経路を最短化し、
且つ、その寄生インダクタンス、寄生容量、寄生抵抗を
低減することができる。その結果として、半導体装置の
周波数特性をはじめとする諸特性を大幅に向上すること
が可能となる。By applying the present invention to, for example, a wiring path for a ground terminal or a power supply terminal, a remarkable improvement in electric characteristics can be realized. That is, by connecting the metal wiring layer extending into the opening to the ground or the power supply, the wiring path from the outer lead of the semiconductor device to the electrode pad of the semiconductor element is minimized,
In addition, the parasitic inductance, the parasitic capacitance, and the parasitic resistance can be reduced. As a result, it is possible to greatly improve various characteristics such as the frequency characteristics of the semiconductor device.

【００５２】また、本発明によれば、半田ボールを有す
るＢＧＡや電極パッドを有するＬＧＡ型のパッケージに
ついて適用してこれらの効果を同様に得ることができ
る。According to the present invention, these effects can be similarly obtained by applying the present invention to a BGA package having solder balls or an LGA type package having electrode pads.

【００５３】また、本発明によれば、金属配線層の延在
部に半田ボールなどのアウター・リードを設けなくて
も、これらの種々の効果を得ることができる。すなわ
ち、開口の内側において、メッシュ状やリング状などの
種々のパターンで延在した金属配線層を設けることによ
り、半導体素子の電極パッドを半導体装置の複数のアウ
ター・リードに至る複数の配線経路に並列して接続する
ことができる。その結果として半導体装置の寄生インダ
クタンス、寄生容量、寄生抵抗を大幅に低減することが
できる。また、この場合には、半導体装置のアウター・
リードのパターンを従来と同一とすることができる。そ
の結果として、半導体装置を実装する基板の配線パター
ンを変える必要がないという利点を有する。According to the present invention, these various effects can be obtained without providing outer leads such as solder balls in the extending portions of the metal wiring layers. That is, by providing a metal wiring layer extending in various patterns such as a mesh shape or a ring shape inside the opening, the electrode pads of the semiconductor element can be connected to a plurality of wiring paths leading to a plurality of outer leads of the semiconductor device. Can be connected in parallel. As a result, the parasitic inductance, parasitic capacitance, and parasitic resistance of the semiconductor device can be significantly reduced. Also, in this case, the outer
The lead pattern can be made the same as the conventional one. As a result, there is an advantage that it is not necessary to change the wiring pattern of the substrate on which the semiconductor device is mounted.

【００５４】このように、本発明によれば、寄生インダ
クタンスや寄生容量などを極めて低く抑えられ、高周波
帯域において低歪みで高出力の動作が可能な半導体装置
及びその製造方法を提供することができ、産業上のメリ
ットは多大である。As described above, according to the present invention, it is possible to provide a semiconductor device in which the parasitic inductance, the parasitic capacitance, and the like can be kept extremely low, and which can operate with a low distortion and a high output in a high frequency band, and a method of manufacturing the same. The industrial benefits are enormous.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明による半導体装置の構造を例示する概略
図である。すなわち、同図に表した半導体装置は、ＢＧ
Ａ型のパッケージ形態を有する装置であり、図１（ａ）
はその上面図、図１（ｂ）はその裏面図である。FIG. 1 is a schematic view illustrating the structure of a semiconductor device according to the present invention. That is, the semiconductor device shown in FIG.
FIG. 1A shows an apparatus having an A-type package configuration.
Is a top view thereof, and FIG. 1B is a back view thereof.

【図２】図１のｘ−ｘ’線切断要部断面図である。FIG. 2 is a sectional view taken along line x-x 'of FIG.

【図３】本発明の半導体装置において用いるＴＡＢテー
プの要部平面構成を例示する概略平面図である。FIG. 3 is a schematic plan view illustrating a plan configuration of a main part of a TAB tape used in the semiconductor device of the present invention.

【図４】本発明の半導体装置１の要部製造工程を表す概
略工程断面図である。FIG. 4 is a schematic cross-sectional view showing a manufacturing step of a main part of the semiconductor device 1 of the present invention.

【図５】フィルム状樹脂を用いる場合の半導体装置１の
要部製造工程を表す概略工程断面図である。FIG. 5 is a schematic process cross-sectional view illustrating a process of manufacturing main parts of the semiconductor device 1 when a film-shaped resin is used.

【図６】本発明の半導体装置のＴＡＢテープ要部を表す
概略平面図である。FIG. 6 is a schematic plan view illustrating a main part of a TAB tape of the semiconductor device of the present invention.

【図７】本発明の半導体装置のＴＡＢテープ要部を表す
概略平面図である。FIG. 7 is a schematic plan view illustrating a main part of a TAB tape of the semiconductor device of the present invention.

【図８】従来のＢＧＡ型のパッケージ形態を有する半導
体装置の概略構成を表す模式図である。すなわち、図８
（ａ）は、その上面図、図８（ｂ）は、その裏面図であ
る。FIG. 8 is a schematic diagram illustrating a schematic configuration of a conventional semiconductor device having a BGA type package form. That is, FIG.
FIG. 8A is a top view thereof, and FIG. 8B is a rear view thereof.

【図９】従来の半導体装置の要部断面図である。FIG. 9 is a sectional view of a main part of a conventional semiconductor device.

【図１０】ＴＡＢテープ１３０に設けられている金属配
線層１３４のパターンの一部を例示する模式図である。FIG. 10 is a schematic view illustrating a part of a pattern of a metal wiring layer provided on a TAB tape;

【符号の説明】[Explanation of symbols]

１、１００ 半導体装置 １０、１１０ ヒートシンク ２０、１２０ 半導体素子 ２２、１２２ 電極パッド ３０、１３０ ＴＡＢテープ ３２、１３２ 絶縁層 ３４、１３４ 金属配線層 ４０、１４０ 半田ボール ５０、１５０ 封止樹脂 DESCRIPTION OF SYMBOLS 1, 100 Semiconductor device 10, 110 Heat sink 20, 120 Semiconductor element 22, 122 Electrode pad 30, 130 TAB tape 32, 132 Insulation layer 34, 134 Metal wiring layer 40, 140 Solder ball 50, 150 Sealing resin

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】開口を有する絶縁層と、 前記開口内に設けられ、複数の電極パッドを有する半導
体素子と、 前記絶縁層の上に設けられ、前記開口に突出して前記半
導体素子の前記複数の電極パッドのいずれかと接続され
た複数の金属配線層と、 を備え、 前記複数の金属配線層のうちの少なくとも２以上の金属
配線層は、前記半導体素子の前記電極パッドとの接続箇
所よりも前記開口の内側に向かって延在して互いに接続
された延在部を有することを特徴とする半導体装置。An insulating layer having an opening; a semiconductor element provided in the opening and having a plurality of electrode pads; and a plurality of the semiconductor elements provided on the insulating layer and projecting into the opening. A plurality of metal wiring layers connected to any of the electrode pads, wherein at least two or more metal wiring layers of the plurality of metal wiring layers are more than the connection locations of the semiconductor element with the electrode pads. A semiconductor device having extending portions extending toward the inside of an opening and connected to each other. 【請求項２】開口を有する絶縁層と、 前記開口内に設けられ、複数の電極パッドを有する半導
体素子と、 前記絶縁層の上に設けられ、前記開口に突出して前記半
導体素子の前記複数の電極パッドのいずれかと接続され
た複数の金属配線層と、 を備え、 前記複数の金属配線層のうちの少なくとも２以上の金属
配線層は、前記半導体素子の前記電極パッドとの接続箇
所よりも前記開口の内側に向かって延在して互いに接続
された延在部を有し、 前記延在部において外部の配線との接続手段が形成され
てなることを特徴とする半導体装置。2. An insulating layer having an opening, a semiconductor element provided in the opening and having a plurality of electrode pads, and a plurality of the semiconductor elements provided on the insulating layer and projecting into the opening. A plurality of metal wiring layers connected to any of the electrode pads, wherein at least two or more metal wiring layers of the plurality of metal wiring layers are more than the connection locations of the semiconductor element with the electrode pads. A semiconductor device having an extended portion extending toward the inside of an opening and connected to each other, wherein connection means for connecting to an external wiring is formed in the extended portion. 【請求項３】開口を有する絶縁層と、 前記開口の内側に設けられ、複数の電極パッドを有する
半導体素子と、 前記絶縁層の上に設けられ、前記開口に突出して前記半
導体素子の前記複数の電極パッドのいずれかと接続され
た複数の金属配線層と、 を備え、 前記複数の金属配線層のうちの少なくともいずれかは、
前記半導体素子の前記電極パッドとの接続箇所よりも前
記開口の内側に向かって延在した延在部を有し、 前記延在部において外部の配線との接続手段が形成され
てなることを特徴とする半導体装置。3. An insulating layer having an opening, a semiconductor element provided inside the opening and having a plurality of electrode pads, and a plurality of the semiconductor elements provided on the insulating layer and projecting into the opening. A plurality of metal wiring layers connected to any one of the electrode pads, wherein at least one of the plurality of metal wiring layers comprises:
The semiconductor device has an extending portion extending toward the inside of the opening from a connection portion with the electrode pad of the semiconductor element, and a connection means for an external wiring is formed in the extending portion. Semiconductor device. 【請求項４】前記接続手段は、半田ボールであることを
特徴とする請求項２または３に記載の半導体装置。4. The semiconductor device according to claim 2, wherein said connection means is a solder ball. 【請求項５】前記接続手段は、電極パッドであることを
特徴とする請求項２または３に記載の半導体装置。5. The semiconductor device according to claim 2, wherein said connection means is an electrode pad. 【請求項６】前記延在部は、前記半導体素子のグラウン
ド電極または電源電極のいずれかに接続されていること
を特徴とする請求項１〜５のいずれか１つに記載の半導
体装置。6. The semiconductor device according to claim 1, wherein the extension is connected to one of a ground electrode and a power supply electrode of the semiconductor element. 【請求項７】開口を有する絶縁層と、 前記絶縁層の上に設けられ、前記開口に突出したインナ
ー・リード部を有する複数の金属配線層と、 前記開口内に設けられ、複数の電極パッドを有する半導
体素子と、 を備え、 前記複数の金属配線層のうちの少なくともいずれかの金
属配線層は、前記半導体素子の前記電極パッドとの接続
箇所よりも前記開口の内側に向かって延在して互いに接
続された延在部を有することを特徴とする半導体装置の
製造方法であって、 前記金属配線層の前記インナー・リード部と前記半導体
素子の電極パッドとを接続する工程と、 前記延在部に半田ボールを搭載する工程と、 前記半導体素子を液体樹脂で封止する工程と、 を備えたことを特徴とする半導体装置の製造方法。7. An insulating layer having an opening, a plurality of metal wiring layers provided on the insulating layer and having an inner lead protruding into the opening, and a plurality of electrode pads provided in the opening. A semiconductor element having: and at least one of the plurality of metal wiring layers extends toward the inside of the opening from a connection point of the semiconductor element with the electrode pad. A method of manufacturing a semiconductor device, comprising: extending portions connected to each other by connecting the inner lead portion of the metal wiring layer and an electrode pad of the semiconductor element. A method of manufacturing a semiconductor device, comprising: a step of mounting a solder ball on an existing portion; and a step of sealing the semiconductor element with a liquid resin. 【請求項８】開口を有する絶縁層と、 前記絶縁層の上に設けられ、前記開口に突出したインナ
ー・リード部を有する複数の金属配線層と、 前記開口内に設けられ、複数の電極パッドを有する半導
体素子と、 を備え、 前記複数の金属配線層のうちの少なくともいずれかの金
属配線層は、前記半導体素子の前記電極パッドとの接続
箇所よりも前記開口の内側に向かって延在して互いに接
続された延在部を有することを特徴とする半導体装置の
製造方法であって、 前記金属配線層の前記インナー・リード部と前記半導体
素子の電極パッドとを接続する工程と、 前記延在部に半田ボールを搭載する工程と、 前記半田ボールの搭載位置に対応した開口を有するフィ
ルム状の樹脂を前記延在部の上に配設する工程と、 昇温して前記フィルム状の樹脂を軟化させ、前記半導体
素子を封止する工程と、 を備えたことを特徴とする半導体装置の製造方法。8. An insulating layer having an opening, a plurality of metal wiring layers provided on the insulating layer and having inner leads protruding into the opening, and a plurality of electrode pads provided in the opening. A semiconductor element having: and at least one of the plurality of metal wiring layers extends toward the inside of the opening from a connection point of the semiconductor element with the electrode pad. A method of manufacturing a semiconductor device, comprising: extending portions connected to each other by connecting the inner lead portion of the metal wiring layer and an electrode pad of the semiconductor element. Mounting a solder ball on the existing portion; disposing a film-shaped resin having an opening corresponding to the mounting position of the solder ball on the extending portion; heating the film-shaped resin Softens, a method of manufacturing a semiconductor device characterized by comprising a, a step of sealing the semiconductor element.
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