JPH11252062A - 通信方式における信号の同期化および巡回冗長検査を効率的に実行する方法および装置 - Google Patents

通信方式における信号の同期化および巡回冗長検査を効率的に実行する方法および装置

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JPH11252062A
JPH11252062A JP10308244A JP30824498A JPH11252062A JP H11252062 A JPH11252062 A JP H11252062A JP 10308244 A JP10308244 A JP 10308244A JP 30824498 A JP30824498 A JP 30824498A JP H11252062 A JPH11252062 A JP H11252062A
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circuit
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Frank A Lane
フランク・エー・レイン
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  • Compression Or Coding Systems Of Tv Signals (AREA)
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  • Television Signal Processing For Recording (AREA)

Abstract

(57)【要約】 （修正有） 【課題】 信号の同期化及びＣＲＣチェックを効果的に
行う。 【解決手段】 メモリ６８０を同期取得モード時は第１
関数回路６０３の出力を記憶させ、第２関数回路６０４
に対し最新ビットと共にメモリの遅延ビットを入力して
第２関数回路が関連するシンドロームバイトを発生させ
る。受信パケットにエラーがなく、デコーダがビットス
トリームの構成に合致し、シンドロームバイトの値が規
定値となり、パケット同期化されると、第２関数回路へ
の遅延入力として要求される相対的に僅かなビットは小
容量の遅延レジスタ６０４に切換える。メモリは同期ロ
ック操作モード中、データ遅延メモリとして再利用でき
る。遅延パケットデータに対応した発生シンドロームバ
イトを、パケットストリーム搬送データの最初のバイト
として挿入でき、パケット始点でエラー表示信号を供給
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、通信方式、例えば
ケーブルテレビジョンシステムを介してのデータストリ
ームの放送を伴う通信方式における信号の同期化および
巡回冗長検査を効率的に実行する方法および装置に関す
る。
【０００２】
【従来の技術】ディジタルビデオおよびオーディオシス
テムとして目覚しく成長し続けているデータ、例えばビ
デオおよびオーディオデータのディジタル通信は益々一
般的なものとなってきている。符号化したビットストリ
ームを適切に復号するために、同期化機能を実施して符
号化したビットストリームに含まれる個々のデータパケ
ットおよび／または符号を適切に認識し復号できるよう
にしている。
【０００３】ＭＰＥＧ２は、例えばオーディオおよびビ
デオデータを伝送するようにされるデータパケット構造
の一つの規格をなしている。ＭＰＥＧ２ 規格は、１９
９４年１１月１３日付けの国際規格機構Moving Picture
Experts Group, Recommendation H. 222.0, ISO/IEC 1
3818-1“Information Technology-Generic Cording of
Moving Pictures and Associated Audio" に開示されて
いる。ＭＰＥＧフォーマットは図１に示す構造をもつ１
８８バイト（１５０４ビット）パケットを画定してい
る。ＭＰＥＧ搬送パケットは各搬送パケットの開始時に
４７ＨＥＸの値をもつ同期バイトを含んでいることが認
められる。同期バイトの後には３バイトのヘッダおよび
１８４バイトのペイロードが続いている。データパケッ
トの最初のバイトすなわち同期バイトは、搬送ビットス
トリームにおけるパケットアライメントを回復させる同
期化機構として用いられる。パケットアライメントは、
値４７ＨＥＸの割当てられる同期バイトのビットストリ
ームにおける反復出現および位置を検出することにより
通常達成される。
【０００４】パケット同期化に加えて、伝送データにお
けるエラーの検出および修正も、伝送データが正確に復
号されそして使用、例えば表示されることになる場合に
は重要である。
【０００５】被伝送データにおけるエラー検出および修
正を容易にするために、伝送に先立ってしばしば巡回冗
長符号（ＣＲＣ）が発生されそして伝送されるビットス
トリームに加えられるかまたは結合される。ＣＲＣコー
ドは、例えば一つ以上のＣＲＣチェックバイトの形態で
データのエラーを特定しかつ修正するのに用いられ得
る。このようなデータのエラーは、例えばデータ伝送中
に導入され得る。ＣＲＣコードがデータのエラーを特定
または修正するのに用いられ得る前に、通常ビットスト
リームの同期化が行われなければならない。同期化が行
われない限り、ＣＲＣコードに対応したビットは正確に
特定されず受信データに加えられ得ない。
【０００６】ＭＰＥＧに基くある特定の規格は、MCNS D
ata-Over-Cable Interface Specifications, Radio Fre
quency Interface Specification, Document No. SP-RF
II01-970326, Interim Specification（1997）に記載さ
れているマルチメディアケーブルネットワークシステム
（ＭＣＮＳ）規格である。
【０００７】ＭＣＮＳ規格は、ケーブルテレビジョンシ
ステムで、例えばビデオおよびオーディオデータ伝送す
る場合に使用するようにされるパケットフォーマットに
ついて述べている。ＭＣＮＳ規格は、パケットアライメ
ントに対してＭＰＥＧで定義した同期バイトを用いるよ
りはむしろパケットのヘッダおよびペイロード部分のＭ
ＰＥＧ搬送ストリームフォーマットを用いるが、ＭＣＮ
Ｓ規格は、パケット同期化およびアライメントの両方に
使用されるＣＲＣチェックバイトを定義している。ＭＣ
ＮＳ規格においては、ＣＲＣチェックバイトはパケット
のヘッダおよびペイロード部分にわたって計算され、そ
して次のパケットの最初のバイトとして、例えばＭＰＥ
Ｇ搬送ストリームの次のパケットにＭＰＥＧ同期バイト
の配置される位置に挿入される。図２には搬送パケット
に対するＣＲＣバイトを発生するのに使用したバイトお
よび発生したＣＲＣバイトのパケットストリーム内の位
置を示す。復号時においてシンドロームデコーダによる
ＭＣＮＳ搬送パケットのビットの処理によりＣＲＣシン
ドロームが得られ、パケットアライメントが正しくかつ
パケットがエラーなしで転送されるとすると、出力のと
して値４７ＨＥＸが得られる。
【０００８】図３には、ＭＣＮＳ ＣＲＣバイトを発生
するための公知のエンコーダ回路３００を示す。図示す
るように、エンコーダ回路３００は、複数の３０ユニッ
トの遅延素子３０２〜３３１と、２０個の加算器３４０
〜３５９と、二つのスイッチ３７０，３７１と、一つの
遅延素子３８０とを備えている。遅延素子３８０はそれ
への信号入力を１４９７クロック周期だけ遅延させる。
エンコーダ３００の種々の要素は図３に示すように互い
に結合される。入力の最初の１４９６ビットを受信して
いる間は、スイッチ３７０，３７１は位置“Ａ”にあ
り、そして次の８ビットの間には 位置“Ｂ”に 切替
えられ、その後処理されるべき次のデータパケットの開
始時に位置“Ａ”に戻される。発生したＭＣＮＳチェッ
クバイトの八つのビットはエンコーダチェックサム出力
ｂ０〜ｂ７から得られる。
【０００９】ＣＲＣ ＭＣＮＳチェックバイトシンドロ
ーム復号動作を実施する公知の装置４００を図４に例示
する。図示するように、公知のデコーダは、１５個のユ
ニット遅延素子（４０２〜４１６）と、８個の加算器
（４２０〜４２７）とを備えている。遅延素子４８０は
それへの信号入力を１４９７クロック周期だけ遅延させ
る。デコーダ４００の種々の要素は互いに結合されて、
例示した線形フィードバックシフトレジスタ（ＬＦＳ
Ｒ）装置を形成する。デコーダ４００の動作は下記の二
つの関数ｇ（Ｘ）およびｂ（Ｘ）に基いて説明される。
【００１０】 ｆ（Ｘ）＝［１＋Ｘ1497ｂ（Ｘ）］／ｇ（Ｘ） ここで ｇ（Ｘ）＝１＋Ｘ＋Ｘ5 ＋Ｘ6 ＋Ｘ8 b(X)=1+X+X3 ＋Ｘ7 デコーダ４００の出力はＣＲＣシンドロームである。パ
ケットとチェックサムとを合わせた全部で１５０４ビッ
トがデコーダ４００のシフトレジスタ装置を通過した
後、ＣＲＣシンドロームを表わす最後の８ビットは値４
７ＨＥＸを含むべきである。他の全ての値は、シンドロ
ーム発生装置がパケット構造に正しくアライメントされ
てないかまたはパケットにエラーが発生しているかを表
わしている。従って、パケット間隔で値４７ＨＥＸが繰
り返し発生している場合にはパケットアライメントが適
切であることを表わしている。
【００１１】上述のように、ＭＣＮＳ仕様では同期回復
とＣＲＣ多項式チェック機能とを組み合せたものが使用
される。この組み合わせ機能は、各受信パケットにおけ
るエラー検出動作を実施しながらＭＰＥＧビットストリ
ームへの伝送データを回復するためにパケットの回復と
バイトアライメントをもたらす二重の目的を果たしてい
る。
【００１２】上述のように、ＭＣＮＳチェックバイトは
特定のＣＲＣチェックバイトに対応した受信パケットに
おけるエラーの有無をチェックするのに用いられ得る。
図２に示すように、所定のパケットに対するＭＣＮＳチ
ェックバイトは、ビットストリームの中でその後にパケ
ットが続く位置に位置決めされる。従って、パケットの
エラーをチェックするために使用したＣＲＣ計算は、完
全なパケットを受信した後に完了するだけである。公知
の技術を用いてＣＲＣ計算を完了するには、１４９７ビ
ット遅延に対応する１４９７周期入力を遅延できる遅延
素子を用いる必要がある。
【００１３】パケット同期化およびＣＲＣ動作に続く処
理動作においてエラーを含むパケットが使用されるべき
でないことが非常に望ましい。従って、パケットの終わ
りではなくポケットの最初でパケットのエラー状態が表
示され（知られ）るべきであることが非常に望ましい。
【００１４】また、望ましくは、受信パケットの開始時
にパケットエラー情報を得るために用いたあらゆる操作
およびＣＲＣ機能は、コストを低減するために最少量の
格納能力、例えばフリップフロップ遅延素子および／ま
たは記憶容量を用いて実行できる必要がある。
【００１５】
【発明が解決しようとする課題】そこで、伝送パケット
のＣＲＣチェックバイトがパケットヘッダおよびデータ
に続くビットストリーム中に位置決めされるＭＣＮＳパ
ケットストリームのようなパケットのビットストリーム
においてＣＲＣエラーチェック動作およびパケット同期
化をコスト上有効な仕方で実行する方法および装置が要
望されている。また、そのようなビットストリームを、
パケットにエラーがないとして４７ＨＥＸの値をもつ同
期バイトがパケットの開始時に配置されるＭＰＥＧ搬送
パケットストリームに変換できるおよび／またはパケッ
トの開始時にエラーのあるパケット状態を表示できる方
法および装置も要望されている。
【００１６】
【課題を解決するための手段】本発明は、通信方式、例
えばケーブルテレビジョンシステムを介してのデータス
トリームの提供を伴う通信方式における信号の同期化お
よび巡回冗長検査を効果的に実行する方法および装置に
関する。
【００１７】本発明の方法および装置は、パケット同期
化操作およびＭＣＮＳデータポケットにおいて行われる
順方向エラー修正（ＦＥＣ）を実行するデコーダと組み
合せて、公知の方法と比較して回路の要求を低減するの
に使用され得る。
【００１８】本発明によれば、パケット同期化とエラー
チェックの両方を行うように作動するＣＲＣデコーダ
は、二つのモードすなわち、１）パケット同期取得動作
モードと、２）同期ロック動作モードとのいずれか一方
で作動する。
【００１９】本発明のＣＲＣデコーダ回路は、第１およ
び第２機能回路と、相対的に大きな数のビット、例えば
１４９１ビットを格納する容量をもつ記憶装置と、相対
的にわずかな数のビット、例えば１５ビットを格納でき
る遅延レジスタとを備えている。
【００２０】入力パケットストリームのビットからＣＲ
Ｃシンドロームバイトを発生するのには、第１機能回路
を用いてパケットストリームのデータビットを処理し、
予め選択した時間間隔の間第１機能回路で発生したビッ
トの少なくとも幾つかを格納し、そして第２機能回路を
作動して第１機能回路の最新の出力および第１機能回路
から予め出力された遅延ビットの少なくとも幾つかを用
いて関連するＣＲＣシンドロームバイトを発生させるこ
とを伴う。
【００２１】パケット同期取得動作モード中、入力ビッ
トストリーム内のパケット境界は最初はデコーダ回路に
対して未知であり、関連するＣＲＣシンドロームバイト
の発生に用いられかつ格納されるべきである第１機能回
路出力の特定ビットを特定することを困難または不可能
にさせる。このため、記憶装置はパケット同期化中に、
パケット処理時間間隔において第１機能回路で発生した
ビットのほとんどまたは全てを格納するのに用いられ、
それらのビットを第２機能回路で使用できるようにして
いる。ＣＲＣシンドローム発生装置の出力は、パケット
の境界を表す予め選択した値、例えば４７ＨＥＸの生じ
ている間モニタされる。パケット同期化は既知のパケッ
ト間隔、例えば１４９７ビットで繰り返して出力される
ことになる期待したＣＲＣシンドローム値を検出するこ
とにより達成される。
【００２２】一旦、パケット同期化が達成されると、第
１機能回路の出力におけるいかなる特定ビットが関連す
るシンドロームバイトを発生する際に第２機能回路で使
用されるかを正確に特定することができる。
【００２３】本発明の一実施の形態によれば、パケット
同期化が達成されると、デコーダ回路は同期ロック動作
モードに切り替わる。同期ロック動作モード中に、例え
ば１５以下のビット場所をもつ比較的小さなレジスタを
用いて、関連するシンドロームバイトを発生するために
第２機能回路で必要とされるビットを格納するようにさ
れる。従って、同期ロックモード動作においては、本発
明のデコーダではパケット同期取得動作モード中に使用
された記憶装置は他の機能に役立つように使用され得
る。
【００２４】一つの特定の実施の形態においては、本発
明は同期取得動作モード中にフィードバック記憶装置と
して使用された記憶装置をパケットデータ遅延記憶装置
として使用している。このようにして、シンドロームバ
イトを発生するのに使用した受信パケットデータは一つ
のパケット時間間隔遅延され得る。
【００２５】本発明の実施の形態によれば、発生したシ
ンドロームバイトは、遅延パケットデータの直ぐ後にシ
ンドロームバイトを挿入することにより遅延パケットデ
ータと結合される。このような実施の形態においては、
シンドロームバイトは、パケット同期バイトおよびエラ
ー表示信号として役立つ。パケットにエラーがあると、
シンドロームバイトは、パケットに含まれたデータにエ
ラーがあるパケットを受ける後続の回路に指示する期待
した同期バイト値と異なる値を仮定する。他の実施の形
態では、ＭＰＥＧ同期バイトを表す４７ＨＥＸの値をも
つバイトは遅延パケットデータの直前に挿入される。同
期バイトの加えられる遅延パケットデータにエラーがあ
ることをシンドロームバイトが表示する場合には、パケ
ットデータの先頭に含まれたヘッダの最初のビットは、
パケットデータにエラーがあることを表示するように設
定される。
【００２６】本発明の方法および装置は、特にＭＣＮＳ
パケットストリームを処理してそこからＭＰＥＧパケッ
トストリームを発生するのによく適合される。しかしな
がら、本発明の方法および装置は、相対的に長いフィー
ドフォワード遅延を必要とするＣＲＣチェック機能を使
用する他の形式のデコーダにも応用することができる。
【００２７】上記の実施の形態および特徴の他に、本発
明の方法および装置の種々の付加的な特徴、実施の形態
および利点について以下説明する。
【００２８】
【発明の実施の形態】上述のように、本発明は、通信方
式における信号の同期化および巡回冗長検査を効率的に
実行する方法および装置に関する。本発明は、特にパケ
ット伝送に関連してＣＲＣチェック機能を使用する方式
によく適合する。以下に説明するように、本発明は、Ｍ
ＣＮＳデータパケットにおいて処理するフォワードエラ
ー修正（ＦＥＣ）およびパケット同期化動作を実行する
デコーダに関連する回路の要件を従来の装置に比較して
単純化する。
【００２９】ＭＣＮＳパケットストリームを処理する実
施の形態に関して説明のため本発明の種々の実施の形態
について記載するが、本発明の方法および装置は、長い
フィードフォワード遅延を必要とするＣＲＣチェック機
能を使用する広範囲の同様なシステムに応用され得る。
【００３０】上述のように、ＭＣＮＳ Ｄａｔａ−Ｏｖ
ｅｒ−Ｃａｂｌｅ ＲＦインターフェース仕様において
は、パケットデータにおいて同期回復およびＣＲＣ多項
式チェック機能が組み合せて実行される。この機能は、
１）ＭＣＮＳ搬送ストリームにおけるパケットのビット
アライメントおよび搬送パケットの内容を回復すること
と、２）各受信パケットにおけるエラー検出動作を実行
すること、との二重の目的を果たしている。
【００３１】受信ＭＣＮＳデータストリームにおけるパ
ケットとの同期化を達成する処理には、受信データスト
リームに含まれたエラーなしのパケットに対応したビッ
トがＣＲＣチェックバイトデコーダで処理される時に発
生された、例えば値４７ＨＥＸのような特定のビットパ
ターンのデータのブロックを検索することが含まれる。
【００３２】次に図５を参照すると、ＭＣＮＳ ＣＲＣ
チェックバイトと、対応したパケットのビットとを用い
て復号動作を実行できるＣＲＣチェックバイトデコーダ
が示されている。図５に示すシンドロームデコーダ回路
５００は図４に示す公知のデコーダ回路と同様である。
公知のデコーダ４００の要素と同じかまたは同様である
デコーダ回路５００の要素は図４で使用した符号と同じ
符号で表わされる。図４のデコーダと図５のデコーダと
の重要な相違点は、図５のデコーダが、例えばフリップ
フロップを用いて構成した専用遅延装置４８０に代えて
ランダムアクセスメモリ５８０の１４９７ビットを用い
ている点である。メモリ５８０はフィードバックメモリ
として機能している。ＲＡＭメモリ５８０を使用するこ
とにより、装置のコンパクトさやハードウエアの融通性
の点で有利である。従って、図５の実施の形態では、デ
コーダ回路５００を用いてＣＲＣチェック機能を実行す
るために、ＲＡＭメモリ５８０を使用して１４９７ビッ
ト遅延されるデータが使用される。
【００３３】パケット同期パターンを取得することで、
デコーダ回路５００によるＣＲＣシンドロームの発生
は、受信したパケットにおけるエラーの有無をチェック
するのに役立つ。あいにく、受信したパケットにおける
エラーのチェックは、通常完全なパケットが処理される
まで完了されない。すなわち、全エラーなしのパケット
のデータ内容は、同期値４７ＨＥＸがデコーダ回路５０
０によって出力される前に処理されなければならない。
パケット同期化が存在する時パケット処理後の４７ＨＥ
Ｘ以外の値のデコーダ回路５００からの出力は、受信し
たパケットがエラーを含んでいることを表わしている。
【００３４】デコーダ回路５００の出力は、パケットに
エラーのない時のＭＰＥＧパケット同期バイト値に等し
いので、ＭＣＮＳオーバーケーブルパケットストリーム
からのＭＰＥＧ搬送ストリームを再構築するのに使用さ
れ得る。図１に示すように、ＭＰＥＧ搬送ストリームは
通常、搬送パケットの最初のバイトとして４７ＨＥＸの
値をもつ同期バイトを含んでいる。更に、デコーダ回路
５００の出力は、パケットにおけるエラーの検出された
時を表わすのでエラー検出信号としても使用できる。
【００３５】上述のように、パケットの先頭を検査する
ことによりパケットのエラーを容易に検出できる場合に
はデコーダ回路５００に追従する種々の処理機能に有効
である。このようにして、エラーを含んだパケットの処
理は避けられるかまたはエラーのないパケットの処理と
違った仕方で取り扱われ得る。
【００３６】本発明の一つの実施の形態によれば、デコ
ーダ回路５００からのＣＲＣシンドロームバイト出力
は、シンドロームバイトを作るのに使用された対応した
パケットに挿入される。このようにして、パケットエラ
ー表示信号を表わすシンドロームバイトはＭＰＥＧパケ
ットの最初のバイトとなる。エラーなしのパケットの場
合、この最初のバイトは期待した４７ＨＥＸの同期バイ
ト値をもち、それにより最初のバイトは同期バイトとパ
ケットエラー表示との二つの働きをする。従って、エラ
ーのないパケット伝送の場合、本発明の方法および装置
は、受信したＭＣＮＳパケットストリームからＭＰＥＧ
パケットストリームを再構築する。
【００３７】本発明の他の実施の形態によれば、ＭＰＥ
Ｇ同期バイト、例えば４７ＨＥＸの値をもつバイトは各
データパケットの最初のバイトとして挿入される。更
に、ＣＲＣシンドローム出力は、対応したパケットデー
タがエラーを含んでいたかどうかを検査するようにチェ
ックされる。処理すべきパケットデータがエラーを含む
ことをＣＲＣシンドロームバイトが表示すると、同期バ
イト／エラー表示信号は、結合回路により対応したパケ
ットヘッダの最初のビットを設定させる値に設定され、
結合回路で処理されることになる遅延パケットデータに
エラーがあることを表示するようにする。このようにし
て、ＭＰＥＧコンプライアントパケットストリームは、
受信したＭＣＮＳパケットストリームから構成され、搬
送パケットにエラーが含まれているかを表示するエラー
表示信号は、発生されたＭＰＥＧ搬送パケット開始点近
くに含まれる。
【００３８】デコーダ回路５００で発生したシンドロー
ムバイトを、当該バイトの発生をもたらしたパケットの
最初のバイトとして用いるために、パケットデータ、例
えばヘッダおよびペイロード、完全なパケット期間を遅
延して、パケットデータを対応したエラー検出信号、例
えばデコーダ回路５００からのシンドロームバイト出力
またはパケットヘッダに挿入されることになるエラー表
示ビットとアライメントできるようにする必要がある。
パケットデータの遅延は、第１の遅延ＲＡＭ５８０とほ
ぼ同じ大きさの第２のＲＡＭを用いて達成され得る。
【００３９】本発明の一実施の形態では、デコーダ回路
装置の効率は、記憶素子５８０によって行われるフィー
ドバック機能を、パケット同期化の達成された後に記憶
素子５８０より更に少ない記憶素子をもつレジスタ遅延
に切り換えることによって向上される。デコーダ回路５
００で実行されるＣＲＣ計算においては実際には遅延デ
ータの特定の僅か数ビットだけが必要とされるので、パ
ケット同期化が達成されると、記憶素子５８０の代わり
に相対的に少数の記憶素子を用いることができる。記憶
素子５８０のフィードバック機能が本発明に従ってレジ
スタ遅延に切り換えられると、記憶素子５８０はパケッ
トデーダを遅延するのに再使用され得る。これにより、
本発明に従って構成したＣＲＣデコーダ回路で発生した
エラー表示信号を用いてパケット同期化、エラー検出、
および二つの別個のメモリ、例えば同期化／エラー検出
用のパケットの内容の大部分をまず遅延させる第１のメ
モリと、処理されることになるパケットの開始時に発生
したエラー表示信号を挿入できるようにパケットの内容
を遅延させる第２のメモリ、を必要としない被処理パケ
ットの最初のバイトへのエラー表示信号の挿入を行うこ
とができる。
【００４０】本発明によれば、一旦、パケット同期化が
達成されると、記憶素子５８０のフィードバック機能は
比較的小さな遅延レジスタにシフトされ、それにより記
憶素子５８０はフリーとなりエラー表示信号を発生しな
がらパケットデータを遅延させるのに使用される。
【００４１】ＭＣＮＳパケットストリームに含まれた受
信パケットに対するＭＣＮＳ ＣＲＣバイトを復号する
際の第１のステップには、処理すべきパケットストリー
ムのパケット構造との同期化を達成することが含まれ
る。これは、受信パケットに対応したＣＲＣチェックバ
イトを復号するのに用いた回路５００のようなＬＦＳＲ
の出力において通常のＭＰＥＧパケット同期バイト（４
７ＨＥＸ）を取得する技術を適用することにより行われ
得る。これを行う一つの方法は、各新しい入力ビットを
処理した後ＬＦＳＲ５００の最後の８ビットを検査する
ことにある。この８ビットは同期パターン４７ＨＥＸに
対するマッチングについて検査される。同期パターンが
検出されると、本発明の方法は１５０４ビット時間、例
えばデコーダ回路５００を介して一つの全パケットのデ
ータをシフトさせるのに必要な時間の待ちおよびＬＦＳ
Ｒ５００の出力の再検査を行う。同期パターン４７ＨＥ
Ｘが再び検出されると、パケット同期が見出されたこと
を表示する。このようにして、例えば図６に示す回路６
０８のような同期検索／エラー検出回路によってパケッ
ト同期化ロックが明らかになる前に多重確認が得られ得
る。
【００４２】パケット同期化ロックが達成されると、Ｃ
ＲＣシンドロームが正しく計算されたどうかを検査して
エラーなしパケットを表示する、またはエラーが発生し
たどうかを検査する同期値が出力される場所についてＬ
ＦＳＲ５００の出力を検査することだけが必要である。
【００４３】本発明の種々の実施の形態を構成するため
に、シンドローム復号ＬＦＳＲ５００は分析のために三
つの別個の部分または区分に分けられ得る。第１の区分
５０２はｇ（Ｘ）多項式部分であり、第２の部分５０４
はｂ（Ｘ）多項式部分であり、また最後の区分は遅延素
子Ｘ1497部分５８０である。ｇ（Ｘ）は８桁のＬＦＳ
Ｒ、例えば８ユニットの遅延素子４０２〜４０９を含む
ＬＦＳＲを用いて構成され得る関数である。ｂ（Ｘ）は
７桁のフィードフォワードシフトレジスタ、例えば７ユ
ニット遅延素子を含むフィードフォワードシフトレジス
タを用いて構成され得る関数である。第１および第２の
デコーダ区分５０２，５０４に用いられる各ユニット遅
延素子は１ビットレジスタを用いて構成され得る。
【００４４】遅延素子Ｘ1497部分は、一連のフリップフ
ロップとして構成される場合には有効ゲートアレイを必
要とし、従ってデコーダ回路５００のこの部分５８０を
ＲＡＭメモリのセグメントとして実装するのが望まし
い。
【００４５】遅延素子Ｘ1497としてＲＡＭを使用する時
メモリアクセス効率を改善するために、一つの実施の形
態ではメモリアクセス操作は１ビットより大きいデータ
セグメントを用いて行われ、例えばメモリをアクセスす
る際には７ビットセグメントが使用される。デコーダ回
路５００に先行するステージの一つは適当には７ビット
符号で動作するリード−ソロモンデコーダであり得るの
で、ｇ（Ｘ）多項式関数を構成するのに用いたＬＦＳＲ
と一度に７ビットを用いるメモリとの両方を作動させる
ことには意味がある。
【００４６】図６には、ＭＣＮＳパケットストリーム同
期化操作およびＭＰＥＧ搬送パケットストリーム再構築
操作を実行できる本発明に従って構成された回路６００
を示す。回路６００は、エラーなしパケットの場合にＭ
ＰＥＧ同期バイトとして機能するパケットの始点におい
てエラー表示信号を挿入する。
【００４７】回路６００は、ｇ（Ｘ）関数回路６０３
と、ｂ（Ｘ）関数回路６０４と、メモリ６８０とを有す
る。メモリ６８０は以下に説明するように、パケット同
期化操作モード中Ｚ-1497 として用いられ、そして同期
化ロック操作モード中にはパケットデータ遅延回路とし
て再使用されるメモリセグメントを備えている。これら
三つの主要要素６０３，６０４，６８０の他に、回路６
００は、メモリアクセスの制御、パケット同期化操作モ
ード間の切替えおよび同期化ロックの検出用の種々の付
加的な要素を備えている。
【００４８】次に簡単に図９を参照すると、ｇ（Ｘ）関
数回路６０３として用いるのに適した回路９０３が示さ
れている。この回路９０３は７ビットで動作するように
設計される。
【００４９】図示するように、ｇ（Ｘ）関数回路は８個
のユニット遅延素子９１０〜９１７と、２８個の加算器
９２０〜９４７とを有し、図９に示すように互いに結合
されている。入力（Ｉ0 ，Ｉ1 ，Ｉ2 ，Ｉ3 ，Ｉ4 ，Ｉ
5 ，Ｉ6 ）の各々は、ｇ（Ｘ）関数回路９０３への最新
の入力として働く入力ビットストリームの７ビットの一
つに対応している。出力（Ｏ0 ，Ｏ1 ，Ｏ2 ，Ｏ3 ，Ｏ
4 ，Ｏ5 ，Ｏ6 ）はｇ（Ｘ）関数回路９０３で発生した
７ビット出力信号を表している。
【００５０】ｇ（Ｘ）関数回路９０３内において、出力
（Ｏ0 ，Ｏ1 ，Ｏ2 ，Ｏ3 ，Ｏ4 ，Ｏ5 ，Ｏ6 ）はフィ
ードバック信号として用いられる。更に、遅延素子９１
０から出力された内部発生信号Ｇ７は、出力信号を発生
する際に加算器９２４への入力として用いられる。
【００５１】次に図１０を参照すると、ｂ（Ｘ）関数発
生回路６０４として適した回路１００４が例示されてい
る。ｂ（Ｘ）関数発生回路１００４は７個のユニット遅
延素子１０１０〜１０１６と、２８個の加算器１０２０
〜１０４７とを有し、図１０に示すように互いに結合さ
れている。
【００５２】ｂ（Ｘ）関数発生回路１００４は入力信号
として、ｇ（Ｘ）関数回路６０３から出力された最新の
７ビット（Ｏ0 ，Ｏ1 ，Ｏ2 ，Ｏ3 ，Ｏ4 ，Ｏ5 ，
Ｏ6 ）およびｇ（Ｘ）関数回路の選択した前の出力に対
応する７ビット（Ｄ0 ，Ｄ1 ，Ｄ2 ，Ｄ3 ，Ｄ4 ，
Ｄ5 ，Ｄ6 ）すなわちメモリ６８０または遅延レジスタ
６０５を用いて遅延され、ｂ（Ｘ）関数発生回路の出力
を発生するようにｂ（Ｘ）関数発生回路によって要求さ
れた一つ以上の前のｇ（Ｘ）出力の特定の複数のビット
を受ける。遅延レジスタ６０５に格納されるビットにつ
いて以下図７および図８を参照して説明する。
【００５３】ｂ（Ｘ）関数発生回路６０４はフィードフ
ォワードシフトレジスタ回路であるので、出力は単にこ
れまでの有限時間での入力に依存する。この場合、出力
は、ｇ（Ｘ）関数発生回路６０３の最新の出力およびｇ
（Ｘ）関数発生回路から４個の遅延出力の関数である。
特定の既知時間に、例えば同期値４７ＨＥＸの生じるこ
とが期待される時にｂ（Ｘ）多項式を検査したい場合に
は、関連する時間にｂ（Ｘ）値を計算する必要のあるｇ
（Ｘ）ビットだけを遅延し格納する必要がある。
【００５４】関連するシンドローム出力は、ｂ（Ｘ）関
数発生回路によって発生された値のビットｂ（１４９
７）〜ｂ（１５０４）に対応する。図８はｂ（Ｘ）関数
発生回路のシンドローム出力を表す関連するｂ（Ｘ）ビ
ットおよびｇ（Ｘ）関数発生回路の出力ビットの依存性
を示す。関連するビット、すなわち１４９７〜１５０４
の範囲内のｂ（Ｘ）ビットは、パケット境界に対する−
７〜＋７の範囲内のｇ（Ｘ）値および最新のｇ（Ｘ）入
力の関数である。
【００５５】従って、同期アライメントが検出され、そ
して関心が同期時間においてＣＲＣデコーダの出力とな
ると、全１４９７ビットと違って同期時間にシンドロー
ムを計算するために遅延される必要のあるほぼ１５ビッ
トを簡単に格納できる。従って、必要な１５ビットを格
納するのに遅延レジスタ６０５のようなレジスタを用い
ることによって、同期取得が達成されると、メモリ６８
０は、例えばパケットデータ遅延装置として使用しな
い。
【００５６】本発明の一実施の形態によれば、同期ロッ
ク操作モード中に、最新のｇ（Ｘ）出力ビットおよび遅
延レジスタ６０５の内容は、同期値の発生した時にｂ
（Ｘ）関数発生回路の出力を計算するのに用いられる。
【００５７】パケット同期取得および同期ロック操作モ
ードの両方の間に本発明のデコーダ回路６００の内容お
よび動作について以下詳細に説明する。
【００５８】上述のように、デコーダ回路６００の三つ
の主要構成要素は、ｇ（Ｘ）関数回路６０３と、ｂ
（Ｘ）関数発生回路６０４と、メモリ６８０である。ｇ
（Ｘ）関数回路は入力として、入力ビットストリームの
ビット、例えば処理されることになるＭＣＮＳパケット
ストリームからのビットを受ける。ｇ（Ｘ）関数回路は
７ビット出力信号を発生し、この出力信号は、ｂ（Ｘ）
関数発生回路６０４の第１入力と、遅延レジスタ６０５
のデータ入力と、第２のＭＵＸ ６１８の第１入力とに
供給される。
【００５９】遅延データ入力であるｂ（Ｘ）関数発生回
路６０４の第２入力は、第３のＭＵＸ ６１９の出力に
接続される。この第２入力を介してｂ（Ｘ）関数発生回
路６０４はｇ（Ｘ）関数回路の前の出力に対応したビッ
トを受ける。
【００６０】三つの主要要素６０３，６０４，６８０の
他に、デコーダ回路６００は、第１および第２ラップア
ラウンドカウンター６１５，６１６と、遅延レジスタ６
０５と、パケットデータアレンジメント回路６１０とを
有している。またデコーダ回路６００は、同期検索／エ
ラー検出回路６０８と、結合回路６１４と、第１、第
２、および第３マルチプレクサー（ＭＵＸ）６１７，６
１８，６１９とを有している。
【００６１】第１および第２ラップアラウンドカウンタ
ー６１５，６１６は、ｇ（Ｘ）関数回路６０３およびｂ
（Ｘ）関数発生回路６０４を通るビットの通過を制御す
るのに使用した同じクロック信号によって駆動される。
これらのラップアラウンドカウンター６１５，６１６
は、メモリアドレス発生装置として機能する。
【００６２】第１ラップアラウンドカウンター６１５は
パケット同期化（同期ロック取得）操作モード中にメモ
リ６８０をアクセスするメモリアドレスとして用いられ
るカウント遅延信号を発生する。第１ラップアラウンド
カウンター６１５は、メモリに一度に７ビットをロード
すると仮定すると、１４９１ビットのメモリへのシフト
操作またはロード操作に対応する十進法で０〜２１２の
値の範囲のカウント遅延信号を発生する。
【００６３】同期取得操作モード中にメモリ６８０を用
いて構成した１４９７ビットの遅延間隔は７で均等に割
れないので、ｂ（Ｘ）関数発生回路で必要な遅延データ
の７ビットはｇ（Ｘ）関数回路の出力からメモリに書き
込まれた７ビット語の一つを読み出すことによってメモ
リ６８０から簡単には検索することができない。ｇ
（Ｘ）関数回路からの７ビット語における実際の遅延は
２１3.８６語である。これは、遅延データの一部が２１
３語遅延で読み出され、一部が２１４語遅延で読み出さ
れることを意味している。図７は、ｂ（Ｘ）関数発生回
路で使用した７ビットがいかにしてｇ（Ｘ）関数回路６
０３から出力された７ビット語を埋めるかを示してい
る。従って、二つの７ビットセグメントがメモリ６８０
から出力されて、シンドロームバイトを発生するのに必
要な二つの異なった７ビット語からデータを発生するよ
うにしなければならない。
【００６４】第２ラップアラウンドカウンター６１６
は、同期ロック操作モード中にメモリ６８０をアクセス
するメモリアドレスとして用いられるカウントパケット
信号を発生する。第２ラップアラウンドカウンター６１
６は、パケットに含まれた８ビットバイトの数（１８
８）に対応する０〜１８７の値の範囲のカウントパケッ
ト信号を発生する。従って、パケット遅延素子として同
期ロックモードにおいて動作する際に、メモリ６８０は
一度に８有用ビットのデータを出力し、一方、同期取得
モードでは一度に７有用ビットを出力する。
【００６５】デコーダ回路６００の同期取得操作モード
について以下説明する。同期取得操作モードにおいて、
同期検索／エラー検出回路６０８の同期ロック出力は低
い。この信号は第１、第２、および第３のＭＵＸ ６１
７，６１８，６１９を制御する。同期ロック出力が低い
ことによって、カウント遅延カウンター６１５の出力は
第１のＭＵＸ ６１７を介してメモリ６８０のアドレス
入力に供給される。同時に、ｇ（Ｘ）関数回路の出力は
第２のＭＵＸ ６１８を介してメモリ６８０のデータ入
力に供給される。
【００６６】同期取得モードでは、メモリ６８０はｂ
（Ｘ）関数発生回路６０４で使用するｇ（Ｘ）関数回路
の出力を遅延する遅延バッファーとして用いられる。こ
の操作モードでは、メモリ６８０から出力された各８ビ
ットから７ビットが第３のＭＵＸ ６１９を介してｂ
（Ｘ）関数発生回路６０４の遅延データ入力に供給され
る。
【００６７】ｇ（Ｘ）関数回路６０３およびｂ（Ｘ）関
数発生回路６０４によるデータの処理は、同期検索／エ
ラー検出回路６０８に供給されかつこの回路によって検
査されるｂ（Ｘ）関数発生回路６０４で発生したシンド
ローム出力によって上述のように行われる。
【００６８】例えば、期待したパケット間隔で値４７Ｈ
ＥＸを繰り返し検出することにより、同期ロックを検出
する際に、同期検索／エラー検出信号は同期ロック信号
を仮定する。更に、同期検索／エラー検出信号は、同期
バイト／エラー検出信号としてｂ（Ｘ）関数発生回路の
出力から発生したシンドロームバイトを出力する。エラ
ーなしパケットの場合、この信号は４７ＨＥＸの値をも
つ。
【００６９】同期ロック信号により、デコーダ回路６０
０は同期ロック操作モードに切り換えるように作動す
る。この操作モードにおいては、パケットデータアレン
ジメント回路６１０が使用される。パケットデータアレ
ンジメント回路６１０はその入力として、入力パケット
ストリームのビットを受ける。パケットデータアレンジ
メント回路６１０は、ビットを８ビットバイトにグルー
プ化し、これらのビットバイトは第２のＭＵＸ ６１８
の第２入力に供給される。
【００７０】同期ロック信号により、第１のＭＵＸ ６
１７は、カウントパケットカウンター６１６の出力をメ
モリ６８０のアドレス入力に接続される。更に、第２の
ＭＵＸ ６１８は、パケットデータアレンジメント回路
６１０の出力をメモリ６８０のデータ入力に接続され
る。従って、同期ロック操作モードにおいては、入力ビ
ットストリームから受けたパケットデータは、この操作
モード中パケットデータ遅延回路として働くメモリ６８
０に供給され、そこに格納される。
【００７１】カウントパケットカウンターの出力は、遅
延レジスタ６０５の制御入力に接続され、そしてｇ
（Ｘ）出力信号の予め選択したビットを格納する遅延レ
ジスタ６０５を制御するのに使用され、ｇ（Ｘ）出力信
号はシンドロームバイトの発生においてｂ（Ｘ）関数発
生回路６０４で後で使用するためにデータパケットに対
応したデータを処理している間に発生される。同期ロッ
ク操作モードにおいては、遅延レジスタ６０５の出力
は、ｂ（Ｘ）関数発生回路の遅延データ入力に接続され
る。従って、同期ロック操作モードにおいては、ｂ
（Ｘ）関数発生回路に供給される遅延データはメモリ６
８０ではなく遅延レジスタ６０５から得られる。
【００７２】パケットエラーのない場合、同期検索／エ
ラー検出回路６０８の同期バイト／エラー表示出力は値
４７ＨＥＸである。同期ロック操作モードにおいて、結
合回路６１４はメモリ６８０からの遅延パケットデータ
および同期バイト／エラー表示信号を受ける。結合回路
は、それの出力ビットストリームに、受信した８ビット
同期バイト／エラー表示信号を挿入した後、遅延パケッ
トデータを出力し、この遅延パケットデータは同期バイ
ト／エラー表示信号を発生するのに用いられる。同期検
索／エラー検出回路６０８でエラーが検出される場合に
は、同期バイト／エラー表示信号は４７ＨＥＸ以外の値
となり、この値は、出力されることになるパケットデー
タのエラーを表示する結合回路６１４から出力される遅
延パケットデータの始点に挿入される。
【００７３】上述のようにして、結合回路６１４は、遅
延した受信パケットデータおよびｂ（Ｘ）関数発生回路
６０４のシンドローム出力から、エラーなしのＭＣＮＳ
パケットの受信を想定してＭＰＥＧ準拠搬送パケットス
トリームを発生し、またエラーを含んだパケットの場合
にはＭＰＥＧ同期バイトの代わりにエラーを含んだパケ
ットの最初のバイトにエラー表示をもつデータストリー
ムを発生する。
【００７４】例えば、拡大した信号干渉の期間のため同
期ロックがなくなった場合には、ｂ（Ｘ）関数発生回路
６０４のシンドローム出力は、一連のパケットに対して
４７ＨＥＸ以外の値となる。多重シーケンシャルの４７
ＨＥＸ以外の値がｂ（Ｘ）関数発生回路から出力される
と、同期検索／エラー検出回路６０８はこの状態を検出
し、そして同期ロック信号を止める。同期ロック信号が
なくなると、回路６００は同期取得操作モードに切り換
えるように作動する。
【００７５】次に図１１を参照すると、本発明の一実施
の形態に従って構成した通信方式１１００が示されてい
る。図示するように、通信方式１１００はディジタルケ
ーブルパケットエンコーダと、ケーブルテレビジョン送
信機と、一つ以上のケーブル受信機１１０１とを有して
いる。
【００７６】ディジタルケーブルパケットエンコーダ１
１０２はその入力として符号化されてないビデオを受
け、そしてＣＲＣチェックバイトを含む符号化したケー
ブルパケットを発生する。ケーブルテレビジョン送信機
１１０４は、例えばケーブルＴＶ線を介して複数のケー
ブル受信機１１０１にケーブルパケットを伝送する。各
ケーブル受信機は、例えば図６に示す形式のＣＲＣ デ
コーダ１１０６を備えている。デコーダ１１０６は伝送
パケットを処理し、ＭＰＥＧパケットを発生し、このＭ
ＰＥＧパケットは上述のようにパケットヘッダにおける
エラー表示信号を含んでいる。また受信機はＭＰＥＧデ
コーダ１１０８を備え、このＭＰＥＧデコーダ１１０８
は、デコーダ１１０６から出力されたＭＰＥＧパケット
を受け、データ、例えばそこに含まれたビデオデータを
復号し、そして復号したビデオデータをディスプレイ装
置１１０９に供給する。ディスプレイ装置１１０９、例
えばＨＤＴＶまたはコンピュータディスプレイは復号し
たビデオデータを表示するのに用いられる。
【図面の簡単な説明】
【図１】ＭＰＥＧ搬送パケットの構成を示す図である。
【図２】ＣＲＣバイトを含むＭＣＮＳパケットの構成を
示す図である。
【図３】データパケットのペイロードおよびヘッダから
ＣＲＣチェックバイトを発生するＣＲＣエンコーダを示
す図である。
【図４】ヘッダ、ペイロードおよびＭＣＮＳデータパケ
ットに対応したＣＲＣチェックバイトからＣＲＣシンド
ロームを発生するデコーダを示す図である。
【図５】ヘッダ、ペイロードおよびＭＣＮＳデータパケ
ットに対応したＣＲＣチェックバイトからＣＲＣシンド
ロームを発生するため本発明の一実施の形態に従って構
成したデコーダを示す図である。
【図６】ＣＲＣチェックバイト復号動作を実行しかつＭ
ＣＮＳパケットストリームからＭＰＥＧ搬送ストリーム
を発生するシステムを示す図である。
【図７】パケットアライメントを達成した後ＣＲＣシン
ドロームを発生するために遅延する必要のあるパケット
ストリームにおけるパケットのビットを示す図である。
【図８】関連する８ビットＣＲＣシンドローム出力を表
わすシンドローム発生装置の８ビットとＣＲＣシンドロ
ームを発生するのに使用した先行する機能回路の種々の
ビット出力との関係を示す図である。
【図９】本発明による７ビット実施の形態に従って使用
され得るｇ（Ｘ）関数回路を示す図である。
【図１０】シンドローム出力のビットを発生するために
本発明の７ビット実施の形態に従って使用され得るｂ
（Ｘ）関数回路を示す図である。
【図１１】本発明の実施の形態に従って構成した通信方
式を示す図である。
【符号の説明】 ５００ デコーダ回路 ５０２ 第１の区分 ５０４ 第２の区分 ５８０ ランダムアクセスメモリ ６００ 回路 ６０３ ｇ（Ｘ）関数回路 ６０４ ｂ（Ｘ）関数回路 ６０５ 遅延レジスタ ６０８ 同期検索／エラー検出回路 ６１０ パケットデータアレンジメント回路 ６１５ 第１のラップアラウンドカウンター ６１６ 第２のラップアラウンドカウンター ６１７ 第１のマルチプレクサー ６１８ 第２のマルチプレクサー ６１９ 第３のマルチプレクサー ６８０ メモリ ９０３ ｇ（Ｘ）関数回路 ９１０〜９１７ 遅延素子 ９２０〜９４７ 加算器 １００４ ｂ（Ｘ）関数回路 １０１０〜１０１６ 遅延素子 １０２０〜１０４７ 加算器 １１００ 通信方式 １１０１ ケーブル受信機 １１０２ ディジタルケーブルパケットデコーダ １１０４ ケーブルテレビジョン送信機 １１０６ ＣＲＣデコーダ １１０８ ＭＰＥＧデコーダ １１０９ ディスプレイ装置

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 複数のパケットを有し、各パケットに巡
    回冗長符号を組合わせたパケットストリームを処理する
    方法であって、 パケット同期化操作を実行するステップを有し、前記パ
    ケット同期化操作が、 ｉ．巡回冗長符号復号操作に使用する遅延装置として、
    記憶装置のＮ個の記憶場所を用いて前記巡回冗長符号復
    号操作を実行するステップであり、前記Ｎが、各パケッ
    トに含まれるビット数の半分以上の整数である前記ステ
    ップと、 パケット同期化を達成したら、 ｉｉ．前記巡回冗長符号復号操作で使用した選択ビット
    を格納する遅延装置のＭ個の記憶場所を用いて関連する
    シンドロームを発生するために前記巡回冗長符号復号操
    作を実行するステップであり、前記Ｍが、前記Ｎより少
    なくとも５倍小さい整数である前記ステップと、 ｉｉｉ．前記巡回冗長符号復号操作で使用した遅延装置
    の機能以外の機能のために、前記巡回冗長符号復号操作
    で以前に使用した前記記憶装置の少なくともＮ−Ｍ個の
    記憶場所を使用するステップとを含むことを特徴とする
    パケットストリームの処理方法。
  2. 【請求項２】 請求項１に記載のパケットストリームの
    処理方法であって、前記巡回冗長符号復号操作で使用し
    た遅延装置の機能以外の機能のために、前記記憶装置の
    前記Ｎ個の記憶場所を使用するステップが、処理すべき
    パケットのデータの大部分を一時的に格納するステップ
    を含んでいることを特徴とするパケットストリームの処
    理方法。
  3. 【請求項３】 請求項２に記載のパケットストリームの
    処理方法であって、処理すべきパケットストリームがＭ
    ＣＮＳパケットストリームであり、パケット同期化を達
    成したら、前記被処理パケットからＭＰＥＧ準拠搬送パ
    ケットストリームを発生するステップを有することを特
    徴とするパケットストリームの処理方法。
  4. 【請求項４】 請求項２に記載のパケットストリームの
    処理方法であって、前記被処理パケットの各々が、巡回
    冗長検査バイトと、ヘッダと、ペイロードとを含むＭＣ
    ＮＳパケットであり、ＭＰＥＧ準拠搬送パケットストリ
    ームを発生するステップを有し、ＭＰＥＧ準拠搬送パケ
    ットストリームを発生する前記ステップが、 ｉ．巡回冗長検査バイトの位置にＭＰＥＧ同期バイトを
    挿入するステップと、 ｉｉ．関連する前記パケットがエラーを含んでいるかを
    検査するために、発生された関連する前記シンドローム
    を検査するステップと、 ｉｉｉ．検査された関連する前記シンドロームと関連す
    るパケットがエラーを含んでいる場合、前記パケットが
    エラーを含んでいることを表す信号を関連する前記パケ
    ットの前記ヘッダ内に挿入するステップとを含むことを
    特徴とするパケットストリームの処理方法。
  5. 【請求項５】 請求項４に記載のパケットストリームの
    処理方法であって、関連する前記パケットがエラーを含
    んでいるかを検査するために、発生された関連する前記
    シンドロームを検査する前記ステップが、発生された関
    連する前記シンドロームを、エラーのないパケットを表
    す予め選択した値と比較するステップを含んでいること
    を特徴とするパケットストリームの処理方法。
  6. 【請求項６】 請求項５に記載のパケットストリームの
    処理方法であって、パケット同期化の消失を検出するた
    めに多重シーケンシャル発生シンドロームの値をモニタ
    し、パケット同期化の消失の検出時に前記パケット同期
    化操作を繰り返すステップを有することを特徴とするパ
    ケットストリームの処理方法。
  7. 【請求項７】 請求項６に記載のパケットストリームの
    処理方法であって、少なくとも四つのシーケンシャル発
    生シンドロームが、エラーのないパケットを表す予め選
    択した値と整合しない時に、パケット同期化の消失の検
    出がなされることを特徴とするパケットストリームの処
    理方法。
  8. 【請求項８】 請求項７に記載のパケットストリームの
    処理方法であって、前記予め選択した値がＭＰＥＧ同期
    バイトの値であることを特徴とするパケットストリーム
    の処理方法。
  9. 【請求項９】 請求項８に記載のパケットストリームの
    処理方法であって、発生された前記ＭＰＥＧ搬送パケッ
    トがビデオデータを含み、発生された前記ＭＰＥＧ搬送
    パケットに含まれる前記ビデオデータを復号するステッ
    プと、前記復号したビデオデータをディスプレイ装置に
    表示するステップとを有することを特徴とするパケット
    ストリームの処理方法。
  10. 【請求項１０】 請求項９に記載のパケットストリーム
    の処理方法であって、前記ディスプレイ装置が高精細度
    テレビジョン受信機であることを特徴とするパケットス
    トリームの処理方法。
  11. 【請求項１１】 ディジタルパケットストリームに含ま
    れ、前記パケットストリームがＣＲＣチェックバイトと
    パケットデータとをもつ一連のパケットを含む、ビット
    を処理する方法であって、 前記パケットストリームに含まれるビットを受信するス
    テップと、 前記受信したビットを第１の関数回路を用いて処理する
    ステップと、 前記第１の関数回路で発生した一組のビットをメモリの
    セグメントに格納するステップと、 前記格納したビットの少なくとも幾つかを第２の関数回
    路に供給するステップと、 前記第２の関数回路の出力を、パケット同期化状態を検
    出するためにモニタするステップと、 前記パケット同期化状態の検出に応じて、第１のメモリ
    セグメントの大きさの１／１０以下の遅延レジスタに、
    前記第１の関数回路から出力されたビットのうちの選択
    したビットを格納するステップと、 前記第１のメモリセグメントを用いて前記第１の関数回
    路の出力以外のデータを格納するステップとを有するこ
    とを特徴とするビットの処理方法。
  12. 【請求項１２】 請求項１１に記載のビットの処理方法
    であって、前記第２の関数回路を作動してシンドローム
    バイトの少なくとも一部を発生させるステップを有する
    ことを特徴とするビットの処理方法。
  13. 【請求項１３】 請求項１２に記載のビットの処理方法
    であって、パケット同期化状態を検出するために前記第
    ２の関数回路の出力をモニタするステップが、前記パケ
    ット間隔に対応する間隔で前記第２の関数回路から出力
    される予め選択した値をモニタするステップを含んでい
    ることを特徴とするビットの処理方法。
  14. 【請求項１４】 請求項１２に記載のビットの処理方法
    であって、前記第１および第２の関数回路が一度に７ビ
    ットで作動し、前記予め選択した値が４７ＨＥＸである
    ことを特徴とするビットの処理方法。
  15. 【請求項１５】 請求項１２に記載のビットの処理方法
    であって、前記第１のメモリセグメントを用いて前記第
    １の関数回路の出力以外のデータを格納するステップ
    が、前記第２の関数回路から出力された前記シンドロー
    ムバイトの一部を発生するのに使用した受信パケットデ
    ータを前記メモリセグメントに格納するステップを含
    み、 更に、前記第２の関数回路から出力された前記シンドロ
    ームバイトの一部と前記メモリセグメントに格納された
    パケットデータとを結合するステップを有することを特
    徴とするビットの処理方法。
  16. 【請求項１６】 請求項１５に記載のビットの処理方法
    であって、前記メモリセグメントに格納された前記パケ
    ットデータがデータエラーを含んでいるかを決定するた
    め前記第２の関数回路の出力を検査するステップを有
    し、前記シンドロームバイトの一部と前記メモリセグメ
    ントに格納された前記パケットデータとを結合するステ
    ップが、前記パケットデータにデータエラーの含まれて
    いることが判明した時に前記パケットデータに含まれる
    ヘッダにエラー表示信号を挿入するステップを含んでい
    ることを特徴とするビットの処理方法。
  17. 【請求項１７】 巡回冗長符号とパケットデータとを含
    むパケットを処理する装置であって、 受信パケットを受信し処理して出力ビットを発生する第
    １の関数回路と、 前記第１の関数回路に接続され、パケット同期化操作モ
    ード中に、前記第１の関数回路の出力ビットの第１の部
    分を格納し、遅延した第１の関数出力ビットを発生する
    メモリと、 前記第１の関数回路に接続され、パケット同期化ロック
    操作モード中に、前記第１の関数回路の出力ビットの、
    前記第１の部分の少なくとも１／１０以下の第２の部分
    を格納し、パケット同期化ロック操作モード中に前記遅
    延した第１の関数出力ビットを発生するデータ記憶装置
    と、 前記第１の関数回路の出力ビットおよび遅延した第１の
    関数回路の出力ビットの関数としてシンドロームバイト
    の少なくとも一部を発生する第２の関数回路と、 パケット同期化ロック操作モード状態の発生を検出する
    手段とを有することを特徴とするパケットの処理装置。
  18. 【請求項１８】 請求項１７に記載のパケットの処理装
    置であって、更に、前記メモリの出力と、前記データ記
    憶装置の出力と、前記第２の関数回路の入力とに接続さ
    れたスイッチング回路を有し、前記スイッチング回路が
    前記検出手段によって発生したモード表示信号に応動し
    て、パケット同期化取得操作モード中には前記メモリか
    ら前記第２の関数回路の入力に前記遅延した第１の関数
    回路の出力ビットを供給し、またパケット同期化ロック
    操作モード中には前記データ記憶装置から前記第２の関
    数回路の入力に前記遅延した第１の関数回路の出力ビッ
    トを供給するようにしたことを特徴とするパケットの処
    理装置。
  19. 【請求項１９】 請求項１８に記載のパケットの処理装
    置であって、前記メモリがパケット同期化ロック操作モ
    ード中にパケットデータを格納するのに用いられ、更に
    前記メモリに格納されたパケットデータを、前記第２の
    関数回路の出力の関数として発生したエラー表示信号と
    結合する手段を有していることを特徴とするパケットの
    処理装置。
  20. 【請求項２０】 請求項１８に記載のパケットの処理装
    置であって、巡回冗長符号を含む前記パケットがＭＣＮ
    Ｓパケットであり、またパケットデータを結合する前記
    手段がＭＰＥＧ搬送パケットを発生することを特徴とす
    るパケットの処理装置。
  21. 【請求項２１】 請求項２０に記載のパケットの処理装
    置であって、更に、発生した前記ＭＰＥＧ搬送パケット
    を伝送する送信機と、前記送信機に接続され、前記ＭＰ
    ＥＧ搬送パケットを復号するデコーダと、前記デコーダ
    に接続され、前記ＭＰＥＧ搬送パケットに含まれるデー
    タを出力するデータ出力装置とを有することを特徴とす
    るパケットの処理装置。
  22. 【請求項２２】 請求項２１に記載のパケットの処理装
    置であって、前記デコーダおよびデータ出力装置が高精
    細度テレビジョン受信機の一部であることを特徴とする
    パケットの処理装置。
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