JPH1124782A - Clock control method for microprocessor and clock control type microprocessor system - Google Patents
Clock control method for microprocessor and clock control type microprocessor systemInfo
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- JPH1124782A JPH1124782A JP9181267A JP18126797A JPH1124782A JP H1124782 A JPH1124782 A JP H1124782A JP 9181267 A JP9181267 A JP 9181267A JP 18126797 A JP18126797 A JP 18126797A JP H1124782 A JPH1124782 A JP H1124782A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、マイクロプロセッ
サへ供給するメインクロックの周波数を切り替えるマイ
クロプロセッサのクロック制御方法およびクロック制御
型マイクロプロセッサシステムに関するものである。こ
の種のマイクロプロセッサシステムは、例えば、サーボ
制御等のクローズドループ機構を構成しているシステム
において、外部から与えられたアナログ信号をＡ／Ｄコ
ンバータなどを用いてサンプリングし、個々のサンプリ
ングによって取り込んだデータに対する演算処理を次の
サンプリングまでに終了する必要性があるマイクロプロ
セッサシステム等に用いられる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a microprocessor clock control method for switching the frequency of a main clock supplied to a microprocessor and a clock control type microprocessor system. In a microprocessor system of this type, for example, in a system constituting a closed loop mechanism such as a servo control, an analog signal supplied from the outside is sampled using an A / D converter or the like, and is taken in by individual sampling. It is used for a microprocessor system or the like that needs to complete an arithmetic operation on data by the next sampling.
【０００２】[0002]
【従来の技術】従来のマイクロプロセッサシステムは、
図４に示すように、マイクロプロセッサ３１と、例えば
外部から与えられたアナログ信号をデジタル信号に変換
する周辺回路としてのＡ／Ｄコンバータ１２と、Ａ／Ｄ
コンバータ１２の入力を断続するスイッチ１６と、基準
クロック２０からイネーブル信号２３を生成するイネー
ブル信号生成回路１５とから構成される。上記の基準ク
ロック２０は、マイクロプロセッサ３１のメインクロッ
クとなり、イネーブル信号２３はマイクロプロセッサ３
１の入力を制御するとともにスイッチ１６のオンオフを
制御する機能を有する。2. Description of the Related Art A conventional microprocessor system includes:
As shown in FIG. 4, a microprocessor 31, an A / D converter 12 as a peripheral circuit for converting, for example, an externally applied analog signal into a digital signal, and an A / D converter
It comprises a switch 16 for interrupting the input of the converter 12 and an enable signal generating circuit 15 for generating an enable signal 23 from the reference clock 20. The reference clock 20 serves as a main clock of the microprocessor 31, and the enable signal 23
1 and a function of controlling the on / off of the switch 16.
【０００３】つぎに、このように構成された従来例につ
いて、図５を用いてその動作を説明する。図５には、イ
ネーブル信号２３と基準クロック２０とマイクロプロセ
ッサ３１の演算処理状態４４とが示されている。マイク
ロプロセッサ３１の処理能力を決める基準クロック２０
は、固定周波数でメインクロックとしてマイクロプロセ
ッサ３１に入力され、マイクロプロセッサ３１の演算サ
イクルを決定している。また、マイクロプロセッサ３１
の入力を制御するイネーブル信号２３は、イネーブル信
号生成回路１５にて基準クロック２０を用いて生成され
る。Ａ／Ｄコンバータ１２には、イネーブル信号２３が
ハイレベルの時のみ、スイッチ１６がオンとなってデー
タが入力される。Next, the operation of the conventional example having the above-described structure will be described with reference to FIG. FIG. 5 shows the enable signal 23, the reference clock 20, and the arithmetic processing state 44 of the microprocessor 31. Reference clock 20 for determining processing capacity of microprocessor 31
Is input to the microprocessor 31 as a main clock at a fixed frequency, and determines the operation cycle of the microprocessor 31. Also, the microprocessor 31
Is generated by the enable signal generation circuit 15 using the reference clock 20. The switch 16 is turned on and data is input to the A / D converter 12 only when the enable signal 23 is at a high level.
【０００４】サンプリングタイミングＡで、Ａ／Ｄコン
バータ１２からの出力データがマイクロプロセッサ３１
に取り込まれる。サンプリングタイミングＡからサンプ
リングタイミングＢの間で、マイクロプロセッサ３１に
おいて演算処理が行われ、演算結果４８が出力される。
ここで、サンプリングタイミングＡからサンプリングタ
イミングＢまでに行うマイクロプロセッサ３１の処理は
簡単な演算であったため、サンプリングデータの取り込
みとデータの演算と演算結果の出力とを行った後も、マ
イクロプロセッサ３１は余力がある状態であり、次の処
理待ちの状態になる。At sampling timing A, output data from the A / D converter 12 is
It is taken in. The arithmetic processing is performed in the microprocessor 31 between the sampling timing A and the sampling timing B, and the arithmetic result 48 is output.
Here, since the processing of the microprocessor 31 performed from the sampling timing A to the sampling timing B was a simple operation, even after the sampling data was taken in, the data was calculated, and the calculation result was output, the microprocessor 31 was still operated. It is in a state where there is enough power, and it is in a state of waiting for the next process.
【０００５】また、サンプリングタイミングＢとサンプ
リングタイミングＣの間で、サンプリングタイミングＡ
からサンプリングタイミングＢの間と同様に、Ａ／Ｄコ
ンバータ１２からの入力データに対する演算が行われる
が、マイクロプロセッサ３１が処理能力を必要とする演
算を行ったために、演算時間が２倍となり、演算結果４
８には演算遅延が発生する。[0005] Also, between sampling timing B and sampling timing C, sampling timing A
To the sampling timing B, the operation is performed on the input data from the A / D converter 12, but since the microprocessor 31 has performed the operation requiring the processing capability, the operation time is doubled. Result 4
8 has an operation delay.
【０００６】さらに、サンプリングタイミングＣとサン
プリングタイミングＤの間で、サンプリングタイミング
ＢとサンプリングタイミングＣの間以上にマイクロプロ
セッサ３１が処理能力を必要とする演算を行ったため
に、演算時間が４倍となり、演算結果４８にはより多く
の演算遅延が発生する。このとき、前述の演算遅延は、
サンプリングタイミングＢとサンプリングタイミングＣ
の間で発生した演算遅延に累積加算されることになる。
したがって、サンプリングタイミングＤはイネーブル信
号２３に対して遅れることになる。Further, since the microprocessor 31 performs an operation requiring a processing capability between the sampling timing C and the sampling timing D more than the interval between the sampling timing B and the sampling timing C, the operation time is quadrupled. The operation result 48 has more operation delay. At this time, the above-mentioned operation delay is
Sampling timing B and sampling timing C
Is cumulatively added to the operation delay generated during the period.
Therefore, the sampling timing D is delayed with respect to the enable signal 23.
【０００７】また前述の遅れが発生したことにより、サ
ンプリングタイミングＤはイネーブル信号２３の範囲内
から外れてしまい、Ａ／Ｄコンバータ１２からの出力デ
ータの取り込みが不可能となり、サンプリングタイミン
グＤとサンプリングタイミングＥの間の状態では、入力
データに対する演算処理が行えない。Further, the occurrence of the above-mentioned delay causes the sampling timing D to fall outside the range of the enable signal 23, making it impossible to take in output data from the A / D converter 12. In the state during E, arithmetic processing cannot be performed on the input data.
【０００８】[0008]
【発明が解決しようとする課題】上記のシステムにおい
ては、メインクロックの周波数が固定であるので、Ａ／
Ｄコンバータ１２の出力をマイクロプロセッサ３１で確
実に取り込むために、マイクロプロセッサ３１が演算処
理を行う時間というのが、入力信号のサンプリング周期
以下とならないようにメインクロック周波数を設定する
必要がある。そのため、マイクロプロセッサ３１の処理
能力に余裕がある場合でも、マイクロプロセッサ３１は
最高速で動作させなければならず、マイクロプロセッサ
３１の最大処理能力を必要とする場合と同等の電力を浪
費することになる。In the above system, since the frequency of the main clock is fixed, A /
In order to ensure that the output of the D converter 12 is captured by the microprocessor 31, it is necessary to set the main clock frequency so that the time for the microprocessor 31 to perform arithmetic processing does not become shorter than the sampling period of the input signal. Therefore, even if the processing capacity of the microprocessor 31 has a margin, the microprocessor 31 must operate at the highest speed, and the same power is wasted as when the maximum processing capacity of the microprocessor 31 is required. Become.
【０００９】したがって、本発明の目的は、消費電力の
低減を図ることができるマイクロプロセッサのクロック
制御方法およびクロック制御型マイクロプロセッサを提
供するものである。Accordingly, an object of the present invention is to provide a microprocessor clock control method and a clock control type microprocessor which can reduce power consumption.
【００１０】[0010]
【課題を解決するための手段】この課題を解決するため
に、本発明のマイクロプロセッサのクロック制御方法
は、演算処理に伴って累積される演算遅延が大きくなっ
たときにマイクロプロセッサのメインクロックの周波数
を高くし、演算遅延が小さくなったときにメインクロッ
クの周波数を低くすることを特徴とする。In order to solve this problem, a method of controlling a clock of a microprocessor according to the present invention provides a method of controlling a main clock of a microprocessor when an operation delay accumulated due to an operation process increases. It is characterized in that the frequency is increased and the frequency of the main clock is decreased when the operation delay is reduced.
【００１１】このような方法により、不必要に高い周波
数でマイクロプロセッサを動作させることがなくなり、
不必要なマイクロプロセッサの電力消費が削減され、消
費電力の低減を図ることができる。また、本発明のクロ
ック制御型マイクロプロセッサシステムは、イネーブル
信号と演算終了フラグとを基にしてマイクロプロセッサ
の演算遅延を検出し、この演算遅延の大きさに応じてク
ロック周波数制御信号を生成する演算遅延検出回路を用
いて、マイクロプロセッサへメインクロックを供給する
ための可変周波数クロック生成回路を制御することによ
り、演算遅延がある一定量以上となったときにクロック
周波数制御信号により可変周波数クロック生成回路の周
波数を高くし、演算遅延がある一定量を下回ったときに
クロック周波数制御信号により可変周波数クロック生成
回路の周波数を低くするようにしたことを特徴とする。By such a method, the microprocessor is not operated at an unnecessarily high frequency,
Unnecessary power consumption of the microprocessor is reduced, and power consumption can be reduced. Further, the clock control type microprocessor system of the present invention detects an operation delay of the microprocessor based on the enable signal and the operation end flag, and generates an operation for generating a clock frequency control signal according to the magnitude of the operation delay. A variable frequency clock generation circuit for supplying a main clock to a microprocessor by using a delay detection circuit to control a variable frequency clock generation circuit by a clock frequency control signal when an operation delay exceeds a certain amount. The frequency of the variable frequency clock generation circuit is lowered by a clock frequency control signal when the operation delay falls below a certain amount.
【００１２】このような構成を採用して、マイクロプロ
セッサのメインクロックの周波数を自動的に制御するの
で、マイクロプロセッサの処理能力に余裕がある場合
（つまり、演算遅延が小さい場合）にはメインクロック
周波数を下げることが可能となり、メインクロックをマ
イクロプロセッサの最大処理能力を必要とする場合の周
波数で常時供給する必要が無くなり、その結果、不必要
なマイクロプロセッサの電力消費が削減され、消費電力
の低減を図ることができる。By adopting such a configuration, the frequency of the main clock of the microprocessor is automatically controlled. Therefore, when there is a margin in the processing capacity of the microprocessor (that is, when the operation delay is small), the main clock is controlled. The frequency can be reduced, and the main clock need not always be supplied at the frequency required when the maximum processing capacity of the microprocessor is required. As a result, unnecessary power consumption of the microprocessor is reduced and power consumption is reduced. Reduction can be achieved.
【００１３】[0013]
【発明の実施の形態】請求項１記載のマイクロプロセッ
サのクロック制御方法は、マイクロプロセッサが演算処
理を行う際に、演算処理に伴って累積される演算遅延が
大きくなったときにマイクロプロセッサのメインクロッ
クの周波数を高くし、演算遅延が小さくなったときにメ
インクロックの周波数を低くすることを特徴とする。According to a first aspect of the present invention, there is provided a clock control method for a microprocessor, wherein when the microprocessor performs an arithmetic process, when the arithmetic delay accumulated with the arithmetic process increases, the main clock of the microprocessor is controlled. It is characterized in that the frequency of the clock is increased and the frequency of the main clock is reduced when the operation delay is reduced.
【００１４】この方法によると、不必要に高い周波数で
マイクロプロセッサを動作させることがなくなり、不必
要なマイクロプロセッサの電力消費が削減され、消費電
力の低減を図ることができる。請求項２記載のクロック
制御型マイクロプロセッサシステムは、外部から入力さ
れたデータをサンプリングし、そのサンプリングデータ
に対して演算処理を行い、演算終了に応答して演算終了
フラグを出力するマイクロプロセッサと、基準クロック
を基にしてマイクロプロセッサの入力を制御するイネー
ブル信号を生成するイネーブル信号生成回路と、イネー
ブル信号と演算終了フラグとを基にしてマイクロプロセ
ッサの演算遅延を検出し、この演算遅延の大きさに応じ
てクロック周波数制御信号を生成する演算遅延検出回路
と、基準クロックを基にして生成する出力クロックの周
波数をクロック周波数制御信号に応じて切り替える可変
周波数クロック生成回路とを備え、可変周波数クロック
生成回路の出力クロックをマイクロプロセッサへメイン
クロックとして供給するとともに、演算遅延がある一定
量以上となったときにクロック周波数制御信号により可
変周波数クロック生成回路の周波数を高くし、演算遅延
がある一定量を下回ったときにクロック周波数制御信号
により可変周波数クロック生成回路の周波数を低くする
ようにしたことを特徴とする。According to this method, the microprocessor is not operated at an unnecessarily high frequency, unnecessary power consumption of the microprocessor is reduced, and power consumption can be reduced. A clock control type microprocessor system according to claim 2, wherein the microprocessor samples data input from the outside, performs an arithmetic operation on the sampled data, and outputs an arithmetic end flag in response to the arithmetic end, An enable signal generation circuit for generating an enable signal for controlling the input of the microprocessor based on the reference clock; and detecting the operation delay of the microprocessor based on the enable signal and the operation end flag, and determining the magnitude of the operation delay. And a variable frequency clock generation circuit that switches a frequency of an output clock generated based on the reference clock in accordance with the clock frequency control signal. Circuit output clock to microprocessor The clock frequency control signal increases the frequency of the variable frequency clock generation circuit when the operation delay exceeds a certain amount, and supplies the clock frequency control signal when the operation delay falls below a certain amount. Thereby lowering the frequency of the variable frequency clock generation circuit.
【００１５】この構成によると、イネーブル信号と演算
終了フラグとを基にしてマイクロプロセッサの演算遅延
を検出し、この演算遅延の大きさに応じてクロック周波
数制御信号を生成する演算遅延検出回路を用いて、マイ
クロプロセッサへメインクロックを供給するための可変
周波数クロック生成回路を制御することにより、演算遅
延がある一定量以上となったときにクロック周波数制御
信号により可変周波数クロック生成回路の周波数を高く
し、演算遅延がある一定量を下回ったときにクロック周
波数制御信号により可変周波数クロック生成回路の周波
数を低くするようにしたので、マイクロプロセッサの処
理能力に余裕がある場合（つまり、演算遅延が小さい場
合）にはメインクロック周波数を下げることが可能とな
り、メインクロックをマイクロプロセッサの最大処理能
力を必要とする場合の周波数で常時供給する必要が無く
なり、その結果、不必要なマイクロプロセッサの電力消
費が削減され、消費電力の低減を図ることができる。According to this configuration, an operation delay detection circuit for detecting an operation delay of the microprocessor based on the enable signal and the operation end flag and generating a clock frequency control signal according to the magnitude of the operation delay is used. Controlling the variable frequency clock generation circuit for supplying the main clock to the microprocessor, the frequency of the variable frequency clock generation circuit is increased by the clock frequency control signal when the operation delay exceeds a certain amount. When the operation delay falls below a certain amount, the frequency of the variable frequency clock generation circuit is lowered by the clock frequency control signal, so that there is a margin in the processing capacity of the microprocessor (that is, when the operation delay is small). ) Makes it possible to lower the main clock frequency. The eliminates the need to constantly supplied at a frequency in the case that requires maximum processing capacity of the microprocessor, as a result, the power consumption of unnecessary microprocessor is reduced, it is possible to reduce power consumption.
【００１６】請求項３記載のクロック制御型マイクロプ
ロセッサシステムは、請求項２記載のクロック制御型マ
イクロプロセッサシステムにおいて、可変周波数クロッ
ク生成回路が基準クロックを分周することによって出力
クロックを生成する構成であり、基準クロックの分周比
を切り替えることにより出力クロックの周波数切替を行
うようにしたことを特徴とする。According to a third aspect of the present invention, there is provided a clock control type microprocessor system according to the second aspect, wherein the variable frequency clock generation circuit generates an output clock by dividing a reference clock. Yes, the frequency of the output clock is switched by switching the frequency division ratio of the reference clock.
【００１７】この構成によると、基準クロックの分周比
を切り替えることにより出力クロックの周波数切替を行
うので、周波数切替を容易に行うことができる。請求項
４記載のクロック制御型マイクロプロセッサシステム
は、請求項３記載のクロック制御型マイクロプロセッサ
システムにおいて、可変周波数クロック生成回路の出力
クロックの周波数切替を２通りとしたことを特徴とす
る。According to this configuration, the frequency of the output clock is switched by switching the division ratio of the reference clock, so that the frequency can be easily switched. According to a fourth aspect of the present invention, there is provided a clock control type microprocessor system according to the third aspect, wherein the output frequency of the variable frequency clock generation circuit is switched in two ways.
【００１８】この構成によると、出力クロックの周波数
切替を２通りとしたので、周波数切替を最も容易に行う
ことができる。以下、本発明の実施の形態について、図
１を参照しながら説明する。図１に本発明の実施の形態
におけるクロック制御型マイクロプロセッサのブロック
図を示す。図１では、Ａ／Ｄコンバータ出力を取り込む
機能を備えた制御用マイクロプロセッサを実施例として
示す。図１において、イネーブル信号生成回路１５は、
外部から入力される基準クロック２０に基づいてイネー
ブル信号２３を生成し、後段のマイクロプロセッサ１１
と演算遅延検出回路１３とスイッチ１６に伝える。スイ
ッチ１６は、イネーブル信号２３により制御され、後段
のＡ／Ｄコンバータ１２にアナログ信号を伝える。Ａ／
Ｄコンバータ１２はＡ／Ｄコンバータ出力２１を後段の
マイクロプロセッサ１１に伝える。According to this configuration, since the frequency of the output clock is switched in two ways, the frequency can be switched most easily. Hereinafter, an embodiment of the present invention will be described with reference to FIG. FIG. 1 shows a block diagram of a clock control type microprocessor according to an embodiment of the present invention. FIG. 1 shows, as an embodiment, a control microprocessor having a function of taking in the output of an A / D converter. In FIG. 1, the enable signal generation circuit 15
An enable signal 23 is generated based on a reference clock 20 input from the outside, and the microprocessor 11
To the operation delay detection circuit 13 and the switch 16. The switch 16 is controlled by the enable signal 23 and transmits an analog signal to the A / D converter 12 at the subsequent stage. A /
The D converter 12 transmits the A / D converter output 21 to the microprocessor 11 at the subsequent stage.
【００１９】マイクロプロセッサ１１は、イネーブル信
号２３に基づいてＡ／Ｄコンバータ出力２１を取り込
み、内部で演算処理を行い、演算結果２８を出力し、そ
の演算処理が終わったことを受けて演算終了フラグ２６
を出力し、演算遅延検出回路１３に伝える。演算遅延検
出回路１３は、マイクロプロセッサ１１からの演算終了
フラグ２６とイネーブル信号２３との位相の比較を行
い、クロック周波数制御信号２７を生成し可変周波数ク
ロック生成回路１４に伝える。可変周波数クロック生成
回路１４は、基準クロック２０とクロック周波数制御信
号２７を受けて、出力クロックの周波数の切り替えを行
い、この出力クロックをマイクロプロセッサ１１にメイ
ンクロック２９として伝えることによって、マイクロプ
ロセッサ１１の演算処理能力を制御する。この場合、可
変周波数クロック生成回路１４は、演算遅延がある一定
量以上となったとき（大きくなったとき）にクロック周
波数制御信号により可変周波数クロック生成回路の周波
数を高くし、演算遅延がある一定量を下回ったとき（小
さくなったとき）にクロック周波数制御信号により可変
周波数クロック生成回路の周波数を低くするようにして
いる。The microprocessor 11 takes in the A / D converter output 21 based on the enable signal 23, performs an arithmetic operation internally, outputs an arithmetic result 28, and receives an arithmetic end flag in response to the completion of the arithmetic processing. 26
Is output to the calculation delay detection circuit 13. The operation delay detection circuit 13 compares the phase of the operation end flag 26 from the microprocessor 11 with the phase of the enable signal 23, generates a clock frequency control signal 27, and transmits it to the variable frequency clock generation circuit 14. The variable frequency clock generation circuit 14 receives the reference clock 20 and the clock frequency control signal 27, switches the frequency of the output clock, and transmits the output clock to the microprocessor 11 as the main clock 29, so that the microprocessor 11 Control the processing power. In this case, the variable frequency clock generation circuit 14 increases the frequency of the variable frequency clock generation circuit by the clock frequency control signal when the operation delay exceeds a certain amount (when the operation delay becomes large), and The clock frequency control signal lowers the frequency of the variable frequency clock generation circuit when the amount falls below (when it becomes smaller).
【００２０】つぎに、このように構成された実施の形態
について、図２を用いてその動作を説明する。図２に
は、イネーブル信号２３とマイクロプロセッサ１１の演
算処理状態２４と演算終了フラグ２６とクロック周波数
制御信号２７とメインクロック２９とが示されている。
図１で使用されているマイクロプロセッサ１１は、１マ
シンサイクルがメインクロック１周期分に相当し、１マ
シンサイクルで１命令の処理を行うマイクロプロセッサ
の例である。またイネーブル信号２３は、イネーブル信
号生成回路１５にて基準クロック２０を用いて生成され
る。Next, the operation of the embodiment configured as described above will be described with reference to FIG. FIG. 2 shows an enable signal 23, an operation processing state 24 of the microprocessor 11, an operation end flag 26, a clock frequency control signal 27, and a main clock 29.
The microprocessor 11 used in FIG. 1 is an example of a microprocessor in which one machine cycle corresponds to one cycle of the main clock and processes one instruction in one machine cycle. The enable signal 23 is generated by the enable signal generation circuit 15 using the reference clock 20.
【００２１】図２に示すように、サンプリングタイミン
グＡからサンプリングタイミングＢの間は、マイクロプ
ロセッサ１１での演算処理の負荷が軽いため演算遅延が
発生しない場合である。この場合には、イネーブル信号
２３とサンプリングタイミングＡの位相関係は理想状態
となる。そのため演算遅延検出回路１３からは、イネー
ブル信号２３と演算終了フラグ２６の比較結果であるク
ロック周波数制御信号２７として、メインクロック２９
の周波数を低くする命令であるローレベルの信号が出力
される。このクロック周波数制御信号２７を受けて、可
変周波数クロック生成回路１４では、メインクロック２
９の周波数として基準クロック２０の１／２倍の周波数
が選択される。As shown in FIG. 2, between the sampling timing A and the sampling timing B, there is a case where no calculation delay occurs because the load of the calculation processing in the microprocessor 11 is light. In this case, the phase relationship between the enable signal 23 and the sampling timing A is in an ideal state. Therefore, the operation delay detection circuit 13 outputs the main clock 29 as a clock frequency control signal 27 which is a comparison result of the enable signal 23 and the operation end flag 26.
Is output as a low-level signal, which is an instruction to lower the frequency. In response to the clock frequency control signal 27, the variable frequency clock generation circuit 14
As the frequency 9, a frequency that is １ ／ times the frequency of the reference clock 20 is selected.
【００２２】サンプリングタイミングＢからサンプリン
グタイミングＣの間は、マイクロプロセッサ１１での演
算処理の負荷が重く演算遅延が発生した場合である。こ
の場合には、イネーブル信号２３に対して取り込みタイ
ミングの位相は十分に余裕があるため、演算遅延検出回
路１３で比較された結果のクロック周波数制御信号２７
としては、ローレベルの信号が出力される。これを受け
た可変周波数クロック生成回路１４では、メインクロッ
ク２９の周波数として基準クロック２０の１／２倍の周
波数が選択される。The period from the sampling timing B to the sampling timing C is a case where the processing load on the microprocessor 11 is heavy and a calculation delay occurs. In this case, since the phase of the fetch timing is sufficiently large with respect to the enable signal 23, the clock frequency control signal 27
, A low-level signal is output. In response to this, the variable frequency clock generation circuit 14 selects a frequency that is half the frequency of the reference clock 20 as the frequency of the main clock 29.
【００２３】サンプリングタイミングＣからサンプリン
グタイミングＤの間は、マイクロプロセッサ１１での演
算処理の負荷がサンプリングタイミングＢからサンプリ
ングタイミングＣの間よりも重く、大きく演算遅延が発
生した場合である。この場合には、サンプリングタイミ
ングＢからサンプリングタイミングＣの間で発生した演
算遅延が累積されるため、サンプリングタイミングＢか
らサンプリングタイミングＣの間の状態よりさらに演算
遅延が増す。それに伴い、サンプリングタイミングＤが
サンプリングタイミングＣの状態よりさらに前述の位相
に対して遅れる。そのため、演算遅延検出回路１３か
ら、イネーブル信号２３と演算終了フラグ２６の比較結
果であるクロック周波数制御信号２７として、メインク
ロック２９の周波数を高くする命令であるハイレベルの
信号が出力される。このクロック周波数制御信号２７を
受けて、可変周波数クロック生成回路１４では、メイン
クロック２９の周波数として基準クロック２０の１倍の
周波数が選択される。The period between the sampling timing C and the sampling timing D is a case where the load of the arithmetic processing in the microprocessor 11 is heavier than the period between the sampling timing B and the sampling timing C and a large operation delay occurs. In this case, since the operation delay generated between the sampling timing B and the sampling timing C is accumulated, the operation delay is further increased as compared with the state between the sampling timing B and the sampling timing C. Accordingly, the sampling timing D is further delayed with respect to the above-described phase from the state of the sampling timing C. Therefore, the operation delay detection circuit 13 outputs a high-level signal which is a command to increase the frequency of the main clock 29 as the clock frequency control signal 27 which is a comparison result between the enable signal 23 and the operation end flag 26. In response to the clock frequency control signal 27, the variable frequency clock generation circuit 14 selects a frequency of the reference clock 20 as the frequency of the main clock 29.
【００２４】メインクロック２９の周波数が基準クロッ
ク２０の１倍の周波数に変更されたことにより、マイク
ロプロセッサ１１の処理能力は２倍となる。したがっ
て、演算遅延を取り戻すこととなる。サンプリングタイ
ミングＥにおいては、サンプリングタイミングＤからサ
ンプリングタイミングＥの間の処理により、累積された
演算遅延が解消されるため、それに伴いサンプリングタ
イミングＥとイネーブル信号２３の位相が再び理想状態
となる。そのため、演算遅延検出回路１３から、イネー
ブル信号２３と演算終了フラグ２６の比較結果であるク
ロック周波数制御信号２７として、メインクロック２９
の周波数を低くする命令であるローレベルの信号が出力
される。このクロック周波数制御信号２７を受けて、可
変周波数クロック生成回路１４では、メインクロック２
９の周波数として基準クロック２０の１／２倍の周波数
が選択される。Since the frequency of the main clock 29 is changed to one time the frequency of the reference clock 20, the processing capacity of the microprocessor 11 is doubled. Therefore, the operation delay is recovered. At the sampling timing E, the accumulated operation delay is eliminated by the process from the sampling timing D to the sampling timing E, so that the sampling timing E and the phase of the enable signal 23 are again in the ideal state. Therefore, the main clock 29 is output from the operation delay detection circuit 13 as a clock frequency control signal 27 which is a comparison result between the enable signal 23 and the operation end flag 26.
Is output as a low-level signal, which is an instruction to lower the frequency. In response to the clock frequency control signal 27, the variable frequency clock generation circuit 14
As the frequency 9, a frequency that is １ ／ times the frequency of the reference clock 20 is selected.
【００２５】メインクロック周波数が基準クロック２０
の１／２倍の周波数に変更されたことにより、マイクロ
プロセッサ１１の処理能力が下げられる。したがって、
サンプリングタイミングＤからサンプリングタイミング
Ｅの間の状態のマイクロプロセッサ１１の消費電力と比
べて消費電力が下げられることとなる。ここで、演算遅
延検出回路１３について詳しく説明する。この演算遅延
検出回路１３は、具体的には、演算終了フラグ２６が入
力された時のイネーブル信号２３の状態（ハイレベルま
たはローレベル）によって、演算遅延が発生している
か、発生していないかを判定するものであり、その結果
によって、異なる信号（ハイレベルまたはローレベル）
を出力するものである。The main clock frequency is the reference clock 20
By changing the frequency to 倍 times the processing power of the microprocessor 11, the processing capacity of the microprocessor 11 is reduced. Therefore,
The power consumption is reduced as compared with the power consumption of the microprocessor 11 in the state between the sampling timing D and the sampling timing E. Here, the operation delay detection circuit 13 will be described in detail. Specifically, the operation delay detection circuit 13 determines whether or not an operation delay has occurred according to the state (high level or low level) of the enable signal 23 when the operation end flag 26 is input. Different signal (high level or low level) depending on the result.
Is output.
【００２６】以下に、それぞれの場合について、図２を
参照しながら詳しく説明する。まず、演算遅延が発生し
ている場合について、サンプリングタイミングＤ時点の
前後での動作について説明する。サンプリングタイミン
グＣ時点で取り込まれたデータに対する演算の終了後、
演算遅延検出回路１３には、演算終了フラグ２６が入力
される。この時、演算遅延検出回路１３に入力されてい
るイネーブル信号２３はハイレベルであり、演算遅延が
発生している。この時、クロック周波数制御信号２７と
しては、演算終了フラグ２６の立ち下がりのタイミング
でハイレベルの信号が出力され、この出力が可変周波数
クロック生成回路１４に入力されます。そして、可変周
波数クロック生成回路１４からは、メインクロック２９
として、基準クロック２０の１倍の周波数のクロック信
号が出力される。Hereinafter, each case will be described in detail with reference to FIG. First, the operation before and after the sampling timing D when the calculation delay occurs has been described. After the operation on the data captured at the sampling timing C is completed,
An operation end flag 26 is input to the operation delay detection circuit 13. At this time, the enable signal 23 input to the operation delay detection circuit 13 is at a high level, and an operation delay has occurred. At this time, a high-level signal is output as the clock frequency control signal 27 at the falling timing of the operation end flag 26, and this output is input to the variable frequency clock generation circuit 14. Then, the main clock 29 is output from the variable frequency clock generation circuit 14.
As a result, a clock signal having a frequency that is one time the frequency of the reference clock 20 is output.
【００２７】つぎのサンプリングタイミングＤ時点で取
り込まれたデータに対する演算の終了後、演算遅延検出
回路１３には、演算終了フラグ２６が入力される。この
時、演算遅延検出回路１３に入力されているイネーブル
信号２３はローレベルであり、演算遅延は発生していな
い。この時、クロック周波数制御信号２７としては、演
算終了フラグ２６の立ち下がりのタイミングでローレベ
ルの信号が出力され、この出力が可変周波数クロック生
成回路１４に入力される。そして、可変周波数クロック
生成回路１４からは、メインクロック２９として、基準
クロック２０の１／２倍の周波数のクロック信号が出力
される。After the end of the operation on the data taken in at the next sampling timing D, the operation end flag 26 is input to the operation delay detecting circuit 13. At this time, the enable signal 23 input to the operation delay detection circuit 13 is at a low level, and no operation delay occurs. At this time, a low-level signal is output as the clock frequency control signal 27 at the falling timing of the operation end flag 26, and this output is input to the variable frequency clock generation circuit 14. Then, the variable frequency clock generation circuit 14 outputs, as the main clock 29, a clock signal having a frequency that is half the frequency of the reference clock 20.
【００２８】つぎに、演算遅延が発生していない場合に
ついて、サンプリングタイミングＢ時点の前後での動作
を例にとって説明する。サンプリングタイミングＡ時点
で取り込まれたデータに対する演算の終了後、演算遅延
検出回路１３には、演算終了フラグ２６が入力される。
この時、演算遅延検出回路１３に入力されているイネー
ブル信号２３はローレベルであり、演算遅延は発生して
いない。この時、クロック周波数制御信号２７として
は、演算終了フラグ２６の立ち下がりのタイミングでロ
ーレベルの信号が出力され、この出力が可変周波数クロ
ック生成回路１４に入力される。そして、可変周波数ク
ロック生成回路１４からは、メインクロック２９とし
て、基準クロック２０の１／２の周波数のクロック信号
が出力される。Next, the operation before and after the sampling timing B will be described as an example in the case where no operation delay occurs. After the end of the operation on the data taken in at the sampling timing A, the operation end flag 26 is input to the operation delay detection circuit 13.
At this time, the enable signal 23 input to the operation delay detection circuit 13 is at a low level, and no operation delay occurs. At this time, a low-level signal is output as the clock frequency control signal 27 at the falling timing of the operation end flag 26, and this output is input to the variable frequency clock generation circuit 14. The variable frequency clock generation circuit 14 outputs, as the main clock 29, a clock signal having a half frequency of the reference clock 20.
【００２９】つぎのサンプリングタイミングＢ時点で取
り込まれたデータの場合については、先のＡ時点の場合
と同様であるので、説明を省略する。なお、上記の実施
の形態のクロック制御型マイクロプロセッサシステムに
おいては、２段階にメインクロック周波数の変更、具体
的にはメインクロック周波数を１／２倍から１倍への変
更またはその逆の変更を行い、またＡ／Ｄコンバータを
用いたものについて説明したが、これに限らず、任意の
数値Ｎ段階のメインクロック周波数の変更、またメイン
クロック周波数を任意の数値Ｘ倍への変更を行うもので
もよい。さらに、データを一定周期でサンプリングする
必要性のあるシステムに対しては本発明を適用可能であ
る。The case of data fetched at the next sampling timing B is the same as the case of the preceding time A, and the description is omitted. In the clock control type microprocessor system of the above embodiment, the main clock frequency is changed in two stages, specifically, the main clock frequency is changed from 1/2 to 1 or vice versa. Although the description has been given of the case where the A / D converter is used, the present invention is not limited to this, and the change of the main clock frequency at an arbitrary numerical value N stages or the change of the main clock frequency to an arbitrary numerical value X times is also possible. Good. Further, the present invention can be applied to a system that needs to sample data at a constant cycle.
【００３０】また、演算遅延検出については、ソフトウ
ェア上で行うようにしてもよい。図３は上記の演算遅延
検出のアルゴリズムを示すフローチャートである。以
下、このアルゴリズムについて説明する。このアルゴリ
ズムでは、まず演算終了フラグ２６がローレベル
（“Ｌ”）であるかどうかを繰り返し検出する。演算終
了フラグ２６がローレベルであることが検出されると、
今度は演算終了フラグ２６がハイレベル（“Ｈ”）であ
るかどうかを繰り返し検出する。演算終了フラグ２６が
ハイレベルであることが検出されると、さらにイネーブ
ル信号２３がハイレベルであるかどうかを検出する。イ
ネーブル信号２３がハイレベルであれば、クロック周波
数制御信号２７としてハイレベルの信号を出力し、イネ
ーブル信号２３がローレベルであれば、クロック周波数
制御信号２７としてローレベルの信号を出力し、つぎの
入力を待つ。The detection of the operation delay may be performed on software. FIG. 3 is a flowchart showing an algorithm for detecting the above-mentioned operation delay. Hereinafter, this algorithm will be described. In this algorithm, first, it is repeatedly detected whether or not the operation end flag 26 is at a low level ("L"). When it is detected that the operation end flag 26 is at a low level,
This time, it is repeatedly detected whether or not the operation end flag 26 is at a high level ("H"). When it is detected that the operation end flag 26 is at a high level, it is further detected whether or not the enable signal 23 is at a high level. If the enable signal 23 is at a high level, a high-level signal is output as the clock frequency control signal 27. If the enable signal 23 is at a low level, a low-level signal is output as the clock frequency control signal 27. Wait for input.
【００３１】[0031]
【発明の効果】請求項１記載のマイクロプロセッサのク
ロック制御方法によれば、不必要に高い周波数でマイク
ロプロセッサを動作させることがなくなり、不必要なマ
イクロプロセッサの電力消費が削減され、消費電力の低
減を図ることができる。請求項２記載のクロック制御型
マイクロプロセッサシステムによれば、イネーブル信号
と演算終了フラグとを基にしてマイクロプロセッサの演
算遅延を検出し、この演算遅延の大きさに応じてクロッ
ク周波数制御信号を生成する演算遅延検出回路を用い
て、マイクロプロセッサへメインクロックを供給するた
めの可変周波数クロック生成回路を制御することによ
り、演算遅延がある一定量以上となったときにクロック
周波数制御信号により可変周波数クロック生成回路の周
波数を高くし、演算遅延がある一定量を下回ったときに
クロック周波数制御信号により可変周波数クロック生成
回路の周波数を低くするようにしたので、マイクロプロ
セッサの処理能力に余裕がある場合（つまり、演算遅延
が小さい場合）にはメインクロック周波数を下げること
が可能となり、メインクロックをマイクロプロセッサの
最大処理能力を必要とする場合の周波数で常時供給する
必要が無くなり、その結果、不必要なマイクロプロセッ
サの電力消費が削減され、消費電力の低減を図ることが
できる。According to the microprocessor clock control method of the present invention, the microprocessor is not operated at an unnecessarily high frequency, unnecessary power consumption of the microprocessor is reduced, and power consumption is reduced. Reduction can be achieved. According to the clock control type microprocessor system of the second aspect, the operation delay of the microprocessor is detected based on the enable signal and the operation end flag, and the clock frequency control signal is generated according to the magnitude of the operation delay. By controlling the variable frequency clock generation circuit for supplying the main clock to the microprocessor using the calculation delay detection circuit, when the calculation delay exceeds a certain amount, the variable frequency clock Since the frequency of the generation circuit is increased and the frequency of the variable frequency clock generation circuit is reduced by the clock frequency control signal when the operation delay falls below a certain amount, the microprocessor has sufficient processing capability ( In other words, when the operation delay is small), lower the main clock frequency. This eliminates the need to constantly supply the main clock at the frequency required when the maximum processing capacity of the microprocessor is required. As a result, unnecessary power consumption of the microprocessor is reduced, and power consumption is reduced. Can be planned.
【００３２】請求項３記載のクロック制御型マイクロプ
ロセッサシステムによれば、基準クロックの分周比を切
り替えることにより出力クロックの周波数切替を行うの
で、周波数切替を容易に行うことができる。請求項４記
載のクロック制御型マイクロプロセッサシステムによれ
ば、出力クロックの周波数切替を２通りとしたので、周
波数切替を最も容易に行うことができる。According to the clock control type microprocessor system of the third aspect, the frequency of the output clock is switched by switching the frequency division ratio of the reference clock, so that the frequency can be easily switched. According to the clock control type microprocessor system of the fourth aspect, since the frequency of the output clock is switched in two ways, the frequency can be switched most easily.
【図１】本発明の実施の形態におけるクロック制御型マ
イクロプロセッサシステムの構成を示すブロック図であ
る。FIG. 1 is a block diagram showing a configuration of a clock control type microprocessor system according to an embodiment of the present invention.
【図２】本発明の実施の形態におけるクロック制御型マ
イクロプロセッサシステムの制御処理の一例を示すタイ
ミング図である。FIG. 2 is a timing chart showing an example of control processing of the clock control type microprocessor system in the embodiment of the present invention.
【図３】本発明の実施の形態における演算遅延検出アル
ゴリズムを示すフローチャートである。FIG. 3 is a flowchart illustrating an operation delay detection algorithm according to the embodiment of the present invention.
【図４】従来例におけるクロック制御型マイクロプロセ
ッサシステムの構成を示すブロック図である。FIG. 4 is a block diagram showing a configuration of a clock control type microprocessor system in a conventional example.
【図５】従来例におけるクロック制御型マイクロプロセ
ッサシステムの制御処理の一例を示すタイミング図であ
る。FIG. 5 is a timing chart showing an example of control processing of a clock control type microprocessor system in a conventional example.
１１ マイクロプロセッサ １２ Ａ／Ｄコンバータ １３ 演算遅延検出回路 １４ 可変周波数クロック生成回路 １５ イネーブル信号生成回路 １６ スイッチ ２０ 基準クロック ２１ Ａ／Ｄコンバータ出力 ２３ イネーブル信号 ２６ 演算終了フラグ ２７ クロック周波数制御信号 ２８ 演算結果 ２９ メインクロック ３１ マイクロプロセッサ ４１ Ａ／Ｄコンバータ出力 ４８ 演算結果 Reference Signs List 11 microprocessor 12 A / D converter 13 calculation delay detection circuit 14 variable frequency clock generation circuit 15 enable signal generation circuit 16 switch 20 reference clock 21 A / D converter output 23 enable signal 26 calculation end flag 27 clock frequency control signal 28 calculation result 29 Main clock 31 Microprocessor 41 A / D converter output 48 Operation result
Claims (4)
に、前記演算処理に伴って累積される演算遅延が大きく
なったときに前記マイクロプロセッサのメインクロック
の周波数を高くし、前記演算遅延が小さくなったときに
前記メインクロックの周波数を低くすることを特徴とす
るマイクロプロセッサのクロック制御方法。When a microprocessor performs an arithmetic operation, the frequency of a main clock of the microprocessor is increased when an arithmetic delay accumulated along with the arithmetic operation is increased, and the arithmetic delay is reduced. A method of controlling the clock of a microprocessor, wherein the frequency of the main clock is reduced when the clock is high.
グし、そのサンプリングデータに対して演算処理を行
い、演算終了に応答して演算終了フラグを出力するマイ
クロプロセッサと、基準クロックを基にして前記マイク
ロプロセッサの入力を制御するイネーブル信号を生成す
るイネーブル信号生成回路と、前記イネーブル信号と前
記演算終了フラグとを基にして前記マイクロプロセッサ
の演算遅延を検出し、この演算遅延の大きさに応じてク
ロック周波数制御信号を生成する演算遅延検出回路と、
前記基準クロックを基にして生成する出力クロックの周
波数を前記クロック周波数制御信号に応じて切り替える
可変周波数クロック生成回路とを備え、 前記可変周波数クロック生成回路の出力クロックを前記
マイクロプロセッサへメインクロックとして供給すると
ともに、前記演算遅延がある一定量以上となったときに
前記クロック周波数制御信号により可変周波数クロック
生成回路の周波数を高くし、前記演算遅延がある一定量
を下回ったときに前記クロック周波数制御信号により前
記可変周波数クロック生成回路の周波数を低くするよう
にしたことを特徴とするクロック制御型マイクロプロセ
ッサシステム。2. A microprocessor which samples data input from the outside, performs an arithmetic operation on the sampled data, and outputs an arithmetic completion flag in response to the completion of the arithmetic operation. An enable signal generation circuit for generating an enable signal for controlling an input of the processor; an operation delay of the microprocessor detected based on the enable signal and the operation end flag; An operation delay detection circuit that generates a frequency control signal;
A variable frequency clock generation circuit that switches a frequency of an output clock generated based on the reference clock in accordance with the clock frequency control signal, and supplies an output clock of the variable frequency clock generation circuit to the microprocessor as a main clock. The clock frequency control signal increases the frequency of the variable frequency clock generation circuit when the operation delay becomes equal to or more than a certain amount, and the clock frequency control signal when the operation delay falls below a certain amount. Wherein the frequency of the variable frequency clock generation circuit is reduced.
ックを分周することによって出力クロックを生成する構
成であって、前記基準クロックの分周比を切り替えるこ
とにより出力クロックの周波数切替を行うようにしたこ
とを特徴とする請求項２記載のクロック制御型マイクロ
プロセッサシステム。3. A variable frequency clock generation circuit configured to generate an output clock by dividing a reference clock, wherein the frequency of the output clock is switched by switching a division ratio of the reference clock. 3. The clock control type microprocessor system according to claim 2, wherein:
ックの周波数切替を２通りとしたことを特徴とする請求
項３記載のクロック制御型マイクロプロセッサシステ
ム。4. The clock control type microprocessor system according to claim 3, wherein the variable frequency clock generation circuit switches the frequency of the output clock in two ways.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9181267A JPH1124782A (en) | 1997-07-07 | 1997-07-07 | Clock control method for microprocessor and clock control type microprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9181267A JPH1124782A (en) | 1997-07-07 | 1997-07-07 | Clock control method for microprocessor and clock control type microprocessor system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1124782A true JPH1124782A (en) | 1999-01-29 |
Family
ID=16097716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9181267A Pending JPH1124782A (en) | 1997-07-07 | 1997-07-07 | Clock control method for microprocessor and clock control type microprocessor system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1124782A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1202421A1 (en) * | 2000-10-25 | 2002-05-02 | ABB Schweiz AG | Protection of an electrical installation |
| JP2005322144A (en) * | 2004-05-11 | 2005-11-17 | Namco Ltd | Image generation program, information storage medium, and image generation system |
| JP2010160804A (en) * | 2010-02-12 | 2010-07-22 | Namco Bandai Games Inc | Image generation program, information storage medium and image generation system |
-
1997
- 1997-07-07 JP JP9181267A patent/JPH1124782A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1202421A1 (en) * | 2000-10-25 | 2002-05-02 | ABB Schweiz AG | Protection of an electrical installation |
| JP2005322144A (en) * | 2004-05-11 | 2005-11-17 | Namco Ltd | Image generation program, information storage medium, and image generation system |
| JP4528027B2 (en) * | 2004-05-11 | 2010-08-18 | 株式会社バンダイナムコゲームス | Image generation program, information storage medium, and image generation system |
| JP2010160804A (en) * | 2010-02-12 | 2010-07-22 | Namco Bandai Games Inc | Image generation program, information storage medium and image generation system |
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