JPH11243150A - Manufacture of semiconductor device - Google Patents
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- JPH11243150A JPH11243150A JP4205698A JP4205698A JPH11243150A JP H11243150 A JPH11243150 A JP H11243150A JP 4205698 A JP4205698 A JP 4205698A JP 4205698 A JP4205698 A JP 4205698A JP H11243150 A JPH11243150 A JP H11243150A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法、特に同一基板上に異なるゲート絶縁膜やゲート電
極を形成する半導体装置の製造方法に関する。The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing a semiconductor device in which different gate insulating films and gate electrodes are formed on the same substrate.
【０００２】[0002]
【従来の技術】同一半導体基板に形成された回路中に２
種類以上の電源電圧が加わるような場合には、信頼性上
の制約から高電圧回路部分のトランジスタのゲート絶縁
膜を厚くするなどの工夫が必要である。例えば、ＤＲＡ
ＭやＥＥＰＲＯＭのセル内トランジスタのゲート絶縁膜
を他の回路部のゲート絶縁膜に比べて厚くすることなど
が行われている。2. Description of the Related Art In a circuit formed on the same semiconductor substrate, two
When more than two types of power supply voltages are applied, it is necessary to take measures such as increasing the thickness of the gate insulating film of the transistor in the high-voltage circuit portion due to reliability restrictions. For example, DRA
For example, the thickness of a gate insulating film of a transistor in a cell of an M or an EEPROM is made thicker than a gate insulating film of another circuit portion.
【０００３】また、ＣＭＯＳ回路においては、従来ｎ+
ポリシリコンゲートを用いるのが通常であったが、この
場合、ＰＭＯＳトランジスタのしきい値を適切に制御す
るためにチャネル部分をｐ領域とするいわゆるＢｕｒｉ
ｅｄ ｃｈａｎｎｅｌ構造が取られている。しかし、こ
の素子構造では、素子の微細化とともにＰＭＯＳトラン
ジスタの短チャネル効果の抑制が難しくなってきてお
り、ＰＭＯＳトランジスタにはゲート電極材料にｐ+ ポ
リシリコンを用い、ＮＭＯＳトランジスタにはゲート電
極材料にｎ+ ポリシリコンを用いる、いわゆる両サーフ
ェスゲート構造が好ましいとされている。この場合に
も、さらにゲート絶縁膜の厚さをかえることができれ
ば、より高性能な回路動作が期待できる。In a CMOS circuit, a conventional n +
Although a polysilicon gate is usually used, in this case, a so-called Buri having a channel portion as a p region in order to appropriately control the threshold value of the PMOS transistor.
An ed channel structure is adopted. However, in this device structure, it has become difficult to suppress the short channel effect of the PMOS transistor as the device becomes finer. Therefore, p + polysilicon is used for the gate electrode material for the PMOS transistor, and the gate electrode material is used for the NMOS transistor. A so-called double-surface gate structure using n + polysilicon is considered to be preferable. Also in this case, if the thickness of the gate insulating film can be further changed, higher-performance circuit operation can be expected.
【０００４】通常、同一基板上に２種類のゲート絶縁膜
やゲート電極を形成する場合には、リソグラフィ手段を
用いて同一基板上の領域を二つのの領域に分けることに
よって行われる。一例をあげると以下の通りである。Usually, when two types of gate insulating films and gate electrodes are formed on the same substrate, it is performed by dividing a region on the same substrate into two regions using lithography means. An example is as follows.
【０００５】トレンチ素子分離を形成した後、熱酸化に
より半導体基板上に熱酸化膜を形成する。次に、フォト
レジストを全面に塗布し、フォトリソグラフィ工程によ
ってＮＭＯＳ領域のみにレジストを残し、ＰＭＯＳ領域
のフォトレジストを除去する。このようにパターン形成
されたフォトレジストをマスクとして、ＰＭＯＳ領域の
熱酸化膜をエッチング除去する。次に、フォトレジスト
を剥離し、再度熱酸化によってＰＭＯＳ領域に熱酸化膜
を形成する。この時、ＮＭＯＳ領域では、先に形成した
熱酸化膜が残っているため、この領域の酸化膜の厚さは
ＰＭＯＳ領域の酸化膜よりも厚くなる。After forming the trench element isolation, a thermal oxide film is formed on the semiconductor substrate by thermal oxidation. Next, a photoresist is applied to the entire surface, and the photoresist is left only in the NMOS region by a photolithography process, and the photoresist in the PMOS region is removed. Using the photoresist thus patterned as a mask, the thermal oxide film in the PMOS region is removed by etching. Next, the photoresist is removed, and a thermal oxide film is formed again in the PMOS region by thermal oxidation. At this time, since the previously formed thermal oxide film remains in the NMOS region, the thickness of the oxide film in this region is larger than the oxide film in the PMOS region.
【０００６】しかしながら、上記の工程では、ＮＭＯＳ
領域のゲート酸化膜がフォトレジストに直接接触するこ
とになる。フォトレジストには、ゲート絶縁膜の膜質を
劣化させるＮａや重金属が多く含まれており、これらの
不純物を次の酸化工程時に取り込んでしまう危険性があ
る。したがって、素子の信頼性や歩留まりを低下させる
という問題が生じる。However, in the above process, the NMOS
The gate oxide in the region will be in direct contact with the photoresist. The photoresist contains a large amount of Na or heavy metal that degrades the film quality of the gate insulating film, and there is a risk that these impurities may be taken in the next oxidation step. Therefore, there arises a problem that the reliability and the yield of the device are reduced.
【０００７】また、同一基板上に２種類のゲート絶縁膜
やゲート電極を形成する他の方法としては、ゲート電極
の形成予定域にダミー部を作成しておき、このダミーと
なる部分を除去した領域にゲート絶縁膜やゲート電極を
形成することにより、同一基板上に異なるゲート絶縁膜
やゲート電極を形成する方法（以下、このようにして形
成したゲート構造をダマシンゲートという）も提案され
ている。As another method of forming two types of gate insulating films and gate electrodes on the same substrate, a dummy portion is formed in a region where a gate electrode is to be formed, and the dummy portion is removed. A method of forming different gate insulating films and gate electrodes on the same substrate by forming gate insulating films and gate electrodes in regions (hereinafter, a gate structure formed in this manner is referred to as a damascene gate) has also been proposed. .
【０００８】このダマシンゲートを用いる方法によれ
ば、ゲート絶縁膜にフォトレジストが接触するという問
題を回避することは可能である。しかしながら、異なる
工程によって形成したゲート電極どうしを接続するため
の配線領域を確保する必要があり、そのために配線領域
の面積が大きくなり、チップサイズが増大するという問
題が生じる。According to the method using the damascene gate, it is possible to avoid the problem that the photoresist contacts the gate insulating film. However, it is necessary to secure a wiring region for connecting the gate electrodes formed by different processes, which causes a problem that the area of the wiring region increases and the chip size increases.
【０００９】[0009]
【発明が解決しようとする課題】このように、同一基板
上に異なる膜厚や膜種のゲート絶縁膜やゲート電極を形
成する場合、ゲート絶縁膜にフォトレジストが接触する
ことにより、素子の信頼性や歩留まりを低下させるとい
う問題があった。また、ダマシンゲートを用いる場合に
は、異なる工程によって形成したゲート電極どうしを接
続するための接続領域（配線領域）を確保する必要があ
り、そのために接続領域の面積が大きくなるという問題
があった。As described above, when gate insulating films and gate electrodes of different thicknesses and film types are formed on the same substrate, the contact of the photoresist with the gate insulating film increases the reliability of the device. There is a problem that the properties and yield are reduced. Further, when a damascene gate is used, it is necessary to secure a connection region (wiring region) for connecting gate electrodes formed by different processes, and there is a problem that the area of the connection region becomes large. .
【００１０】本発明は上記従来の問題に対してなされた
ものであり、ダマシンゲート構造によりゲート絶縁膜に
フォトレジストが接触することを防止し、しかもゲート
電極間の接続領域の面積の増大を防止することが可能な
半導体装置の製造方法を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned conventional problems. A damascene gate structure prevents a photoresist from coming into contact with a gate insulating film and also prevents an increase in the area of a connection region between gate electrodes. It is an object of the present invention to provide a method of manufacturing a semiconductor device capable of performing the following.
【００１１】[0011]
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、第１のトランジスタが形成される第１の
素子領域および第２のトランジスタが形成される第２の
素子領域の半導体基板上に第１の絶縁膜を介して第１の
材料膜を形成し、かつ第１の素子領域および第２の素子
領域の周囲の素子分離領域にその上面が前記第１の材料
膜の上面よりも低くなるように第２の絶縁膜を形成する
工程（工程Ａ）と、この第２の絶縁膜上に第２の材料膜
を形成する工程（工程Ｂ）と、前記第１および第２の材
料膜の一部を除去して前記第１および第２のトランジス
タの第１および第２のゲート電極に対応する領域並びに
第１および第２のゲート電極どうしを接続する接続部に
対応する領域に第１および第２の材料膜を残置させる工
程（工程Ｃ）と、この残置した第１の材料膜の両側の半
導体基板に前記第１および第２のトランジスタのソース
・ドレインとなる領域を形成する工程（工程Ｄ）と、前
記第１および第２の材料膜が除去された領域に第３の絶
縁膜を形成する工程（工程Ｅ）と、前記第１の素子領域
の第１の絶縁膜および第１の材料膜を除去してこの除去
された領域に第４の絶縁膜を介して第１のゲート用導電
膜を形成することにより、第１の素子領域では第１のゲ
ート用導電膜によって構成される第１のゲート電極を第
２の素子領域では第１の材料膜によって構成される第２
のゲート電極を形成する工程と（工程Ｆ１）、少なくと
も前記接続部に残置した第２の材料膜を除去してこの除
去された領域に前記第１のゲート電極と第２のゲート電
極とを接続する接続用導電膜を形成する工程（工程Ｇ）
とを有することを特徴とする（第１の発明とする）。According to a method of manufacturing a semiconductor device according to the present invention, a semiconductor substrate in a first element region where a first transistor is formed and a second element region where a second transistor is formed are provided. A first material film is formed thereon with a first insulating film interposed therebetween, and an upper surface of the first material film is formed in an element isolation region surrounding the first device region and the second device region from an upper surface of the first material film. A step of forming a second insulating film so as to reduce the temperature (Step A); a step of forming a second material film on the second insulating film (Step B); A part of the material film is removed to form a region corresponding to the first and second gate electrodes of the first and second transistors and a region corresponding to a connection portion connecting the first and second gate electrodes. A step of leaving the first and second material films (step C); Forming a region to be the source and drain of the first and second transistors on the semiconductor substrate on both sides of the remaining first material film (step D); and removing the first and second material films Forming a third insulating film in the removed region (step E), removing the first insulating film and the first material film in the first element region, and forming a fourth insulating film in the removed region. By forming the first gate conductive film with the insulating film interposed therebetween, the first gate electrode formed of the first gate conductive film in the first element region becomes the first gate conductive film in the second element region. The second composed of the material film
Forming the gate electrode (step F1), removing at least the second material film remaining on the connection portion, and connecting the first gate electrode and the second gate electrode to the removed region. For forming a conductive film for connection (step G)
(The first invention).
【００１２】前記発明によれば、第１のトランジスタを
ダマシンゲート構造とすることにより、ゲート絶縁膜に
フォトレジストが接触することが防止されるため、信頼
性の高い半導体装置を作製することができる。また、第
１および第２のゲート電極間を接続する接続用導電膜が
第１および第２のゲート電極に対して自己整合的に形成
されるため、接続領域（配線領域）の占有面積を低減す
ることができる。According to the invention, since the first transistor has a damascene gate structure, the photoresist is prevented from contacting the gate insulating film, and thus a highly reliable semiconductor device can be manufactured. . Further, since the connection conductive film for connecting the first and second gate electrodes is formed in a self-aligned manner with respect to the first and second gate electrodes, the occupation area of the connection region (wiring region) is reduced. can do.
【００１３】また、前記第１の発明において、前記工程
Ｆ１の代わりに、以下の工程Ｆ２を行うようにしてもよ
い（第２の発明とする）。前記第１の素子領域の第１の
絶縁膜および第１の材料膜を除去してこの除去された領
域に第４の絶縁膜を介して第１のゲート用導電膜を形成
する工程と、前記第２の素子領域の第１の絶縁膜および
第１の材料膜を除去してこの除去された領域に第５の絶
縁膜を介して第２のゲート用導電膜を形成する工程とに
より、第１の素子領域では第１のゲート用導電膜によっ
て構成される第１のゲート電極を第２の素子領域では第
２のゲート用導電膜によって構成される第２のゲート電
極を形成する工程（工程Ｆ２）。In the first invention, the following step F2 may be performed in place of the step F1 (second invention). Removing the first insulating film and the first material film in the first element region and forming a first gate conductive film via a fourth insulating film in the removed region; Removing the first insulating film and the first material film in the second element region and forming a second gate conductive film through the fifth insulating film in the removed region. Forming a first gate electrode made of a first gate conductive film in one element region and forming a second gate electrode made of a second gate conductive film in the second element region (step F2).
【００１４】前記第２の発明では、第１の発明で得られ
る作用効果以外にも、以下の作用効果を得ることができ
る。すなわち、第１のトランジスタの他に第２のトラン
ジスタもダマシンゲート構造とするので、第１のトラン
ジスタとともに第２のトランジスタに対してもゲート絶
縁膜形成後のプラズマ工程や熱工程によるゲート絶縁膜
へのダメージを抑えることができ、ゲート絶縁膜の信頼
性や歩留まりを向上させることができる。According to the second aspect of the invention, the following operation and effect can be obtained in addition to the operation and effect obtained by the first invention. That is, since the second transistor in addition to the first transistor also has a damascene gate structure, the second transistor as well as the first transistor has a gate insulating film formed by a plasma process or a heat process after forming the gate insulating film. Damage can be suppressed, and the reliability and yield of the gate insulating film can be improved.
【００１５】前記第１および第２の発明において、前記
工程Ｇとして、以下の工程Ｇ１およびＧ２をあげること
ができる。前記接続部に残置した第２の材料膜を除去
し、この除去された領域に形成した前記接続用導電膜に
より前記第１および第２のゲート電極の側面どうしを接
続する（工程Ｇ１）。In the first and second inventions, the step G includes the following steps G1 and G2. The second material film remaining on the connection portion is removed, and the side surfaces of the first and second gate electrodes are connected by the connection conductive film formed in the removed region (step G1).
【００１６】前記接続部に残置した第２の材料膜および
前記第１および第２の素子領域に形成された第１および
第２のゲート電極の上部を除去し、この除去された領域
に形成した前記接続用導電膜により前記第１および第２
のゲート電極の上面どうしを接続する（工程Ｇ２）。An upper portion of the second material film left in the connection portion and the upper portions of the first and second gate electrodes formed in the first and second element regions are removed, and formed in the removed region. The first and second conductive films are formed by the connection conductive film.
Are connected together (step G2).
【００１７】工程Ｇ２によれば、第１および第２のゲー
ト電極の上部に接続用導電膜を形成するので、実質的に
ゲート電極の低抵抗化をはかることができ、素子動作の
高速化をはかることができる。According to the step G2, since the connection conductive film is formed on the first and second gate electrodes, the resistance of the gate electrode can be substantially reduced, and the operation speed of the element can be increased. Can be measured.
【００１８】また、第１および第２の発明において、前
記工程Ａは、半導体基板上に第１の絶縁膜を介して第１
の材料膜を形成する工程と、前記半導体基板、第１の絶
縁膜および第１の材料膜の一部を除去して溝部を形成す
るとともに、第１のトランジスタが形成される第１の素
子領域および第２のトランジスタが形成される第２の素
子領域に第１の絶縁膜および第１の材料膜を残置させる
工程と、前記溝部内に第２の絶縁膜を形成する工程と、
この第２の絶縁膜の上面を前記第１の材料膜の上面より
も低くする工程とからなることが好ましい。In the first and second aspects of the present invention, the step A includes the step of: forming a first insulating film on a semiconductor substrate with a first insulating film interposed therebetween.
Forming a material film, and forming a groove by removing the semiconductor substrate, the first insulating film and a part of the first material film, and a first element region in which a first transistor is formed. Leaving a first insulating film and a first material film in a second element region in which a second transistor is formed, and forming a second insulating film in the trench;
Preferably, the step of lowering the upper surface of the second insulating film is lower than the upper surface of the first material film.
【００１９】[0019]
【発明の実施の形態】以下、図面を参照して、本発明の
実施形態を説明する。まず、本発明の第１の実施形態に
ついて、図１〜図５に示した製造工程図を参照して説明
する。なお、図１（ａ１）は図１（ａ３）のＡ−Ａに沿
った断面図であり、図１（ａ２）は図１（ａ３）のＢ−
Ｂに沿った断面図である（（ｂ１）〜（ｊ１）、（ｂ
２）〜（ｊ２）についても同様）。Embodiments of the present invention will be described below with reference to the drawings. First, a first embodiment of the present invention will be described with reference to manufacturing process diagrams shown in FIGS. 1 (a1) is a cross-sectional view along AA in FIG. 1 (a3), and FIG. 1 (a2) is a cross-sectional view along B-A in FIG. 1 (a3).
B is a sectional view along (B) ((b1) to (j1), (b)
2) to (j2)).
【００２０】まず、図１（ａ１）〜（ａ３）に示すよう
に、シリコン基板１１上に厚さ６ｎｍの熱酸化膜１２
（第１の絶縁膜）を全面に形成し、この熱酸化膜１２上
にＣＶＤ法により厚さ２０ｎｍのｎ+ ポリシリコン膜１
３（第１の材料膜）を堆積する。続いて、フォトレジス
トを全面に塗布した後、フォトリソグラフィ工程により
素子領域にフォトレジストパターンを残す。続いて、こ
のフォトレジストをマスクとして、ポリシリコン膜１
３、熱酸化膜１２およびシリコン基板１１をＲＩＥ法に
よりエッチングし、シリコン基板１１に素子分離領域と
なる深さ３０ｎｍの溝１４を形成する。First, as shown in FIGS. 1 (a 1) to (a 3), a 6 nm thick thermal oxide film 12 is formed on a silicon substrate 11.
A (first insulating film) is formed on the entire surface, and an n + polysilicon film 1 having a thickness of 20 nm is formed on the thermal oxide film 12 by CVD.
3 (first material film) is deposited. Subsequently, after a photoresist is applied to the entire surface, a photoresist pattern is left in the element region by a photolithography process. Subsequently, using this photoresist as a mask, the polysilicon film 1 is formed.
3. The thermal oxide film 12 and the silicon substrate 11 are etched by the RIE method to form a groove 14 having a depth of 30 nm as an element isolation region in the silicon substrate 11.
【００２１】次に、図１（ｂ１）〜（ｂ２）に示すよう
に、溝１４が埋まるようにＣＶＤ法などにより絶縁膜１
５( 第２の絶縁膜) を全面に堆積し、１０００℃の熱処
理にｂよってこの絶縁膜１５を緻密にしておく。その
後、ＣＭＰ法により溝部以外の絶縁膜１５を除去して、
溝内に絶縁膜１５を残置させる。絶縁膜１５としては、
通常シリコン酸化物を用いることができ、またＳｉＮ、
アルミナ、ＴｉＯ2 、その他有機ガラス等を用いること
ができる。Next, as shown in FIGS. 1 (b1) and (b2), the insulating film 1 is formed by a CVD method or the like so that the groove 14 is filled.
5 (second insulating film) is deposited on the entire surface, and the insulating film 15 is made dense by heat treatment at 1000.degree. After that, the insulating film 15 other than the groove is removed by the CMP method,
The insulating film 15 is left in the groove. As the insulating film 15,
Normally, silicon oxide can be used, and SiN,
Alumina, TiO 2 , and other organic glasses can be used.
【００２２】次に、図２（ｃ１）〜（ｃ２）に示すよう
に、素子分離領域に埋め込まれた絶縁膜１５のみをＲＩ
Ｅ法によりエッチングして、この絶縁膜１５の高さを約
１０ｎｍ下げて溝部を形成する。続いて、ＣＶＤ法によ
りシリコン窒化膜１６（ＳｉＮ膜、第２の材料膜）をこ
の溝部よりも厚くなるように形成する。Next, as shown in FIGS. 2 (c1) and 2 (c2), only the insulating film 15 embedded in the element isolation region is subjected to RI.
Etching is performed by the method E to reduce the height of the insulating film 15 by about 10 nm to form a groove. Subsequently, a silicon nitride film 16 (SiN film, second material film) is formed by a CVD method so as to be thicker than the groove.
【００２３】次に、図２（ｄ１）〜（ｄ２）に示すよう
に、溝部以外のＳｉＮ膜１６をＣＭＰ法により選択的に
除去する。これにより、素子領域のｎ+ ポリシリコン膜
１３の上面の高さと、素子分離領域のＳｉＮ膜１６の上
面の高さがほぼ等しくなる。Next, as shown in FIGS. 2 (d1) and 2 (d2), the SiN film 16 other than the groove is selectively removed by the CMP method. Thereby, the height of the upper surface of n + polysilicon film 13 in the element region is substantially equal to the height of the upper surface of SiN film 16 in the element isolation region.
【００２４】次に、図３（ｅ１）〜（ｅ３）に示すよう
に（図３（ｅ１）は図３（ｅ３）のＡ−Ａに沿った断面
図、図３（ｅ２）は図３（ｅ３）のＢ−Ｂに沿った断面
図）、フォトレジストを塗布した後、フォトリソグラフ
ィ工程によりゲート電極およびゲート電極どうしを接続
する接続部（配線部）になるべき領域にフォトレジスト
パターンを残す。続いて、このフォトレジストをマスク
として、ｎ+ ポリシリコン膜１３とＳｉＮ膜１６をＲＩ
Ｅ法により選択的にエッチング除去した後、フォトレジ
ストを剥離する。その後、ゲート電極に対応する形状に
形成されたｎ+ポリシリコン膜１３をマスクとして、ソ
ース・ドレイン拡散層１１ａおよび１１ｂを形成するた
めのイオン注入を行い、必要に応じてさらにアニールを
行う。Next, as shown in FIGS. 3 (e1) to 3 (e3) (FIG. 3 (e1) is a sectional view taken along the line AA of FIG. 3 (e3), and FIG. e3) A cross-sectional view along BB), and after applying a photoresist, a photoresist pattern is left in a region to be a connection portion (wiring portion) for connecting the gate electrodes and the gate electrodes by a photolithography process. Then, using this photoresist as a mask, the n + polysilicon film 13 and the SiN film 16 are
After selective etching and removal by the method E, the photoresist is stripped. Thereafter, ion implantation for forming source / drain diffusion layers 11a and 11b is performed using n + polysilicon film 13 formed in a shape corresponding to the gate electrode as a mask, and annealing is further performed as necessary.
【００２５】次に、図３（ｆ１）〜（ｆ２）に示すよう
に、全面にＣＶＤ法により厚さ２０ｎｍ以上の絶縁膜１
７( 第３の絶縁膜) を堆積した後、ＣＭＰ法によりｎ+
ポリシリコン膜１３上およびＳｉＮ膜１６上の絶縁膜１
７を除去し、先の工程（図３（ｅ１）〜（ｅ３）の工
程）でｎ+ ポリシリコン膜１３およびＳｉＮ膜１６が除
去された領域に絶縁膜１７を埋め込む。絶縁膜１７とし
ては、通常シリコン酸化物を用いることができ、またＳ
ｉＮ、アルミナ、ＴｉＯ2 、その他有機ガラス等を用い
ることができる。Next, as shown in FIGS. 3F1 and 3F2, the insulating film 1 having a thickness of 20 nm or more is formed on the entire surface by CVD.
7 (third insulating film), and then n +
Insulating film 1 on polysilicon film 13 and SiN film 16
7 is removed, and the insulating film 17 is buried in the region where the n + polysilicon film 13 and the SiN film 16 have been removed in the previous step (steps in FIGS. 3 (e1) to (e3)). As the insulating film 17, a silicon oxide can be usually used.
iN, alumina, TiO 2 , and other organic glasses can be used.
【００２６】次に、図４（ｇ１）〜（ｇ２）に示すよう
に、フォトレジストを全面に塗布した後、フォトリソグ
ラフィ工程によりフォトレジストパターンをＮＭＯＳト
ランジスタが形成される領域（図４（ｇ１）〜（ｇ２）
のそれぞれ紙面向かって右側の領域）上にのみ残存させ
る。続いて、このフォトレジストパターンをマスクとし
てＰＭＯＳトランジスタが形成される領域（図４（ｇ
１）〜（ｇ２）のそれぞれ紙面向かって左側の領域）の
ポリシリコン膜１３のみをエッチング除去する。さら
に、フォトレジストを除去した後、ウエットエッチング
処理によりＰＭＯＳトランジスタ領域の熱酸化膜１２を
剥離する。次に、ＰＭＯＳトランジスタのゲート絶縁膜
１８（第４の絶縁膜）を形成し、さらにゲート絶縁膜１
８上にＰＭＯＳトランジスタのゲート電極となるｐ+ ポ
リシリコン膜１９( 第１のゲート用導電膜) をＣＶＤ法
によって堆積する。ゲート絶縁膜１８としては、シリコ
ン酸化膜やシリコン窒化膜等の堆積膜を用いてもよい
し、シリコン基板１１を熱酸化した熱酸化膜を用いても
よい。Next, as shown in FIGS. 4 (g1) and 4 (g2), after a photoresist is applied to the entire surface, a photoresist pattern is formed by a photolithography process in a region where an NMOS transistor is formed (FIG. 4 (g1)). ~ (G2)
On the right side of the drawing). Subsequently, a region where a PMOS transistor is formed using this photoresist pattern as a mask (FIG.
Only the polysilicon film 13 in (1) to (g2), the left region with respect to the paper surface) is removed by etching. Further, after removing the photoresist, the thermal oxide film 12 in the PMOS transistor region is removed by wet etching. Next, a gate insulating film 18 (fourth insulating film) of the PMOS transistor is formed.
A p + polysilicon film 19 (first conductive film for gate) serving as a gate electrode of a PMOS transistor is deposited on the substrate 8 by a CVD method. As the gate insulating film 18, a deposited film such as a silicon oxide film or a silicon nitride film may be used, or a thermal oxide film obtained by thermally oxidizing the silicon substrate 11 may be used.
【００２７】次に、図４（ｈ１）〜（ｈ２）に示すよう
に、ＣＭＰ工程により溝部に埋め込まれたｐ+ ポリシリ
コン膜１９以外のｐ+ ポリシリコン膜を除去する。この
ようにして形成されたＰＭＯＳトランジスタのゲート絶
縁膜１８にはフォトレジストが接触することがない。Next, as shown in FIGS. 4H1 to 4H2, the p + polysilicon film other than the p + polysilicon film 19 buried in the trench is removed by the CMP process. The photoresist does not contact the gate insulating film 18 of the PMOS transistor thus formed.
【００２８】次に、図５（ｉ１）〜（ｉ２）に示すよう
に、素子分離領域上のＳｉＮ膜１６を熱りん酸によって
選択的に除去し、さらにこの熱リン酸処理の結果生じた
溝部側面の酸化膜をウェット処理により除去する。Next, as shown in FIGS. 5 (i1) to 5 (i2), the SiN film 16 on the element isolation region is selectively removed by hot phosphoric acid, and the groove formed as a result of this hot phosphoric acid treatment is formed. The oxide film on the side surface is removed by wet processing.
【００２９】次に、図５（ｊ１）〜（ｊ２）に示すよう
に、ＣＶＤ法によりＷ膜２０（接続用導電膜）等の金属
膜を全面に堆積した後、ＣＭＰ工程により溝部以外のＷ
膜２０を除去し、溝部内にＷ膜２０を残置させる。この
工程により、ＮＭＯＳトランジスタのゲート電極となる
ｎ+ ポリシリコン膜１３と、ＰＭＯＳトランジスタのゲ
ート電極となるｐ+ ポリシリコン膜１９とをＷ膜２０に
よって電気的に接続することができる。また、このＷ膜
２０はｎ+ ポリシリコン膜１３とｐ+ ポリシリコン膜１
９との間の溝に自己整合的に埋め込まれるため、接続領
域（配線領域）の占有面積を低減することができる。Next, as shown in FIGS. 5 (j1) to (j2), a metal film such as a W film 20 (conductive film for connection) is deposited on the entire surface by a CVD method, and then the W film other than the trench is formed by a CMP process.
The film 20 is removed, and the W film 20 is left in the groove. According to this step, the n + polysilicon film 13 serving as the gate electrode of the NMOS transistor and the p + polysilicon film 19 serving as the gate electrode of the PMOS transistor can be electrically connected by the W film 20. The W film 20 is composed of the n + polysilicon film 13 and the p + polysilicon film 1.
9 is buried in a self-aligned manner in the groove between the contact region 9 and the occupied area of the connection region (wiring region).
【００３０】この後は、ウエハ全面に絶縁膜を堆積し、
通常の配線工程を行うことでＬＳＩを完成させることが
できる。次に、本発明の第２の実施形態について、図６
〜図７に示した製造工程図を参照して説明する。なお、
図１〜図５に示した第１の実施形態の構成要素と実質的
に同一或いは対応する構成要素には同一番号を付し、詳
細な説明は省略する。Thereafter, an insulating film is deposited on the entire surface of the wafer,
The LSI can be completed by performing a normal wiring process. Next, a second embodiment of the present invention will be described with reference to FIG.
7 will be described with reference to manufacturing process diagrams shown in FIGS. In addition,
Components that are substantially the same as or correspond to the components of the first embodiment shown in FIGS. 1 to 5 are denoted by the same reference numerals, and detailed description is omitted.
【００３１】第１の実施形態の図４（ｈ１）〜（ｈ２）
に示した工程までは第１の実施形態と同様である。この
時の状態を図６（ａ１）〜（ａ２）に示す。次に、図６
（ｂ１）〜（ｂ２）に示すように、フォトレジストを全
面に塗布した後、フォトリソグラフィ工程により、フォ
トレジストパターンをＰＭＯＳトランジスタが形成され
る領域（図６（ｂ１）〜（ｂ２）のそれぞれ紙面向かっ
て左側の領域）上にのみ残存させる。続いて、このフォ
トレジストパターンをマスクとしてＮＭＯＳトランジス
タが形成される領域（図６（ｂ１）〜（ｂ２）のそれぞ
れ紙面向かって右側の領域）のｎ+ ポリシリコン膜１３
のみをエッチング除去する。さらに、フォトレジストを
除去した後、ウエットエッチング処理によりＮＭＯＳト
ランジスタ領域の熱酸化膜１２を剥離する。次に、ＮＭ
ＯＳトランジスタのゲート絶縁膜２１（第５の絶縁膜）
を形成し、さらにゲート絶縁膜２１上にＮＭＯＳトラン
ジスタのゲート電極となるｎ+ ポリシリコン膜２２( 第
２のゲート用導電膜) をＣＶＤ法によって堆積する。ゲ
ート絶縁膜２１としては、シリコン窒化膜等の堆積膜を
用いてもよいし、シリコン基板１１を熱酸化した熱酸化
膜を用いてもよい。FIGS. 4 (h1) to 4 (h2) of the first embodiment
Are the same as those in the first embodiment. The state at this time is shown in FIGS. 6 (a1) to (a2). Next, FIG.
As shown in (b1) and (b2), after a photoresist is applied to the entire surface, a photoresist pattern is formed by a photolithography process in a region where a PMOS transistor is to be formed (FIG. 6 (b1) to (b2), respectively). (Region on the left side as viewed). Subsequently, using this photoresist pattern as a mask, the n + polysilicon film 13 in the region where the NMOS transistor is to be formed (the regions on the right side in FIG. 6B1 to FIG. 6B2 with respect to the paper surface).
Only etching is removed. Further, after removing the photoresist, the thermal oxide film 12 in the NMOS transistor region is removed by wet etching. Next, NM
Gate insulating film 21 of OS transistor (fifth insulating film)
Is formed, and an n + polysilicon film 22 (second gate conductive film) serving as a gate electrode of the NMOS transistor is deposited on the gate insulating film 21 by the CVD method. As the gate insulating film 21, a deposited film such as a silicon nitride film may be used, or a thermal oxide film obtained by thermally oxidizing the silicon substrate 11 may be used.
【００３２】次に、図７（ｃ１）〜（ｃ２）に示すよう
に、ＣＭＰ工程により溝部に埋め込まれたｎ+ ポリシリ
コン膜２２以外のｎ+ ポリシリコン膜を除去する。この
ようにして形成されたＮＭＯＳトランジスタのゲート絶
縁膜２１にはフォトレジストが接触することがない。次
に、素子分離領域上のＳｉＮ膜１６を熱りん酸によって
選択的に除去し、さらにこの熱リン酸処理の結果生じた
溝部側面の酸化膜をウェット処理により除去する。Next, as shown in FIGS. 7 (c1) and 7 (c2), the n + polysilicon film other than the n + polysilicon film 22 buried in the trench is removed by the CMP process. The photoresist does not contact the gate insulating film 21 of the NMOS transistor thus formed. Next, the SiN film 16 on the element isolation region is selectively removed by hot phosphoric acid, and an oxide film on the side surface of the groove formed as a result of the hot phosphoric acid treatment is removed by wet treatment.
【００３３】次に、図７（ｄ１）〜（ｄ２）に示すよう
に、ＣＶＤ法によりＷ膜２０（接続用導電膜）等の金属
膜を全面に堆積した後、ＣＭＰ工程により溝部以外のＷ
膜２０を除去し、溝部内にＷ膜２０を残置させる。この
工程により、ＮＭＯＳトランジスタのゲート電極となる
ｎ+ ポリシリコン膜２２と、ＰＭＯＳトランジスタのゲ
ート電極となるｐ+ ポリシリコン膜１９とをＷ膜２０に
よって電気的に接続することができる。また、このＷ膜
２０はｎ+ ポリシリコン膜２２とｐ+ ポリシリコン膜１
９との間の溝に自己整合的に埋め込まれるため、接続領
域（配線領域）の占有面積を低減することができる。Next, as shown in FIGS. 7 (d1) and 7 (d2), after depositing a metal film such as a W film 20 (conductive film for connection) on the entire surface by the CVD method, the CMP process is performed to remove the W film other than the groove portions.
The film 20 is removed, and the W film 20 is left in the groove. By this step, the n + polysilicon film 22 serving as the gate electrode of the NMOS transistor and the p + polysilicon film 19 serving as the gate electrode of the PMOS transistor can be electrically connected by the W film 20. The W film 20 is composed of the n + polysilicon film 22 and the p + polysilicon film 1.
9 is buried in a self-aligned manner in the groove between the contact region 9 and the occupied area of the connection region (wiring region).
【００３４】この後は、ウエハ全面に絶縁膜を堆積し、
通常の配線工程を行うことでＬＳＩを完成させることが
できる。本実施形態では、ＰＭＯＳトランジスタのほ
か、ＮＭＯＳトランジスタのゲート絶縁膜およびゲート
電極もダマシンゲート構造とするので、ＮＭＯＳトラン
ジスタのゲート絶縁膜形成後のプラズマダメージや熱処
理工程をも低減することができ、ゲート絶縁膜の初期不
良を低減するとともに、信頼性の向上をはかることがで
きる。Thereafter, an insulating film is deposited on the entire surface of the wafer,
The LSI can be completed by performing a normal wiring process. In the present embodiment, in addition to the PMOS transistor, the gate insulating film and the gate electrode of the NMOS transistor also have a damascene gate structure, so that plasma damage and heat treatment after forming the gate insulating film of the NMOS transistor can be reduced. The initial failure of the insulating film can be reduced, and the reliability can be improved.
【００３５】次に、本発明の第３の実施形態について、
図８〜図９に示した製造工程図を参照して説明する。な
お、図１〜図５に示した第１の実施形態の構成要素と実
質的に同一或いは対応する構成要素には同一番号を付
し、詳細な説明は省略する。Next, a third embodiment of the present invention will be described.
This will be described with reference to the manufacturing process diagrams shown in FIGS. Components that are substantially the same as or correspond to the components of the first embodiment shown in FIGS. 1 to 5 are denoted by the same reference numerals, and detailed description is omitted.
【００３６】第１の実施形態の図４（ｈ１）〜（ｈ２）
に示した工程までは第１の実施形態と同様である。この
時の状態を図８（ａ１）〜（ａ２）に示す。次に、図８
（ｂ１）〜（ｂ２）に示すように、ポリシリコン膜１３
および１９の上部ををＲＩＥによって０．１ミクロンエ
ッチングする。続いて、素子分離領域上のＳｉＮ膜１６
を熱りん酸により選択的に除去し、さらにこの熱リン酸
処理の結果生じた溝部側面にある酸化膜をウェット処理
により除去する。FIGS. 4 (h1) to 4 (h2) of the first embodiment.
Are the same as those in the first embodiment. The state at this time is shown in FIGS. 8 (a1) to 8 (a2). Next, FIG.
As shown in (b1) and (b2), the polysilicon film 13
And 19 are etched 0.1 micron by RIE on top. Subsequently, the SiN film 16 on the element isolation region
Is selectively removed by hot phosphoric acid, and an oxide film on the side surface of the groove formed as a result of the hot phosphoric acid treatment is removed by wet treatment.
【００３７】次に、図９（ｃ１）〜（ｃ２）に示すよう
に、ＣＶＤ法によりＷ膜２０（接続用導電膜）等の金属
膜を全面に堆積した後、ＣＭＰ工程により溝部以外のＷ
膜２０を除去し、溝部内にＷ膜２０を残置させる。この
工程により、ＮＭＯＳトランジスタのゲート電極となる
ｎ+ ポリシリコン膜１３と、ＰＭＯＳトランジスタのゲ
ート電極となるｐ+ ポリシリコン膜１９とをＷ膜２０に
よって電気的に接続することができる。また、このＷ膜
２０は溝内に自己整合的に埋め込まれるため、接続領域
（配線領域）の占有面積を低減することができる。さら
に、ｎ+ ポリシリコン膜１３およびｐ+ ポリシリコン膜
１９の上部にＷ膜２０を形成することができるので、実
質的にゲート電極の低抵抗化をはかることができる。Next, as shown in FIGS. 9 (c1) and 9 (c2), after depositing a metal film such as a W film 20 (conductive film for connection) on the entire surface by the CVD method, the W portion other than the groove is formed by the CMP process.
The film 20 is removed, and the W film 20 is left in the groove. According to this step, the n + polysilicon film 13 serving as the gate electrode of the NMOS transistor and the p + polysilicon film 19 serving as the gate electrode of the PMOS transistor can be electrically connected by the W film 20. Further, since the W film 20 is embedded in the groove in a self-aligned manner, the occupied area of the connection region (wiring region) can be reduced. Further, since the W film 20 can be formed on the n + polysilicon film 13 and the p + polysilicon film 19, the resistance of the gate electrode can be substantially reduced.
【００３８】この後は、ウエハ全面に絶縁膜を堆積し、
通常の配線工程を行うことでＬＳＩを完成させることが
できる。なお、本実施形態では、第１の実施形態と同様
に一方のゲート構造のみをダマシンゲート構造とした
が、第２の実施形態と同様にＮＭＯＳおよびＰＭＯＳ双
方のトランジスタをダマシンゲート構造としたものに
も、同様に適用することができる。Thereafter, an insulating film is deposited on the entire surface of the wafer,
The LSI can be completed by performing a normal wiring process. In this embodiment, only one gate structure has a damascene gate structure as in the first embodiment. However, as in the second embodiment, both NMOS and PMOS transistors have a damascene gate structure. Can be similarly applied.
【００３９】以上、本発明の各実施形態について説明し
たが、本発明はこれらの各実施形態に限定されるもので
はない。例えば、前記第１〜第３の実施形態において、
ｎ+ ポリシリコン膜１３を堆積した後に、このｎ+ ポリ
シリコン膜１３上にさらに例えばＳｉＮ膜を形成して積
層膜構造とし、このＳｉＮ膜、ｎ+ ポリシリコン膜１３
およびシリコン基板１１を図１の工程と同様にしてエッ
チングし、素子分離領域となる溝を形成するようにして
もよい。このような積層膜構造とすることにより、ＣＭ
Ｐ工程などにおけるプロセスのばらつきに対してマージ
ンを大きくとることが可能となる。その他、本発明はそ
の趣旨を逸脱しない範囲内において種々変形して実施す
ることが可能である。Although the embodiments of the present invention have been described above, the present invention is not limited to these embodiments. For example, in the first to third embodiments,
After deposition of n + polysilicon film 13, the n + polysilicon film 13 to form a further example, a SiN film on a laminated film structure, the SiN film, n + polysilicon film 13
Alternatively, the silicon substrate 11 may be etched in the same manner as in the process of FIG. 1 to form a groove serving as an element isolation region. With such a laminated film structure, CM
It is possible to increase a margin for process variations in the P step and the like. In addition, the present invention can be variously modified and implemented without departing from the spirit thereof.
【００４０】[0040]
【発明の効果】本発明によれば、ダマシンゲート構造に
よりゲート絶縁膜にフォトレジストが接触することが防
止されるため、信頼性の高い半導体装置を作製すること
ができるとともに、異なる工程によって形成したゲート
電極どうしを接続するための接続領域がゲート電極に対
して自己整合的に形成されるため、接続領域の占有面積
を低減することができる。According to the present invention, since the photoresist is prevented from contacting the gate insulating film by the damascene gate structure, a highly reliable semiconductor device can be manufactured and formed by different processes. Since the connection region for connecting the gate electrodes is formed in a self-aligned manner with respect to the gate electrode, the area occupied by the connection region can be reduced.
【図１】本発明の第１の実施形態に係る製造工程の一部
を示した工程図。FIG. 1 is a process chart showing a part of a manufacturing process according to a first embodiment of the present invention.
【図２】本発明の第１の実施形態に係る製造工程の一部
を示した工程図。FIG. 2 is a process chart showing a part of a manufacturing process according to the first embodiment of the present invention.
【図３】本発明の第１の実施形態に係る製造工程の一部
を示した工程図。FIG. 3 is a process chart showing a part of a manufacturing process according to the first embodiment of the present invention.
【図４】本発明の第１の実施形態に係る製造工程の一部
を示した工程図。FIG. 4 is a process chart showing a part of the manufacturing process according to the first embodiment of the present invention.
【図５】本発明の第１の実施形態に係る製造工程の一部
を示した工程図。FIG. 5 is a process chart showing a part of the manufacturing process according to the first embodiment of the present invention.
【図６】本発明の第２の実施形態に係る製造工程の一部
を示した工程図。FIG. 6 is a process chart showing a part of a manufacturing process according to a second embodiment of the present invention.
【図７】本発明の第２の実施形態に係る製造工程の一部
を示した工程図。FIG. 7 is a process chart showing a part of a manufacturing process according to a second embodiment of the present invention.
【図８】本発明の第３の実施形態に係る製造工程の一部
を示した工程図。FIG. 8 is a process chart showing a part of a manufacturing process according to a third embodiment of the present invention.
【図９】本発明の第３の実施形態に係る製造工程の一部
を示した工程図。FIG. 9 is a process chart showing a part of a manufacturing process according to a third embodiment of the present invention.
１１…シリコン基板 １１ａ、１１ｂ…ソース・ドレイン拡散層 １２…熱酸化膜 １３…ｎ+ ポリシリコン膜 １４…溝 １５…絶縁膜 １６…シリコン窒化膜 １７…絶縁膜 １８…ゲート絶縁膜 １９…ｐ+ ポリシリコン膜 ２０…Ｗ膜 ２１…ゲート絶縁膜 ２２…ｎ+ ポリシリコン膜DESCRIPTION OF SYMBOLS 11 ... Silicon substrate 11a, 11b ... Source / drain diffusion layer 12 ... Thermal oxide film 13 ... n + polysilicon film 14 ... Groove 15 ... Insulating film 16 ... Silicon nitride film 17 ... Insulating film 18 ... Gate insulating film 19 ... p + Polysilicon film 20 W film 21 Gate insulating film 22 n + polysilicon film
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/336 ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 6 Identification code FI H01L 21/336
Claims (5)
子領域および第２のトランジスタが形成される第２の素
子領域の半導体基板上に第１の絶縁膜を介して第１の材
料膜を形成し、かつ第１の素子領域および第２の素子領
域の周囲の素子分離領域にその上面が前記第１の材料膜
の上面よりも低くなるように第２の絶縁膜を形成する工
程と、 この第２の絶縁膜上に第２の材料膜を形成する工程と、 前記第１および第２の材料膜の一部を除去して前記第１
および第２のトランジスタの第１および第２のゲート電
極に対応する領域並びに第１および第２のゲート電極ど
うしを接続する接続部に対応する領域に第１および第２
の材料膜を残置させる工程と、 この残置した第１の材料膜の両側の半導体基板に前記第
１および第２のトランジスタのソース・ドレインとなる
領域を形成する工程と、 前記第１および第２の材料膜が除去された領域に第３の
絶縁膜を形成する工程と、 前記第１の素子領域の第１の絶縁膜および第１の材料膜
を除去してこの除去された領域に第４の絶縁膜を介して
第１のゲート用導電膜を形成することにより、第１の素
子領域では第１のゲート用導電膜によって構成される第
１のゲート電極を第２の素子領域では第１の材料膜によ
って構成される第２のゲート電極を形成する工程と、 少なくとも前記接続部に残置した第２の材料膜を除去し
てこの除去された領域に前記第１のゲート電極と第２の
ゲート電極とを接続する接続用導電膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。A first material film is formed on a semiconductor substrate in a first element region where a first transistor is formed and a second element region where a second transistor is formed via a first insulating film. Forming a second insulating film in an element isolation region around the first element region and the second element region such that the upper surface thereof is lower than the upper surface of the first material film; Forming a second material film on the second insulating film; removing a part of the first and second material films to form the first material film;
First and second regions in regions corresponding to the first and second gate electrodes of the second and second transistors and in a region corresponding to a connection portion connecting the first and second gate electrodes to each other.
Leaving a material film for the first and second transistors on the semiconductor substrate on both sides of the remaining first material film; and forming the first and second transistors in the first and second transistors. Forming a third insulating film in a region where the material film has been removed, and removing a first insulating film and a first material film in the first element region and forming a fourth insulating film in the removed region. Forming a first conductive film for a gate with an insulating film interposed therebetween, the first gate electrode formed of the first conductive film for a gate is formed in the first element region, and the first conductive film is formed in the second element region. Forming a second gate electrode made of a material film of the above, and removing at least the second material film remaining on the connection portion and forming the first gate electrode and the second Forming a conductive film for connection to connect to the gate electrode And a method for manufacturing a semiconductor device.
子領域および第２のトランジスタが形成される第２の素
子領域の半導体基板上に第１の絶縁膜を介して第１の材
料膜を形成し、かつ第１の素子領域および第２の素子領
域の周囲の素子分離領域にその上面が前記第１の材料膜
の上面よりも低くなるように第２の絶縁膜を形成する工
程と、 この第２の絶縁膜上に第２の材料膜を形成する工程と、 前記第１および第２の材料膜の一部を除去して前記第１
および第２のトランジスタの第１および第２のゲート電
極に対応する領域並びに第１および第２のゲート電極ど
うしを接続する接続部に対応する領域に第１および第２
の材料膜を残置させる工程と、 この残置した第１の材料膜の両側の半導体基板に前記第
１および第２のトランジスタのソース・ドレインとなる
領域を形成する工程と、 前記第１および第２の材料膜が除去された領域に第３の
絶縁膜を形成する工程と、 前記第１の素子領域の第１の絶縁膜および第１の材料膜
を除去してこの除去された領域に第４の絶縁膜を介して
第１のゲート用導電膜を形成する工程と、前記第２の素
子領域の第１の絶縁膜および第１の材料膜を除去してこ
の除去された領域に第５の絶縁膜を介して第２のゲート
用導電膜を形成する工程とにより、第１の素子領域では
第１のゲート用導電膜によって構成される第１のゲート
電極を第２の素子領域では第２のゲート用導電膜によっ
て構成される第２のゲート電極を形成する工程と、 少なくとも前記接続部に残置した第２の材料膜を除去し
てこの除去された領域に前記第１のゲート電極と第２の
ゲート電極とを接続する接続用導電膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。2. A first material film via a first insulating film over a semiconductor substrate in a first element region in which a first transistor is formed and a second element region in which a second transistor is formed. Forming a second insulating film in an element isolation region around the first element region and the second element region such that the upper surface thereof is lower than the upper surface of the first material film; Forming a second material film on the second insulating film; removing a part of the first and second material films to form the first material film;
First and second regions in regions corresponding to the first and second gate electrodes of the second and second transistors and in a region corresponding to a connection portion connecting the first and second gate electrodes to each other.
Leaving a material film for the first and second transistors on the semiconductor substrate on both sides of the remaining first material film; and forming the first and second transistors in the first and second transistors. Forming a third insulating film in a region where the material film has been removed, and removing a first insulating film and a first material film in the first element region and forming a fourth insulating film in the removed region. Forming a first conductive film for a gate via the insulating film, and removing a first insulating film and a first material film in the second element region and forming a fifth conductive film on the removed region. Forming a second conductive film for a gate via an insulating film, the first gate electrode formed of the first conductive film for a gate in the first element region and the second gate conductive film in the second element region; For forming a second gate electrode composed of the gate conductive film of FIG. And removing a second material film remaining at least in the connection portion and forming a connection conductive film for connecting the first gate electrode and the second gate electrode in the removed region. A method for manufacturing a semiconductor device, comprising:
接続部に残置した第２の材料膜を除去し、この除去され
た領域に形成した前記接続用導電膜により前記第１およ
び第２のゲート電極の側面どうしを接続するものである
ことを特徴とする請求項１または２に記載の半導体装置
の製造方法。3. The step of forming the connection conductive film includes removing the second material film remaining at the connection portion, and using the connection conductive film formed in the removed region to form the first and second conductive films. 3. The method for manufacturing a semiconductor device according to claim 1, wherein side surfaces of the two gate electrodes are connected to each other.
接続部に残置した第２の材料膜および前記第１および第
２の素子領域に形成された第１および第２のゲート電極
の上部を除去し、この除去された領域に形成した前記接
続用導電膜により前記第１および第２のゲート電極の上
面どうしを接続するものであることを特徴とする請求項
１または２に記載の半導体装置の製造方法。4. The step of forming the connection conductive film includes the step of forming a second material film left in the connection portion and a first and second gate electrode formed in the first and second element regions. 3. The method according to claim 1, wherein an upper portion is removed, and the upper surfaces of the first and second gate electrodes are connected by the connection conductive film formed in the removed region. A method for manufacturing a semiconductor device.
成する工程は、半導体基板上に第１の絶縁膜を介して第
１の材料膜を形成する工程と、前記半導体基板、第１の
絶縁膜および第１の材料膜の一部を除去して溝部を形成
するとともに、第１のトランジスタが形成される第１の
素子領域および第２のトランジスタが形成される第２の
素子領域に第１の絶縁膜および第１の材料膜を残置させ
る工程と、前記溝部内に第２の絶縁膜を形成する工程
と、この第２の絶縁膜の上面を前記第１の材料膜の上面
よりも低くする工程とからなることを特徴とする請求項
１乃至４のいずれかに記載の半導体装置の製造方法。5. The step of forming the first material film and the second insulating film includes the steps of: forming a first material film on a semiconductor substrate via a first insulating film; A first insulating film and a part of the first material film are removed to form a groove, and a first element region in which a first transistor is formed and a second element in which a second transistor is formed Leaving a first insulating film and a first material film in a region, forming a second insulating film in the trench, and forming an upper surface of the second insulating film on the first material film. 5. The method for manufacturing a semiconductor device according to claim 1, comprising a step of lowering the height than the upper surface.
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|---|---|---|---|
| JP04205698A JP3847940B2 (en) | 1998-02-24 | 1998-02-24 | Manufacturing method of semiconductor device |
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