JP3847940B2 - Manufacturing method of semiconductor device - Google Patents

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法、特に同一基板上に異なるゲート絶縁膜やゲート電極を形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
同一半導体基板に形成された回路中に２種類以上の電源電圧が加わるような場合には、信頼性上の制約から高電圧回路部分のトランジスタのゲート絶縁膜を厚くするなどの工夫が必要である。例えば、ＤＲＡＭやＥＥＰＲＯＭのセル内トランジスタのゲート絶縁膜を他の回路部のゲート絶縁膜に比べて厚くすることなどが行われている。
【０００３】
また、ＣＭＯＳ回路においては、従来ｎ+ ポリシリコンゲートを用いるのが通常であったが、この場合、ＰＭＯＳトランジスタのしきい値を適切に制御するためにチャネル部分をｐ領域とするいわゆるＢｕｒｉｅｄ ｃｈａｎｎｅｌ構造が取られている。しかし、この素子構造では、素子の微細化とともにＰＭＯＳトランジスタの短チャネル効果の抑制が難しくなってきており、ＰＭＯＳトランジスタにはゲート電極材料にｐ+ ポリシリコンを用い、ＮＭＯＳトランジスタにはゲート電極材料にｎ+ ポリシリコンを用いる、いわゆる両サーフェスゲート構造が好ましいとされている。この場合にも、さらにゲート絶縁膜の厚さをかえることができれば、より高性能な回路動作が期待できる。
【０００４】
通常、同一基板上に２種類のゲート絶縁膜やゲート電極を形成する場合には、リソグラフィ手段を用いて同一基板上の領域を二つのの領域に分けることによって行われる。一例をあげると以下の通りである。
【０００５】
トレンチ素子分離を形成した後、熱酸化により半導体基板上に熱酸化膜を形成する。次に、フォトレジストを全面に塗布し、フォトリソグラフィ工程によってＮＭＯＳ領域のみにレジストを残し、ＰＭＯＳ領域のフォトレジストを除去する。このようにパターン形成されたフォトレジストをマスクとして、ＰＭＯＳ領域の熱酸化膜をエッチング除去する。次に、フォトレジストを剥離し、再度熱酸化によってＰＭＯＳ領域に熱酸化膜を形成する。この時、ＮＭＯＳ領域では、先に形成した熱酸化膜が残っているため、この領域の酸化膜の厚さはＰＭＯＳ領域の酸化膜よりも厚くなる。
【０００６】
しかしながら、上記の工程では、ＮＭＯＳ領域のゲート酸化膜がフォトレジストに直接接触することになる。フォトレジストには、ゲート絶縁膜の膜質を劣化させるＮａや重金属が多く含まれており、これらの不純物を次の酸化工程時に取り込んでしまう危険性がある。したがって、素子の信頼性や歩留まりを低下させるという問題が生じる。
【０００７】
また、同一基板上に２種類のゲート絶縁膜やゲート電極を形成する他の方法としては、ゲート電極の形成予定域にダミー部を作成しておき、このダミーとなる部分を除去した領域にゲート絶縁膜やゲート電極を形成することにより、同一基板上に異なるゲート絶縁膜やゲート電極を形成する方法（以下、このようにして形成したゲート構造をダマシンゲートという）も提案されている。
【０００８】
このダマシンゲートを用いる方法によれば、ゲート絶縁膜にフォトレジストが接触するという問題を回避することは可能である。しかしながら、異なる工程によって形成したゲート電極どうしを接続するための配線領域を確保する必要があり、そのために配線領域の面積が大きくなり、チップサイズが増大するという問題が生じる。
【０００９】
【発明が解決しようとする課題】
このように、同一基板上に異なる膜厚や膜種のゲート絶縁膜やゲート電極を形成する場合、ゲート絶縁膜にフォトレジストが接触することにより、素子の信頼性や歩留まりを低下させるという問題があった。また、ダマシンゲートを用いる場合には、異なる工程によって形成したゲート電極どうしを接続するための接続領域（配線領域）を確保する必要があり、そのために接続領域の面積が大きくなるという問題があった。
【００１０】
本発明は上記従来の問題に対してなされたものであり、ダマシンゲート構造によりゲート絶縁膜にフォトレジストが接触することを防止し、しかもゲート電極間の接続領域の面積の増大を防止することが可能な半導体装置の製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、第１のトランジスタが形成される第１の素子領域および第２のトランジスタが形成される第２の素子領域の半導体基板上に第１の絶縁膜を介して第１の材料膜を形成し、かつ第１の素子領域および第２の素子領域の周囲の素子分離領域にその上面が前記第１の材料膜の上面よりも低くなるように第２の絶縁膜を形成する工程（工程Ａ）と、この第２の絶縁膜上に第２の材料膜を形成する工程（工程Ｂ）と、前記第１および第２の材料膜の一部を除去して前記第１および第２のトランジスタの第１および第２のゲート電極に対応する領域並びに第１および第２のゲート電極どうしを接続する接続部に対応する領域に第１および第２の材料膜を残置させる工程（工程Ｃ）と、この残置した第１の材料膜の両側の半導体基板に前記第１および第２のトランジスタのソース・ドレインとなる領域を形成する工程（工程Ｄ）と、前記第１および第２の材料膜が除去された領域に第３の絶縁膜を形成する工程（工程Ｅ）と、前記第１の素子領域の第１の絶縁膜および第１の材料膜を除去してこの除去された領域に第４の絶縁膜を介して第１のゲート用導電膜を形成することにより、第１の素子領域では第１のゲート用導電膜によって構成される第１のゲート電極を第２の素子領域では第１の材料膜によって構成される第２のゲート電極を形成する工程と（工程Ｆ１）、少なくとも前記接続部に残置した第２の材料膜を除去してこの除去された領域に前記第１のゲート電極と第２のゲート電極とを接続する接続用導電膜を形成する工程（工程Ｇ）とを有することを特徴とする（第１の発明とする）。
【００１２】
前記発明によれば、第１のトランジスタをダマシンゲート構造とすることにより、ゲート絶縁膜にフォトレジストが接触することが防止されるため、信頼性の高い半導体装置を作製することができる。また、第１および第２のゲート電極間を接続する接続用導電膜が第１および第２のゲート電極に対して自己整合的に形成されるため、接続領域（配線領域）の占有面積を低減することができる。
【００１３】
また、前記第１の発明において、前記工程Ｆ１の代わりに、以下の工程Ｆ２を行うようにしてもよい（第２の発明とする）。
前記第１の素子領域の第１の絶縁膜および第１の材料膜を除去してこの除去された領域に第４の絶縁膜を介して第１のゲート用導電膜を形成する工程と、前記第２の素子領域の第１の絶縁膜および第１の材料膜を除去してこの除去された領域に第５の絶縁膜を介して第２のゲート用導電膜を形成する工程とにより、第１の素子領域では第１のゲート用導電膜によって構成される第１のゲート電極を第２の素子領域では第２のゲート用導電膜によって構成される第２のゲート電極を形成する工程（工程Ｆ２）。
【００１４】
前記第２の発明では、第１の発明で得られる作用効果以外にも、以下の作用効果を得ることができる。すなわち、第１のトランジスタの他に第２のトランジスタもダマシンゲート構造とするので、第１のトランジスタとともに第２のトランジスタに対してもゲート絶縁膜形成後のプラズマ工程や熱工程によるゲート絶縁膜へのダメージを抑えることができ、ゲート絶縁膜の信頼性や歩留まりを向上させることができる。
【００１５】
前記第１および第２の発明において、前記工程Ｇとして、以下の工程Ｇ１およびＧ２をあげることができる。
前記接続部に残置した第２の材料膜を除去し、この除去された領域に形成した前記接続用導電膜により前記第１および第２のゲート電極の側面どうしを接続する（工程Ｇ１）。
【００１６】
前記接続部に残置した第２の材料膜および前記第１および第２の素子領域に形成された第１および第２のゲート電極の上部を除去し、この除去された領域に形成した前記接続用導電膜により前記第１および第２のゲート電極の上面どうしを接続する（工程Ｇ２）。
【００１７】
工程Ｇ２によれば、第１および第２のゲート電極の上部に接続用導電膜を形成するので、実質的にゲート電極の低抵抗化をはかることができ、素子動作の高速化をはかることができる。
【００１８】
また、第１および第２の発明において、前記工程Ａは、半導体基板上に第１の絶縁膜を介して第１の材料膜を形成する工程と、前記半導体基板、第１の絶縁膜および第１の材料膜の一部を除去して溝部を形成するとともに、第１のトランジスタが形成される第１の素子領域および第２のトランジスタが形成される第２の素子領域に第１の絶縁膜および第１の材料膜を残置させる工程と、前記溝部内に第２の絶縁膜を形成する工程と、この第２の絶縁膜の上面を前記第１の材料膜の上面よりも低くする工程とからなることが好ましい。
【００１９】
【発明の実施の形態】
以下、図面を参照して、本発明の実施形態を説明する。
まず、本発明の第１の実施形態について、図１〜図５に示した製造工程図を参照して説明する。なお、図１（ａ１）は図１（ａ３）のＡ−Ａに沿った断面図であり、図１（ａ２）は図１（ａ３）のＢ−Ｂに沿った断面図である（（ｂ１）〜（ｊ１）、（ｂ２）〜（ｊ２）についても同様）。
【００２０】
まず、図１（ａ１）〜（ａ３）に示すように、シリコン基板１１上に厚さ６ｎｍの熱酸化膜１２（第１の絶縁膜）を全面に形成し、この熱酸化膜１２上にＣＶＤ法により厚さ２０ｎｍのｎ+ ポリシリコン膜１３（第１の材料膜）を堆積する。続いて、フォトレジストを全面に塗布した後、フォトリソグラフィ工程により素子領域にフォトレジストパターンを残す。続いて、このフォトレジストをマスクとして、ポリシリコン膜１３、熱酸化膜１２およびシリコン基板１１をＲＩＥ法によりエッチングし、シリコン基板１１に素子分離領域となる深さ３０ｎｍの溝１４を形成する。
【００２１】
次に、図１（ｂ１）〜（ｂ２）に示すように、溝１４が埋まるようにＣＶＤ法などにより絶縁膜１５( 第２の絶縁膜) を全面に堆積し、１０００℃の熱処理にｂよってこの絶縁膜１５を緻密にしておく。その後、ＣＭＰ法により溝部以外の絶縁膜１５を除去して、溝内に絶縁膜１５を残置させる。絶縁膜１５としては、通常シリコン酸化物を用いることができ、またＳｉＮ、アルミナ、ＴｉＯ2 、その他有機ガラス等を用いることができる。
【００２２】
次に、図２（ｃ１）〜（ｃ２）に示すように、素子分離領域に埋め込まれた絶縁膜１５のみをＲＩＥ法によりエッチングして、この絶縁膜１５の高さを約１０ｎｍ下げて溝部を形成する。続いて、ＣＶＤ法によりシリコン窒化膜１６（ＳｉＮ膜、第２の材料膜）をこの溝部よりも厚くなるように形成する。
【００２３】
次に、図２（ｄ１）〜（ｄ２）に示すように、溝部以外のＳｉＮ膜１６をＣＭＰ法により選択的に除去する。これにより、素子領域のｎ+ ポリシリコン膜１３の上面の高さと、素子分離領域のＳｉＮ膜１６の上面の高さがほぼ等しくなる。
【００２４】
次に、図３（ｅ１）〜（ｅ３）に示すように（図３（ｅ１）は図３（ｅ３）のＡ−Ａに沿った断面図、図３（ｅ２）は図３（ｅ３）のＢ−Ｂに沿った断面図）、フォトレジストを塗布した後、フォトリソグラフィ工程によりゲート電極およびゲート電極どうしを接続する接続部（配線部）になるべき領域にフォトレジストパターンを残す。続いて、このフォトレジストをマスクとして、ｎ+ ポリシリコン膜１３とＳｉＮ膜１６をＲＩＥ法により選択的にエッチング除去した後、フォトレジストを剥離する。その後、ゲート電極に対応する形状に形成されたｎ+ ポリシリコン膜１３をマスクとして、ソース・ドレイン拡散層１１ａおよび１１ｂを形成するためのイオン注入を行い、必要に応じてさらにアニールを行う。
【００２５】
次に、図３（ｆ１）〜（ｆ２）に示すように、全面にＣＶＤ法により厚さ２０ｎｍ以上の絶縁膜１７( 第３の絶縁膜) を堆積した後、ＣＭＰ法によりｎ+ ポリシリコン膜１３上およびＳｉＮ膜１６上の絶縁膜１７を除去し、先の工程（図３（ｅ１）〜（ｅ３）の工程）でｎ+ ポリシリコン膜１３およびＳｉＮ膜１６が除去された領域に絶縁膜１７を埋め込む。絶縁膜１７としては、通常シリコン酸化物を用いることができ、またＳｉＮ、アルミナ、ＴｉＯ2 、その他有機ガラス等を用いることができる。
【００２６】
次に、図４（ｇ１）〜（ｇ２）に示すように、フォトレジストを全面に塗布した後、フォトリソグラフィ工程によりフォトレジストパターンをＮＭＯＳトランジスタが形成される領域（図４（ｇ１）〜（ｇ２）のそれぞれ紙面向かって右側の領域）上にのみ残存させる。続いて、このフォトレジストパターンをマスクとしてＰＭＯＳトランジスタが形成される領域（図４（ｇ１）〜（ｇ２）のそれぞれ紙面向かって左側の領域）のポリシリコン膜１３のみをエッチング除去する。さらに、フォトレジストを除去した後、ウエットエッチング処理によりＰＭＯＳトランジスタ領域の熱酸化膜１２を剥離する。次に、ＰＭＯＳトランジスタのゲート絶縁膜１８（第４の絶縁膜）を形成し、さらにゲート絶縁膜１８上にＰＭＯＳトランジスタのゲート電極となるｐ+ ポリシリコン膜１９( 第１のゲート用導電膜) をＣＶＤ法によって堆積する。ゲート絶縁膜１８としては、シリコン酸化膜やシリコン窒化膜等の堆積膜を用いてもよいし、シリコン基板１１を熱酸化した熱酸化膜を用いてもよい。
【００２７】
次に、図４（ｈ１）〜（ｈ２）に示すように、ＣＭＰ工程により溝部に埋め込まれたｐ+ ポリシリコン膜１９以外のｐ+ ポリシリコン膜を除去する。このようにして形成されたＰＭＯＳトランジスタのゲート絶縁膜１８にはフォトレジストが接触することがない。
【００２８】
次に、図５（ｉ１）〜（ｉ２）に示すように、素子分離領域上のＳｉＮ膜１６を熱りん酸によって選択的に除去し、さらにこの熱リン酸処理の結果生じた溝部側面の酸化膜をウェット処理により除去する。
【００２９】
次に、図５（ｊ１）〜（ｊ２）に示すように、ＣＶＤ法によりＷ膜２０（接続用導電膜）等の金属膜を全面に堆積した後、ＣＭＰ工程により溝部以外のＷ膜２０を除去し、溝部内にＷ膜２０を残置させる。この工程により、ＮＭＯＳトランジスタのゲート電極となるｎ+ ポリシリコン膜１３と、ＰＭＯＳトランジスタのゲート電極となるｐ+ ポリシリコン膜１９とをＷ膜２０によって電気的に接続することができる。また、このＷ膜２０はｎ+ ポリシリコン膜１３とｐ+ ポリシリコン膜１９との間の溝に自己整合的に埋め込まれるため、接続領域（配線領域）の占有面積を低減することができる。
【００３０】
この後は、ウエハ全面に絶縁膜を堆積し、通常の配線工程を行うことでＬＳＩを完成させることができる。
次に、本発明の第２の実施形態について、図６〜図７に示した製造工程図を参照して説明する。なお、図１〜図５に示した第１の実施形態の構成要素と実質的に同一或いは対応する構成要素には同一番号を付し、詳細な説明は省略する。
【００３１】
第１の実施形態の図４（ｈ１）〜（ｈ２）に示した工程までは第１の実施形態と同様である。この時の状態を図６（ａ１）〜（ａ２）に示す。
次に、図６（ｂ１）〜（ｂ２）に示すように、フォトレジストを全面に塗布した後、フォトリソグラフィ工程により、フォトレジストパターンをＰＭＯＳトランジスタが形成される領域（図６（ｂ１）〜（ｂ２）のそれぞれ紙面向かって左側の領域）上にのみ残存させる。続いて、このフォトレジストパターンをマスクとしてＮＭＯＳトランジスタが形成される領域（図６（ｂ１）〜（ｂ２）のそれぞれ紙面向かって右側の領域）のｎ+ ポリシリコン膜１３のみをエッチング除去する。さらに、フォトレジストを除去した後、ウエットエッチング処理によりＮＭＯＳトランジスタ領域の熱酸化膜１２を剥離する。次に、ＮＭＯＳトランジスタのゲート絶縁膜２１（第５の絶縁膜）を形成し、さらにゲート絶縁膜２１上にＮＭＯＳトランジスタのゲート電極となるｎ+ ポリシリコン膜２２( 第２のゲート用導電膜) をＣＶＤ法によって堆積する。ゲート絶縁膜２１としては、シリコン窒化膜等の堆積膜を用いてもよいし、シリコン基板１１を熱酸化した熱酸化膜を用いてもよい。
【００３２】
次に、図７（ｃ１）〜（ｃ２）に示すように、ＣＭＰ工程により溝部に埋め込まれたｎ+ ポリシリコン膜２２以外のｎ+ ポリシリコン膜を除去する。このようにして形成されたＮＭＯＳトランジスタのゲート絶縁膜２１にはフォトレジストが接触することがない。次に、素子分離領域上のＳｉＮ膜１６を熱りん酸によって選択的に除去し、さらにこの熱リン酸処理の結果生じた溝部側面の酸化膜をウェット処理により除去する。
【００３３】
次に、図７（ｄ１）〜（ｄ２）に示すように、ＣＶＤ法によりＷ膜２０（接続用導電膜）等の金属膜を全面に堆積した後、ＣＭＰ工程により溝部以外のＷ膜２０を除去し、溝部内にＷ膜２０を残置させる。この工程により、ＮＭＯＳトランジスタのゲート電極となるｎ+ ポリシリコン膜２２と、ＰＭＯＳトランジスタのゲート電極となるｐ+ ポリシリコン膜１９とをＷ膜２０によって電気的に接続することができる。また、このＷ膜２０はｎ+ ポリシリコン膜２２とｐ+ ポリシリコン膜１９との間の溝に自己整合的に埋め込まれるため、接続領域（配線領域）の占有面積を低減することができる。
【００３４】
この後は、ウエハ全面に絶縁膜を堆積し、通常の配線工程を行うことでＬＳＩを完成させることができる。
本実施形態では、ＰＭＯＳトランジスタのほか、ＮＭＯＳトランジスタのゲート絶縁膜およびゲート電極もダマシンゲート構造とするので、ＮＭＯＳトランジスタのゲート絶縁膜形成後のプラズマダメージや熱処理工程をも低減することができ、ゲート絶縁膜の初期不良を低減するとともに、信頼性の向上をはかることができる。
【００３５】
次に、本発明の第３の実施形態について、図８〜図９に示した製造工程図を参照して説明する。なお、図１〜図５に示した第１の実施形態の構成要素と実質的に同一或いは対応する構成要素には同一番号を付し、詳細な説明は省略する。
【００３６】
第１の実施形態の図４（ｈ１）〜（ｈ２）に示した工程までは第１の実施形態と同様である。この時の状態を図８（ａ１）〜（ａ２）に示す。
次に、図８（ｂ１）〜（ｂ２）に示すように、ポリシリコン膜１３および１９の上部ををＲＩＥによって０．１ミクロンエッチングする。続いて、素子分離領域上のＳｉＮ膜１６を熱りん酸により選択的に除去し、さらにこの熱リン酸処理の結果生じた溝部側面にある酸化膜をウェット処理により除去する。
【００３７】
次に、図９（ｃ１）〜（ｃ２）に示すように、ＣＶＤ法によりＷ膜２０（接続用導電膜）等の金属膜を全面に堆積した後、ＣＭＰ工程により溝部以外のＷ膜２０を除去し、溝部内にＷ膜２０を残置させる。この工程により、ＮＭＯＳトランジスタのゲート電極となるｎ+ ポリシリコン膜１３と、ＰＭＯＳトランジスタのゲート電極となるｐ+ ポリシリコン膜１９とをＷ膜２０によって電気的に接続することができる。また、このＷ膜２０は溝内に自己整合的に埋め込まれるため、接続領域（配線領域）の占有面積を低減することができる。さらに、ｎ+ ポリシリコン膜１３およびｐ+ ポリシリコン膜１９の上部にＷ膜２０を形成することができるので、実質的にゲート電極の低抵抗化をはかることができる。
【００３８】
この後は、ウエハ全面に絶縁膜を堆積し、通常の配線工程を行うことでＬＳＩを完成させることができる。
なお、本実施形態では、第１の実施形態と同様に一方のゲート構造のみをダマシンゲート構造としたが、第２の実施形態と同様にＮＭＯＳおよびＰＭＯＳ双方のトランジスタをダマシンゲート構造としたものにも、同様に適用することができる。
【００３９】
以上、本発明の各実施形態について説明したが、本発明はこれらの各実施形態に限定されるものではない。
例えば、前記第１〜第３の実施形態において、ｎ+ ポリシリコン膜１３を堆積した後に、このｎ+ ポリシリコン膜１３上にさらに例えばＳｉＮ膜を形成して積層膜構造とし、このＳｉＮ膜、ｎ+ ポリシリコン膜１３およびシリコン基板１１を図１の工程と同様にしてエッチングし、素子分離領域となる溝を形成するようにしてもよい。このような積層膜構造とすることにより、ＣＭＰ工程などにおけるプロセスのばらつきに対してマージンを大きくとることが可能となる。
その他、本発明はその趣旨を逸脱しない範囲内において種々変形して実施することが可能である。
【００４０】
【発明の効果】
本発明によれば、ダマシンゲート構造によりゲート絶縁膜にフォトレジストが接触することが防止されるため、信頼性の高い半導体装置を作製することができるとともに、異なる工程によって形成したゲート電極どうしを接続するための接続領域がゲート電極に対して自己整合的に形成されるため、接続領域の占有面積を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る製造工程の一部を示した工程図。
【図２】本発明の第１の実施形態に係る製造工程の一部を示した工程図。
【図３】本発明の第１の実施形態に係る製造工程の一部を示した工程図。
【図４】本発明の第１の実施形態に係る製造工程の一部を示した工程図。
【図５】本発明の第１の実施形態に係る製造工程の一部を示した工程図。
【図６】本発明の第２の実施形態に係る製造工程の一部を示した工程図。
【図７】本発明の第２の実施形態に係る製造工程の一部を示した工程図。
【図８】本発明の第３の実施形態に係る製造工程の一部を示した工程図。
【図９】本発明の第３の実施形態に係る製造工程の一部を示した工程図。
【符号の説明】
１１…シリコン基板
１１ａ、１１ｂ…ソース・ドレイン拡散層
１２…熱酸化膜
１３…ｎ+ ポリシリコン膜
１４…溝
１５…絶縁膜
１６…シリコン窒化膜
１７…絶縁膜
１８…ゲート絶縁膜
１９…ｐ+ ポリシリコン膜
２０…Ｗ膜
２１…ゲート絶縁膜
２２…ｎ+ ポリシリコン膜[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device in which different gate insulating films and gate electrodes are formed on the same substrate.
[0002]
[Prior art]
When two or more types of power supply voltages are applied to circuits formed on the same semiconductor substrate, it is necessary to devise measures such as increasing the thickness of the gate insulating film of the transistor in the high voltage circuit portion due to reliability restrictions. . For example, a gate insulating film of an in-cell transistor of DRAM or EEPROM is made thicker than gate insulating films of other circuit portions.
[0003]
In a CMOS circuit, it has been usual to use an n + polysilicon gate. In this case, in order to appropriately control the threshold value of a PMOS transistor, a so-called Bury channel structure having a channel portion as a p region is used. Has been taken. However, in this device structure, it is difficult to suppress the short channel effect of the PMOS transistor as the device is miniaturized, and p + polysilicon is used for the gate electrode material for the PMOS transistor, and the gate electrode material is used for the NMOS transistor. So-called both surface gate structures using n + polysilicon are preferred. Also in this case, if the thickness of the gate insulating film can be further changed, higher performance circuit operation can be expected.
[0004]
Usually, when two types of gate insulating films and gate electrodes are formed on the same substrate, the region on the same substrate is divided into two regions using lithography means. An example is as follows.
[0005]
After forming the trench element isolation, a thermal oxide film is formed on the semiconductor substrate by thermal oxidation. Next, a photoresist is applied to the entire surface, and the resist is left only in the NMOS region by a photolithography process, and the photoresist in the PMOS region is removed. Using the photoresist thus patterned as a mask, the thermal oxide film in the PMOS region is removed by etching. Next, the photoresist is peeled off, and a thermal oxide film is formed again in the PMOS region by thermal oxidation. At this time, since the previously formed thermal oxide film remains in the NMOS region, the oxide film in this region is thicker than the oxide film in the PMOS region.
[0006]
However, in the above process, the gate oxide film in the NMOS region is in direct contact with the photoresist. The photoresist contains a large amount of Na and heavy metals that degrade the quality of the gate insulating film, and there is a risk that these impurities will be taken in during the next oxidation step. Therefore, there arises a problem that the reliability and yield of the element are lowered.
[0007]
As another method for forming two types of gate insulating films and gate electrodes on the same substrate, a dummy part is created in a region where a gate electrode is to be formed, and a gate is formed in a region where the dummy part is removed. There has also been proposed a method of forming different gate insulating films and gate electrodes on the same substrate by forming insulating films and gate electrodes (hereinafter, the gate structure thus formed is called a damascene gate).
[0008]
According to the method using the damascene gate, it is possible to avoid the problem that the photoresist contacts the gate insulating film. However, it is necessary to secure a wiring region for connecting gate electrodes formed by different processes, which causes a problem that the area of the wiring region increases and the chip size increases.
[0009]
[Problems to be solved by the invention]
As described above, when a gate insulating film or a gate electrode having a different film thickness or film type is formed on the same substrate, there is a problem that the reliability and yield of the device are lowered by the contact of the photoresist with the gate insulating film. there were. In addition, when using a damascene gate, it is necessary to secure a connection region (wiring region) for connecting gate electrodes formed by different processes, which increases the area of the connection region. .
[0010]
The present invention has been made to solve the above-mentioned conventional problems, and it is possible to prevent the photoresist from coming into contact with the gate insulating film by the damascene gate structure, and to prevent an increase in the area of the connection region between the gate electrodes. An object of the present invention is to provide a method for manufacturing a possible semiconductor device.
[0011]
[Means for Solving the Problems]
The method for manufacturing a semiconductor device according to the present invention includes a first insulating film on a semiconductor substrate in a first element region in which a first transistor is formed and a second element region in which a second transistor is formed. Forming a first material film, and in the element isolation region around the first element region and the second element region, a second insulating film is formed so that its upper surface is lower than the upper surface of the first material film. A step of forming a film (step A), a step of forming a second material film on the second insulating film (step B), and removing a part of the first and second material films. First and second material films are formed in a region corresponding to the first and second gate electrodes of the first and second transistors and a region corresponding to a connecting portion connecting the first and second gate electrodes. Both the step of leaving (step C) and the left first material film Forming a region to be the source and drain of the first and second transistors on the semiconductor substrate (step D), and forming a third insulating film in the region from which the first and second material films have been removed. A step of forming (step E), and the first insulating film and the first material film in the first element region are removed, and the removed region is used for the first gate through the fourth insulating film. By forming the conductive film, the first gate electrode configured by the first gate conductive film in the first element region and the second gate configured by the first material film in the second element region are formed. A step of forming an electrode (step F1), a connection for removing at least the second material film left in the connecting portion and connecting the first gate electrode and the second gate electrode to the removed region Forming a conductive film for use (step G) It characterized the door (the first invention).
[0012]
According to the invention, since the first transistor has a damascene gate structure, the photoresist is prevented from contacting the gate insulating film, so that a highly reliable semiconductor device can be manufactured. In addition, since the conductive film for connection that connects the first and second gate electrodes is formed in a self-aligned manner with respect to the first and second gate electrodes, the area occupied by the connection region (wiring region) is reduced. can do.
[0013]
In the first invention, the following process F2 may be performed instead of the process F1 (referred to as the second invention).
Removing the first insulating film and the first material film in the first element region and forming a first conductive film for the gate through the fourth insulating film in the removed region; A step of removing the first insulating film and the first material film in the second element region and forming a second conductive film for the gate through the fifth insulating film in the removed region; Forming a first gate electrode composed of the first gate conductive film in the first element region and forming a second gate electrode composed of the second gate conductive film in the second element region (process) F2).
[0014]
In the second aspect of the invention, in addition to the operational effects obtained in the first aspect, the following operational effects can be obtained. That is, since the second transistor in addition to the first transistor has a damascene gate structure, both the first transistor and the second transistor are transferred to the gate insulating film by the plasma process and the thermal process after forming the gate insulating film. Damage can be suppressed, and the reliability and yield of the gate insulating film can be improved.
[0015]
In the first and second inventions, examples of the step G include the following steps G1 and G2.
The second material film left in the connection portion is removed, and the side surfaces of the first and second gate electrodes are connected to each other by the connection conductive film formed in the removed region (step G1).
[0016]
The upper part of the second material film left in the connection portion and the first and second gate electrodes formed in the first and second element regions is removed, and the connection formed in the removed region The upper surfaces of the first and second gate electrodes are connected by a conductive film (step G2).
[0017]
According to the process G2, since the conductive film for connection is formed on the first and second gate electrodes, the resistance of the gate electrode can be substantially reduced and the device operation speed can be increased. it can.
[0018]
In the first and second aspects of the invention, the step A includes a step of forming a first material film on the semiconductor substrate via the first insulating film, the semiconductor substrate, the first insulating film, and the first The first insulating film is formed in the first element region where the first transistor is formed and the second element region where the second transistor is formed. And a step of leaving the first material film, a step of forming a second insulating film in the groove, and a step of making the upper surface of the second insulating film lower than the upper surface of the first material film, Preferably it consists of.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
First, a first embodiment of the present invention will be described with reference to the manufacturing process diagrams shown in FIGS. 1A1 is a cross-sectional view taken along the line AA in FIG. 1A3, and FIG. 1A2 is a cross-sectional view taken along the line BB in FIG. 1A3. ) To (j1) and (b2) to (j2)).
[0020]
First, as shown in FIGS. 1A1 to 1A3, a thermal oxide film 12 (first insulating film) having a thickness of 6 nm is formed on the entire surface of a silicon substrate 11, and CVD is performed on the thermal oxide film 12. An n + polysilicon film 13 (first material film) having a thickness of 20 nm is deposited by the method. Subsequently, after applying a photoresist on the entire surface, a photoresist pattern is left in the element region by a photolithography process. Subsequently, using this photoresist as a mask, the polysilicon film 13, the thermal oxide film 12 and the silicon substrate 11 are etched by the RIE method to form a trench 14 having a depth of 30 nm serving as an element isolation region in the silicon substrate 11.
[0021]
Next, as shown in FIGS. 1 (b1) to (b2), an insulating film 15 (second insulating film) is deposited on the entire surface by a CVD method or the like so that the groove 14 is filled. This insulating film 15 is kept dense. Thereafter, the insulating film 15 other than the trench is removed by CMP, and the insulating film 15 is left in the trench. As the insulating film 15, silicon oxide can usually be used, and SiN, alumina, TiO 2 , other organic glass, or the like can be used.
[0022]
Next, as shown in FIGS. 2C1 to 2C2, only the insulating film 15 embedded in the element isolation region is etched by the RIE method, and the height of the insulating film 15 is lowered by about 10 nm to form the groove portion. Form. Subsequently, a silicon nitride film 16 (SiN film, second material film) is formed by CVD so as to be thicker than the groove.
[0023]
Next, as shown in FIGS. 2D1 to 2D2, the SiN film 16 other than the trench is selectively removed by CMP. As a result, the height of the upper surface of the n + polysilicon film 13 in the element region is substantially equal to the height of the upper surface of the SiN film 16 in the element isolation region.
[0024]
Next, as shown in FIGS. 3 (e1) to (e3) (FIG. 3 (e1) is a cross-sectional view taken along the line AA in FIG. 3 (e3), and FIG. 3 (e2) is a cross-sectional view of FIG. 3 (e3). (Cross-sectional view along BB), after applying a photoresist, a photoresist pattern is left in a region to be a gate electrode and a connection portion (wiring portion) for connecting the gate electrodes by a photolithography process. Subsequently, using this photoresist as a mask, the n + polysilicon film 13 and the SiN film 16 are selectively removed by RIE, and then the photoresist is peeled off. Thereafter, ion implantation for forming the source / drain diffusion layers 11a and 11b is performed using the n + polysilicon film 13 formed in a shape corresponding to the gate electrode as a mask, and further annealing is performed as necessary.
[0025]
Next, as shown in FIGS. 3 (f1) to (f2), an insulating film 17 (third insulating film) having a thickness of 20 nm or more is deposited on the entire surface by a CVD method, and then an n + polysilicon film is formed by a CMP method. 13 and the insulating film 17 on the SiN film 16 are removed, and an insulating film is formed in the region where the n + polysilicon film 13 and the SiN film 16 are removed in the previous step (steps (e1) to (e3) in FIG. 3). 17 is embedded. As the insulating film 17, silicon oxide can be usually used, and SiN, alumina, TiO 2 , other organic glass, or the like can be used.
[0026]
Next, as shown in FIGS. 4G1 to 4G2, after applying a photoresist on the entire surface, a photoresist pattern is formed in a region where NMOS transistors are formed by a photolithography process (FIGS. 4G1 to G2). ) On the right side of the paper). Subsequently, using this photoresist pattern as a mask, only the polysilicon film 13 in the region where the PMOS transistor is to be formed (the region on the left side of each of FIGS. 4G1 to 4G2) is etched away. Further, after removing the photoresist, the thermal oxide film 12 in the PMOS transistor region is peeled off by wet etching. Next, a gate insulating film 18 (fourth insulating film) of the PMOS transistor is formed, and a p + polysilicon film 19 (first conductive film for gate) serving as the gate electrode of the PMOS transistor is further formed on the gate insulating film 18. Is deposited by CVD. As the gate insulating film 18, a deposited film such as a silicon oxide film or a silicon nitride film may be used, or a thermal oxide film obtained by thermally oxidizing the silicon substrate 11 may be used.
[0027]
Next, as shown in FIGS. 4H1 to H2, the p + polysilicon film other than the p + polysilicon film 19 buried in the groove is removed by the CMP process. The photoresist does not contact the gate insulating film 18 of the PMOS transistor thus formed.
[0028]
Next, as shown in FIGS. 5 (i1) to (i2), the SiN film 16 on the element isolation region is selectively removed by hot phosphoric acid, and the oxidation of the side surface of the groove resulting from this hot phosphoric acid treatment is performed. The film is removed by wet processing.
[0029]
Next, as shown in FIGS. 5 (j1) to (j2), after a metal film such as a W film 20 (connection conductive film) is deposited on the entire surface by a CVD method, a W film 20 other than the trench is formed by a CMP process. The W film 20 is left in the groove. By this step, the n + polysilicon film 13 serving as the gate electrode of the NMOS transistor and the p + polysilicon film 19 serving as the gate electrode of the PMOS transistor can be electrically connected by the W film 20. In addition, since the W film 20 is embedded in the groove between the n + polysilicon film 13 and the p + polysilicon film 19 in a self-aligned manner, the area occupied by the connection region (wiring region) can be reduced.
[0030]
Thereafter, an LSI can be completed by depositing an insulating film on the entire surface of the wafer and performing a normal wiring process.
Next, a second embodiment of the present invention will be described with reference to the manufacturing process diagrams shown in FIGS. In addition, the same number is attached | subjected to the component which is substantially the same as the component of 1st Embodiment shown in FIGS. 1-5, or respond | corresponds, and detailed description is abbreviate | omitted.
[0031]
The processes up to the steps shown in FIGS. 4H1 to H2 in the first embodiment are the same as those in the first embodiment. The state at this time is shown in FIGS. 6 (a1) to (a2).
Next, as shown in FIGS. 6B1 to 6B2, after a photoresist is applied to the entire surface, a photoresist pattern is formed in a region where a PMOS transistor is formed by a photolithography process (FIGS. 6B1 to 6B). It is left only on the left side area) of b2). Subsequently, using this photoresist pattern as a mask, only the n + polysilicon film 13 in the region where the NMOS transistor is to be formed (the region on the right side in FIG. 6B1 to FIG. 6B) is etched away. Further, after removing the photoresist, the thermal oxide film 12 in the NMOS transistor region is peeled off by wet etching. Next, a gate insulating film 21 (fifth insulating film) of the NMOS transistor is formed, and an n + polysilicon film 22 (second conductive film for gate) serving as the gate electrode of the NMOS transistor is further formed on the gate insulating film 21. Is deposited by CVD. As the gate insulating film 21, a deposited film such as a silicon nitride film may be used, or a thermal oxide film obtained by thermally oxidizing the silicon substrate 11 may be used.
[0032]
Next, as shown in FIGS. 7C1 to 7C2, the n + polysilicon film other than the n + polysilicon film 22 buried in the groove is removed by the CMP process. The photoresist does not contact the gate insulating film 21 of the NMOS transistor thus formed. Next, the SiN film 16 on the element isolation region is selectively removed by hot phosphoric acid, and the oxide film on the side surface of the groove resulting from this hot phosphoric acid treatment is removed by wet treatment.
[0033]
Next, as shown in FIGS. 7D1 to 7D2, after depositing a metal film such as a W film 20 (connection conductive film) on the entire surface by a CVD method, a W film 20 other than the groove is formed by a CMP process. The W film 20 is left in the groove. By this step, the n + polysilicon film 22 serving as the gate electrode of the NMOS transistor and the p + polysilicon film 19 serving as the gate electrode of the PMOS transistor can be electrically connected by the W film 20. Further, since the W film 20 is embedded in the groove between the n + polysilicon film 22 and the p + polysilicon film 19 in a self-aligning manner, the area occupied by the connection region (wiring region) can be reduced.
[0034]
Thereafter, an LSI can be completed by depositing an insulating film on the entire surface of the wafer and performing a normal wiring process.
In this embodiment, in addition to the PMOS transistor, the gate insulating film and gate electrode of the NMOS transistor also have a damascene gate structure, so that plasma damage and heat treatment steps after forming the gate insulating film of the NMOS transistor can be reduced, and the gate It is possible to reduce initial defects of the insulating film and improve reliability.
[0035]
Next, a third embodiment of the present invention will be described with reference to the manufacturing process diagrams shown in FIGS. In addition, the same number is attached | subjected to the component which is substantially the same as the component of 1st Embodiment shown in FIGS. 1-5, or respond | corresponds, and detailed description is abbreviate | omitted.
[0036]
The processes up to the steps shown in FIGS. 4H1 to H2 in the first embodiment are the same as those in the first embodiment. The state at this time is shown in FIGS. 8 (a1) to (a2).
Next, as shown in FIGS. 8B1 to 8B2, the upper portions of the polysilicon films 13 and 19 are etched by 0.1 micron by RIE. Subsequently, the SiN film 16 on the element isolation region is selectively removed with hot phosphoric acid, and the oxide film on the side surface of the groove resulting from the hot phosphoric acid treatment is removed by wet treatment.
[0037]
Next, as shown in FIGS. 9C1 to 9C2, after a metal film such as a W film 20 (connection conductive film) is deposited on the entire surface by a CVD method, the W film 20 other than the groove is formed by a CMP process. The W film 20 is left in the groove. By this step, the n + polysilicon film 13 serving as the gate electrode of the NMOS transistor and the p + polysilicon film 19 serving as the gate electrode of the PMOS transistor can be electrically connected by the W film 20. In addition, since the W film 20 is embedded in the trench in a self-aligned manner, the area occupied by the connection region (wiring region) can be reduced. Furthermore, since the W film 20 can be formed on the n + polysilicon film 13 and the p + polysilicon film 19, the resistance of the gate electrode can be substantially reduced.
[0038]
Thereafter, an LSI can be completed by depositing an insulating film on the entire surface of the wafer and performing a normal wiring process.
In this embodiment, only one gate structure has a damascene gate structure as in the first embodiment, but both NMOS and PMOS transistors have a damascene gate structure as in the second embodiment. Can be applied as well.
[0039]
As mentioned above, although each embodiment of this invention was described, this invention is not limited to these each embodiment.
For example, in the first to third embodiments, n + polysilicon film 13 after depositing, a laminated film structure by forming the n + polysilicon film 13 further, for example, SiN film on, the SiN film, The n + polysilicon film 13 and the silicon substrate 11 may be etched in the same manner as in the process of FIG. 1 to form a trench to be an element isolation region. With such a laminated film structure, a large margin can be secured for process variations in a CMP process or the like.
In addition, the present invention can be implemented with various modifications without departing from the spirit of the present invention.
[0040]
【The invention's effect】
According to the present invention, the damascene gate structure prevents the photoresist from coming into contact with the gate insulating film, so that a highly reliable semiconductor device can be manufactured and gate electrodes formed by different processes can be connected to each other. Since the connection region to be formed is formed in a self-aligned manner with respect to the gate electrode, the area occupied by the connection region can be reduced.
[Brief description of the drawings]
FIG. 1 is a process diagram showing a part of a manufacturing process according to a first embodiment of the present invention.
FIG. 2 is a process diagram showing a part of a manufacturing process according to the first embodiment of the present invention.
FIG. 3 is a process diagram showing a part of a manufacturing process according to the first embodiment of the present invention.
FIG. 4 is a process diagram showing a part of a manufacturing process according to the first embodiment of the present invention.
FIG. 5 is a process diagram showing a part of a manufacturing process according to the first embodiment of the present invention.
FIG. 6 is a process diagram showing a part of a manufacturing process according to a second embodiment of the present invention.
FIG. 7 is a process diagram showing a part of a manufacturing process according to a second embodiment of the present invention.
FIG. 8 is a process diagram showing a part of a manufacturing process according to a third embodiment of the present invention.
FIG. 9 is a process diagram showing a part of a manufacturing process according to a third embodiment of the present invention.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 11 ... Silicon substrate 11a, 11b ... Source / drain diffused layer 12 ... Thermal oxide film 13 ... n + polysilicon film 14 ... Groove 15 ... Insulating film 16 ... Silicon nitride film 17 ... Insulating film 18 ... Gate insulating film 19 ... p + Polysilicon film 20 ... W film 21 ... Gate insulating film 22 ... n + polysilicon film

Claims (4)

第１のトランジスタが形成される第１の素子領域および第２のトランジスタが形成される第２の素子領域の半導体基板上に第１の絶縁膜を介して第１の材料膜を形成し、かつ第１の素子領域および第２の素子領域の周囲の素子分離領域にその上面が前記第１の材料膜の上面よりも低くなるように第２の絶縁膜を形成する工程と、
この第２の絶縁膜上に第２の材料膜を前記第１の材料膜と同じ高さになるように形成する工程と、
前記第１および第２の材料膜の一部を除去して前記第１および第２のトランジスタの第１および第２のゲート電極に対応する領域並びに第１および第２のゲート電極どうしを接続する接続部に対応する領域に第１および第２の材料膜を残置させる工程と、
この残置した第１の材料膜の両側の半導体基板に前記第１および第２のトランジスタのソース・ドレインとなる領域を形成する工程と、
前記第１および第２の材料膜が除去された領域に第３の絶縁膜を前記第１および第２の材料膜と同じ高さになるように埋め込み形成する工程と、
前記第１の素子領域の第１の絶縁膜および第１の材料膜を除去してこの除去された領域に第４の絶縁膜を介して第１のゲート用導電膜を前記第３の絶縁膜と同じ高さになるように埋め込み形成することにより、第１の素子領域では第１のゲート用導電膜によって構成される第１のゲート電極を第２の素子領域では第１の材料膜によって構成される第２のゲート電極を形成する工程と、
少なくとも前記接続部に残置した第２の材料膜を除去してこの除去された領域に前記第１のゲート電極と第２のゲート電極とを接続する接続用導電膜を前記第３の絶縁膜と同じ高さになるように埋め込み形成する工程とを有し、
前記第２の材料膜は、絶縁膜であって、且つ前記第１の材料膜、第２の絶縁膜及び第３の絶縁膜とは異なる材料で形成されることを特徴とする半導体装置の製造方法。Forming a first material film on the semiconductor substrate of the first element region in which the first transistor is formed and the second element region in which the second transistor is formed via the first insulating film; and Forming a second insulating film in an element isolation region around the first element region and the second element region so that an upper surface thereof is lower than an upper surface of the first material film;
Forming a second material film on the second insulating film so as to have the same height as the first material film;
Part of the first and second material films is removed to connect regions corresponding to the first and second gate electrodes of the first and second transistors and the first and second gate electrodes. Leaving the first and second material films in a region corresponding to the connecting portion;
Forming regions to be the source and drain of the first and second transistors on the semiconductor substrate on both sides of the left first material film;
Embedding and forming a third insulating film at the same height as the first and second material films in the region from which the first and second material films have been removed;
The first insulating film and the first material film in the first element region are removed, and a first gate conductive film is formed in the removed region via a fourth insulating film. In the first element region, the first gate electrode constituted by the first gate conductive film is constituted by the first material film in the second element region. Forming a second gate electrode to be performed;
At least the second material film left in the connection portion is removed, and a conductive film for connection that connects the first gate electrode and the second gate electrode to the removed region is formed with the third insulating film. have a forming buried at the same height,
The second material film is an insulating film, and is formed of a material different from the first material film, the second insulating film, and the third insulating film. Method. 第１のトランジスタが形成される第１の素子領域および第２のトランジスタが形成される第２の素子領域の半導体基板上に第１の絶縁膜を介して第１の材料膜を形成し、かつ第１の素子領域および第２の素子領域の周囲の素子分離領域にその上面が前記第１の材料膜の上面よりも低くなるように第２の絶縁膜を形成する工程と、
この第２の絶縁膜上に第２の材料膜を前記第１の材料膜と同じ高さになるように形成する工程と、
前記第１および第２の材料膜の一部を除去して前記第１および第２のトランジスタの第１および第２のゲート電極に対応する領域並びに第１および第２のゲート電極どうしを接続する接続部に対応する領域に第１および第２の材料膜を残置させる工程と、
この残置した第１の材料膜の両側の半導体基板に前記第１および第２のトランジスタのソース・ドレインとなる領域を形成する工程と、
前記第１および第２の材料膜が除去された領域に第３の絶縁膜を前記第１および第２の材料膜と同じ高さになるように埋め込み形成する工程と、
前記第１の素子領域の第１の絶縁膜および第１の材料膜を除去してこの除去された領域に第４の絶縁膜を介して第１のゲート用導電膜を前記第３の絶縁膜と同じ高さになるように埋め込み形成する工程と、前記第２の素子領域の第１の絶縁膜および第１の材料膜を除去してこの除去された領域に第５の絶縁膜を介して第２のゲート用導電膜を前記第３の絶縁膜と同じ高さになるように埋め込み形成する工程とにより、第１の素子領域では第１のゲート用導電膜によって構成される第１のゲート電極を第２の素子領域では第２のゲート用導電膜によって構成される第２のゲート電極を形成する工程と、
少なくとも前記接続部に残置した第２の材料膜を除去してこの除去された領域に前記第１のゲート電極と第２のゲート電極とを接続する接続用導電膜を前記第３の絶縁膜と同じ高さになるように埋め込み形成する工程とを有し、
前記第２の材料膜は、絶縁膜であって、且つ前記第１の材料膜、第２の絶縁膜及び第３ の絶縁膜とは異なる材料で形成されることを特徴とする半導体装置の製造方法。Forming a first material film on the semiconductor substrate of the first element region in which the first transistor is formed and the second element region in which the second transistor is formed via the first insulating film; and Forming a second insulating film in an element isolation region around the first element region and the second element region so that an upper surface thereof is lower than an upper surface of the first material film;
Forming a second material film on the second insulating film so as to have the same height as the first material film;
Part of the first and second material films is removed to connect regions corresponding to the first and second gate electrodes of the first and second transistors and the first and second gate electrodes. Leaving the first and second material films in a region corresponding to the connecting portion;
Forming regions to be the source and drain of the first and second transistors on the semiconductor substrate on both sides of the left first material film;
Embedding and forming a third insulating film at the same height as the first and second material films in the region from which the first and second material films have been removed;
The first insulating film and the first material film in the first element region are removed, and a first gate conductive film is formed in the removed region via a fourth insulating film. A step of burying and forming the first element film so as to have the same height as that of the second element region, removing the first insulating film and the first material film in the second element region, and passing through the fifth insulating film to the removed region By embedding and forming the second gate conductive film so as to have the same height as the third insulating film, the first gate formed of the first gate conductive film in the first element region Forming a second gate electrode composed of a second conductive film for the electrode in the second element region;
At least the second material film left in the connection portion is removed, and a conductive film for connection that connects the first gate electrode and the second gate electrode to the removed region is formed with the third insulating film. have a forming buried at the same height,
The second material film is an insulating film, and is formed of a material different from the first material film, the second insulating film, and the third insulating film. Method. 前記接続用導電膜を形成する工程は、前記接続部に残置した第２の材料膜を除去し、この除去された領域に形成した前記接続用導電膜により前記第１および第２のゲート電極の側面どうしを接続するものであることを特徴とする請求項１または２に記載の半導体装置の製造方法。  In the step of forming the connection conductive film, the second material film left in the connection portion is removed, and the first and second gate electrodes are formed by the connection conductive film formed in the removed region. The method for manufacturing a semiconductor device according to claim 1, wherein the side surfaces are connected to each other. 前記接続用導電膜を形成する工程は、前記接続部に残置した第２の材料膜および前記第１および第２の素子領域に形成された第１および第２のゲート電極の上部を除去し、この除去された領域に形成した前記接続用導電膜により前記第１および第２のゲート電極の上面どうしを接続するものであることを特徴とする請求項１または２に記載の半導体装置の製造方法。  The step of forming the conductive film for connection removes the second material film left in the connection part and the upper portions of the first and second gate electrodes formed in the first and second element regions, 3. The method of manufacturing a semiconductor device according to claim 1, wherein upper surfaces of the first and second gate electrodes are connected to each other by the connection conductive film formed in the removed region. .
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