JPH11243087A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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- JPH11243087A JPH11243087A JP4270598A JP4270598A JPH11243087A JP H11243087 A JPH11243087 A JP H11243087A JP 4270598 A JP4270598 A JP 4270598A JP 4270598 A JP4270598 A JP 4270598A JP H11243087 A JPH11243087 A JP H11243087A
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法に関し、特に、パタンの重ね合わせ精度を
向上させる半導体集積回路装置の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor integrated circuit device, and more particularly, to a method for manufacturing a semiconductor integrated circuit device for improving pattern overlay accuracy.
【０００２】[0002]
【従来の技術】まず、従来のフォト・エッチング工程の
一例について説明する。図８は従来のフォト・エッチン
グ工程の一例を示す工程図である。2. Description of the Related Art First, an example of a conventional photo etching process will be described. FIG. 8 is a process diagram showing an example of a conventional photo etching process.
【０００３】同図を参照して、工程Ｓ１０１にてシリコ
ン基板１０１上に酸化膜１０２を形成する。Referring to FIG. 1, an oxide film 102 is formed on a silicon substrate 101 in step S101.
【０００４】次に、工程Ｓ１０２にて酸化膜１０２上に
レジスト１０３を塗布する。Next, a resist 103 is applied on the oxide film 102 in step S102.
【０００５】次に、工程Ｓ１０３にてレジスト１０３上
にマスク１０４を通して上方より光を照射する。これが
いわゆる「リソグラフィ」である。Next, in step S103, light is irradiated onto the resist 103 from above through the mask 104. This is so-called "lithography".
【０００６】次に、工程Ｓ１０４にて現像液に浸漬する
ことにより現像する。現像するとレジスト１０３の露光
した部分が除去される。これはポジタイプのレジストの
場合であり、本発明もこのポジタイプの場合で説明す
る。一方、ネガタイプの場合は露光されなかった部分が
除去される。Next, in step S104, development is performed by immersion in a developer. Upon development, the exposed portions of the resist 103 are removed. This is the case of a positive type resist, and the present invention will also be described in the case of this positive type resist. On the other hand, in the case of the negative type, the unexposed portions are removed.
【０００７】次に、工程Ｓ１０５にてエッチングを行
う。このエッチングによりレジスト１０３の除去された
領域と同一領域の酸化膜１０２が除去される。Next, etching is performed in step S105. By this etching, the oxide film 102 in the same region as the region where the resist 103 has been removed is removed.
【０００８】次に、工程Ｓ１０６にてレジスト１０３を
除去し処理は終了となる。Next, in step S106, the resist 103 is removed, and the process ends.
【０００９】現在、高度に微細化の進んだ半導体装置で
は、設計最小寸法が、０．２μｍ以下のものが製造され
ている。また、集積度も、１チップにトランジスタが１
ギガ個以上も集積され、チップサイズも６００ｍｍ2 を
超える大きなものになってきた。At present, semiconductor devices with a design minimum dimension of 0.2 μm or less are manufactured in highly miniaturized semiconductor devices. Also, the integration degree is one transistor per chip.
More than giga chips have been integrated, and the chip size has become larger than 600 mm 2 .
【００１０】一方、配線間隔が微細になると、重ね合わ
せ余裕が小さくなり、配線とコンタクトの重ね合わせ余
裕は、０．０３μｍ以下になっている。チップサイズが
大きくなり、重ね合わせ余裕が小さくなると、膜応力に
よるプロセス中の基板伸縮が問題になってきた。[0010] On the other hand, as the wiring interval becomes finer, the overlapping margin becomes smaller, and the overlapping margin between the wiring and the contact becomes 0.03 μm or less. As the chip size becomes larger and the overlap margin becomes smaller, substrate expansion and contraction during the process due to film stress has become a problem.
【００１１】例えば、ＳＰＩＥ（Ｔｈｅ Ｉｎｔｅｒｎ
ａｔｉｏｎａｌ Ｓｏｃｉｅｔｙｆｏｒ Ｏｐｔｉｃａ
ｌ Ｅｎｇｉｎｅｅｒｉｎｇ ）９６の３６５頁から３
７８頁に記載されているように、素子分離酸化膜形成時
の問題がある。For example, SPIE (The Intern)
national Societyfor Optica
l Engineering 96) p. 365 to 3
As described on page 78, there is a problem in forming an element isolation oxide film.
【００１２】図９は選択酸化（ＬＯＣＯＳ）による素子
分離形成プロセスを示す工程図である。同図の工程Ｓ１
１０において、基板１はその表面及び裏面にパッド酸化
膜２が形成され、さらにパッド酸化膜２上にはシリコン
窒化膜３が形成される。FIG. 9 is a process chart showing a device isolation forming process by selective oxidation (LOCOS). Step S1 in FIG.
In 10, a pad oxide film 2 is formed on the front and back surfaces of the substrate 1, and a silicon nitride film 3 is formed on the pad oxide film 2.
【００１３】次に、同図の工程Ｓｌｌｌのように、基板
１を熱酸化し、パッド酸化膜２を形成した後、減圧化学
気相成長法（ＬＰＣＶＤ）などにより、酸化防止膜とな
るシリコン窒化膜３を堆積する。Next, as shown in a step S11 of FIG. 1, the substrate 1 is thermally oxidized to form a pad oxide film 2, and then a silicon nitride film serving as an oxidation prevention film is formed by low pressure chemical vapor deposition (LPCVD) or the like. The film 3 is deposited.
【００１４】通常、そのような方法で堆積されたシリコ
ン窒化膜３には大きな引っ張り応力が存在し基板１が収
縮する。同図において１ａは収縮前の基板１の大きさ
を、１ｂは収縮後の基板１の大きさを示す。Usually, a large tensile stress is present in the silicon nitride film 3 deposited by such a method, and the substrate 1 contracts. In the figure, 1a indicates the size of the substrate 1 before shrinking, and 1b indicates the size of the substrate 1 after shrinking.
【００１５】収縮の大きさは、シリコン窒化膜３の膜厚
により異なるが、シリコン窒化膜を２００ｎｍ程度堆積
したときには、基板１の収縮量は、１００ｎｍにもな
る。The degree of shrinkage varies depending on the thickness of the silicon nitride film 3, but when the silicon nitride film is deposited to a thickness of about 200 nm, the amount of shrinkage of the substrate 1 is as large as 100 nm.
【００１６】このような状態で、同図の工程Ｓ１１２に
てフォトレジスト４を塗布し、素子分離パタンのリソグ
ラフィーを行ない、シリコン窒化膜３をエッチングする
と、応力の一部が解放され、収縮していた基板１がもと
の大きさ近くまで戻る（同図の工程Ｓ１１３参照）。In this state, when the photoresist 4 is applied in step S112 in the same figure, lithography of an element isolation pattern is performed, and the silicon nitride film 3 is etched, a part of stress is released and contracted. The returned substrate 1 returns to near the original size (see step S113 in the same figure).
【００１７】この工程をより具体的に説明する。図１０
は基板の断面により素子分離形成プロセスを説明した工
程図である。同図に示す工程Ｓｌｌｌ〜Ｓ１１３は図９
の工程Ｓｌｌｌ〜Ｓ１１３に相当するので同一番号を付
す。This step will be described more specifically. FIG.
FIG. 2 is a process diagram illustrating an element isolation forming process by using a cross section of a substrate. Steps Slll to S113 shown in FIG.
Steps S11 to S113 are denoted by the same reference numerals.
【００１８】図１０の工程Ｓｌｌｌは基板１上にパッド
酸化膜２及びシリコン窒化膜３を形成したところを示
し、工程Ｓ１１２はフォトレジスト４を塗布し、素子領
域パタン５１のフォトレジスト４をリソグラフィにより
形成したところを示す。FIG. 10 shows a step S1111 in which a pad oxide film 2 and a silicon nitride film 3 are formed on the substrate 1. A step S112 is to apply a photoresist 4, and the lithography of the photoresist 4 of the element region pattern 51 is performed. The place where it formed is shown.
【００１９】工程Ｓ１１３は工程Ｓ１１２のフォトレジ
スト４をマスクとして、シリコン窒化膜３及びパッド酸
化膜２をエッチングし、フォトレジスト４を除去した段
階を示している。この段階で基板１は少しだけ元の大き
さに戻る。Step S113 shows the step of etching the silicon nitride film 3 and the pad oxide film 2 using the photoresist 4 of step S112 as a mask to remove the photoresist 4. At this stage, the substrate 1 slightly returns to its original size.
【００２０】工程Ｓ１１４は基板１を酸化することによ
り、素子分離酸化膜６を形成し、酸化のマスクとなった
シリコン窒化膜３を除去した状態を示している。このシ
リコン窒化膜３を除去したことにより、基板１の大きさ
は元の大きさに戻る。Step S114 shows a state in which the element isolation oxide film 6 is formed by oxidizing the substrate 1 and the silicon nitride film 3 used as an oxidation mask is removed. By removing the silicon nitride film 3, the size of the substrate 1 returns to the original size.
【００２１】この様子を基板１上の１チップだけで見て
みると図１１のようになる。図１１は１チップの処理プ
ロセスを示す工程図である。FIG. 11 shows this state when only one chip on the substrate 1 is viewed. FIG. 11 is a process diagram showing a processing process for one chip.
【００２２】図１１の工程Ｓ１１２は図９及び図１０の
工程Ｓ１１２に相当し、図１１の工程Ｓ１１３は図１０
の工程Ｓ１１３に相当する。なお、便宜上工程Ｓ１１３
の表示は省略されている。Step S112 in FIG. 11 corresponds to step S112 in FIGS. 9 and 10, and step S113 in FIG.
Corresponds to step S113. Note that, for convenience, step S113
Is omitted.
【００２３】図１１の工程Ｓ１１２は、基板１がシリコ
ン窒化膜３の応力の影響で収縮した状態で、フォトレジ
スト４を塗布し、素子分離パタンのリソグラフィーを行
った直後を表す。Step S112 in FIG. 11 shows a state immediately after the photoresist 4 is applied and the element separation pattern is subjected to lithography in a state where the substrate 1 is contracted under the influence of the stress of the silicon nitride film 3.
【００２４】この状態で、シリコン窒化膜３をエッチン
グすると、シリコン窒化膜３の応力の一部が解放され、
基板１が伸長することにより、チップサイズが大きくな
る（図１１の工程Ｓ１１３参照）。さらに、基板１を酸
化し、酸化の防止膜となっていたシリコン窒化膜３−１
を除去する（工程Ｓ１１４）と基板１の収縮はなくなり
チップサイズはさらに大きくなってしまう。When the silicon nitride film 3 is etched in this state, a part of the stress of the silicon nitride film 3 is released,
The extension of the substrate 1 increases the chip size (see step S113 in FIG. 11). Furthermore, the silicon nitride film 3-1 which oxidizes the substrate 1 and serves as an oxidation prevention film
Is removed (step S114), the contraction of the substrate 1 disappears, and the chip size further increases.
【００２５】次に、もう一つの従来例について説明す
る。図１２はＤＲＡＭ（ダイナミックＲＡＭ）の概略断
面図である。同図に示したように、例えば２５６Ｍｂや
１ＧｂＤＲＡＭでは、限られた面積に、情報の読み出し
に必要な量の信号電荷を蓄積できる電極を形成するた
め、蓄積電極の下部電極１２となるシリコンを０．６〜
１．２μｍもの高さにしている。Next, another conventional example will be described. FIG. 12 is a schematic sectional view of a DRAM (dynamic RAM). As shown in FIG. 1, in a 256 Mb or 1 Gb DRAM, for example, an electrode capable of storing an amount of signal charge necessary for reading information is formed in a limited area. .6 ~
The height is as high as 1.2 μm.
【００２６】このように厚く堆積されたシリコン膜に
は、５×１０8 Ｐａ程度の大きな圧縮応力が存在し、蓄
積容量下部電極１２形成のリソグラフィー時には、基板
１が伸長していることが確認された。It is confirmed that a large compressive stress of about 5 × 10 8 Pa exists in the silicon film deposited in such a thick manner, and the substrate 1 is elongated during the lithography for forming the storage capacitor lower electrode 12. Was.
【００２７】なお、同図中６は素子分離酸化膜、７は不
純物拡散層、８はゲート電極、９はビットコンタクト、
１０はビット線、１１は容量コンタクト、１３は蓄積容
量上部電極、１４はアルミ配線を夫々示す。In the figure, 6 is an element isolation oxide film, 7 is an impurity diffusion layer, 8 is a gate electrode, 9 is a bit contact,
Reference numeral 10 denotes a bit line, 11 denotes a capacitor contact, 13 denotes a storage capacitor upper electrode, and 14 denotes an aluminum wiring.
【００２８】[0028]
【発明が解決しようとする課題】しかし、図９の選択酸
化による素子分離形成プロセスにおいて、このまま次工
程のリソグラフィーを行うと、図１１の工程Ｓ１１４の
ように、素子分離のパタンは、もとのチップサイズ５よ
り大きいので、重ね合わせずれが生じることになる。However, if the lithography of the next step is performed as it is in the element isolation forming process by selective oxidation in FIG. 9, the pattern of the element isolation becomes the original as in step S114 in FIG. Since the chip size is larger than 5, a misalignment occurs.
【００２９】又、図１２のＤＲＡＭ（ダイナミックＲＡ
Ｍ）の蓄積容量下部電極１２形成プロセスにおいても、
基板１が伸長するため重ね合わせずれが生じることにな
る。The DRAM (dynamic RA) shown in FIG.
In the process M) for forming the storage capacitor lower electrode 12,
Since the substrate 1 is elongated, misalignment occurs.
【００３０】この重ね合わせずれの大きさはシリコン窒
化膜３の厚さやプロセスに依存するが、２５×２５ｍｍ
2 のチップサイズで、０．０５μｍ以上にもなってしま
う。The size of the misalignment depends on the thickness of the silicon nitride film 3 and the process.
With a chip size of 2 , it becomes 0.05 μm or more.
【００３１】この重ね合わせずれ量は、重ね合わせ余裕
の非常に小さな２５６Ｍｂや１ＧｂＤＲＡＭでは、許容
できない大きさである。This overlay displacement amount is unacceptable for a 256 Mb or 1 Gb DRAM with a very small overlay margin.
【００３２】このような基板伸縮に起因する重ね合わせ
ずれをなくすために、従来、素子分離パタンのリソグラ
フィー時に、あらかじめチップサイズを小さく露光する
か、次工程のリソグラフィー時に、大きく露光するなど
の手法がとられている。Conventionally, in order to eliminate such misalignment due to the expansion and contraction of the substrate, a method of previously exposing a chip size to a small size at the time of lithography of an element separation pattern or a method of exposing a large size at the time of lithography in the next step is adopted. Has been taken.
【００３３】この種の縮小露光及び等倍露光の手法を用
いた半導体装置の製造方法の一例が特開昭６４−７３６
１６号公報に開示されている。An example of a method of manufacturing a semiconductor device using this kind of reduction exposure and equal-size exposure is disclosed in Japanese Patent Application Laid-Open No. 64-736.
No. 16 discloses this.
【００３４】一方、露光装置の光学系で露光倍率を補正
する方法では、製造プロセスを変更（例えば、シリコン
窒化膜３の膜厚を変えるなど）するたびに各工程の補正
倍率を求め直す必要がある。On the other hand, in the method of correcting the exposure magnification by the optical system of the exposure apparatus, it is necessary to recalculate the correction magnification of each step every time the manufacturing process is changed (for example, the thickness of the silicon nitride film 3 is changed). is there.
【００３５】また、基板１の大きさ、種類、デバイスの
パタン密度、チップサイズによっでも補正倍率が変わっ
てしまうなどの問題がある。There is also a problem that the correction magnification changes depending on the size and type of the substrate 1, the pattern density of the device, and the chip size.
【００３６】そこで本発明の目的は、基板の伸縮に伴う
パタンの重ね合わせずれを防止することが可能な半導体
装置の製造方法を提供することにある。An object of the present invention is to provide a method of manufacturing a semiconductor device capable of preventing misalignment of patterns due to expansion and contraction of a substrate.
【００３７】[0037]
【課題を解決するための手段】前記課題を解決するため
に本発明は、基板上に形成されたシリコン窒化膜のうち
素子領域以外の前記シリコン窒化膜を除去する第１工程
と、この第１工程の次に残存する前記シリコン窒化膜で
素子領域パタン形成用のマスクを生成する第２工程と、
この第２工程の次に前記基板を酸化して素子分離酸化膜
を形成し、酸化のマスクとなった前記マスクを除去する
第３工程とを含むことを特徴とする。In order to solve the above-mentioned problems, the present invention provides a first step of removing a silicon nitride film other than an element region in a silicon nitride film formed on a substrate; A second step of forming a mask for forming an element region pattern with the silicon nitride film remaining after the step;
A third step of oxidizing the substrate to form an element isolation oxide film after the second step, and removing the mask used as an oxidation mask.
【００３８】又、本発明による他の発明は、基板上に形
成された導電膜のうち素子領域以外の前記導電膜を除去
する第１工程と、この第１工程の次に残存する前記導電
膜で電極パタンを形成する第２工程とを含むことを特徴
とする。In another aspect of the present invention, there is provided a first step of removing the conductive film other than the element region in the conductive film formed on the substrate, and the conductive film remaining after the first step. And forming a second step of forming an electrode pattern.
【００３９】本発明によれば、素子領域パタン形成（第
２及び第３工程）の前に、基板より素子領域以外の前記
シリコン窒化膜を除去する（第１工程）ため、素子領域
パタン形成の前に基板の大きさは元の大きさに戻る。そ
して、この基板の大きさが元の大きさに戻った段階で素
子領域パタンを形成するため、基板伸縮に起因する重ね
合わせずれを防止することができる。According to the present invention, the silicon nitride film other than the element region is removed from the substrate before the element region pattern formation (second and third steps) (first step). Before, the size of the substrate returns to the original size. Then, since the element region pattern is formed when the size of the substrate returns to the original size, it is possible to prevent misalignment due to the expansion and contraction of the substrate.
【００４０】又、本発明による他の発明によれば、前記
導電膜で電極パタンを形成する（第２工程）前に、素子
領域以外の前記導電膜を除去する（第１工程）ため、電
極パタン形成の前に基板の大きさは元の大きさに戻る。
そして、この基板の大きさが元の大きさに戻った段階で
電極パタンを形成するため、基板伸縮に起因する重ね合
わせずれを防止することができる。According to another aspect of the present invention, before forming an electrode pattern with the conductive film (second step), the conductive film other than the element region is removed (first step). Prior to pattern formation, the size of the substrate returns to its original size.
Since the electrode pattern is formed when the size of the substrate returns to the original size, it is possible to prevent misalignment due to the expansion and contraction of the substrate.
【００４１】[0041]
【発明の実施の形態】以下、本発明の実施の形態につい
て添付図面を参照しながら説明する。図１は本発明に係
る半導体装置の製造方法の第１の実施の形態の工程図で
ある。なお、従来例（図９）と同様の構成部分について
は同一番号を付し、その説明を省略する。Embodiments of the present invention will be described below with reference to the accompanying drawings. FIG. 1 is a process chart of a first embodiment of a method for manufacturing a semiconductor device according to the present invention. The same components as those in the conventional example (FIG. 9) are denoted by the same reference numerals, and description thereof will be omitted.
【００４２】同図は、基板１を選択的に酸化することに
より、素子分離酸化膜を形成する工程を示している。FIG. 4 shows a step of forming an element isolation oxide film by selectively oxidizing the substrate 1.
【００４３】同図において、工程Ｓ１にて基板１を５〜
２０ｎｍ程度、熱酸化することにより、パッド酸化膜２
を形成し、１００〜３００ｎｍ程度のシリコン窒化膜３
を堆積する。As shown in FIG.
The pad oxide film 2 is thermally oxidized to about 20 nm.
To form a silicon nitride film 3 having a thickness of about 100 to 300 nm.
Is deposited.
【００４４】そして、シリコン窒化膜３を減圧化学気相
成長（ＬＰＣＶＤ）法により堆積すると、通常、基板１
の裏面にも、同程度のシリコン窒化膜３が堆積する。When the silicon nitride film 3 is deposited by low pressure chemical vapor deposition (LPCVD),
A similar silicon nitride film 3 is also deposited on the back surface of the substrate.
【００４５】そのような方法で堆積されたシリコン窒化
膜３には、１×１０9 Ｐａ程度の大きな引っ張り応力が
存在し、基板１が収縮してしまう（工程Ｓ２参照）。The silicon nitride film 3 deposited by such a method has a large tensile stress of about 1 × 10 9 Pa, and the substrate 1 contracts (see step S2).
【００４６】次に、工程Ｓ３に示したように、目的のチ
ップサイズよりわずかに大きなシリコン窒化膜３−１だ
けを残して、余分なシリコン窒化膜３を除去する。Next, as shown in step S3, the excess silicon nitride film 3 is removed leaving only the silicon nitride film 3-1 slightly larger than the target chip size.
【００４７】このとき残存させるシリコン窒化膜３−１
の大きさは、チップサイズより２０〜２００μｍ程度大
きくしておく。At this time, the remaining silicon nitride film 3-1
Is larger than the chip size by about 20 to 200 μm.
【００４８】余分なシリコン窒化膜３を除去することに
より、収縮していた基板１がもとの大きさ近くまで伸長
する。By removing the excess silicon nitride film 3, the contracted substrate 1 expands to near its original size.
【００４９】続いて、工程Ｓ４に示したように、残存す
るシリコン窒化膜３−１上に、素子分離パタン５２を形
成する。Subsequently, as shown in step S4, an element isolation pattern 52 is formed on the remaining silicon nitride film 3-1.
【００５０】このとき、基板１は、もとの大きさまで戻
っているので、露光倍率を補正する必要はない。At this time, since the substrate 1 has returned to its original size, there is no need to correct the exposure magnification.
【００５１】したがって、チップサイズやパタン密度の
異なるデバイス、シリコン窒化膜厚の異なる製造プロセ
スにおいても、露光倍率補正を行う必要がなくなる。Therefore, it is not necessary to correct the exposure magnification even in devices having different chip sizes and pattern densities and manufacturing processes having different silicon nitride film thicknesses.
【００５２】この後、基板１を酸化することにより、素
子分離酸化膜６を形成し、シリコン窒化膜３−１を除去
することにより、素子領域を露出させる。Thereafter, the element isolation oxide film 6 is formed by oxidizing the substrate 1, and the element region is exposed by removing the silicon nitride film 3-1.
【００５３】この工程をより具体的に説明する。図２は
基板の断面により素子分離形成プロセスを説明した工程
図である。同図に示す工程Ｓ２〜Ｓ４は図１の工程Ｓ２
〜Ｓ４に相当するので同一番号を付す。This step will be described more specifically. FIG. 2 is a process diagram illustrating an element isolation forming process by using a cross section of a substrate. Steps S2 to S4 shown in FIG.
Since they correspond to S4, the same numbers are assigned.
【００５４】図２の工程Ｓ２は基板１上にパッド酸化膜
２及びシリコン窒化膜３を形成したところを示し、工程
Ｓ３は基板周辺部１ｃ及びスクライブ線上のシリコン窒
化膜３とパッド酸化膜２を除去した直後を示している。
なお、工程Ｓ３の３−１は残存するシリコン窒化膜を示
す。Step S2 in FIG. 2 shows that the pad oxide film 2 and the silicon nitride film 3 are formed on the substrate 1, and the step S3 is to remove the silicon nitride film 3 and the pad oxide film 2 on the substrate peripheral portion 1c and the scribe lines. Shows immediately after removal.
Incidentally, 3-1 in step S3 indicates a remaining silicon nitride film.
【００５５】図３は基板１上の素子（チップ）が配置さ
れる位置を示す模式説明図である。同図に示すように基
板１上のチップ領域６１〜６９の各々の間にはスクライ
プ線５６の領域が設けられている。基板周辺部Ｉｃとは
基板１上のチップ領域６１〜６９の外側の領域をいう。FIG. 3 is a schematic explanatory view showing the position where the element (chip) on the substrate 1 is arranged. As shown in the figure, a region of the scribe line 56 is provided between each of the chip regions 61 to 69 on the substrate 1. The substrate peripheral portion Ic refers to a region on the substrate 1 outside the chip regions 61 to 69.
【００５６】図２に戻り、工程Ｓ３では図示を省略する
が、これはフォトレジスト４を塗布し、リソグラフィを
行い、エッチングした後にフォトレジスト４を除去した
状態を示している。このとき、収縮していた基板１は元
の大きさ近くまで戻っている。Returning to FIG. 2, although not shown in step S3, this shows a state where the photoresist 4 is applied, lithography is performed, and the photoresist 4 is removed after etching. At this time, the contracted substrate 1 has returned to near its original size.
【００５７】次に、工程Ｓ４は素子領域パタン５１にお
ける素子分離パタンのシリコン窒化膜３を形成した直後
を示している。この工程Ｓ４でも図示を省略するが、こ
れはフォトレジスト４を塗布し、リソグラフィを行い、
エッチングした後にフォトレジスト４を除去した状態を
示している。Next, step S4 shows a state immediately after the silicon nitride film 3 of the element isolation pattern in the element region pattern 51 is formed. Although not shown in this step S4, the photoresist 4 is applied and lithography is performed.
The state where the photoresist 4 is removed after the etching is shown.
【００５８】次に、工程Ｓ５は基板１を酸化することに
より、素子分離酸化膜６を形成し、酸化のマスクとなっ
たシリコン窒化膜３を除去した状態を示している。Next, step S5 shows a state in which the element isolation oxide film 6 is formed by oxidizing the substrate 1 and the silicon nitride film 3 used as an oxidation mask is removed.
【００５９】なお、上述の第１の実施の形態では、基板
の裏面にシリコン窒化膜３を残存させたまま素子分離パ
タンを形成したが、パタンの形成前に、裏面のシリコン
窒化膜３も除去することによりパタン形成前の基板収縮
をさらに小さくすることができる。In the first embodiment, the element isolation pattern is formed with the silicon nitride film 3 remaining on the back surface of the substrate. However, before the pattern is formed, the silicon nitride film 3 on the back surface is also removed. By doing so, it is possible to further reduce the shrinkage of the substrate before forming the pattern.
【００６０】また、シリコン窒化膜３の堆積を基板表面
だけに行うことでも同様の効果を得ることができる。The same effect can be obtained by depositing the silicon nitride film 3 only on the substrate surface.
【００６１】次に、このシリコン窒化膜３の堆積を基板
表面だけに行う第２の実施の形態について説明する。Next, a second embodiment in which the silicon nitride film 3 is deposited only on the substrate surface will be described.
【００６２】図４は基板の両面にシリコン窒化膜３の堆
積を行う第１の実施の形態の模式説明図、図５は基板の
片面にシリコン窒化膜３の堆積を行う第２の実施の形態
の模式説明図である。FIG. 4 is a schematic explanatory view of a first embodiment in which a silicon nitride film 3 is deposited on both surfaces of a substrate. FIG. 5 is a second embodiment in which a silicon nitride film 3 is deposited on one surface of the substrate. FIG.
【００６３】まず、図４を参照して第１の実施の形態の
場合は石英管７１内に基板１を載置し、反応ガス７２を
基板１の両面に当ててシリコン窒化膜３を成長させる
（ＬＰＣＶＤ法など）が、図５を参照して第２の実施の
形態では基板１をサセプタ７３に吸着させておき、これ
を石英管７１内に載置し、基板１の上方より反応ガス７
２を当てて基板１の片面にシリコン窒化膜３を成長させ
る（プラズマＣＶＤ法など）。First, referring to FIG. 4, in the case of the first embodiment, substrate 1 is placed in quartz tube 71, and reactive gas 72 is applied to both surfaces of substrate 1 to grow silicon nitride film 3. In the second embodiment, referring to FIG. 5, the substrate 1 is adsorbed on a susceptor 73, which is placed in a quartz tube 71, and a reactive gas 7 is placed from above the substrate 1.
Then, a silicon nitride film 3 is grown on one surface of the substrate 1 by applying a pressure (e.g., a plasma CVD method).
【００６４】さらに、上述の第１及び第２の実施の形態
では、基板１を選択的に熱酸化することにより、素子分
離酸化膜６を形成する方法について説明したが、第３の
実施の形態として基板１上に選択的に形成されたシリコ
ン窒化膜３をエッチング停止膜として、基板１に溝を形
成し、シリコン酸化膜３を埋設することにより、素子分
離酸化膜６を形成する方法に本発明を適用しても同様の
効果を得ることができる。Furthermore, in the above-described first and second embodiments, the method of forming the element isolation oxide film 6 by selectively thermally oxidizing the substrate 1 has been described. A method for forming a device isolation oxide film 6 by forming a groove in the substrate 1 and burying the silicon oxide film 3 by using the silicon nitride film 3 selectively formed on the substrate 1 as an etching stopper film Similar effects can be obtained by applying the invention.
【００６５】この第３の実施の形態について具体的に説
明する。図６は第３の実施の形態のの工程図である。The third embodiment will be specifically described. FIG. 6 is a process chart of the third embodiment.
【００６６】まず、図１及び図２の工程Ｓ４に示すよう
にシリコン窒化膜３を加工したあと、図６の工程Ｓ６に
示すようにシリコン窒化膜３をエッチングマスクとし、
基板１を１５０〜５００ｎｍ異方性エッチングして、溝
７５を形成する。First, after processing the silicon nitride film 3 as shown in step S4 in FIGS. 1 and 2, the silicon nitride film 3 is used as an etching mask as shown in step S6 in FIG.
A groove 75 is formed by anisotropically etching the substrate 1 by 150 to 500 nm.
【００６７】次に、基板１の応力を低減するため、溝７
５の内壁を９００℃〜１１００℃の高温で酸化し、溝７
５上部や溝７５底部の角を丸め、減圧化学気相成長法
（ＬＰＣＶＤ法）やプラズマＣＶＤ法により、溝７５を
シリコン酸化膜７６等の絶縁物で埋め込む（工程Ｓ
７）。Next, in order to reduce the stress of the substrate 1, the groove 7
5 is oxidized at a high temperature of 900 ° C. to 1100 ° C.
5. The corners of the upper part and the bottom of the groove 75 are rounded, and the groove 75 is buried with an insulator such as a silicon oxide film 76 by a low pressure chemical vapor deposition (LPCVD) method or a plasma CVD method (step S).
7).
【００６８】次に、埋め込んだシリコン酸化膜７６は、
基板１に全面均一な厚さで埋積されているので、これを
エッチバック法、化学機械的研磨法（ＣＭＰ）等により
シリコン窒化膜３が露出するまで平坦にする（工程Ｓ
８）。Next, the buried silicon oxide film 76 is
Since the entire surface is buried in the substrate 1 with a uniform thickness, the surface is flattened by an etch-back method, a chemical mechanical polishing method (CMP) or the like until the silicon nitride film 3 is exposed (step S).
8).
【００６９】最後に、シリコン窒化膜３を除去して素子
領域７７を露出させる（工程Ｓ９）。Finally, the silicon nitride film 3 is removed to expose the element region 77 (Step S9).
【００７０】次に、第４の実施の形態について説明す
る。図７は第４の実施の形態の丁程図である。なお、各
構成部分は従来例（図１２）と同様であるため同一番号
を付し、その説明を省略する。Next, a fourth embodiment will be described. FIG. 7 is a schematic diagram of the fourth embodiment. Since the components are the same as those in the conventional example (FIG. 12), the same reference numerals are given and the description is omitted.
【００７１】図７はビット線１０より上層に蓄積容量部
があるＤＲＡＭの蓄積容量下部電極１２を形成するリソ
グラフィー工程を表している。FIG. 7 shows a lithography process for forming a storage capacitor lower electrode 12 of a DRAM having a storage capacitor section above the bit line 10.
【００７２】同図の工程Ｓ１１に示すように、基板１上
に、素子分離酸化膜６、ゲート電極８、ビット線１０な
どを形成した後、不純物拡散層７に到る容量コンタクト
１１を開孔し、蓄積容量下部電極１２を形成するための
シリコン１２−１を堆漬する。As shown in step S11 of FIG. 7, after forming an element isolation oxide film 6, a gate electrode 8, a bit line 10 and the like on the substrate 1, a capacitor contact 11 reaching the impurity diffusion layer 7 is opened. Then, silicon 12-1 for forming the storage capacitor lower electrode 12 is immersed.
【００７３】このシリコン１２−１の堆積は、情報の読
み出しに必要な量の電荷を蓄積するために、０．６〜
１．２μｍ程度堆積される。シリコン１２−１の堆積に
は、通常、ＬＰＣＶＤ法が用いられる。The deposition of the silicon 12-1 is performed in a range of 0.6 to 0.6 in order to accumulate an amount of charge necessary for reading information.
It is deposited in a thickness of about 1.2 μm. The LPCVD method is usually used for depositing the silicon 12-1.
【００７４】このように厚く堆積されたシリコン膜１２
−１には、前述したように、大きな圧縮応力が存在し、
基板１が伸長する。The silicon film 12 thus thickly deposited
-1 has a large compressive stress as described above,
The substrate 1 extends.
【００７５】伸長の大きさは、シリコン１２−１の膜厚
により異なるが、シリコン膜１２−１を１．０μｍ程度
堆積したときには、基板１の伸長は、１５０ｎｍにもな
る。The extent of the extension depends on the thickness of the silicon 12-1, but when the silicon film 12-1 is deposited to about 1.0 μm, the extension of the substrate 1 is as large as 150 nm.
【００７６】次に、同図の工程Ｓ１２に示したように、
伸長した基板１をもとの大きさ近くまで戻すために、チ
ップ周辺部８１のシリコン１２−１を除去する。Next, as shown in step S12 of FIG.
In order to return the stretched substrate 1 to near the original size, the silicon 12-1 in the chip peripheral portion 81 is removed.
【００７７】ＤＲＡＭの蓄積容量電極１２は、メモリセ
ル部にのみに形成されるので、チップの周辺部８１だけ
でなく、周辺回路部８２のシリコン１２−１も除去して
もよい。Since the storage capacitor electrode 12 of the DRAM is formed only in the memory cell portion, not only the peripheral portion 81 of the chip but also the silicon 12-1 of the peripheral circuit portion 82 may be removed.
【００７８】この後、同図の工程Ｓ１３に示すように、
蓄積容量下部電極１２を形成する。このとき、基板１
は、もとの大きさ近くまで戻っているので、蓄積容量下
部電極１２のリソグラフィ時には、基板１の伸長にとも
なう重ね合わせずれが少なくなる。Thereafter, as shown in step S13 of FIG.
The storage capacitor lower electrode 12 is formed. At this time, the substrate 1
Has returned to near the original size, so that when lithography is performed on the storage capacitor lower electrode 12, misalignment due to the extension of the substrate 1 is reduced.
【００７９】又、第１の実施の形態におけるシリコン窒
化膜３の場合と同様に、パタン形成前に、基板１の裏面
のシリコン１２−１を除去することで、基板１の伸長を
さらに小さくすることも可能である。Further, as in the case of the silicon nitride film 3 in the first embodiment, the extension of the substrate 1 is further reduced by removing the silicon 12-1 on the back surface of the substrate 1 before forming the pattern. It is also possible.
【００８０】なお、本実施例では、シリコン窒化膜３と
シリコン膜１２について説明したが、半導体装置に使用
される応力の大きな膜、例えば、タングステンシリサイ
ド等のシリコン珪化物または、アルミニウムやタングス
テン等の金属あるいはチタンタングステンやチタン窒化
膜等のチタン化合物を加工する前に、本発明を適用する
ことで、チップサイズの変動を最小に抑えることがで
き、パタンの重ね合わせ精度を向上させることができ
る。In this embodiment, the silicon nitride film 3 and the silicon film 12 have been described. However, a film having a large stress used in a semiconductor device, for example, silicon silicide such as tungsten silicide or aluminum silicide or tungsten. By applying the present invention before processing a metal or a titanium compound such as a titanium tungsten film or a titanium nitride film, variation in chip size can be suppressed to a minimum, and pattern overlay accuracy can be improved.
【００８１】[0081]
【発明の効果】本発明によれば、基板上に形成されたシ
リコン窒化膜のうち素子領域以外の前記シリコン窒化膜
を除去する第１工程と、この第１工程の次に残存する前
記シリコン窒化膜で素子領域パタン形成用のマスクを生
成する第２工程と、この第２工程の次に前記基板を酸化
して素子分離酸化膜を形成し、酸化のマスクとなった前
記マスクを除去する第３工程とを含んで半導体装置の製
造方法を構成したため、基板伸縮に起因する重ね合わせ
ずれを防止することができる。According to the present invention, the first step of removing the silicon nitride film other than the element region in the silicon nitride film formed on the substrate, and the silicon nitride film remaining after the first step A second step of forming a mask for forming an element region pattern with a film; and a second step of oxidizing the substrate to form an element isolation oxide film after the second step, and removing the mask used as the oxidation mask. Since the method for manufacturing a semiconductor device includes three steps, it is possible to prevent misalignment due to substrate expansion and contraction.
【００８２】又、本発明による他の発明によれば、基板
上に形成された導電膜のうち素子領域以外の前記導電膜
を除去する第１工程と、この第１工程の次に残存する前
記導電膜で電極パタンを形成する第２工程とを含んで半
導体装置の製造方法を構成したため、基板伸縮に起因す
る重ね合わせずれを防止することができる。According to another aspect of the present invention, there is provided a first step of removing the conductive film other than the element region in the conductive film formed on the substrate, and the step of removing the conductive film remaining after the first step. Since the method for manufacturing a semiconductor device includes the second step of forming an electrode pattern with a conductive film, misalignment due to expansion and contraction of the substrate can be prevented.
【図１】本発明に係る半導体装置の製造方法の第１の実
施の形態の工程図である。FIG. 1 is a process chart of a first embodiment of a method for manufacturing a semiconductor device according to the present invention.
【図２】基板の断面により素子分離形成プロセスを説明
した工程図である。FIG. 2 is a process diagram illustrating an element isolation forming process with reference to a cross section of a substrate.
【図３】基板上の素子（チップ）が配置される位置を示
す模式説明図である。FIG. 3 is a schematic explanatory view showing positions where elements (chips) on a substrate are arranged.
【図４】基板の両面にシリコン窒化膜３の堆積を行う第
１の実施の形態の模式説明図である。FIG. 4 is a schematic explanatory view of a first embodiment in which a silicon nitride film 3 is deposited on both surfaces of a substrate.
【図５】基板の片面にシリコン窒化膜３の堆積を行う第
２の実施の形態の模式説明図である。FIG. 5 is a schematic explanatory view of a second embodiment in which a silicon nitride film 3 is deposited on one surface of a substrate.
【図６】第３の実施の形態の工程図である。FIG. 6 is a process chart of the third embodiment.
【図７】第４の実施の形態の工程図である。FIG. 7 is a process chart of the fourth embodiment.
【図８】従来のフォト・エッチング工程の一例を示す工
程図である。FIG. 8 is a process chart showing an example of a conventional photo etching process.
【図９】選択酸化（ＬＯＣＯＳ）による素子分離形成プ
ロセスを示す工程図である。FIG. 9 is a process chart showing an element isolation formation process by selective oxidation (LOCOS).
【図１０】基板の断面により素子分離形成プロセスを説
明した工程図である。FIG. 10 is a process diagram illustrating an element isolation formation process by using a cross section of a substrate.
【図１１】１チップの処理プロセスを示す工程図であ
る。FIG. 11 is a process chart showing a processing process of one chip.
【図１２】ＤＲＡＭ（ダイナミックＲＡＭ）の概略断面
図である。FIG. 12 is a schematic sectional view of a DRAM (dynamic RAM).
１ 基板 ２ パッド酸化膜 ３ シリコン窒化膜 ４ フォトレジスト ６ 素子分離酸化膜 １２ 蓄積容量下部電極 １３ 蓄積容量上部電極 DESCRIPTION OF SYMBOLS 1 Substrate 2 Pad oxide film 3 Silicon nitride film 4 Photoresist 6 Element isolation oxide film 12 Storage capacitor lower electrode 13 Storage capacitor upper electrode
Claims (9)
ち素子領域以外の前記シリコン窒化膜を除去する第１工
程と、この第１工程の次に残存する前記シリコン窒化膜
で素子領域パタン形成用のマスクを生成する第２工程
と、この第２工程の次に前記基板を酸化して素子分離酸
化膜を形成し、酸化のマスクとなった前記マスクを除去
する第３工程とを含むことを特徴とする半導体装置の製
造方法。A first step of removing the silicon nitride film other than the element region in the silicon nitride film formed on the substrate; and forming an element region pattern by the silicon nitride film remaining after the first step. And a third step of oxidizing the substrate to form an element isolation oxide film after the second step, and removing the mask used as the oxidation mask. A method for manufacturing a semiconductor device, comprising:
次に前記マスクをエッチングマスクとして前記基板をエ
ッチングし、前記基板に溝を形成する第４工程と、この
第４工程の次に前記溝に絶縁膜を埋込みかつ前記マスク
を前記絶縁膜で被覆する第５工程と、この第５工程の次
に前記マスクが露出するまで前記絶縁膜を除去する第６
工程と、この第６工程の次に前記マスクを除去し素子領
域を露出させる第７工程とを含むことを特徴とする請求
項１記載の半導体装置の製造方法。2. A fourth step of etching the substrate using the mask as an etching mask and forming a groove in the substrate after the second step, instead of the third step, A fifth step of embedding an insulating film in the groove and covering the mask with the insulating film, and removing the insulating film until the mask is exposed following the fifth step.
2. The method of manufacturing a semiconductor device according to claim 1, comprising: a step; and, after the sixth step, a seventh step of removing the mask and exposing the element region.
域以外の前記導電膜を除去する第１工程と、この第１工
程の次に残存する前記導電膜で電極パタンを形成する第
２工程とを含む半導体装置の製造方法。3. A first step of removing the conductive film other than the element region in the conductive film formed on the substrate, and a second step of forming an electrode pattern with the conductive film remaining after the first step. And a method of manufacturing a semiconductor device.
を特徴とする請求項３記載の半導体装置の製造方法。4. The method according to claim 3, wherein the conductive film is formed of silicon.
とを特徴とする請求項３記載の半導体装置の製造方法。5. The method according to claim 3, wherein the conductive film is formed of a metal compound.
とを特徴とする請求項３記載の半導体装置の製造方法。6. The method according to claim 3, wherein the conductive film is formed of a metal silicide.
ことを特徴とする請求項３記載の半導体装置の製造方
法。7. The method according to claim 3, wherein the conductive film is formed of a titanium compound.
板の両面に形成されることを特徴とする請求項１〜７い
ずれかに記載の半導体装置の製造方法。8. The method according to claim 1, wherein the silicon nitride film and the conductive film are formed on both surfaces of the substrate.
板の片面に形成されることを特徴とする請求項１〜７い
ずれかに記載の半導体装置の製造方法。9. The method according to claim 1, wherein the silicon nitride film and the conductive film are formed on one surface of the substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4270598A JPH11243087A (en) | 1998-02-25 | 1998-02-25 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4270598A JPH11243087A (en) | 1998-02-25 | 1998-02-25 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11243087A true JPH11243087A (en) | 1999-09-07 |
Family
ID=12643491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4270598A Pending JPH11243087A (en) | 1998-02-25 | 1998-02-25 | Manufacture of semiconductor device |
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| Country | Link |
|---|---|
| JP (1) | JPH11243087A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100925483B1 (en) | 2007-12-07 | 2009-11-06 | 한국전자통신연구원 | Fabrication Method of MEMS Structure |
-
1998
- 1998-02-25 JP JP4270598A patent/JPH11243087A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100925483B1 (en) | 2007-12-07 | 2009-11-06 | 한국전자통신연구원 | Fabrication Method of MEMS Structure |
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