JPH11239057A - Pll frequency synthesizer and electronic tuner - Google Patents
Pll frequency synthesizer and electronic tunerInfo
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- JPH11239057A JPH11239057A JP10040733A JP4073398A JPH11239057A JP H11239057 A JPH11239057 A JP H11239057A JP 10040733 A JP10040733 A JP 10040733A JP 4073398 A JP4073398 A JP 4073398A JP H11239057 A JPH11239057 A JP H11239057A
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- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＰＬＬ周波数シン
セサイザ、特にプログラマブルディバイダの分周比の設
定を簡単な構成にて実現し得るＰＬＬ周波数シンセサイ
ザ及びこれを用いた電子チューナに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a PLL frequency synthesizer, and more particularly to a PLL frequency synthesizer capable of setting a frequency division ratio of a programmable divider with a simple configuration and an electronic tuner using the same.
【０００２】[0002]
【従来の技術】従来のＰＬＬ周波数シンセサイザの構成
を図５に示す。同図において、５は入力される制御電圧
に応じて周波数を可変とする電圧制御発振器（以下、Ｖ
ＣＯと称す）、１５は前記ＶＣＯ５から出力される信号
を分周データに応じた分周比にて分周するプログラマブ
ルディバイダ、１７は基準信号を発生する基準発振器、
１６は前記プログラマブルディバイダ１５から出力され
る信号と前記基準発振器１７から出力される基準信号の
位相とを比較し、両信号の位相差に応じた直流電圧を発
生する位相比較器、１８はループフィルタ、１３は図外
の入力装置によって分周データを出力するデータ発生手
段としてのマイクロコンピュータ、１４はシフトレジス
タである。2. Description of the Related Art The configuration of a conventional PLL frequency synthesizer is shown in FIG. In the figure, reference numeral 5 denotes a voltage controlled oscillator (hereinafter referred to as V) that varies the frequency according to the input control voltage.
CO), 15 is a programmable divider that divides a signal output from the VCO 5 by a division ratio according to divided data, 17 is a reference oscillator that generates a reference signal,
A phase comparator 16 compares a signal output from the programmable divider 15 with a phase of a reference signal output from the reference oscillator 17, and generates a DC voltage according to a phase difference between the two signals. , 13 are microcomputers as data generating means for outputting frequency-divided data by an input device (not shown), and 14 is a shift register.
【０００３】上記構成を有するＰＬＬ周波数シンセサイ
ザにおいて、基準発振器１７から出力される周波数ｆｒ
の信号は位相比較器１６に入力され、ＶＣＯ５の出力周
波数ｆｖｃｏをプログラマブルディバイダ１５で１／Ｎ
に分周した信号と比較され、ループフィルタ１８で直流
成分を取り出し、これを制御電圧としてＶＣＯ５に入力
する。ＶＣＯ５では入力される制御電圧に応じて周波数
を変化させ、基準発振器１７からの信号の位相を一致さ
せるべく作用し、ＶＣＯ５の出力周波数ｆｖｃｏは一定
値に安定する。すなわち、上記ＰＬＬ周波数シンセサイ
ザにおいてＶＣＯの出力周波数ｆｖｃｏは ｆｖｃｏ＝Ｎ×ｆｒ ……（１） となる。このとき、プログラマブルディバイダ１５にお
ける分周比１／Ｎの設定は、図外の入力手段による設定
操作に基づきマイクロコンピュータ１３から出力される
分周データに従って行われる。従って、分周器１５の分
周比１／Ｎを変化させることによりＶＣＯ５の出力周波
数ｆｖｃｏを設定することができる。In the PLL frequency synthesizer having the above configuration, the frequency fr output from the reference oscillator 17
Is input to the phase comparator 16, and the output frequency fvco of the VCO 5 is 1 / N
The DC component is extracted by the loop filter 18 and input to the VCO 5 as a control voltage. The VCO 5 changes the frequency in accordance with the input control voltage, acts to match the phase of the signal from the reference oscillator 17, and the output frequency fvco of the VCO 5 is stabilized at a constant value. That is, in the PLL frequency synthesizer, the output frequency fvco of the VCO is fvco = N × fr (1). At this time, the setting of the dividing ratio 1 / N in the programmable divider 15 is performed according to the dividing data output from the microcomputer 13 based on a setting operation by an input unit (not shown). Therefore, the output frequency fvco of the VCO 5 can be set by changing the frequency division ratio 1 / N of the frequency divider 15.
【０００４】また、図６に上記ＰＬＬ周波数シンセサイ
ザＳを用いた従来のスーパーヘテロダイン方式チューナ
ＴＵを示す。このチューナＴＵは、例えば、ディジタル
ＣＡＴＶなどのディジタル変調された受信信号の受信に
使用されており、入力端子１からフィルタ７を介して入
力された受信信号を、高周波増幅器８で増幅した後、第
１の周波数変換部Ａへ送り、ここで入力された高周波信
号を第１の周波数混合器３にて第１の局部発振器５ａの
発振周波数と混合させることにより第１の中間周波数に
変換し、さらに、第１の中間周波数信号をフィルタ９及
び中間周波増幅器１０を介して増幅した後、第２の周波
数変換部Ｂの第２の混合部４へと送り、ここで第２の局
部発振器５ｂの発振周波数と混合して第２の中間周波数
に変換し、この第２の中間周波数信号からフィルタ１１
を介して希望信号を抽出し、増幅器１２を介して出力端
子２から出力するようになっている。このように、上記
チューナＴＵは、第１，第２の周波数変換部Ａ，Ｂによ
り２段にて周波数変換を行う、いわゆるダブルスーパー
テヘロダイン方式チューナとなっている。FIG. 6 shows a conventional superheterodyne tuner TU using the above-mentioned PLL frequency synthesizer S. The tuner TU is used for receiving a digitally modulated reception signal such as a digital CATV signal. The tuner TU amplifies a reception signal input from the input terminal 1 through the filter 7 by the high-frequency amplifier 8, 1 to the first frequency converter A, where the input high-frequency signal is mixed with the oscillation frequency of the first local oscillator 5a by the first frequency mixer 3 so as to be converted into a first intermediate frequency. After the first intermediate frequency signal is amplified through the filter 9 and the intermediate frequency amplifier 10, the signal is sent to the second mixer 4 of the second frequency converter B, where the oscillation of the second local oscillator 5b is performed. The second intermediate frequency signal is mixed with the second intermediate frequency signal and converted to a second intermediate frequency signal.
A desired signal is extracted through the output terminal 2 and output from the output terminal 2 through the amplifier 12. As described above, the tuner TU is a so-called double super Teherodyne tuner that performs frequency conversion in two stages by the first and second frequency converters A and B.
【０００５】ここで、前記第１の周波数変換部Ａにおけ
る第１のＰＬＬ回路Ａ１（前記５及び１５ないし１８に
より構成される）及び第２の周波数変換部Ｂにおける第
２のＰＬＬ回路Ｂ１は、いずれも前記ＰＬＬ周波数シン
セサイザＳにおけるＰＬＬ回路ａと同一の構成を有する
ものとなっている。すなわち、図６に示すＰＬＬ回路Ａ
１，Ｂ１の１５ａ，１５ｂは、図５に示すＰＬＬ回路ａ
の１５と同一構成を有すると共に、１６ａ，１６ｂは１
６と、１７ａ，１７ｂは１７と、１８ａ，１８ｂは１７
とぞれぞれ同一構成を有するものとなっている。さら
に、図６に示す各プログラマブルディバイダ１５ａ，１
５ｂには、図５と同様にシフトレジスタ１４ａ，１４ｂ
を介してマイクロコンピュータ１３からの分周比データ
が入力され、その分周比データに従ってプログラマブル
ディバイダ１５ａ，１５ｂが局部発振器５ａ，５ｂから
の出力信号を分周するようになっている。但し、プログ
ラマブルディバイダ１５ａ，１５ｂに入力される分周デ
ータは異なるものであり、第１の周波数変換部Ａにおけ
るプログラマブルディバイダ１５ａには、選局すべきチ
ャンネル周波数を作成すべき分周比データが入力され、
第２の周波数変換部Ｂにおけるプログラマブルディバイ
ダ１５ｂには、復調に必要な第２の中間周波数を得るた
めの分周比データが設定される。Here, the first PLL circuit A1 (constituted by the above 5 and 15 to 18) in the first frequency conversion section A and the second PLL circuit B1 in the second frequency conversion section B are: Each of them has the same configuration as the PLL circuit a in the PLL frequency synthesizer S. That is, the PLL circuit A shown in FIG.
1, B1 15a and 15b are PLL circuits a shown in FIG.
Has the same configuration as that of No. 15, and 16a and 16b have 1
6, 17a and 17b are 17 and 18a and 18b are 17
Each has the same configuration. Further, each programmable divider 15a, 1 shown in FIG.
5b includes shift registers 14a and 14b as in FIG.
, The frequency division ratio data from the microcomputer 13 is input thereto, and the programmable dividers 15a and 15b divide the frequency of the output signals from the local oscillators 5a and 5b according to the frequency division ratio data. However, the frequency division data input to the programmable dividers 15a and 15b are different, and the frequency division ratio data for generating a channel frequency to be selected is input to the programmable divider 15a in the first frequency conversion unit A. And
In the programmable divider 15b of the second frequency converter B, frequency division ratio data for obtaining a second intermediate frequency required for demodulation is set.
【０００６】[0006]
【発明が解決しようとする課題】上記のように、従来の
ＰＬＬ周波数シンセサイザＳにあっては、マイクロコン
ピュータ１３からのデータに従ってプログラマブルディ
バイダ１５の分周比を制御するようになっているため、
マイクロコンピュータ１３から分周比データを伝送する
ためのデータバスが必要であるが、このデータバスには
ディジタルデータが伝送されるため、ディジタルノイズ
が含まれる可能性があり、そのノイズによってこのＰＬ
Ｌ周波数シンセサイザＳを用いた装置、例えば電子チュ
ーナ等の性能に障害を与える可能性がある。As described above, in the conventional PLL frequency synthesizer S, the frequency division ratio of the programmable divider 15 is controlled in accordance with data from the microcomputer 13.
A data bus for transmitting the frequency division ratio data from the microcomputer 13 is required. Since digital data is transmitted to the data bus, digital noise may be included.
There is a possibility that the performance of an apparatus using the L frequency synthesizer S, for example, an electronic tuner or the like may be impaired.
【０００７】特に、上記のようなダブルスーパーヘテロ
ダイン方式チューナの各局部発振器に、前記ＰＬＬシン
セサイザを用いた場合には、電源投入から受信動作開始
までに時間がかかるという問題がある。すなわち、図６
に示す電子チューナＴＵでは、装置の電源投入後、第２
の周波数変換部Ｂのプログラマブルディバイダ１５ｂに
分周比データを送り、第２のＰＬＬ回路Ｂ１を規定の周
波数にロックさせた後、第１の周波数変換部Ａの第１の
ＰＬＬ回路Ａ１に、選局周波数を受信するための分周比
データを送るようになっており、受信動作に時間がかか
るという問題がある。また、第２のＰＬＬ回路に分周比
データをその都度送る必要があるため、そのデータを作
成するプログラムが必要となり、その分メモリが必要と
なるという問題もある。[0007] In particular, when the PLL synthesizer is used for each local oscillator of the above-described double superheterodyne tuner, there is a problem that it takes time from power-on to start of the receiving operation. That is, FIG.
In the electronic tuner TU shown in FIG.
The frequency division ratio data is sent to the programmable divider 15b of the frequency conversion unit B, and the second PLL circuit B1 is locked to a specified frequency. Then, the data is selected by the first PLL circuit A1 of the first frequency conversion unit A. Since the frequency division ratio data for receiving the station frequency is sent, there is a problem that the receiving operation takes time. In addition, since it is necessary to send the frequency division ratio data to the second PLL circuit each time, a program for creating the data is required, and there is a problem that a memory is required accordingly.
【０００８】本発明は、上記従来技術の課題に着目して
なされたもので、分周回路に対する固定分周比の設定に
おいてマイクロコンピュータなどのデータ発生手段から
分周データを送る必要がなく、電源投入後の時間応答が
早くなると共に、制御データバスを廃止できるＰＬＬ周
波数シンセサイザ、及びこれを用いた電子チューナの提
供を目的とする。The present invention has been made in view of the above-mentioned problems of the prior art. In setting a fixed frequency dividing ratio for a frequency dividing circuit, it is not necessary to send frequency-divided data from a data generating means such as a microcomputer. An object of the present invention is to provide a PLL frequency synthesizer capable of eliminating a control data bus while providing a quick time response after being turned on, and an electronic tuner using the same.
【０００９】[0009]
【課題を解決するための手段】本発明は、上記従来の技
術の課題を解決するため、次のような構成を有する。す
なわち、本願請求項１記載の発明は、入力される制御電
圧に応じて発振周波数を変化させる電圧制御発振器と、
この電圧制御発振器から出力される発振周波数を分周比
データに応じて分周するプログラマブルディバイダと、
基準信号を発生する基準発振器と、この基準発振器から
出力される基準信号と前記プログラマブルディバイダに
て分周された信号との位相比較を行い、両信号の位相差
に応じた誤差信号を前記電圧制御発振器の制御電圧とし
て出力する位相比較器と、を備えたＰＬＬ周波数シンセ
サイザにおいて、予め設定した１つ以上の分周比データ
を格納するデータ格納手段と、任意の分周比データを出
力可能なデータ発生手段と、前記データ格納手段に格納
されている分周比データの中の所望の分周比データをプ
ログラマブルディバイダへと入力させる固定モードと前
記データ発生手段から出力される分周比データをプログ
ラマブルディバイダへと入力させる可変モードのうち、
いずれか一方のモードを選択するモード選択手段と、を
備えたものである。The present invention has the following structure in order to solve the above-mentioned problems of the prior art. That is, the invention according to claim 1 of the present application provides a voltage-controlled oscillator that changes an oscillation frequency in accordance with an input control voltage;
A programmable divider that divides an oscillation frequency output from the voltage-controlled oscillator according to division ratio data,
A reference oscillator for generating a reference signal, a phase comparison between a reference signal output from the reference oscillator and a signal divided by the programmable divider is performed, and an error signal corresponding to a phase difference between the two signals is subjected to the voltage control. In a PLL frequency synthesizer having a phase comparator for outputting as a control voltage of an oscillator, in a PLL frequency synthesizer, data storage means for storing one or more preset division ratio data, and data capable of outputting arbitrary division ratio data Generating means, a fixed mode for inputting desired dividing ratio data among the dividing ratio data stored in the data storing unit to a programmable divider, and a programmable mode for dividing the dividing ratio data output from the data generating unit. Of the variable modes to input to the divider,
Mode selection means for selecting one of the modes.
【００１０】上記構成を有する本願請求項１記載のＰＬ
Ｌ周波数シンセサイザにおいて、予め設定していない任
意の周波数を電圧制御発振器から出力させる場合には、
モード選択手段によって可変モードを選択し、データ発
生手段に対し必要とする周波数を得るための分周比を入
力する。するとデータ発生手段からは入力された分周比
に応じた分周比データが出力され、これを受けたプログ
ラマブルディバイダがその分周比データに基づき、電圧
制御発振器から出力される信号の分周を行う。また、固
定モードをモード選択手段によって選択すると、データ
格納手段に格納されている固定データがプログラマブル
ディバイダへと出力され、プログラマブルディバイダは
入力された分周比に従って電圧制御発振器から出力され
る信号の分周を行う。The PL according to claim 1 having the above configuration.
When an arbitrary frequency that is not set in advance is output from the voltage-controlled oscillator in the L frequency synthesizer,
The variable mode is selected by the mode selection means, and the frequency division ratio for obtaining the required frequency is input to the data generation means. Then, the data generation means outputs frequency division ratio data corresponding to the input frequency division ratio, and the programmable divider receiving the data divides the frequency of the signal output from the voltage controlled oscillator based on the frequency division ratio data. Do. When the fixed mode is selected by the mode selection means, the fixed data stored in the data storage means is output to the programmable divider, and the programmable divider separates the signal output from the voltage controlled oscillator according to the input frequency division ratio. Do laps.
【００１１】また、上記モード選択手段としては、本願
請求項２記載の発明のように、所定の分周比を格納して
なる単一のメモリと、データ発生手段とを選択的にプロ
グラマブルディバイダに接続させる切替スイッチによっ
て構成することが考えられる。さらに、本願請求項３記
載の発明のように、固定モードにおいて、異なる分周比
データを格納してなる複数のメモリを選択的にプログラ
マブルディバイダに接続させるメモリ選択手段を設ける
ことも可能であり、このように構成すれば、必要とする
複数の周波数を迅速に設定することができる。また、モ
ード選択手段及び信号発生手段を除く各部分は、請求項
５記載のように集積化することが考えられる。As the mode selection means, a single memory storing a predetermined frequency division ratio and a data generation means can be selectively provided to a programmable divider as in the second aspect of the present invention. It is conceivable to configure by a changeover switch to be connected. Further, as in the invention according to claim 3 of the present application, it is possible to provide a memory selection means for selectively connecting a plurality of memories storing different frequency division ratio data to the programmable divider in the fixed mode, With this configuration, a plurality of required frequencies can be set quickly. Further, it is conceivable that each part except the mode selection means and the signal generation means is integrated as described in claim 5.
【００１２】また、本願請求項７記載の発明は、受信し
た高周波信号と第１の局部発振回路から出力した信号と
を第１のミキサ回路にて混合して第１の中間周波信号を
得るようにした第１の周波数変換部を有すると共に、第
１の中間周波信号と第２の局部発振回路から出力した信
号とを第２の混合回路で混合して第２の中間周波信号を
得るようにした第２の周波数変換部を有するスーパーヘ
テロダイン方式チューナにおいて、第２の周波数変換部
の制御に請求項１ないし３いずれか記載のＰＬＬ周波数
シンセサイザを用いたものである。Further, according to the present invention, a first intermediate frequency signal is obtained by mixing a received high-frequency signal and a signal output from a first local oscillation circuit in a first mixer circuit. A first intermediate frequency signal and a signal output from a second local oscillation circuit are mixed by a second mixing circuit to obtain a second intermediate frequency signal. In a superheterodyne tuner having the second frequency conversion unit, the PLL frequency synthesizer according to any one of claims 1 to 3 is used for controlling the second frequency conversion unit.
【００１３】そして、上記構成を有する本願請求項７記
載の発明によれば、第２の局部発振回路において、これ
を構成するＰＬＬ周波数シンセサイザの第２のモードを
選択すれば、データ発生手段との間でデータ送信を行う
ことなくプログラマブルディバイダの固定分周比の設定
を行うことができ、電源投入後に自動的に所定の発振周
波数で発振させることが可能となる。また、第２の周波
数変換部に用いるＰＬＬ周波数シンセサイザのプログラ
マブルディバイダの分周比の設定は、固定モードと可変
モードを適宜選択して行うようにすることも可能である
が、本願請求項８記載の発明のように、固定モードのみ
で設定するようにすることも可能であり、これによれ
ば、構成をより簡略化することができる。According to the seventh aspect of the present invention having the above configuration, if the second local oscillation circuit selects the second mode of the PLL frequency synthesizer constituting the second local oscillation circuit, the second local oscillation circuit is connected to the data generation means. It is possible to set the fixed dividing ratio of the programmable divider without transmitting data between them, and it is possible to automatically oscillate at a predetermined oscillation frequency after turning on the power. The setting of the frequency division ratio of the programmable divider of the PLL frequency synthesizer used in the second frequency converter can be performed by appropriately selecting a fixed mode or a variable mode. It is also possible to set only in the fixed mode as in the invention of the above, and according to this, the configuration can be further simplified.
【００１４】[0014]
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、図１は本願発明に係
るＰＬＬ周波数シンセサイザＳ１の一実施形態を示すブ
ロック図、図２は本願発明に係る電子チューナの第１の
実施形態を示すブロック図、図３は本願発明に係る電子
チューナの第２の実施形態を示すブロック図、図４は本
願発明の第３の実施形態を示すブロック図であり、各図
中、上記従来技術と同一もしくは相当部分には同一符号
を付し、その説明の詳細は省く。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of a PLL frequency synthesizer S1 according to the present invention, FIG. 2 is a block diagram showing a first embodiment of an electronic tuner according to the present invention, and FIG. FIG. 4 is a block diagram showing a third embodiment of the invention of the present application. In each of the drawings, the same or corresponding parts as those of the above-mentioned prior art are denoted by the same reference numerals. The details of the description are omitted.
【００１５】図１に示すように、本願発明の第１の実施
形態に示すＰＬＬ周波数シンセサイザＳ１は、図５に示
す従来のＰＬＬ周波数シンセサイザと同様に、ＶＣＯ
５、プログラマブルディバイダ１５、位相比較器１６、
基準周波数発振器１７、及びループフィルタ１８からな
るＰＬＬ回路ａ１を備えると共に、マイクロコンピュー
タ１３及びシフトレジスタ１４からなるデータ発生手段
を備えるものとなっている。但し、この実施形態におい
ては、シフトレジスタ１４とプログラマブルディバイダ
１５を接続するラインに切替スイッチ（データ選択手
段）２２を挿入し、この切替スイッチ２２によってシフ
トレジスタ１４とプログラマブルディバイダ１５との接
続、遮断を行い得るようになっており、この点が前述の
従来技術に示したものと異なる。また、この実施形態に
おいて、前記マイクロコンピュータ１３などのデータ発
生手段を除くその他の部分は集積化されたものとなって
いる。As shown in FIG. 1, the PLL frequency synthesizer S1 according to the first embodiment of the present invention has a VCO like the conventional PLL frequency synthesizer shown in FIG.
5, programmable divider 15, phase comparator 16,
A PLL circuit a1 comprising a reference frequency oscillator 17 and a loop filter 18 is provided, and a data generating means comprising a microcomputer 13 and a shift register 14 is provided. However, in this embodiment, a changeover switch (data selecting means) 22 is inserted into a line connecting the shift register 14 and the programmable divider 15, and the changeover switch 22 connects and disconnects the shift register 14 and the programmable divider 15. This is different from the above-described prior art. In this embodiment, the other parts except the data generating means such as the microcomputer 13 are integrated.
【００１６】さらに、この第１の実施形態においては固
定分周比を格納してなるメモリ２０が設けられ、このメ
モリ２０が前記切替スイッチ２２によって前記プログラ
マブルディバイダ１５との接続、遮断を行い得るように
なっており、このメモリ２０とシフトレジスタ１４とは
前記切替スイッチ２２によって選択的にプログラマブル
ディバイダ１５に接続されるようになっており、この点
も前述の従来技術に示したものと相違する。Further, in the first embodiment, a memory 20 for storing a fixed frequency dividing ratio is provided, and this memory 20 can be connected to and disconnected from the programmable divider 15 by the changeover switch 22. The memory 20 and the shift register 14 are selectively connected to the programmable divider 15 by the changeover switch 22, which is also different from the above-described prior art.
【００１７】上記構成を有するＰＬＬ周波数シンセサイ
ザＳ１において、ＰＬＬ回路ａ１では、ＶＣＯ５から出
力された信号がプログラマブルディバイダ１５により設
定された分周比によって分周され、その分周された信号
と基準発振器１７から出力される信号周波数との位相比
較が位相比較器１６で行われ、その位相差に応じた直流
電圧がループフィルタ１８を介してＶＣＯ５に制御電圧
として入力され、ＶＣＯ５は直流電圧に応じて位相差を
減少すべく周波数を変化させる。この際、プログラマブ
ルディバイダ１５の分周比を設定するための分周データ
としては、メモリ２０に格納された固定分周比データ
と、マイクロコンピュータ１３から送信される可変分周
比データの２種類があり、各データは前記切替スイッチ
２２を切り替えることによって選択的にプログラマブル
ディバイダ１５に入力される。ここでマイクロコンピュ
ータ１３からのデータは一般に分周比Ｎに相当する２進
数のシリアルデータとクロックとからなり、シリアルデ
ータはシフトレジスタ１４により、パラレルデータに変
換される。In the PLL frequency synthesizer S1 having the above configuration, in the PLL circuit a1, the signal output from the VCO 5 is divided by the division ratio set by the programmable divider 15, and the divided signal and the reference oscillator 17 A phase comparison with the signal frequency output from is performed by the phase comparator 16, and a DC voltage corresponding to the phase difference is input to the VCO 5 as a control voltage via the loop filter 18, and the VCO 5 is controlled according to the DC voltage. The frequency is changed to reduce the phase difference. At this time, the frequency dividing data for setting the frequency dividing ratio of the programmable divider 15 includes two types, fixed frequency dividing ratio data stored in the memory 20 and variable frequency dividing ratio data transmitted from the microcomputer 13. Each data is selectively input to the programmable divider 15 by switching the changeover switch 22. Here, data from the microcomputer 13 generally includes binary serial data and a clock corresponding to the frequency division ratio N, and the serial data is converted by the shift register 14 into parallel data.
【００１８】仮に固定分周比が１５００の場合でプログ
ラマブルディバイダ１５が１４ｂｉｔで構成される場合
を想定すると１５００を表す２進数データは、０００１
０１１１０１１１００となる。このデータはメモリ２０
に格納されており、固定モードで用いる場合には図外の
操作部を操作して入力端子２１に切替信号を入力し、モ
ード切替スイッチ２２を固定モード側に設定することに
より、メモリ２０からデータが出力されてプログラマブ
ルディバイダ１５の分周比が１５００に設定され、分周
比１５００に相当する発振周波数がＶＣＯ５から得られ
る。Assuming that the fixed divider ratio is 1500 and the programmable divider 15 is composed of 14 bits, the binary data representing 1500 is 0001
0111011100. This data is stored in the memory 20
When the fixed mode is used, a switch signal is input to the input terminal 21 by operating an operation unit (not shown), and the mode switch 22 is set to the fixed mode side. Is output, the frequency division ratio of the programmable divider 15 is set to 1500, and an oscillation frequency corresponding to the frequency division ratio 1500 is obtained from the VCO 5.
【００１９】次にＶＣＯ５の発振周波数を自由に設定し
たい場合は、入力端子２１に切替信号を入力してモード
切替スイッチ２１を第２のモード側に設定する。例え
ば、分周比を１０００とする場合、マイクロコンピュー
タからは次のデータが送られる。００００１１１１１０
１０００このデータはシフトレジスタ１４によってパラ
レルデータに変換されてプログラマブルディバイダ１５
に入力され、プログラマブルディバイダ１５では分周比
１０００を設定し、この分周比に相当する発振周波数が
ＶＣＯ５から得られる。Next, when it is desired to freely set the oscillation frequency of the VCO 5, a switching signal is input to the input terminal 21 and the mode changeover switch 21 is set to the second mode side. For example, when the dividing ratio is 1000, the following data is sent from the microcomputer. 0000111110
1000 This data is converted into parallel data by the shift register 14 and
, And the programmable divider 15 sets a frequency division ratio of 1000, and an oscillation frequency corresponding to this frequency division ratio is obtained from the VCO 5.
【００２０】このように、上記実施形態におけるＰＬＬ
周波数シンセサイザＳ１では、ＶＣＯ５から特定の周波
数信号を発生させる場合に、メモリ２０から読み出した
分周比データに基づき分周比の設定を行うようになって
おり、従来のように、マイクロコンピュータ１３からプ
ログラマブルディバイダ１５へとデータバスを介して分
周比データを伝送する必要がない。このため、分周比デ
ータにディジタルノイズが含まれる可能性が従来に比べ
て大幅に低減し、これを用いるチューナなどの装置の性
能も著しく向上する。なお、上記実施形態においては、
所定の分周比データを格納してなる単一のメモリ２０を
設け、固定モードにおいては、常に一定の分周比が設定
されるものとなっているが、複数のメモリにそれぞれ異
なる分周比データを格納し、固定モードにおいて、それ
らメモリに格納されている分周比データを適宜選択的に
読み出すようにすることも可能である。この場合、モー
ドの選択手段に加え、固定モードにおけるメモリ選択手
段を設けることが必要となる。As described above, the PLL in the above embodiment is
In the frequency synthesizer S1, when a specific frequency signal is generated from the VCO 5, the frequency division ratio is set based on the frequency division ratio data read from the memory 20. There is no need to transmit the frequency division ratio data to the programmable divider 15 via the data bus. For this reason, the possibility that digital noise is included in the frequency division ratio data is significantly reduced as compared with the related art, and the performance of a device such as a tuner using the data is also significantly improved. In the above embodiment,
A single memory 20 storing predetermined frequency division ratio data is provided, and in the fixed mode, a constant frequency division ratio is always set. It is also possible to store data and selectively read out the frequency division ratio data stored in those memories in the fixed mode. In this case, it is necessary to provide a memory selection unit in the fixed mode in addition to the mode selection unit.
【００２１】図２は本発明に係る電子チューナＴＵ１の
第１の実施形態を示すブロック図である。なお、図２に
おいて、前述の従来技術と同一もしくは相当部分には同
一符合を付し、その説明の詳細は省く。この実施形態に
おける電子チューナＴＵ１は、前述の従来技術にて示し
た電子チューナＴＵと同様に、入力端子１と出力端子２
との間に、フィルタ７、高周波増幅器８、第１の周波数
変換部Ａ、フィルタ９、中間周波増幅器１０、第２の周
波数変換部Ｂ、フィルタ１１及び増幅器１３などを順次
設けたものとなっている。FIG. 2 is a block diagram showing a first embodiment of the electronic tuner TU1 according to the present invention. In FIG. 2, the same or corresponding parts as those of the above-described conventional technology are denoted by the same reference numerals, and the description thereof is omitted. The electronic tuner TU1 in this embodiment has an input terminal 1 and an output terminal 2 similarly to the electronic tuner TU shown in the above-mentioned conventional technology.
, A filter 7, a high-frequency amplifier 8, a first frequency converter A, a filter 9, an intermediate frequency amplifier 10, a second frequency converter B, a filter 11, an amplifier 13, and the like are sequentially provided. I have.
【００２２】そして、前記第１の周波数変換部Ａは、そ
のプログラマブルディバイダ１５ａがマイクロコンピュ
ータ１３にシフトレジスタ１４ａを介して接続されてお
り、この点も上記従来技術と同様であるが、この実施の
形態における第２の周波数変換部Ｂのプログラマブルデ
ィバイダ１５ｂには、メモリ２０と、マイクロコンピュ
ータ１３に接続されたシフトレジスタ１４ｂとを切替ス
イッチ（モード選択手段）２２によって選択的に接続し
得るようになっており、この点が従来技術と顕著に相違
するものとなっている。すなわち、前記切替スイッチ２
２は、操作者によって図外の操作部から所定の切替信号
が入力端子２１に入力されると、プログラマブルディバ
イダ１５ｂのデータ入力端子が、シフトレジスタ１４ｂ
の出力端子またはメモリ２０の出力端子に選択的に接続
されるようになっている。なお、その他の構成は、図６
に示した従来の技術と同様である。The first frequency converter A has a programmable divider 15a connected to the microcomputer 13 via a shift register 14a. This point is also the same as in the above-described prior art. The memory 20 and the shift register 14b connected to the microcomputer 13 can be selectively connected to the programmable divider 15b of the second frequency converter B in the embodiment by a changeover switch (mode selection means) 22. This is a significant difference from the prior art. That is, the changeover switch 2
2, when a predetermined switching signal is input to the input terminal 21 from an operation unit (not shown) by the operator, the data input terminal of the programmable divider 15b is connected to the shift register 14b.
, Or the output terminal of the memory 20. Other configurations are shown in FIG.
This is the same as the conventional technique shown in FIG.
【００２３】以上の構成を有する電子チューナＴＵ１に
おいて、入力端子１から入力された高周波信号はフィル
タ７、及び増幅器８を介して第１の周波数変換部Ａの第
１のミキサ回路３に入力される。第１の局部発振器５ａ
からは選局したい高周波信号に相当する周波数の信号が
出力され、ミキサ回路３にて高周波信号と混合されて第
１の中間周波信号が得られる。この時、第１の周波数変
換部Ａのプログラマブルディバイダ１５ａには、操作者
が図外の入力装置によって設定した選局周波数に対応す
る分周比データがマイクロコンピュータ１３からレジス
タ１４ａを介して送出され、この分周データに基づきプ
ログラマブルディバイダ１５ａが局部発振器５ａからの
信号を分周するようになっている。そして、第１の局部
発振器５ａの出力信号と混合されて変換された第１の中
間周波信号は、フィルタ９及び中間周波増幅器１０を介
して第２の周波数変換部Ｂの第２のミキサ回路４へと送
られる。この第２のミキサ回路４では、入力されてきた
第１の中間周波信号と第２の局部発信器５ｂからの出力
信号とを混合して第２の中間周波信号に変換される。In the electronic tuner TU1 having the above configuration, the high-frequency signal input from the input terminal 1 is input to the first mixer circuit 3 of the first frequency converter A via the filter 7 and the amplifier 8. . First local oscillator 5a
Outputs a signal having a frequency corresponding to the high-frequency signal to be tuned, and the mixer circuit 3 mixes the signal with the high-frequency signal to obtain a first intermediate frequency signal. At this time, frequency division ratio data corresponding to the tuning frequency set by the operator using an input device (not shown) is transmitted from the microcomputer 13 to the programmable divider 15a of the first frequency conversion unit A via the register 14a. The programmable divider 15a frequency-divides the signal from the local oscillator 5a based on the frequency-divided data. The first intermediate frequency signal mixed and converted with the output signal of the first local oscillator 5a is passed through the filter 9 and the intermediate frequency amplifier 10 to the second mixer circuit 4 of the second frequency converter B. Sent to. In the second mixer circuit 4, the input first intermediate frequency signal and the output signal from the second local oscillator 5b are mixed and converted into a second intermediate frequency signal.
【００２４】この時、第２の周波数変換部Ｂのプログラ
マブルディバイダ１５ｂは、シフトレジスタ１４ｂまた
はメモリ２０のいずれか一方の出力端子に接続されてお
り、その一方の出力端子から送出される分周比データに
従って分周を行う。メモリ２０には、正常動作時におい
て復調に最適な分周比が設定されているため、操作者
は、モード選択指令を切替スイッチ２２の入力端子に入
力し、メモリ２０の出力端子をプログラマブルディバイ
ダ１５ｂに接続しておく。これにより、メモリ２０に格
納されている分周比データはプログラマブルディバイダ
１５ｂへと入力され、第２の局部発振器５ｂからは一定
の周波数が出力される。そして、この第２の周波数変換
部Ｂから出力される第２の中間周波信号はフィルタ１１
及び増幅器１２を介して出力端子２から出力される。At this time, the programmable divider 15b of the second frequency converter B is connected to one of the output terminals of the shift register 14b or the memory 20, and the frequency division ratio sent from one of the output terminals. Divide according to the data. Since the frequency division ratio optimal for demodulation during normal operation is set in the memory 20, the operator inputs a mode selection command to the input terminal of the changeover switch 22, and connects the output terminal of the memory 20 to the programmable divider 15b. Connect to. As a result, the frequency division ratio data stored in the memory 20 is input to the programmable divider 15b, and a constant frequency is output from the second local oscillator 5b. Then, the second intermediate frequency signal output from the second frequency conversion unit B is
And output from the output terminal 2 via the amplifier 12.
【００２５】このように、この実施の形態では、プログ
ラマブルディバイダ１５ｂに対して固定の分周比データ
が入力されており、マイクロコンピュータ１３からのデ
ータ伝送が行われないため、プログラマブルディバイダ
１５ｂに対しデータの伝送誤差が発生する可能性は極め
て低く、電源投入後の応答時間を大幅に短縮することが
でき、チューナとして優れた性能を得ることができる。
また、第２のＰＬＬ回路Ｂ１に分周比データを伝送する
ためのプログラムも不要であり、メモリの容量を削減す
ることができる。As described above, in this embodiment, since the fixed dividing ratio data is input to the programmable divider 15b and the data transmission from the microcomputer 13 is not performed, the data is transmitted to the programmable divider 15b. Is extremely unlikely to occur, the response time after power-on can be greatly reduced, and excellent performance as a tuner can be obtained.
Further, a program for transmitting the frequency division ratio data to the second PLL circuit B1 is not required, and the capacity of the memory can be reduced.
【００２６】ところで、上記第２の局部発振器５ｂの周
波数は、式（１）からも分かるように、基準周波数に比
例しているため、基準周波数の精度によっては、第２の
局部発振器５ｂに誤差を発生する場合がある。アプリケ
ーションによってはこの誤差が無視できないことがあ
り、その時の周波数補正には、第２の局部発振周波数を
変化させることがある。これは、切替スイッチ２１を可
変モードに設定し、シフトレジスタ１４ｂとプログラマ
ブルディバイダ１５ｂとを接続してマイクロコンピュー
タ１３から補正周波数に相当する分周比データをプロバ
イダ１５ｂへと送り、第２の局部発振器５ｂでの周波数
設定を行う。Since the frequency of the second local oscillator 5b is proportional to the reference frequency, as can be seen from equation (1), an error may occur in the second local oscillator 5b depending on the accuracy of the reference frequency. May occur. Depending on the application, this error may not be negligible, and the frequency correction at that time may involve changing the second local oscillation frequency. This is because the changeover switch 21 is set to the variable mode, the shift register 14b is connected to the programmable divider 15b, and the microcomputer 13 sends the division ratio data corresponding to the correction frequency from the microcomputer 13 to the provider 15b. The frequency is set in 5b.
【００２７】なお、上記実施の形態における電子チュー
ナＴＵ１では、第２の周波数変換部Ｂにおいて固定モー
ドと可変モードとを選択可能としたが、一般には、上記
のような周波数の誤差は無視できる範囲に抑えられ、周
波数の補正を必要としない場合が多いため、このような
場合には、図３に示す本発明の第２の実施形態における
電子チューナＴＵ２のように、一定の分周比にて分周を
行う固定ディバイダ２７を設けるようにしても良い。な
お、図３中、前記第１の実施形態と同一もしくは相当部
分には、同一符号を付してある。この第２の実施形態に
よれば、前記第１の実施形態におけるシフトレジスタ１
４ｂやマイクロコンピュータ１３との接続、及びメモリ
２０などを削除でき、かつディバイダとしてもプログラ
マブルディバイダ１５ｂに比して簡略化された安価な回
路構成のディバイダを用いることができるため、大幅な
コスト低減が可能となる。In the electronic tuner TU1 according to the above-described embodiment, the fixed mode and the variable mode can be selected in the second frequency converter B. Generally, the frequency error as described above can be ignored. In many cases, frequency correction is not required. In such a case, as in the electronic tuner TU2 according to the second embodiment of the present invention shown in FIG. A fixed divider 27 for frequency division may be provided. In FIG. 3, the same or corresponding parts as those in the first embodiment are denoted by the same reference numerals. According to the second embodiment, the shift register 1 according to the first embodiment is used.
4b, the connection to the microcomputer 13, the memory 20, and the like can be eliminated, and a divider having an inexpensive circuit configuration simplified as compared with the programmable divider 15b can be used as the divider. It becomes possible.
【００２８】また、図４は本発明の第３の実施形態にお
ける電子チューナＴＵ３を示すブロック図であり、同図
において、上記各実施形態と同一もしくは相当部分には
同一符号を付し、その説明の詳細は省く。ここに示す第
３の実施形態では、上記第１の実施形態におけるシフト
レジスタ１４ｂを削除する一方、プログラマブルディバ
イダ１５ｂに接続されるメモリを複数個（ここでは２
個）設け、各メモリ２８，２９には異なる分周比データ
を格納し、かつプログラマブルディバイダ１５ｂと各メ
モリ２８，２９との接続を、入力端子２１に切替信号を
入力して切替スイッチ２２を切り替えることにより、選
択的に行い得るようになっている。従って、この第３の
実施形態においても、分周比の設定モードは第２の実施
形態と同様に固定モードのみとなっているが、固定モー
ドにおいて切替スイッチ２２により複数の分周比の中の
いずれか一つを選択し得るものとなっている。FIG. 4 is a block diagram showing an electronic tuner TU3 according to a third embodiment of the present invention. In FIG. 4, the same or corresponding parts as those in the above-described embodiments are denoted by the same reference numerals. Details are omitted. In the third embodiment shown here, while the shift register 14b in the first embodiment is deleted, a plurality of memories (here, 2
), Different division ratio data is stored in each of the memories 28 and 29, and the connection between the programmable divider 15 b and each of the memories 28 and 29 is switched, and the switch 22 is switched by inputting a switching signal to the input terminal 21. By doing so, it can be performed selectively. Accordingly, also in the third embodiment, the division ratio setting mode is the fixed mode only, as in the second embodiment. Either one can be selected.
【００２９】そして、この第３の実施形態によれば、シ
ステムによって第２の局部発振周波数が異なる場合に
も、対応することができ高汎用性を得ることができるも
のとなっている。例えば、ＣＡＴＶのアプリケーション
において、受信周波数帯５４ＭＨｚ〜５５０ＭＨｚのシ
ステムでは５００ＭＨｚ帯の周波数が用いられ、５４Ｍ
Ｈｚ〜７５０ＭＨｚのシステムでは９００ＭＨｚ帯の周
波数が用いられるようになっており、こうした異なるシ
ステムにおいて、第２のＰＬＬ回路Ｂ１を共通設計する
場合には、上記の第２の実施形態のように一つの分周比
のみでは対応できず、また、上記第１の実施形態のよう
に可変モードを持たせるとコスト高になってしまう。こ
のため、この第３の実施形態では、固定モードにおいて
複数のメモリ２８，２９に異なる分周比データを格納し
ておき、これらを選択的に使用するようにし、いわば、
第１の実施形態と第２の実施形態との中間的構成を持た
せて複数のシステムに安価に対応させ得るものとなって
いる。According to the third embodiment, even when the second local oscillation frequency differs depending on the system, high versatility can be obtained. For example, in a CATV application, a system of a receiving frequency band of 54 MHz to 550 MHz uses a frequency of a 500 MHz band, and
In a system of Hz to 750 MHz, a frequency in a 900 MHz band is used. In such a different system, when the second PLL circuit B1 is commonly designed, one system as in the second embodiment is used. It is not possible to cope with only the frequency division ratio, and if the variable mode is provided as in the first embodiment, the cost increases. For this reason, in the third embodiment, different frequency division ratio data is stored in the plurality of memories 28 and 29 in the fixed mode, and these data are selectively used.
By providing an intermediate configuration between the first embodiment and the second embodiment, a plurality of systems can be inexpensively supported.
【００３０】なお、以上の説明では、本発明のＰＬＬ周
波数シンセサイザを電子チューナに用いた場合を例にと
り説明したが、本発明に係るＰＬＬ周波数シンセサイザ
は、電子チューナ以外のものにも適用可能である。ま
た、電子チューナの第１の実施形態ないし第３の実施形
態における第１の周波数変換部Ａには、マイクロコンピ
ュータ１３によって分周比を任意の値に変化させ得るよ
うにした、いわば可変モードのみで制御されるＰＬＬ回
路Ａ１を備えるものを用いたが、第１の周波数変換部に
も第２の周波数変換部と同様に、可変モードと固定モー
ドを選択し得るように構成とすることも可能であり、さ
らに、適用する受信装置によっては、第１の周波数変換
部に１つ以上の分周比を設定し得る周波数変換部を用い
ることも可能であり、本発明に係る電子チューナは特に
上記実施形態に限定されるものではない。また、電子チ
ューナの第１の実施形態ないし第３の実施形態における
局部発振回路５ｂとミキサ回路４のうち少なくとも１つ
の回路と、本発明を構成するＰＬＬ周波数シンセサイザ
とを集積化してこれらの回路占有面積を小さくすること
により高周波信号の輻射を抑え、第１の局部発振信号と
第２の局部発振信号との干渉による不要信号の発生を抑
え、あるいはチューナからの不要輻射を低減することが
できる。In the above description, a case where the PLL frequency synthesizer of the present invention is used for an electronic tuner has been described as an example. However, the PLL frequency synthesizer according to the present invention can be applied to a device other than the electronic tuner. . The first frequency converter A in the first to third embodiments of the electronic tuner has a microcomputer 13 in which the frequency division ratio can be changed to an arbitrary value. Although the circuit provided with the PLL circuit A1 controlled by the above is used, the first frequency converter can be configured to be able to select the variable mode and the fixed mode similarly to the second frequency converter. Further, depending on the receiving device to be applied, it is also possible to use a frequency conversion unit capable of setting one or more frequency division ratios in the first frequency conversion unit. It is not limited to the embodiment. Further, at least one of the local oscillation circuit 5b and the mixer circuit 4 in the first to third embodiments of the electronic tuner and the PLL frequency synthesizer constituting the present invention are integrated to occupy these circuits. By reducing the area, radiation of a high-frequency signal can be suppressed, unnecessary signal generation due to interference between the first local oscillation signal and the second local oscillation signal can be suppressed, or unnecessary radiation from a tuner can be reduced.
【００３１】[0031]
【発明の効果】以上説明した通り本発明に係るＰＬＬ周
波数シンセサイザによれば、デバイダに対する固定分周
比の設定においてマイクロコンピュータなどのデータ発
生手段から分周比データを送る必要がないため、電源投
入後の時間応答が早くなると共に、制御データバスを廃
止できるため分周比データなどにバスノイズが混入する
可能性も低減される。このため、本発明に係るＰＬＬ周
波数シンセサイザを用いた電子チューナによれば、安価
な構成で高性能を実現することができると共に、制御プ
ログラムを簡略化でき、メモリを削減することができる
という効果がある。As described above, according to the PLL frequency synthesizer according to the present invention, it is not necessary to send the dividing ratio data from the data generating means such as the microcomputer in setting the fixed dividing ratio for the divider. The subsequent time response is quicker, and the control data bus can be eliminated, so that the possibility that bus noise is mixed in the frequency division ratio data and the like is reduced. Therefore, according to the electronic tuner using the PLL frequency synthesizer according to the present invention, it is possible to realize high performance with an inexpensive configuration, simplify the control program, and reduce the memory. is there.
【図１】本発明に係るＰＬＬ周波数シンセサイザの一実
施形態を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of a PLL frequency synthesizer according to the present invention.
【図２】本発明に係る電子チューナの第１の実施形態を
示すブロック図である。FIG. 2 is a block diagram illustrating a first embodiment of an electronic tuner according to the present invention.
【図３】本発明に係る電子チューナの第２の実施形態を
示すブロック図である。FIG. 3 is a block diagram showing a second embodiment of the electronic tuner according to the present invention.
【図４】本発明に係る電子チューナの第３の実施形態を
示すブロック図である。FIG. 4 is a block diagram showing a third embodiment of the electronic tuner according to the present invention.
【図５】従来のＰＬＬ周波数シンセサイザのブロック図
である。FIG. 5 is a block diagram of a conventional PLL frequency synthesizer.
【図６】従来の電子チューナのブロック図である。FIG. 6 is a block diagram of a conventional electronic tuner.
１ 入力端子 ２ 出力端子 ３ 第１のミキサ回路 ４ 第２のミキサ回路 ５，５ａ，５ｂ ＶＣＯ ７，９，１１ フィルタ ８，１０，１２ 増幅器 １３ マイクロコンピュータ １４，１４ａ，１４ｂ シフトレジスタ １５，１５ａ，１５ｂ プログラマブルディバイダ １６，１６ａ，１６ｂ 位相比較器 １７，１７ａ，１７ｂ 基準信号発振器 １８，１８ａ，１８ｂ ループフィルタ ２０，２８，２９ メモリ ２１ 入力端子 ２２ 切替スイッチ ２７ 固定ディバイダ Ａ 第１の周波数変換部 Ａ１ ＰＬＬ回路 Ｂ 第２の周波数変換部 Ｂ１ ＰＬＬ回路 Reference Signs List 1 input terminal 2 output terminal 3 first mixer circuit 4 second mixer circuit 5, 5a, 5b VCO 7, 9, 11 filter 8, 10, 12 amplifier 13 microcomputer 14, 14a, 14b shift register 15, 15a, 15b Programmable divider 16, 16a, 16b Phase comparator 17, 17a, 17b Reference signal oscillator 18, 18a, 18b Loop filter 20, 28, 29 Memory 21 Input terminal 22 Changeover switch 27 Fixed divider A First frequency conversion unit A1 PLL Circuit B Second frequency converter B1 PLL circuit
Claims (8)
を変化させる電圧制御発振器と、 この電圧制御発振器から出力される発振周波数を分周比
データに応じて分周するプログラマブルディバイダと、 基準信号を発生する基準発振器と、 この基準発振器から出力される基準信号と前記プログラ
マブルディバイダにて分周された信号との位相比較を行
い、両信号の位相差に応じた誤差信号を前記電圧制御発
振器の制御電圧として出力する位相比較器と、を備えた
ＰＬＬ周波数シンセサイザにおいて、 予め設定した１つ以上の分周比データを格納するデータ
格納手段と、 任意の分周比データを出力可能なデータ発生手段と、 前記データ格納手段に格納されている分周比データの中
の所望の分周比データをプログラマブルディバイダへと
入力させる固定モードと前記データ発生手段から出力さ
れる分周比データをプログラマブルディバイダへと入力
させる可変モードのうち、いずれか一方のモードを選択
するモード選択手段と、を備えたことを特徴とするＰＬ
Ｌ周波数シンセサイザ。1. A voltage-controlled oscillator that changes an oscillation frequency according to an input control voltage, a programmable divider that divides an oscillation frequency output from the voltage-controlled oscillator according to frequency division ratio data, and a reference signal. A phase difference between the reference signal output from the reference oscillator and the signal divided by the programmable divider, and an error signal corresponding to the phase difference between the two signals is output from the voltage controlled oscillator. A PLL frequency synthesizer having a phase comparator that outputs a control voltage, a data storage unit that stores one or more division ratio data set in advance, and a data generation unit that can output arbitrary division ratio data And inputting desired frequency division ratio data among the frequency division ratio data stored in the data storage means to the programmable divider. And a mode selecting means for selecting one of a fixed mode and a variable mode for inputting frequency division ratio data output from the data generating means to a programmable divider.
L frequency synthesizer.
してなる単一のメモリと、データ発生手段とを選択的に
プログラマブルディバイダに接続させる切替スイッチに
よって構成されることを特徴とする請求項１記載のＰＬ
Ｌ周波数シンセサイザ。2. The mode selection means comprises a single memory storing a predetermined frequency division ratio and a changeover switch for selectively connecting the data generation means to a programmable divider. The PL according to claim 1
L frequency synthesizer.
タを格納してなる複数のメモリを選択的にプログラマブ
ルディバイダに接続させるメモリ選択手段を設けたこと
を特徴とする請求項１または２いずれか記載のＰＬＬ周
波数シンセサイザ。3. The fixed mode according to claim 1, further comprising a memory selecting means for selectively connecting a plurality of memories storing different frequency division ratio data to the programmable divider. PLL frequency synthesizer.
たことを特徴とする請求項１ないし３いずれか記載のＰ
ＬＬ周波数シンセサイザ。4. The P according to claim 1, wherein each part except the data generating means is integrated.
LL frequency synthesizer.
出力した信号とをミキサ回路にて混合させることにより
中間周波信号を得るようにした周波数変換部を有するス
ーパーヘテロダイン方式チューナにおいて、前記局部発
振回路に請求項１ないし４いずれか記載のＰＬＬ周波数
シンセサイザを用いたことを特徴とする電子チューナ。5. A superheterodyne tuner having a frequency converter for obtaining an intermediate frequency signal by mixing a received high-frequency signal and a signal output from a local oscillation circuit in a mixer circuit. An electronic tuner using the PLL frequency synthesizer according to any one of claims 1 to 4.
くとも１つの回路と請求項４記載のＰＬＬ周波数シンセ
サイザとを集積化したことを特徴とする請求項５記載の
電子チューナ。6. An electronic tuner according to claim 5, wherein at least one of the local oscillation circuit and the mixer circuit is integrated with the PLL frequency synthesizer according to claim 4.
路から出力した信号とを第１のミキサ回路にて混合して
第１の中間周波信号を得るようにした第１の周波数変換
部を有すると共に、第１の中間周波信号と第２の局部発
振回路から出力した信号とを第２の混合回路で混合して
第２の中間周波信号を得るようにした第２の周波数変換
部を有するスーパーヘテロダイン方式チューナにおい
て、 第２の周波数変換部の制御に請求項１ないし４いずれか
記載のＰＬＬ周波数シンセサイザを用いたことを特徴と
する電子チューナ。7. A first frequency conversion unit configured to mix a received high-frequency signal and a signal output from a first local oscillation circuit in a first mixer circuit to obtain a first intermediate frequency signal. And a second frequency conversion section for mixing the first intermediate frequency signal and the signal output from the second local oscillation circuit by a second mixing circuit to obtain a second intermediate frequency signal. 5. An electronic tuner in a superheterodyne tuner, wherein the PLL frequency synthesizer according to claim 1 is used for controlling a second frequency converter.
数シンセサイザのプログラマブルディバイダの分周比
は、固定モードのみで設定されることを特徴とする請求
項７記載の電子チューナ。8. The electronic tuner according to claim 7, wherein the division ratio of the programmable divider of the PLL frequency synthesizer used in the second frequency converter is set only in the fixed mode.
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|---|---|---|---|
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1998
- 1998-02-23 JP JP04073398A patent/JP3383209B2/en not_active Expired - Fee Related
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|---|---|---|---|---|
| JP2007512792A (en) * | 2003-12-04 | 2007-05-17 | ヴィア テクノロジーズ インコーポレイテッド | Multi-mode and multi-band RF transceiver and associated communication method |
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| JP3383209B2 (en) | 2003-03-04 |
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