JPH11234109A - Semiconductor integrated circuit designing method and semiconductor integrated circuit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To prevent characteristics of a pair of elements from unbalancing by forming a pair of elements constituting a differential circuit in respectively separate diffusing areas and providing a dummy element without constituting a circuit there when a dead space is generated in the periphery of the pair of elements. SOLUTION: The MOSFET PMOSA and PMOSD make a pair as the layout constitution example of an MOS differential circuit. A dummy MOSFET DM1 is arranged outside this PMOSA. This DM 1 is designed to be equal to a PMOSB or a PMOSC in a shape and size. Ad the size of elements arranged on both sides of the PMOSA and the PMOSD are equal in size, the parasitic capacitance between the diffusing areas of adjacent elements becomes equal and the characteristic of the elements becomes nearly equal between the PMOSA and the PMOSD. A pair of the PMOSB and the PMOSC and a pair of the NMOSA and the NMOSB are similar to this.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体集積回路の
設計技術さらには微小信号を扱う回路の素子レイアウト
に適用して有効な技術に関するものであって、例えばＭ
ＯＳ差動回路のアンバランスを防止するのに有効なレイ
アウト技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technology for designing a semiconductor integrated circuit and a technology effective when applied to an element layout of a circuit handling a small signal.
The present invention relates to a layout technique effective for preventing imbalance of an OS differential circuit.

【０００２】[0002]

【従来の技術】半導体集積回路においては、微小信号を
扱う回路として差動回路が利用されている。また、従来
ＭＯＳＦＥＴからなる半導体集積回路では、占有面積の
低減を図るため差動回路やフリップフロップ回路のよう
に対称的な構成を有する回路等のレイアウト設計に際し
て、対をなすＭＯＳＦＥＴを図８（Ａ）に示すように、
共通の拡散領域１０の上に２つのゲート電極２０ａ，２
０ｂを形成してドレイン（もしくはソース）領域１１を
共有することが行なわれている。2. Description of the Related Art In a semiconductor integrated circuit, a differential circuit is used as a circuit for handling a small signal. In a conventional semiconductor integrated circuit composed of MOSFETs, in order to reduce the occupied area, MOSFETs forming a pair are used in layout design of a circuit having a symmetrical configuration such as a differential circuit or a flip-flop circuit, as shown in FIG. ),
Two gate electrodes 20a, 20a are formed on the common diffusion region 10.
0b is formed to share the drain (or source) region 11.

【０００３】[0003]

【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。However, it has been clarified by the present inventors that the above-described technology has the following problems.

【０００４】すなわち、対をなす２つの素子でドレイン
（もしくはソース）領域１１を共有する図８（Ａ）に示
すようなレイアウト方式にあっては、図８（Ｂ）のよう
に拡散領域１０に対してゲート電極２０ａ，２０ｂの形
成用マスクがゲート幅方向にずれると、対をなす素子同
士でソース（もしくはドレイン）領域１２ａと１２ｂの
面積が異なってしまい、寄生容量等がアンバランスにな
って素子特性が一致しなくなり、例えば差動増幅回路で
は入力オフセットが大きくなるという問題が発生すると
いうものである。That is, in a layout method as shown in FIG. 8A in which a drain (or source) region 11 is shared by two pairs of elements, as shown in FIG. On the other hand, if the mask for forming the gate electrodes 20a and 20b is displaced in the gate width direction, the area of the source (or drain) regions 12a and 12b differs between the paired devices, and the parasitic capacitance and the like become unbalanced. The element characteristics do not match, and for example, a problem occurs in that the input offset increases in a differential amplifier circuit.

【０００５】また、半導体集積回路では、高集積化を図
るため、回路と回路との間隔が狭くされ、互いに密接し
て配置されるようになってきている。そのため、回路を
構成する素子の特性が周囲に配置される回路の影響を受
けやすくなっている。特に、対をなす素子はその周囲の
デバイス構造が異なるだけで、隣接する素子からの電界
の影響が相違して特性がアンバランスになりやすいこと
が明らかとなった。In semiconductor integrated circuits, the distance between circuits has been reduced in order to achieve higher integration, and the circuits have been arranged closer to each other. Therefore, the characteristics of the elements constituting the circuit are easily affected by the circuits arranged around the circuit. In particular, it has been clarified that the elements forming a pair differ only in the device structure around them, and the effects of the electric field from the adjacent elements are different, so that the characteristics tend to be unbalanced.

【０００６】本発明者らは、ＭＯＳ差動回路において、
対をなす素子のレイアウトパターンとして対の素子同士
でソースもしくはドレイン領域を共有する図８（Ａ）の
ような方式の代わりにそれぞれの素子を別個に形成する
ことでゲート電極のマスクずれによる特性のばらつきを
回避することについて検討した結果、対をなす素子を別
個に形成すると、対をなす素子の周囲のデバイス構造が
異なってしまい特性がアンバランスになりやすいことを
見い出した。The inventors of the present invention have proposed a MOS differential circuit,
As a layout pattern of a pair of elements, each element is formed separately instead of the method as shown in FIG. 8A in which a pair of elements shares a source or drain region. As a result of studying to avoid the variation, it has been found that, when the paired elements are separately formed, the device structures around the paired elements are different and the characteristics are likely to be unbalanced.

【０００７】さらに、半導体集積回路のプロセスにおい
ては、回路の素子の密度の高い部分と低い部分とを比較
すると、例えばゲート電極のような導電層をフォトリソ
グラフィ技術で形成する際に素子密度の低い部分では露
光用の光がレジストマスクの下側へ回り込み易いため、
ゲート電極幅が素子密度の高い部分に比べて狭くなるこ
とが明らかとなった。Further, in the process of a semiconductor integrated circuit, when a high density part and a low density part of a circuit element are compared, for example, when a conductive layer such as a gate electrode is formed by photolithography, the element density is low. In some parts, the light for exposure easily goes under the resist mask,
It has been clarified that the gate electrode width is smaller than that of the portion having a high element density.

【０００８】本発明の目的は差動回路を構成する対をな
す素子の特性がアンバランスになるのを防止することが
できるレイアウト技術を提供することにある。It is an object of the present invention to provide a layout technique capable of preventing the characteristics of a pair of elements constituting a differential circuit from being unbalanced.

【０００９】本発明の他の目的は入力オフセットの小さ
な差動回路を提供することにある。本発明の他の目的は
プロセスにおける寸法ばらつきが少なく設計どおりの所
望の特性を有する差動回路を提供することにある。Another object of the present invention is to provide a differential circuit having a small input offset. Another object of the present invention is to provide a differential circuit having desired characteristics as designed with little dimensional variation in the process.

【００１０】本発明の前記ならびにそのほかの目的と特
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。The above and other objects and features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

【００１１】[0011]

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.

【００１２】すなわち、差動回路を構成する互いに対を
なす素子を各々別個の拡散領域に形成するとともに、対
をなす素子の周囲に空きスペースが発生する場合にはそ
こに回路を構成しないダミーの素子を設けるようにした
ものである。In other words, the elements forming a pair in a differential circuit are formed in separate diffusion regions, and when an empty space is formed around the elements in the pair, a dummy element not forming a circuit is formed there. An element is provided.

【００１３】上述した手段によれば、差動回路を構成す
る対をなす素子を各々別個の拡散領域に形成するように
したので、素子が形成される拡散領域に対してマスクず
れにより電極等がずれて形成されても、対をなす素子同
士では同じようにずれを起こすための特性がアンバラン
スになるのを防止することができる。According to the above-described means, the paired elements constituting the differential circuit are formed in separate diffusion regions, respectively, so that the electrodes and the like are displaced by a mask shift with respect to the diffusion region in which the elements are formed. Even if the elements are formed shifted, it is possible to prevent the elements forming a pair from being unbalanced in the same manner for causing a shift.

【００１４】また、差動回路を構成する対をなす素子の
周囲に空きスペースが発生する場合にはそこに回路を構
成しないダミーの素子を設けるようにしたので、局所的
な素子密度が高くなるため電極等が設計どおりの寸法に
形成され所望の特性を有する回路が形成されるととも
に、対をなす各素子の周囲が互いに近似した構造（周囲
のフィールド酸化膜の形状と隣接する素子の拡散領域の
位置および形状が同一）になるため、対をなす素子の特
性がアンバラスになるのが防止され、入力オフセットの
小さな差動回路が得られる。Further, when an empty space is generated around a pair of elements constituting a differential circuit, a dummy element which does not constitute a circuit is provided there, so that the local element density is increased. Therefore, a circuit having desired characteristics is formed by forming electrodes and the like in dimensions as designed, and the surroundings of each element forming a pair are similar to each other (the shape of the surrounding field oxide film and the diffusion region of the adjacent element). (Position and shape are the same), the characteristics of the paired elements are prevented from becoming unbalanced, and a differential circuit with a small input offset can be obtained.

【００１５】上記ダミー素子は、隣接する素子を挟んで
反対側に配置されている素子と同一の形状および寸法を
有するように設計する。これにより、対をなす素子の周
囲の構造を同一にして素子特性のアンバランスをより一
層少なくすることができる。The dummy element is designed so as to have the same shape and dimensions as the element arranged on the opposite side of the adjacent element. As a result, the structure around the paired elements can be made the same, and the unbalance of the element characteristics can be further reduced.

【００１６】さらに、上記差動回路を複数個並べて配設
する場合において、上記複数の差動回路のうち端に位置
する差動回路の外側には、ダミーの差動回路を配置する
ようにする。これによって、上記差動回路のセル内の両
側ダミー素子がない場合にも対をなす各素子の周囲が互
いに近似した構造になって素子の特性がアンバランスに
なるのを防止することができる。Further, in the case where a plurality of the differential circuits are arranged and arranged, a dummy differential circuit is arranged outside a differential circuit located at an end of the plurality of differential circuits. . Accordingly, even when there is no dummy element on both sides in the cell of the differential circuit, it is possible to prevent the surroundings of the paired elements from becoming similar to each other and to prevent the characteristics of the elements from being unbalanced.

【００１７】[0017]

【発明の実施の形態】以下、本発明の好適な実施例を図
面を参照しながら説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described below with reference to the drawings.

【００１８】図１は本発明を適用して有効なＭＯＳ差動
回路の一例としての低消費電力型の差動増幅回路の回路
図、図２はそのレイアウト構成例を示す。図１は従来か
ら知られている差動回路であり、本発明の特徴は図２に
示されているレイアウト構成にある。図１の差動増幅回
路は、クロック信号ＣＫがロウレベルのときにＭＯＳＦ
ＥＴ Ｑ１，Ｑ４がオフ、Ｑ６がオンされて電流が流
れ、Ｑ５，Ｑ６のゲート端子に入力される信号ＩＮＡ，
ＩＮＢを増幅して出力端子ＯＵＴＡ，ＯＵＴＢより差動
信号として出力するように構成されている。FIG. 1 is a circuit diagram of a low power consumption type differential amplifier circuit as an example of a MOS differential circuit effective by applying the present invention, and FIG. 2 shows a layout configuration example thereof. FIG. 1 shows a conventionally known differential circuit, and the feature of the present invention resides in the layout configuration shown in FIG. When the clock signal CK is at a low level, the differential amplifier circuit shown in FIG.
ET Q1 and Q4 are turned off, Q6 is turned on and a current flows, and signals INA and INA input to the gate terminals of Q5 and Q6 are input.
It is configured to amplify INB and output it as a differential signal from output terminals OUTA and OUTB.

【００１９】図２において、ＰＭＯＳＡ，ＰＭＯＳＢ，
ＰＭＯＳＣ，ＰＭＯＳＤはそれぞれ図１の回路において
ゲート端子にクロック信号ＣＫが印加されたｐチャネル
ＭＯＳＦＥＴ Ｑ１，Ｑ４およびこれらのＭＯＳＦＥＴ
とドレイン同士が結合されたｐチャネルＭＯＳＦＥＴ
Ｑ２，Ｑ３に相当する。また、図２において、ＮＭＯＳ
Ａ，ＮＭＯＳＢ，ＮＭＯＳＣはそれぞれ図１の回路にお
いてゲート端子に入力信号ＩＮＡ，ＩＮＢが印加され互
いにソースが結合されたＮチャネルＭＯＳＦＥＴ Ｑ
５，Ｑ６およびこれらのＭＯＳＦＥＴの共通ソースにド
レインが結合されたｎチャネルＭＯＳＦＥＴ Ｑ７に相
当する。In FIG. 2, PMOSA, PMOSB,
PMOSC and PMOSD are p-channel MOSFETs Q1 and Q4 each having a gate terminal to which a clock signal CK is applied in the circuit of FIG.
P-channel MOSFET with drain and drain connected
It corresponds to Q2 and Q3. Also, in FIG.
A, NMOSB, and NMOSC are N-channel MOSFETs Q in which the input signals INA, INB are applied to the gate terminals in the circuit of FIG.
5, Q6 and an n-channel MOSFET Q7 having a drain coupled to a common source of these MOSFETs.

【００２０】この実施例においては、上記ＭＯＳＦＥＴ
ＰＭＯＳＡ（Ｑ１）とＰＭＯＳＤ（Ｑ４）が対をな
し、ＰＭＯＳＢ（Ｑ２）とＰＭＯＳＣ（Ｑ３）とが対を
なしている。さらに、ＮＭＯＳＡ（Ｑ５）とＮＭＯＳＢ
（Ｑ６）も対をなしている。In this embodiment, the MOSFET
PMOSA (Q1) and PMOSD (Q4) form a pair, and PMOSB (Q2) and PMOSC (Q3) form a pair. Furthermore, NMOSA (Q5) and NMOSB
(Q6) is also paired.

【００２１】この実施例のレイアウト（図２）において
は、上記ＭＯＳＦＥＴ ＰＭＯＳＡ〜ＮＭＯＳＣの他
に、ＰＭＯＳＡとＰＭＯＳＣの外側にダミーＭＯＳＦＥ
Ｔ ＤＭ１，ＤＭ２が、またＮＭＯＳＡとＰＭＯＳＢの
外側にダミーＭＯＳＦＥＴ ＤＭ３，ＤＭ４，ＤＭ５が
それぞれ配設されている。上記ダミーＭＯＳＦＥＴのう
ち、ＤＭ１はＰＭＯＳＢまたはＰＭＯＳＣと同一形状か
つ同一寸法に、またＤＭ２はＰＭＯＳＡまたはＰＭＯＳ
Ｃと同一形状かつ同一寸法に設計されている。さらに、
上記ダミーＭＯＳＦＥＴ ＤＭ３とＤＭ４はＮＭＯＳＣ
と同一形状かつ同一寸法に、またＤＭ５はＮＭＯＳＡま
たはＮＭＯＳＢと同一形状かつ同一寸法に設計されてい
る。In the layout of this embodiment (FIG. 2), in addition to the MOSFETs PMOSA to NMOSC, dummy MOSFEs are provided outside the PMOSA and the PMOSC.
TDM1 and DM2 are provided, and dummy MOSFETs DM3, DM4 and DM5 are provided outside the NMOSA and the PMOSB, respectively. Among the above-mentioned dummy MOSFETs, DM1 has the same shape and the same size as PMOSB or PMOSC, and DM2 has PMOSA or PMOSC.
It is designed to have the same shape and the same dimensions as C. further,
The dummy MOSFETs DM3 and DM4 are NMOSC
DM5 is designed to have the same shape and dimensions as NMOSA or NMOSB.

【００２２】比較のため、図１の回路を従来の一般的な
設計方法により行なったレイアウト構成を図３に示す。For comparison, FIG. 3 shows a layout configuration in which the circuit shown in FIG. 1 is formed by a conventional general design method.

【００２３】図２と図３を比較すると明らかなように、
従来方法では例えば対をなすＭＯＳＦＥＴ ＰＭＯＳＡ
とＰＭＯＳＤの両側に配置される素子の寸法が異なるの
で、周囲の構造が相違し隣接する素子の拡散領域との間
に寄生する容量の大きさが異なる。そのため素子の特性
がＰＭＯＳＡとＰＭＯＳＤでアンバランスになるのに対
し、本実施例（図２）では、ＭＯＳＦＥＴ ＰＭＯＳＡ
とＰＭＯＳＤの両側に配置される素子の寸法が同じであ
るため、周囲の構造が同一になり隣接する素子の拡散領
域との間に寄生する容量の大きさが等しくなって素子の
特性がＰＭＯＳＡとＰＭＯＳＤとでほぼ同一になること
が分かる。ＰＭＯＳＢとＰＭＯＳＣに着目した場合およ
びＮＭＯＳＡとＮＭＯＳＢとに着目した場合も同様のこ
とが言える。As is apparent from a comparison between FIG. 2 and FIG.
In the conventional method, for example, a pair of MOSFET PMOSA
Since the dimensions of the elements arranged on both sides of the PMOSD and the PMOSD are different, the surrounding structure is different and the magnitude of the parasitic capacitance between the diffusion region of the adjacent element is different. Therefore, the characteristics of the element become unbalanced between the PMOSA and the PMOSD, whereas in the present embodiment (FIG. 2), the MOSFET PMOSA
And the dimensions of the elements arranged on both sides of the PMOSD are the same, the surrounding structure is the same, the magnitude of the parasitic capacitance between the diffusion region of the adjacent element is equal, and the characteristics of the element are different from those of the PMOSA. It turns out that it becomes almost the same with PMOSD. The same can be said for the case where attention is paid to PMOSB and PMOSC and the case where attention is paid to NMOSA and NMOSB.

【００２４】さらに、本実施例においては、差動増幅回
路を構成する対をなす素子を各々独立した別個の拡散領
域に形成するようにしたので、図４に示すように、素子
が形成される拡散領域１０Ａ，１０Ｄに対してマスクず
れによりゲート電極２０Ａ，２０Ｄがそれぞれ矢印Ｘの
ようにゲート幅方向にずれて形成されても、対をなす素
子同士では同じようにずれを起こすための特性がアンバ
ランスになるのを防止することができる。なお、このよ
うにした場合、各の対のＭＯＳＦＥＴ同士においては、
ゲート電極２０Ａ，２０Ｄに対して同じ側がソースまた
はドレイン領域となるように接続を行なう必要がある。
図４の例では、２つのＭＯＳＦＥＴともゲート電極２０
Ａ，２０Ｄの左側にソース領域１２Ａ，１２Ｄが形成さ
れてその上に電源ラインＶｃｃに対するコンタクトホー
ルＣＮ１，ＣＮ２が形成されるように設計されている。Further, in this embodiment, the elements forming the pair constituting the differential amplifier circuit are formed in independent and separate diffusion regions, respectively, so that the elements are formed as shown in FIG. Even if the gate electrodes 20A and 20D are formed to be shifted in the gate width direction as shown by the arrow X due to the mask shift with respect to the diffusion regions 10A and 10D, the characteristics for causing the same shift between the paired elements are the same. Unbalance can be prevented. In this case, in each pair of MOSFETs,
It is necessary to connect the gate electrodes 20A and 20D such that the same side is a source or drain region.
In the example of FIG. 4, both MOSFETs have the gate electrode 20.
The source regions 12A and 12D are formed on the left side of A and 20D, and contact holes CN1 and CN2 for the power supply line Vcc are formed thereon.

【００２５】なお、上記実施例においては、ｐチャネル
側の各ダミーＭＯＳＦＥＴ ＤＭ１，ＤＭ２は図５
（Ａ）のようにゲート端子およびソース、ドレイン端子
が電源電圧Ｖｃｃに、また、ｎチャネル側の各ダミーＭ
ＯＳＦＥＴ ＤＭ３，ＤＭ４，ＤＭ５は図５（Ｂ）のよ
うにゲート端子およびソース、ドレイン端子が接地電位
Ｖｓｓに接続されるようにしておくのが望ましい。これ
によって、ダミーＭＯＳＦＥＴの各端子が電位的にフロ
ーティングになるのを回避して、隣接する素子とダミー
素子との間の寄生容量の値が変動するのを防止するとと
もに、隣接する素子に対して本来の素子と近似した電界
の影響を与えることができる。これによって、対をなす
素子の特性のバランスを一層良好にすることができる。
また、実施例では回路の左右にダミー素子を配置するよ
うにしているが、上下にもダミー素子を配置してさらに
アンバランスを低減することも可能である。In the above embodiment, each of the p-channel side dummy MOSFETs DM1 and DM2 is
As shown in (A), the gate terminal and the source and drain terminals are set to the power supply voltage Vcc, and the dummy transistors M on the n-channel side are connected.
The OSFETs DM3, DM4, and DM5 preferably have their gate terminals, source, and drain terminals connected to the ground potential Vss as shown in FIG. 5B. This prevents each terminal of the dummy MOSFET from floating in potential, prevents the value of the parasitic capacitance between the adjacent element and the dummy element from fluctuating, and prevents the adjacent element from being changed with respect to the adjacent element. The influence of the electric field approximated to the original element can be exerted. As a result, the balance of the characteristics of the elements forming a pair can be further improved.
In the embodiment, the dummy elements are arranged on the left and right sides of the circuit. However, it is also possible to arrange the dummy elements on the upper and lower sides to further reduce imbalance.

【００２６】図６は図１の回路を本発明に従ってレイア
ウト設計した他の実施例を示す。この実施例は、図１に
おけるｎチャネル側のＭＯＳＦＥＴ ＮＭＯＳＣをＮＭ
ＯＳＡ，Ｂと同一の寸法に設計しても回路の特性上問題
がない場合のレイアウトの例を示す。この実施例におい
ても、上記ＭＯＳＦＥＴ ＰＭＯＳＡは図１のＱ１に相
当し、Ｑ４に相当するＰＭＯＳＤと対をなし、Ｑ２に相
当するＰＭＯＳＢとＱ３に相当するＰＭＯＳＣとが対を
なしている。さらに、Ｑ５に相当するＮＭＯＳＡとＱ６
に相当するＮＭＯＳＢとが対をなしている。FIG. 6 shows another embodiment of the layout design of the circuit of FIG. 1 according to the present invention. In this embodiment, the n-channel side MOSFET NMOSC in FIG.
An example of a layout in the case where there is no problem in circuit characteristics even if the dimensions are designed to be the same as those of OSA and B is shown. Also in this embodiment, the MOSFET PMOSA corresponds to Q1 in FIG. 1 and forms a pair with the PMOSD corresponding to Q4, and the PMOSB corresponding to Q2 and the PMOSC corresponding to Q3 form a pair. Furthermore, NMOSA corresponding to Q5 and Q6
Is paired with NMOSB.

【００２７】この実施例のレイアウトにおいては、図６
に示すように、上記ＭＯＳＦＥＴＰＭＯＳＡ〜ＮＭＯＳ
Ｃの他に、ＰＭＯＳＡの外側にダミーＭＯＳＦＥＴ Ｄ
Ｍ１１が、またＰＭＯＳＢの外側にダミーＭＯＳＦＥＴ
ＤＭ１２がそれぞれ配設されている。上記ダミーＭＯ
ＳＦＥＴのうち、ＤＭ１１はＰＭＯＳＡと同一形状かつ
同一寸法に、またＤＭ１２はＰＭＯＳＢと同一形状かつ
同一寸法に設計されている。この実施例のダミーＭＯＳ
ＦＥＴ ＤＭ１１，ＤＭ１２のゲート端子、ソース、ド
レイン端子は電源電圧Ｖｃｃに接続される。In the layout of this embodiment, FIG.
As shown in FIG.
In addition to C, a dummy MOSFET D
M11 is also a dummy MOSFET outside the PMOSB
DM12 is provided, respectively. The above dummy MO
Of the SFETs, DM11 is designed to have the same shape and dimensions as PMOSA, and DM12 is designed to have the same shape and dimensions as PMOSB. Dummy MOS of this embodiment
The gate terminals, source and drain terminals of the FETs DM11 and DM12 are connected to the power supply voltage Vcc.

【００２８】上記のようなレイアウトにすることによ
り、特に同一回路が並んで配設される場合に、対をなす
ＭＯＳＦＥＴ ＰＭＯＳＡとＰＭＯＳＤ、ＰＭＯＳＢと
ＰＭＯＳＣ、またＮＭＯＳＡとＮＭＯＳＢは、それぞれ
周囲の素子の配置および構造がほぼ近似することとな
る。その結果、対をなす素子の特性のアンバランスが回
避される。さらに、この実施例のレイアウトに従うと、
図２のレイアウトに比べてダミーＭＯＳＦＥＴの数を少
なくすることができるため、回路全体の占有面積を低減
させることができ、高集積化が達成される。By employing the above layout, especially when the same circuits are arranged side by side, the paired MOSFETs PMOSA and PMOSD, PMOSB and PMOSC, and NMOSA and NMOSB are respectively arranged with surrounding elements. And the structures are almost similar. As a result, the unbalance of the characteristics of the elements forming a pair is avoided. Furthermore, according to the layout of this embodiment,
Since the number of dummy MOSFETs can be reduced as compared with the layout of FIG. 2, the area occupied by the entire circuit can be reduced, and high integration can be achieved.

【００２９】ただし、図６に示す回路セルが複数個並べ
て配設される場合、最も端に位置するセルにあっては、
その外側に同様なセルが存在しないので、そのセルにお
ける対をなす素子は特性がアンバランスになるおそれが
ある。そこで、そのような場合には、複数の差動回路の
うち端に位置する差動回路の外側には、ダミーの回路を
配置するようにすると良い。これによって、複数の差動
回路を並べて配置する半導体集積回路において、最も端
に位置する差動回路の対をなす素子の特性を等しくする
ことができ、すべての差動回路のオフセットを最小限に
抑えることができる。However, when a plurality of circuit cells shown in FIG. 6 are arranged side by side, the cell located at the end is
Since no similar cell exists outside of the cell, the paired elements in that cell may be unbalanced in characteristics. Therefore, in such a case, it is preferable to arrange a dummy circuit outside the differential circuit located at the end of the plurality of differential circuits. As a result, in a semiconductor integrated circuit in which a plurality of differential circuits are arranged side by side, it is possible to equalize the characteristics of elements forming a pair of the differential circuits positioned at the end, and to minimize the offset of all differential circuits. Can be suppressed.

【００３０】なお、上記の場合に配置されるダミーの回
路は図６と同様な差動回路セルであっても良いし、縦方
向の１列分（図６では３個）の素子のみが配置された専
用のダミー回路であっても良い。専用のダミー回路を配
置した場合にはダミーの差動回路を配置する場合よりも
占有面積を小さくすることができる。また、図６の差動
回路が１つだけ配置される場合にも、その両側ダミーの
差動回路をそれぞれ配置するようにしてもよい。The dummy circuit arranged in the above case may be a differential circuit cell similar to that shown in FIG. 6, or only one column of elements (three in FIG. 6) in the vertical direction is arranged. A dedicated dummy circuit may be used. When a dedicated dummy circuit is provided, the occupied area can be made smaller than when a dummy differential circuit is provided. Also, when only one differential circuit of FIG. 6 is arranged, dummy differential circuits on both sides thereof may be arranged.

【００３１】以上、図１に示す低消費電力型差動増幅回
路を例にとって説明したが、図１におけるＭＯＳＦＥＴ
Ｑ１，Ｑ４を省略した通常のＣＭＯＳ差動増幅回路
や、ｐチャネルＭＯＳＦＥＴの代わりに抵抗を用いた図
７に示すような抵抗負荷型差動増幅回路などにも本発明
を適用することができることは言うまでもない。図７に
おける一対の抵抗Ｒ１，Ｒ２は拡散層あるいはポリシリ
コン層等いずれの場合であっても本発明を適用すること
で、抵抗値がアンバランスになるのを防止することがで
きる。The low power consumption type differential amplifier circuit shown in FIG. 1 has been described as an example.
The present invention can also be applied to a normal CMOS differential amplifier circuit in which Q1 and Q4 are omitted, a resistance load type differential amplifier circuit using resistors instead of p-channel MOSFETs as shown in FIG. Needless to say. In the case where the pair of resistors R1 and R2 in FIG. 7 are a diffusion layer or a polysilicon layer, the present invention can prevent the resistance values from becoming unbalanced.

【００３２】以上、本発明者によってなされた発明を実
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。例えば
上記実施例では差動回路に適用した実施例ついて説明し
たが、レジスタを構成するフリップフロップ回路のよう
な対称的な回路や互いに対をなす素子（トランジスタ、
抵抗、容量、ダイオードを含む）を有する回路にも適用
することができる。Although the invention made by the inventor has been specifically described based on the embodiments, the present invention is not limited to the above-described embodiments, and can be variously modified without departing from the gist thereof. Needless to say. For example, in the above-described embodiment, the embodiment applied to the differential circuit has been described. However, a symmetric circuit such as a flip-flop circuit forming a register or a pair of elements (transistor,
It can be applied to a circuit having a resistor, a capacitor, and a diode.

【００３３】以上の説明では主として、本発明者によっ
てなされた発明をその背景となった利用分野であるＭＯ
Ｓ集積回路における差動回路に適用した場合について説
明したが、それに限定されるものではなく、バイポーラ
集積回路にも利用することができるものである。In the above description, the invention made by the inventor has been mainly described in terms of the MO, which is a field of application that served as the background.
The case where the present invention is applied to a differential circuit in an S integrated circuit has been described. However, the present invention is not limited to this, and can be used for a bipolar integrated circuit.

【００３４】[0034]

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すると下記
のとおりである。The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows.

【００３５】すなわち、差動回路を構成する対をなす素
子の特性がアンバランスになるのを防止することがで
き、これによって入力オフセットの小さな差動回路を実
現することができるとともに、プロセスにおける寸法ば
らつきが少なく設計どおりの所望の特性を有する差動回
路を実現することができる。That is, it is possible to prevent the characteristics of the elements forming a pair constituting the differential circuit from being unbalanced, thereby realizing a differential circuit having a small input offset, and at the same time, the size in the process. It is possible to realize a differential circuit having desired characteristics as designed with little variation.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明を適用して有効な差動回路の一例として
の低消費電力型のＭＯＳ差動増幅回路の回路図である。FIG. 1 is a circuit diagram of a low power consumption type MOS differential amplifier circuit as an example of a differential circuit effective by applying the present invention.

【図２】図１に示した差動増幅回路のレイアウト構成例
を示す平面図である。FIG. 2 is a plan view showing a layout configuration example of the differential amplifier circuit shown in FIG.

【図３】図１の差動増幅回路を従来の一般的な設計方法
により行なったレイアウト構成を示す平面図である。FIG. 3 is a plan view showing a layout configuration of the differential amplifier circuit of FIG. 1 performed by a conventional general design method.

【図４】図２のレイアウト構成においてゲート電極が拡
散領域に対してマスクずれを起こした場合の様子を示す
平面説明図である。FIG. 4 is an explanatory plan view showing a state where a mask shift occurs in a gate electrode with respect to a diffusion region in the layout configuration of FIG. 2;

【図５】図２の実施例におけるダミーＭＯＳＦＥＴの各
端子の電位の固定の仕方を示す回路図である。FIG. 5 is a circuit diagram showing how to fix the potential of each terminal of the dummy MOSFET in the embodiment of FIG. 2;

【図６】図１に示した差動増幅回路の他のレイアウト構
成例を示す平面図である。FIG. 6 is a plan view showing another example of the layout configuration of the differential amplifier circuit shown in FIG. 1;

【図７】本発明を適用して有効な差動回路の他の例とし
てのＭＯＳ差動増幅回路の回路図である。FIG. 7 is a circuit diagram of a MOS differential amplifier circuit as another example of a differential circuit effective by applying the present invention.

【図８】従来の差動増幅回路における対をなすＭＯＳＦ
ＥＴのレイアウト構成例を示す平面図である。FIG. 8 shows a pair of MOSFs in a conventional differential amplifier circuit.
FIG. 3 is a plan view illustrating an example of a layout configuration of the ET.

【符号の説明】[Explanation of symbols]

１０ ＭＯＳＦＥＴが形成される拡散領域 １１ ドレイン領域 １２ ソース領域 ２０ ゲート電極 ＰＭＯＳＡ〜ＰＭＯＳＤ ｐチャネルＭＯＳＦＥＴのレ
イアウト形状 ＮＭＯＳＡ〜ＮＭＯＳＣ ｎチャネルＭＯＳＦＥＴのレ
イアウト形状 ＤＭ１〜ＤＭ５，ＤＭ１１，ＤＭ１２ ダミーＭＯＳＦ
ＥＴの形状 Ｖｃｃ 電源電圧 Ｖｓｓ 接地電位Reference Signs List 10 Diffusion region in which MOSFET is formed 11 Drain region 12 Source region 20 Gate electrode PMOSA to PMOSD Layout shape of p-channel MOSFET NMOSA to NMOSC Layout shape of n-channel MOSFET DM1 to DM5, DM11, DM12 Dummy MOSF
ET shape Vcc Power supply voltage Vss Ground potential

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０３Ｋ 19/173 ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. ⁶ Identification code FI H03K 19/173

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】 差動回路を構成する互いに対をなす素子
を各々別個の拡散領域に形成するとともに、上記対をな
す素子の周囲に空きスペースがある場合にはその空きス
ペースにダミーの素子を設けるようにしたことを特徴と
する半導体集積回路の設計方法。1. A pair of elements constituting a differential circuit are formed in separate diffusion regions, and if there is an empty space around the paired elements, a dummy element is placed in the empty space. A method of designing a semiconductor integrated circuit, wherein the method is provided. 【請求項２】 上記ダミー素子は、隣接する素子を挟ん
で反対側に配置されている素子と同一の形状および寸法
を有することを特徴とする請求項１に記載の半導体集積
回路の設計方法。2. The method for designing a semiconductor integrated circuit according to claim 1, wherein the dummy element has the same shape and dimensions as an element arranged on the opposite side of an adjacent element. 【請求項３】 上記差動回路を複数個並べて配設する半
導体集積回路の設計方法において、上記複数の差動回路
のうち端に位置する差動回路の外側には、ダミーの差動
回路を配置するようにしたことを特徴とする請求項１ま
たは２に記載の半導体集積回路の設計方法。3. A semiconductor integrated circuit designing method in which a plurality of differential circuits are arranged side by side, wherein a dummy differential circuit is provided outside a differential circuit positioned at an end of the plurality of differential circuits. 3. The method for designing a semiconductor integrated circuit according to claim 1, wherein the semiconductor integrated circuit is arranged. 【請求項４】 差動回路を備えた半導体集積回路であっ
て、前記差動回路を構成する互いに対をなす素子が各々
別個の拡散領域に形成されているとともに、上記対をな
す素子の周囲には所定の電位に固定されたダミーの素子
が設けられていることを特徴とする半導体集積回路。4. A semiconductor integrated circuit having a differential circuit, wherein a pair of elements constituting the differential circuit is formed in separate diffusion regions, and a periphery of the pair of elements. Wherein a dummy element fixed at a predetermined potential is provided on the semiconductor integrated circuit. 【請求項５】 上記ダミー素子は、隣接する素子を挟ん
で反対側に配置されている素子と同一の形状および寸法
を有することを特徴とする請求項４に記載の半導体集積
回路。5. The semiconductor integrated circuit according to claim 4, wherein said dummy element has the same shape and dimensions as an element arranged on the opposite side of an adjacent element. 【請求項６】 上記差動回路の両側もしくは複数個並べ
て配設された差動回路のうち端に位置する差動回路の外
側には、信号の処理に関与しないダミーの差動回路が配
置されていることを特徴とする請求項４または５に記載
の半導体集積回路。6. A dummy differential circuit that is not involved in signal processing is disposed outside a differential circuit located at both ends of the differential circuit or an end of a plurality of differential circuits arranged side by side. The semiconductor integrated circuit according to claim 4, wherein: