JPH11233515A - 半導体装置の多層配線平坦化方法 - Google Patents
半導体装置の多層配線平坦化方法Info
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- JPH11233515A JPH11233515A JP10232206A JP23220698A JPH11233515A JP H11233515 A JPH11233515 A JP H11233515A JP 10232206 A JP10232206 A JP 10232206A JP 23220698 A JP23220698 A JP 23220698A JP H11233515 A JPH11233515 A JP H11233515A
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- 238000000034 method Methods 0.000 title claims abstract description 62
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 239000003989 dielectric material Substances 0.000 claims abstract description 52
- 229910052751 metal Inorganic materials 0.000 claims abstract description 42
- 239000002184 metal Substances 0.000 claims abstract description 42
- 238000000151 deposition Methods 0.000 claims abstract description 39
- 238000005530 etching Methods 0.000 claims abstract description 28
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 26
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 25
- 239000010937 tungsten Substances 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000000126 substance Substances 0.000 claims abstract description 16
- 238000003486 chemical etching Methods 0.000 claims abstract description 14
- 239000007769 metal material Substances 0.000 claims abstract description 12
- 238000001020 plasma etching Methods 0.000 claims abstract description 4
- 238000001465 metallisation Methods 0.000 claims description 67
- 230000008021 deposition Effects 0.000 claims description 19
- 238000000206 photolithography Methods 0.000 claims description 15
- 238000004519 manufacturing process Methods 0.000 claims description 12
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 239000011521 glass Substances 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 5
- 238000002955 isolation Methods 0.000 claims description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 229910044991 metal oxide Inorganic materials 0.000 claims description 3
- 150000004706 metal oxides Chemical class 0.000 claims description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 2
- 229910052782 aluminium Inorganic materials 0.000 claims description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical group [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 2
- 229910052802 copper Inorganic materials 0.000 claims description 2
- 239000010949 copper Substances 0.000 claims description 2
- 229910021332 silicide Inorganic materials 0.000 claims description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 2
- MXSJNBRAMXILSE-UHFFFAOYSA-N [Si].[P].[B] Chemical compound [Si].[P].[B] MXSJNBRAMXILSE-UHFFFAOYSA-N 0.000 claims 2
- 239000005380 borophosphosilicate glass Substances 0.000 abstract description 16
- 230000008569 process Effects 0.000 abstract description 13
- 239000010410 layer Substances 0.000 description 85
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 7
- 238000006722 reduction reaction Methods 0.000 description 7
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 229910052786 argon Inorganic materials 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000011049 filling Methods 0.000 description 4
- 239000001257 hydrogen Substances 0.000 description 4
- 229910052739 hydrogen Inorganic materials 0.000 description 4
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 4
- 230000006911 nucleation Effects 0.000 description 4
- 238000010899 nucleation Methods 0.000 description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- 239000012530 fluid Substances 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 230000002441 reversible effect Effects 0.000 description 3
- 229910000077 silane Inorganic materials 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- NXHILIPIEUBEPD-UHFFFAOYSA-H tungsten hexafluoride Chemical compound F[W](F)(F)(F)(F)F NXHILIPIEUBEPD-UHFFFAOYSA-H 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910018503 SF6 Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 239000012790 adhesive layer Substances 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- 238000005234 chemical deposition Methods 0.000 description 2
- 238000012993 chemical processing Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- RWRIWBAIICGTTQ-UHFFFAOYSA-N difluoromethane Chemical compound FCF RWRIWBAIICGTTQ-UHFFFAOYSA-N 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000001579 optical reflectometry Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 229960000909 sulfur hexafluoride Drugs 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000012808 vapor phase Substances 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 235000011293 Brassica napus Nutrition 0.000 description 1
- 240000008100 Brassica rapa Species 0.000 description 1
- 235000000540 Brassica rapa subsp rapa Nutrition 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 239000012300 argon atmosphere Substances 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 150000002222 fluorine compounds Chemical class 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- WMIYKQLTONQJES-UHFFFAOYSA-N hexafluoroethane Chemical compound FC(F)(F)C(F)(F)F WMIYKQLTONQJES-UHFFFAOYSA-N 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000000075 oxide glass Substances 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000000379 polymerizing effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 230000037303 wrinkles Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
(57)【要約】
【課題】 半導体デバイスのための高度に平坦な多重レ
ベル・メタライゼーションの方法を提供する。 【解決手段】 本発明の主題は、半導体デバイスのため
の高度に平坦な多重レベル・メタライゼーションの方法
を得ることである。この方法では、平坦化された誘電体
材料の第１層から出発し、誘電体材料の層の中にそれぞ
れのレベルの相互接続体が埋め込まれる。
ベル・メタライゼーションの方法を提供する。 【解決手段】 本発明の主題は、半導体デバイスのため
の高度に平坦な多重レベル・メタライゼーションの方法
を得ることである。この方法では、平坦化された誘電体
材料の第１層から出発し、誘電体材料の層の中にそれぞ
れのレベルの相互接続体が埋め込まれる。
Description
【０００１】
【発明の属する技術分野】本発明は、全体的にいえば、
半導体デバイスのための高度に平坦な多重レベル・メタ
ライゼーションの方法に関する。
半導体デバイスのための高度に平坦な多重レベル・メタ
ライゼーションの方法に関する。
【０００２】さらに詳細にいえば、本発明は、種々のメ
タライゼーション・レベルのトラックが種々のメタライ
ゼーション・レベルを分離する誘電体材料の層の中に埋
め込まれている前記種類の方法に関する。前記方法は、
デバイスの基板と接触する第プレイナ誘電体層から出発
し、それによりトラックの連続性が確実に得られ、そし
て隣接するトラックの間に短絡回路が生ずる可能性をな
くすることができる。
タライゼーション・レベルのトラックが種々のメタライ
ゼーション・レベルを分離する誘電体材料の層の中に埋
め込まれている前記種類の方法に関する。前記方法は、
デバイスの基板と接触する第プレイナ誘電体層から出発
し、それによりトラックの連続性が確実に得られ、そし
て隣接するトラックの間に短絡回路が生ずる可能性をな
くすることができる。
【０００３】
【発明が解決しようとする課題】半導体デバイスの製造
は、１組の段階から成る化学処理工程を有することが知
られている。この化学処理工程の期間中に、製造される
べき特定のデバイスの種々の部品が順次に実現され、そ
してデバイス全体を最後に不動態化する工程で終了す
る。
は、１組の段階から成る化学処理工程を有することが知
られている。この化学処理工程の期間中に、製造される
べき特定のデバイスの種々の部品が順次に実現され、そ
してデバイス全体を最後に不動態化する工程で終了す
る。
【０００４】半導体電子デバイスの相互接続および回路
レイアウトの開発の要請を満たすために、特にＶＬＳＩ
（大規模集積、Very Large Scale Integration) 回路ま
たはＵＬＳＩ（超大規模集積、Ultra Large Scale Inte
gration ）回路に関して、多重レベル・メタライゼーシ
ョンの利用がますます増大していることがまた知られて
いる。
レイアウトの開発の要請を満たすために、特にＶＬＳＩ
（大規模集積、Very Large Scale Integration) 回路ま
たはＵＬＳＩ（超大規模集積、Ultra Large Scale Inte
gration ）回路に関して、多重レベル・メタライゼーシ
ョンの利用がますます増大していることがまた知られて
いる。
【０００５】実際、多重レベル相互接続技術により、回
路が小型化することにより要求される大きな接触体集積
度を得ることができ、それにより漏話や、相互妨害およ
び信号遅延の問題点をできるだけ小さくすることができ
る。
路が小型化することにより要求される大きな接触体集積
度を得ることができ、それにより漏話や、相互妨害およ
び信号遅延の問題点をできるだけ小さくすることができ
る。
【０００６】先行技術では、デバイスの基板と接触する
第１誘電体層の平坦化技術が大幅に利用される。このよ
うな技術は、「多結晶金属酸化物」すなわち「ＰＭＯ
（PolyMetal Oxide）」としてまた知られている、シリ
コンの酸化物を誘電体材料として用いることに基づいて
いる。このシリコンの酸化物は通常、ホウ素および／ま
たはリンにより不純物添加が行われており、そして適切
な温度で流体になる。まずこのようなＰＭＯが、低い温
度でデバイスの表面に沈着される。したがってこの沈着
歯整合する方式で、すなわち換言すればベースの表面の
形状に追従する方式で、行われる。この沈着の後、約 8
00℃の高い温度が加えられる。そうすると、再流動が起
こって表面の上に広がり、それにより表面が約95％の程
度にまで平坦化する。
第１誘電体層の平坦化技術が大幅に利用される。このよ
うな技術は、「多結晶金属酸化物」すなわち「ＰＭＯ
（PolyMetal Oxide）」としてまた知られている、シリ
コンの酸化物を誘電体材料として用いることに基づいて
いる。このシリコンの酸化物は通常、ホウ素および／ま
たはリンにより不純物添加が行われており、そして適切
な温度で流体になる。まずこのようなＰＭＯが、低い温
度でデバイスの表面に沈着される。したがってこの沈着
歯整合する方式で、すなわち換言すればベースの表面の
形状に追従する方式で、行われる。この沈着の後、約 8
00℃の高い温度が加えられる。そうすると、再流動が起
こって表面の上に広がり、それにより表面が約95％の程
度にまで平坦化する。
【０００７】次に、前記ＰＭＯ層の上に沈着された金属
層の上に第１メタライゼーション・レベルが定められ
る。前記ＰＭＯ層はその中に製造されたホールを有し、
このホールが前記金属で充填されると、デバイス基板と
前記第１メタライゼーション・レベルとの必要な接触体
が実現される。
層の上に第１メタライゼーション・レベルが定められ
る。前記ＰＭＯ層はその中に製造されたホールを有し、
このホールが前記金属で充填されると、デバイス基板と
前記第１メタライゼーション・レベルとの必要な接触体
が実現される。
【０００８】けれども、前記ＰＭＯのプレイナ層から現
れるトラックの存在が原因となって、このようなメタラ
イゼーション・レベルに平坦でない形状が生ずる。
れるトラックの存在が原因となって、このようなメタラ
イゼーション・レベルに平坦でない形状が生ずる。
【０００９】メタライゼーション・レベルの数が増加す
る時、積層された構造体の種々の層にますます波形のし
わのある形状が生ずる。実際、基板が受けることができ
る許容可能な最大温度値は製造工程が進行すると共に減
少するから、再流動を起こす酸化物を用いることにより
デバイスの表面を平坦化することはもはやできない。
る時、積層された構造体の種々の層にますます波形のし
わのある形状が生ずる。実際、基板が受けることができ
る許容可能な最大温度値は製造工程が進行すると共に減
少するから、再流動を起こす酸化物を用いることにより
デバイスの表面を平坦化することはもはやできない。
【００１０】１マイクロメートル（１ミクロン）より低
い分解能を有するフォトリソグラフィ装置のフィールド
の深さに限界があるために、メタライゼーションされる
べきデバイスの波形のしわのある前記形状の高さの差が
非常に小さいとしても最大閾値を越える時、金属層にパ
ターン作成を行うのに応用されるフォトリソグラフィ技
術では、関与するデバイスの一定の表面領域に正しく焦
点を結ぶことができない。
い分解能を有するフォトリソグラフィ装置のフィールド
の深さに限界があるために、メタライゼーションされる
べきデバイスの波形のしわのある前記形状の高さの差が
非常に小さいとしても最大閾値を越える時、金属層にパ
ターン作成を行うのに応用されるフォトリソグラフィ技
術では、関与するデバイスの一定の表面領域に正しく焦
点を結ぶことができない。
【００１１】このことは、必然的に多数の欠点を伴う。
【００１２】第１に、金属トラックが高くて急勾配の段
差を乗り越えなければならない時、金属トラックの連続
性が損なわれるかも知れなく、したがって回路に破断が
生ずることがあるかも知れない。
差を乗り越えなければならない時、金属トラックの連続
性が損なわれるかも知れなく、したがって回路に破断が
生ずることがあるかも知れない。
【００１３】それに加えて、異方的化学エッチング工程
が実行された後、金属残留物が急勾配の段差の底および
側面に残ることがあり、したがってトラックの間で回路
の短絡が生ずることがある。
が実行された後、金属残留物が急勾配の段差の底および
側面に残ることがあり、したがってトラックの間で回路
の短絡が生ずることがある。
【００１４】したがって前記のことを考慮して、デバイ
スの表面が平坦であることが必要であり、そして第１メ
タライゼーション・レベルが定められた後でも、種々の
メタライゼーション・レベルを分離する誘電体材料の層
の上で、この平坦化を実行することができる。
スの表面が平坦であることが必要であり、そして第１メ
タライゼーション・レベルが定められた後でも、種々の
メタライゼーション・レベルを分離する誘電体材料の層
の上で、この平坦化を実行することができる。
【００１５】誘電体層を平坦化する種々の技術が知られ
ている。
ている。
【００１６】第１の技術は、「スピン・オン・ガラス」
すなわち「ＳＯＧ（spin-on-glass)」という名称で知ら
れている実質的にはガラスである誘電体材料を用いるこ
とに基づく技術である。前記ＳＯＧは比較的低い温度に
おいてさえ平坦な材料であるが、しかしその上に配置さ
れたメタライゼーション層と接触するために接触体ホー
ルが実現されるべきすべての位置において、ＳＯＧが除
去されなければならないという欠点を有する。金属の
「スパッタリング」としてまた知られている蒸発被覆を
デバイスが受ける時、ＳＯＧはガスを放出し、それによ
り回路が破断する原因となるという事実に、この結果は
よっている。ここでスパッタリング金属は、通常チタン
である。この欠点を解決することを目的として、前記Ｓ
ＯＧ層にいわゆる「エッチング・バック」と呼ばれる逆
化学腐食工程が実行されるが、しかしそれは次には、関
与する化学エッチングの選択度に関する理由により、本
質的に故障が生じやすい。前記のことを考慮して、ＳＯ
Ｇが用いられる技術は非常に複雑でかつ高価であること
が分かる。この技術のいくつかの特徴は、「Proceeding
s 5th Inti.IEEE VMIC Conf.」、サンタ・クララ、カリ
フォルニア、419 頁、1988年にＭ．カワイ（M.Kwai）ほ
かによりおよびＨ．コジマ（H.Kojima）ほかにより開示
されている。
すなわち「ＳＯＧ（spin-on-glass)」という名称で知ら
れている実質的にはガラスである誘電体材料を用いるこ
とに基づく技術である。前記ＳＯＧは比較的低い温度に
おいてさえ平坦な材料であるが、しかしその上に配置さ
れたメタライゼーション層と接触するために接触体ホー
ルが実現されるべきすべての位置において、ＳＯＧが除
去されなければならないという欠点を有する。金属の
「スパッタリング」としてまた知られている蒸発被覆を
デバイスが受ける時、ＳＯＧはガスを放出し、それによ
り回路が破断する原因となるという事実に、この結果は
よっている。ここでスパッタリング金属は、通常チタン
である。この欠点を解決することを目的として、前記Ｓ
ＯＧ層にいわゆる「エッチング・バック」と呼ばれる逆
化学腐食工程が実行されるが、しかしそれは次には、関
与する化学エッチングの選択度に関する理由により、本
質的に故障が生じやすい。前記のことを考慮して、ＳＯ
Ｇが用いられる技術は非常に複雑でかつ高価であること
が分かる。この技術のいくつかの特徴は、「Proceeding
s 5th Inti.IEEE VMIC Conf.」、サンタ・クララ、カリ
フォルニア、419 頁、1988年にＭ．カワイ（M.Kwai）ほ
かによりおよびＨ．コジマ（H.Kojima）ほかにより開示
されている。
【００１７】第２の技術は、ＨＳＱとして知られている
誘電体材料を用いることに基づいた技術である。前記Ｈ
ＳＱ材料は実質的に溶媒の中に溶解したシリコン酸化物
であり、したがって沈着の期間中はＨＳＱ材料は流体で
ある。この技術では下記の段階が行われる。すなわち、
シリコン酸化物から成る「金属インタレベル酸化物」す
なわち「ＭＩＬＯ（Metal Inter Level Oxide)」として
また知られている第１整合誘電体層を予備的に沈着する
段階、流体ＨＳＱを沈着する段階、デバイスの表面を平
坦にするために前記ＨＳＱを回転させて広げる工程の段
階、前記ＨＳＱを乾燥させそれにより溶媒を蒸発させそ
してこの材料を硬化させるためにデバイスを約 400℃で
熱処理する段階、ＭＩＬＯ−２の層を沈着する段階、が
行われる。下にあるメタライゼーション・レベルに対す
る接触体ホールが、前記で説明した３つの誘電体層の積
層体を貫通して作成される。この技術もまた種々の欠点
を有する。この技術は高価であることに加えて、製造工
程の中に１組の付加段階を必要とするので、故障の生じ
やすいデバイスが製造される可能性が増大し、したがっ
て生産効率が低下する。この技術のいくつかの特徴は、
「Proceedings 2ndAnnual IEEE VMIC Conf.」サンタク
ララ、カリフォルニア、20頁、1985年にＭ．カーン（M.
Kahan)ほかにより開示されている。
誘電体材料を用いることに基づいた技術である。前記Ｈ
ＳＱ材料は実質的に溶媒の中に溶解したシリコン酸化物
であり、したがって沈着の期間中はＨＳＱ材料は流体で
ある。この技術では下記の段階が行われる。すなわち、
シリコン酸化物から成る「金属インタレベル酸化物」す
なわち「ＭＩＬＯ（Metal Inter Level Oxide)」として
また知られている第１整合誘電体層を予備的に沈着する
段階、流体ＨＳＱを沈着する段階、デバイスの表面を平
坦にするために前記ＨＳＱを回転させて広げる工程の段
階、前記ＨＳＱを乾燥させそれにより溶媒を蒸発させそ
してこの材料を硬化させるためにデバイスを約 400℃で
熱処理する段階、ＭＩＬＯ−２の層を沈着する段階、が
行われる。下にあるメタライゼーション・レベルに対す
る接触体ホールが、前記で説明した３つの誘電体層の積
層体を貫通して作成される。この技術もまた種々の欠点
を有する。この技術は高価であることに加えて、製造工
程の中に１組の付加段階を必要とするので、故障の生じ
やすいデバイスが製造される可能性が増大し、したがっ
て生産効率が低下する。この技術のいくつかの特徴は、
「Proceedings 2ndAnnual IEEE VMIC Conf.」サンタク
ララ、カリフォルニア、20頁、1985年にＭ．カーン（M.
Kahan)ほかにより開示されている。
【００１８】第３の技術は、作成されたシリコン・スラ
イスすなわち「ウエハ」の全体に実行される「化学機械
的研磨」としてまた知られている物理化学的研磨に基づ
く技術である。この研磨により、関与するデバイスの表
面からすべての凹凸を除去することにより、この表面が
平坦化される。この技術はまた、経済的に非常に廉価で
あることが分かる。
イスすなわち「ウエハ」の全体に実行される「化学機械
的研磨」としてまた知られている物理化学的研磨に基づ
く技術である。この研磨により、関与するデバイスの表
面からすべての凹凸を除去することにより、この表面が
平坦化される。この技術はまた、経済的に非常に廉価で
あることが分かる。
【００１９】デバイスの表面を平坦化するために、他の
技術がまた研究されている。例をあげれば、誘電体層の
逆化学腐食の技術、すなわちA.D.アダムス（A.D.Adams)
およびC.D.カピオ（C.D.Capio)名で「J.Electroch.So
c.」、 128巻、 423頁、1981年に開示されているおよび
T.コバヤシ（T.Kobayasi）ほか名で「アブストラクトTH
PM 14.2 」、 184頁、IEEE ISSCCエクステンテンデッド
・アブストラクト（IEEEISSCC Extended Abstracts)、1
982年に開示されている「誘電体エッチ・バック技術（d
ielectric etch-back techniques)；H.コタニ（H.Kotan
i）ほか名で「J.Electroch.Soc.」、 130巻、 645頁、1
983年に開示されている「表面スパッタ・エッチ平坦化
（surface sputter etch planarization）」；L.F.ジョ
ンソン（L.F.Johnson)ほか名で「Appl.Phys.Lett.40
巻」、 636頁、1982年に開示されているイオン・ビーム
表面腐食および平坦化（ion beam surface erosion and
planarization）；J.J.レイザ（J.J.Layza)およびJ.L.
ベンドト（J.L.Wendt)名で「Ext.Abs. of Electroch.So
c.Meeting 」、1986年秋、サンジエゴ（San Diego)、カ
リフォルニア、Abs.第 356号に開示されている「金属間
誘電体（Intermatal dielectric)のようなポリイミド；
E.K.ブロードベント（E.K.Broadbent)ほか名で「IEEE T
rans.Electron.Dev.」、1988年６月、 952頁に開示され
ているタングステンのブランケット化学蒸着（ＣＶＤ）
およびタングステンのエッチ・バック（Blanket chemic
al vapor deposition(CVD) and etch-back of W)；D.C.
トーマス（D.C.Thomas）ほか名で「Tech.Dig.IEDM 」、
1988年、466 頁に開示されている溝の中の選択的化学蒸
着（ＣＶＤ）タングステン沈着（selective chemical v
apordeposition(CVD) W deposition in the groove
s）、がある。
技術がまた研究されている。例をあげれば、誘電体層の
逆化学腐食の技術、すなわちA.D.アダムス（A.D.Adams)
およびC.D.カピオ（C.D.Capio)名で「J.Electroch.So
c.」、 128巻、 423頁、1981年に開示されているおよび
T.コバヤシ（T.Kobayasi）ほか名で「アブストラクトTH
PM 14.2 」、 184頁、IEEE ISSCCエクステンテンデッド
・アブストラクト（IEEEISSCC Extended Abstracts)、1
982年に開示されている「誘電体エッチ・バック技術（d
ielectric etch-back techniques)；H.コタニ（H.Kotan
i）ほか名で「J.Electroch.Soc.」、 130巻、 645頁、1
983年に開示されている「表面スパッタ・エッチ平坦化
（surface sputter etch planarization）」；L.F.ジョ
ンソン（L.F.Johnson)ほか名で「Appl.Phys.Lett.40
巻」、 636頁、1982年に開示されているイオン・ビーム
表面腐食および平坦化（ion beam surface erosion and
planarization）；J.J.レイザ（J.J.Layza)およびJ.L.
ベンドト（J.L.Wendt)名で「Ext.Abs. of Electroch.So
c.Meeting 」、1986年秋、サンジエゴ（San Diego)、カ
リフォルニア、Abs.第 356号に開示されている「金属間
誘電体（Intermatal dielectric)のようなポリイミド；
E.K.ブロードベント（E.K.Broadbent)ほか名で「IEEE T
rans.Electron.Dev.」、1988年６月、 952頁に開示され
ているタングステンのブランケット化学蒸着（ＣＶＤ）
およびタングステンのエッチ・バック（Blanket chemic
al vapor deposition(CVD) and etch-back of W)；D.C.
トーマス（D.C.Thomas）ほか名で「Tech.Dig.IEDM 」、
1988年、466 頁に開示されている溝の中の選択的化学蒸
着（ＣＶＤ）タングステン沈着（selective chemical v
apordeposition(CVD) W deposition in the groove
s）、がある。
【００２０】前記で説明した技術はすべて高価であり、
そしてデバイスの製造工程の中に複雑な作業段階を導入
することを必要とする。
そしてデバイスの製造工程の中に複雑な作業段階を導入
することを必要とする。
【００２１】前記で説明したことを念頭において、本発
明により提案される方式は、前記で説明したすべての問
題点を解決するために考察されるべきである。
明により提案される方式は、前記で説明したすべての問
題点を解決するために考察されるべきである。
【００２２】
【課題を解決するための手段】したがって、本発明の全
体的な目的は、半導体デバイスのための多重レベル・メ
タライゼーションを、このようなメタライゼーションが
それぞれのレベルにおいて高品位の表面平坦度を有する
ように実施する、単純で信頼性が高くかつ廉価な方式を
得ることである。それにより、トラックの連続性が確実
に得られ、および隣接するトラックの間の回路短絡の可
能性をすべてなくすることができる。
体的な目的は、半導体デバイスのための多重レベル・メ
タライゼーションを、このようなメタライゼーションが
それぞれのレベルにおいて高品位の表面平坦度を有する
ように実施する、単純で信頼性が高くかつ廉価な方式を
得ることである。それにより、トラックの連続性が確実
に得られ、および隣接するトラックの間の回路短絡の可
能性をすべてなくすることができる。
【００２３】本発明の１つの特徴は、従来の製造工程に
すでに用いられている工程段階に付加的な工程段階を導
入することなく、高品位の表面平坦度を有する前記多重
レベル・メタライゼーションを実行することである。
すでに用いられている工程段階に付加的な工程段階を導
入することなく、高品位の表面平坦度を有する前記多重
レベル・メタライゼーションを実行することである。
【００２４】本発明のまた別の特徴は、導電性トラック
および半導体基板に対する接触体から成る第１メタライ
ゼーション・レベルを製造する段階と、前記第１メタラ
イゼーション・レベルに続いて、導電性トラックと下に
あるメタライゼーション・レベルに対する接触体とから
成る多数個のメタライゼーション・レベルをまた製造す
る段階とを有し、前記第１メタライゼーション・レベル
を製造する段階が下記の段階を有することを特徴とす
る、半導体デバイスのための高品位平坦度の多重レベル
・メタライゼーションの方法を得ることである。
および半導体基板に対する接触体から成る第１メタライ
ゼーション・レベルを製造する段階と、前記第１メタラ
イゼーション・レベルに続いて、導電性トラックと下に
あるメタライゼーション・レベルに対する接触体とから
成る多数個のメタライゼーション・レベルをまた製造す
る段階とを有し、前記第１メタライゼーション・レベル
を製造する段階が下記の段階を有することを特徴とす
る、半導体デバイスのための高品位平坦度の多重レベル
・メタライゼーションの方法を得ることである。
【００２５】−メタライズされるべきデバイス全体の上
に誘電体材料の第１層を整合して沈着する段階。前記第
１層は 800℃ないし 900℃の範囲の温度で再流動する性
能を有し、そしてまた前記第１層の適切な厚さは、半導
体基板と相互接続金属トラックとの間に要求される分離
誘電体材料の厚さと相互接続金属トラックのために要求
される厚さとの和に等しいことが好ましい。
に誘電体材料の第１層を整合して沈着する段階。前記第
１層は 800℃ないし 900℃の範囲の温度で再流動する性
能を有し、そしてまた前記第１層の適切な厚さは、半導
体基板と相互接続金属トラックとの間に要求される分離
誘電体材料の厚さと相互接続金属トラックのために要求
される厚さとの和に等しいことが好ましい。
【００２６】−前記誘電体材料の前記再流動温度におい
て、90％以上の高い品位にまでそして特定の応用により
要求される任意の品位にまで平坦にするのに十分な時間
の間、熱処理を行う段階。
て、90％以上の高い品位にまでそして特定の応用により
要求される任意の品位にまで平坦にするのに十分な時間
の間、熱処理を行う段階。
【００２７】−第１フォトリソグラフィ工程段階。この
第１フォトリソグラフィ工程段階において、誘電体材料
の前記第１層の上に配置された感光性レジストの適切な
第１構造体すなわち「パターン」を用いることにより、
そして誘電体材料の前記第１層を選択的に化学エッチン
グを行うことにより、回路の第１メタライゼーション・
レベルのトラックに関連するトレンチが定められる。
第１フォトリソグラフィ工程段階において、誘電体材料
の前記第１層の上に配置された感光性レジストの適切な
第１構造体すなわち「パターン」を用いることにより、
そして誘電体材料の前記第１層を選択的に化学エッチン
グを行うことにより、回路の第１メタライゼーション・
レベルのトラックに関連するトレンチが定められる。
【００２８】−第２フォトリソグラフィ工程段階。この
第２フォトリソグラフィ工程段階において、誘電体材料
の前記第１層の上に配置された感光性レジストの適切な
第２構造体すなわち「パターン」を用いることにより、
そして誘電体材料の前記第１層に続いて化学エッチング
を行うことにより、回路の第１メタライゼーション・レ
ベルの基板に対する接触体に関連するホールが定められ
る。
第２フォトリソグラフィ工程段階において、誘電体材料
の前記第１層の上に配置された感光性レジストの適切な
第２構造体すなわち「パターン」を用いることにより、
そして誘電体材料の前記第１層に続いて化学エッチング
を行うことにより、回路の第１メタライゼーション・レ
ベルの基板に対する接触体に関連するホールが定められ
る。
【００２９】−誘電体材料の前記第１層を被覆するよう
に、デバイス全体の上に金属材料の層を沈着する段階。
すべての凹部を均一に充填しそして表面をできるだけ平
坦にする性能を前記金属材料に与える沈着技術が用いら
れる。
に、デバイス全体の上に金属材料の層を沈着する段階。
すべての凹部を均一に充填しそして表面をできるだけ平
坦にする性能を前記金属材料に与える沈着技術が用いら
れる。
【００３０】−誘電体材料の前記第１層を再び露出しそ
して高品位の平坦度を実現するために、デバイス全体の
上の金属材料の前記層に化学的バック・エッチングを行
う段階。前記バック・エッチングは誘電体材料の前記第
１層の表面に到達すると停止されるのではなく、デバイ
スの表面全体の上で「過剰エッチング」として予め設定
された時間間隔の間延長される。
して高品位の平坦度を実現するために、デバイス全体の
上の金属材料の前記層に化学的バック・エッチングを行
う段階。前記バック・エッチングは誘電体材料の前記第
１層の表面に到達すると停止されるのではなく、デバイ
スの表面全体の上で「過剰エッチング」として予め設定
された時間間隔の間延長される。
【００３１】−デバイス全体の上に誘電体材料の第２層
を整合して沈着する段階。誘電体材料の前記第２層の厚
さは、２つの隣接するメタライゼーション・レベルの金
属トラックの間に要求される分離誘電体材料の厚さと、
続いて製造されるべきメタライゼーション・レベルの相
互接続金属トラックに対して要求される厚さとの和に等
しい。
を整合して沈着する段階。誘電体材料の前記第２層の厚
さは、２つの隣接するメタライゼーション・レベルの金
属トラックの間に要求される分離誘電体材料の厚さと、
続いて製造されるべきメタライゼーション・レベルの相
互接続金属トラックに対して要求される厚さとの和に等
しい。
【００３２】前記方法はさらに、第１メタライゼーショ
ン・レベルに続くメタライゼーション・レベルの製造
は、誘電体材料の前記第１層の沈着を除いて、および前
記誘電体材料の前記再流動温度における熱処理を除い
て、第１メタライゼーション・レベルを製造するのと同
じ段階および同じ段階シーケンスを有する。前記方法
は、第１フォトリソグラフィ工程および第２フォトリソ
グラフィ工程において、製造されるメタライゼーション
・レベルに対応する適切なレジスト・パターンを用いる
ことにより実行される。
ン・レベルに続くメタライゼーション・レベルの製造
は、誘電体材料の前記第１層の沈着を除いて、および前
記誘電体材料の前記再流動温度における熱処理を除い
て、第１メタライゼーション・レベルを製造するのと同
じ段階および同じ段階シーケンスを有する。前記方法
は、第１フォトリソグラフィ工程および第２フォトリソ
グラフィ工程において、製造されるメタライゼーション
・レベルに対応する適切なレジスト・パターンを用いる
ことにより実行される。
【００３３】本発明のさらに別の特徴に従い、誘電体材
料の前記第１層の前記適切な厚さは半導体基板と相互接
続金属トラックとの間に要求される分離誘電体材料の厚
さに等しく、そして第１メタライゼーション・レベルを
製造する段階はまた、前記誘電体材料の前記再流動温度
における前記熱処理の後、メタライズされるべきデバイ
ス全体の上に誘電体材料の第３層を整合して沈着する段
階を有する。ここで誘電体材料の前記第３層の厚さは、
相互接続金属トラックに対する要求された厚さに等し
い。前記第１フォトリソグラフィ工程の期間中、回路の
第１メタライゼーション・レベルのトラックに関連する
トレンチが前記第３層の中に定められるであろう。
料の前記第１層の前記適切な厚さは半導体基板と相互接
続金属トラックとの間に要求される分離誘電体材料の厚
さに等しく、そして第１メタライゼーション・レベルを
製造する段階はまた、前記誘電体材料の前記再流動温度
における前記熱処理の後、メタライズされるべきデバイ
ス全体の上に誘電体材料の第３層を整合して沈着する段
階を有する。ここで誘電体材料の前記第３層の厚さは、
相互接続金属トラックに対する要求された厚さに等し
い。前記第１フォトリソグラフィ工程の期間中、回路の
第１メタライゼーション・レベルのトラックに関連する
トレンチが前記第３層の中に定められるであろう。
【００３４】下記において、好ましい実施例について添
付図面を参照しながら本発明を説明する。説明される実
施例は例示のためのものであって、本発明の範囲がこれ
らの実施例に限定されることを意味するものではない。
付図面を参照しながら本発明を説明する。説明される実
施例は例示のためのものであって、本発明の範囲がこれ
らの実施例に限定されることを意味するものではない。
【００３５】
【発明の実施の形態】図１ａに示されているように、第
１メタライゼーション・レベルを実現するための工程の
第１段階は、ＰＭＯの層１′で構成された誘電体層１
と、また別の誘電体材料の層１″とを沈着することであ
ることが分かる。ＰＭＯの層１′で構成された誘電体層
１は、前記で説明したように、デバイスの表面を平坦化
するために再流動が行われる。また別の誘電体材料の層
１″はＰＭＯと同様な性質を有し、「ホウ素・リン・シ
リコン・ガラス」、すなわち「ＢＰＳＧ」、と呼ばれる
ホウ素不純物およびリン不純物が添加されたシリコン酸
化物ガラスで構成される。ＢＰＳＧのプレイナ誘電体層
１″の厚さは、相互接続金属トラックに対して要求され
る厚さと同じでなければならない。この相互接続金属ト
ラックは、タングステン材料で実現されることが好まし
い。
１メタライゼーション・レベルを実現するための工程の
第１段階は、ＰＭＯの層１′で構成された誘電体層１
と、また別の誘電体材料の層１″とを沈着することであ
ることが分かる。ＰＭＯの層１′で構成された誘電体層
１は、前記で説明したように、デバイスの表面を平坦化
するために再流動が行われる。また別の誘電体材料の層
１″はＰＭＯと同様な性質を有し、「ホウ素・リン・シ
リコン・ガラス」、すなわち「ＢＰＳＧ」、と呼ばれる
ホウ素不純物およびリン不純物が添加されたシリコン酸
化物ガラスで構成される。ＢＰＳＧのプレイナ誘電体層
１″の厚さは、相互接続金属トラックに対して要求され
る厚さと同じでなければならない。この相互接続金属ト
ラックは、タングステン材料で実現されることが好まし
い。
【００３６】図１ａに示された誘電体層１は、特にダイ
ナミック・ランダム・アクセス・メモリ、すなわちＤＲ
ＡＭメモリ、の技術に用いられる誘電体層１は、ＰＭＯ
およびＢＰＳＧで構成される。けれども前記誘電体層１
は、本発明の範囲内において、前記材料の１つだけで作
成することができることを理解しなければならない。特
に前記誘電体層１は、大気圧において 430℃の温度で化
学蒸着により沈着されたＢＰＳＧにより完全に作成する
ことができ、そして 850℃の温度で再流動が行われる。
850℃の温度でのこの熱処理は、例えばトランジスタの
ドレイン領域および／またはソース領域といった基板の
中に注入された不純物を、拡散および活性化するために
また用いることができるであろう。
ナミック・ランダム・アクセス・メモリ、すなわちＤＲ
ＡＭメモリ、の技術に用いられる誘電体層１は、ＰＭＯ
およびＢＰＳＧで構成される。けれども前記誘電体層１
は、本発明の範囲内において、前記材料の１つだけで作
成することができることを理解しなければならない。特
に前記誘電体層１は、大気圧において 430℃の温度で化
学蒸着により沈着されたＢＰＳＧにより完全に作成する
ことができ、そして 850℃の温度で再流動が行われる。
850℃の温度でのこの熱処理は、例えばトランジスタの
ドレイン領域および／またはソース領域といった基板の
中に注入された不純物を、拡散および活性化するために
また用いることができるであろう。
【００３７】図１ｂに示されているように、メタライゼ
ーション工程の次の段階は従来のフォトリソグラフィ段
階であることが分かる。この段階では、感光性のレジス
トの適切な構造体すなわち「パターン」を用いることに
より、そしてその後、プラズマで支援された異方的化学
エッチングをＢＰＳＧに行うことにより、すなわち単に
ＢＰＳＧの「プラズマ・エッチング」と呼ばれる段階を
行うことにより、ＢＰＳＧの層１″の中に、回路の第１
メタライゼーション・レベルのトラックに対応するトレ
ンチ２が作成される。特に、ＢＰＳＧに対するプラズマ
で支援されたエッチング段階の化学において、前記トレ
ンチ２の高度に制御された形状を得るためにトリフロロ
メタン（ＣＨＦ3 ）およびヘキサフロロエタン（Ｃ2 Ｆ
6 ）を用いることが好ましく、それによりほぼ垂直な側
壁を得ることができる。このような制御は、側壁の上の
ガス状のトリフロロメタンから主として生ずる（Ｃ
Ｆ2 ）材料を重合させることにより得られる。不均一度
指数が５％以下である均一度が良好であるエッチングを
得るために、前記の化学エッチング工程は高圧条件の下
で実行されることが好ましい。このことにより、反応容
器の中央領域にプラズマを集中させることができる。
ーション工程の次の段階は従来のフォトリソグラフィ段
階であることが分かる。この段階では、感光性のレジス
トの適切な構造体すなわち「パターン」を用いることに
より、そしてその後、プラズマで支援された異方的化学
エッチングをＢＰＳＧに行うことにより、すなわち単に
ＢＰＳＧの「プラズマ・エッチング」と呼ばれる段階を
行うことにより、ＢＰＳＧの層１″の中に、回路の第１
メタライゼーション・レベルのトラックに対応するトレ
ンチ２が作成される。特に、ＢＰＳＧに対するプラズマ
で支援されたエッチング段階の化学において、前記トレ
ンチ２の高度に制御された形状を得るためにトリフロロ
メタン（ＣＨＦ3 ）およびヘキサフロロエタン（Ｃ2 Ｆ
6 ）を用いることが好ましく、それによりほぼ垂直な側
壁を得ることができる。このような制御は、側壁の上の
ガス状のトリフロロメタンから主として生ずる（Ｃ
Ｆ2 ）材料を重合させることにより得られる。不均一度
指数が５％以下である均一度が良好であるエッチングを
得るために、前記の化学エッチング工程は高圧条件の下
で実行されることが好ましい。このことにより、反応容
器の中央領域にプラズマを集中させることができる。
【００３８】前記で説明したトレンチ２を実現するため
に用いられるフォトリソグラフィ・マスクは、酸化物か
ら突き出したトラックを有しそして金属層の上に定めら
れた従来のメタライゼーションを実現するために用いら
れたマスクを反転することにより得られることが理解さ
れるはずである。
に用いられるフォトリソグラフィ・マスクは、酸化物か
ら突き出したトラックを有しそして金属層の上に定めら
れた従来のメタライゼーションを実現するために用いら
れたマスクを反転することにより得られることが理解さ
れるはずである。
【００３９】このことに関して本発明により得られるま
た別の利点は、フォトリソグラフィ工程はそれ程決定的
ではないという事実により得られる。実際、相互接続ト
ラックのパターンは先行技術とは異なってもはや金属表
面の上に実現されるのではなく、平坦でどちらかといえ
ば厚い誘電体層の上に実現されるので、局所的な欠陥を
生ずることがある表面の光反射率の減少はもはや問題点
ではない。このことによりまた、デバイスの表面に焦点
を合わせる際に大きな許容度を達成することが可能とな
る。
た別の利点は、フォトリソグラフィ工程はそれ程決定的
ではないという事実により得られる。実際、相互接続ト
ラックのパターンは先行技術とは異なってもはや金属表
面の上に実現されるのではなく、平坦でどちらかといえ
ば厚い誘電体層の上に実現されるので、局所的な欠陥を
生ずることがある表面の光反射率の減少はもはや問題点
ではない。このことによりまた、デバイスの表面に焦点
を合わせる際に大きな許容度を達成することが可能とな
る。
【００４０】図１ｃに示されているように、次の段階は
再び従来の技術に従うフォトリソグラフィ段階であるこ
とが分かる。この段階では、適切なパターンに作成され
た感光性レジストを用いることにより、およびＰＭＯ
（または、誘電体層１が全部ＢＰＳＧで作成される時に
はＢＰＳＧ）に続いて行われるプラズマで支援された異
方的化学エッチング工程により、ＰＭＯ（またはＢＰＳ
Ｇ）の層１′の中に、回路の第１メタライゼーション・
レベルの基板と接触することに関連するホール３が定め
られる。
再び従来の技術に従うフォトリソグラフィ段階であるこ
とが分かる。この段階では、適切なパターンに作成され
た感光性レジストを用いることにより、およびＰＭＯ
（または、誘電体層１が全部ＢＰＳＧで作成される時に
はＢＰＳＧ）に続いて行われるプラズマで支援された異
方的化学エッチング工程により、ＰＭＯ（またはＢＰＳ
Ｇ）の層１′の中に、回路の第１メタライゼーション・
レベルの基板と接触することに関連するホール３が定め
られる。
【００４１】前記レジストのパターンは、回路の第１メ
タライゼーション・レベルのトラックに関連したトレン
チ２が既に定められそしてもはや平坦でない表面の上に
作成されなければならない。このことは、焦点合わせの
要請に関連してさらに正確な特性を提供するリソグラフ
ィ工程を必然的に要求する。けれども、表面形状の中に
存在する高さの差はなお通常のフォトリソグラフィ技術
の許容限界の中に含まれる。
タライゼーション・レベルのトラックに関連したトレン
チ２が既に定められそしてもはや平坦でない表面の上に
作成されなければならない。このことは、焦点合わせの
要請に関連してさらに正確な特性を提供するリソグラフ
ィ工程を必然的に要求する。けれども、表面形状の中に
存在する高さの差はなお通常のフォトリソグラフィ技術
の許容限界の中に含まれる。
【００４２】ＰＭＯ（またはＢＰＳＧ）の層１′の上で
行われるプラズマで支援されたエッチング工程は、アル
ゴンの雰囲気の中でトリフロロメタン（ＣＨＦ3 ）およ
び４フッ化炭素（ＣＦ4 ）を用いることに基づくことが
好ましく、そしてこの工程は基板温度が−10℃である時
に実行されることが好ましい。この基板温度は、ジフロ
ロメタン｛ＣＦ2 ｝n ポリマの接着係数を変更すること
により、接触ホール３の形状を制御することを可能にす
る。さらに、不均一度のレベルが５％以下である化学エ
ッチングを得るために、基板は温度分布を制御するため
の適切な制御システムを備えていることが好ましい。化
学エッチングの速度とプラズマ・エッチングの方向性と
を増加させるために、アルゴンの雰囲気が用いられる。
図１ｄに示されているように、次の段階はデバイス全体
の上に気相金属化学沈着を実行する段階であることが分
かる。この気相金属化学沈着段階では、沈着される金属
はタングステン（Ｗ）であることが好ましい。この段階
により、ＢＰＳＧ層１″が被覆される。この段階で用い
られる金属は、すべての接触ホール３およびトラック・
トレンチ２を充填しそして表面をできるだけ平坦にする
ような厚さを有する金属層４を作成するために、それぞ
れの空洞およびすべての空洞を均一に充填する特性、い
わゆる「ギャップ充填」特性、に適合した金属でなけれ
ばならない。特に、シリコンのデバイスが製造されそし
てタングステンが前記金属として用いられる場合、前記
のタングステン沈着工程の前に、接着を助ける目的およ
び均一なタングステンの核発生を助ける目的で、窒化チ
タン（ＴｉＮ）の薄い層を作成することが前もって行わ
れる。それはよく知られているように、タングステンは
シリコン基板または二酸化シリコン基板には完全には接
着しないからである。
行われるプラズマで支援されたエッチング工程は、アル
ゴンの雰囲気の中でトリフロロメタン（ＣＨＦ3 ）およ
び４フッ化炭素（ＣＦ4 ）を用いることに基づくことが
好ましく、そしてこの工程は基板温度が−10℃である時
に実行されることが好ましい。この基板温度は、ジフロ
ロメタン｛ＣＦ2 ｝n ポリマの接着係数を変更すること
により、接触ホール３の形状を制御することを可能にす
る。さらに、不均一度のレベルが５％以下である化学エ
ッチングを得るために、基板は温度分布を制御するため
の適切な制御システムを備えていることが好ましい。化
学エッチングの速度とプラズマ・エッチングの方向性と
を増加させるために、アルゴンの雰囲気が用いられる。
図１ｄに示されているように、次の段階はデバイス全体
の上に気相金属化学沈着を実行する段階であることが分
かる。この気相金属化学沈着段階では、沈着される金属
はタングステン（Ｗ）であることが好ましい。この段階
により、ＢＰＳＧ層１″が被覆される。この段階で用い
られる金属は、すべての接触ホール３およびトラック・
トレンチ２を充填しそして表面をできるだけ平坦にする
ような厚さを有する金属層４を作成するために、それぞ
れの空洞およびすべての空洞を均一に充填する特性、い
わゆる「ギャップ充填」特性、に適合した金属でなけれ
ばならない。特に、シリコンのデバイスが製造されそし
てタングステンが前記金属として用いられる場合、前記
のタングステン沈着工程の前に、接着を助ける目的およ
び均一なタングステンの核発生を助ける目的で、窒化チ
タン（ＴｉＮ）の薄い層を作成することが前もって行わ
れる。それはよく知られているように、タングステンは
シリコン基板または二酸化シリコン基板には完全には接
着しないからである。
【００４３】窒化チタンの前記接着層が、下記の段階シ
ーケンスで作成されることが好ましい。まずイオン蒸着
またはイオン・スパッタリングにより、予備的なチタン
（Ｔｉ）の沈着が実行される。その後、関与するデバイ
スに対し80％の窒素（Ｎ2 ）と20％の水素（Ｈ2 ）とか
ら成る雰囲気の中で、 583℃の温度で 130分間、水平炉
の中で焼鈍し工程が行われる。この焼鈍し処理が完了す
ると、このデバイスには可変な組成（ＴｉＮx ）を有す
る窒化チタンの層が備えられる。このデバイスに対して
それまでの焼鈍し温度よりも高い温度での焼鈍し処理が
行われた後、この窒化チタン層は化学式通りの窒化チタ
ン（ＴｉＮ2 ）になる。
ーケンスで作成されることが好ましい。まずイオン蒸着
またはイオン・スパッタリングにより、予備的なチタン
（Ｔｉ）の沈着が実行される。その後、関与するデバイ
スに対し80％の窒素（Ｎ2 ）と20％の水素（Ｈ2 ）とか
ら成る雰囲気の中で、 583℃の温度で 130分間、水平炉
の中で焼鈍し工程が行われる。この焼鈍し処理が完了す
ると、このデバイスには可変な組成（ＴｉＮx ）を有す
る窒化チタンの層が備えられる。このデバイスに対して
それまでの焼鈍し温度よりも高い温度での焼鈍し処理が
行われた後、この窒化チタン層は化学式通りの窒化チタ
ン（ＴｉＮ2 ）になる。
【００４４】前記で説明したタングステンの沈着は、大
きなトラック・トレンチ２の上の要求された平坦度を損
なうことなく大きな高さ／幅比を有する完全に充填され
た接触体を得るために、良好な整合度を確実に達成する
ことができる低圧化学蒸着（ＬＰＣＶＤ、low pressure
chemical vapour deposition)であることが好ましい。
この沈着工程は３つの段階、すなわち、核発生段階、接
触体充填段階および相互接続段階、を有する。
きなトラック・トレンチ２の上の要求された平坦度を損
なうことなく大きな高さ／幅比を有する完全に充填され
た接触体を得るために、良好な整合度を確実に達成する
ことができる低圧化学蒸着（ＬＰＣＶＤ、low pressure
chemical vapour deposition)であることが好ましい。
この沈着工程は３つの段階、すなわち、核発生段階、接
触体充填段階および相互接続段階、を有する。
【００４５】核発生段階は低速の沈着段階である。この
段階では、６フッ化タングステン（ＷＦ6 ）を化学的に
還元するためにシラン（ＳｉＨ4 ）が用いられる。さら
に詳細にいえば、種々の可能なシラン還元反応の中で、
最も起こる可能性の高い還元反応は下記の通りである。
段階では、６フッ化タングステン（ＷＦ6 ）を化学的に
還元するためにシラン（ＳｉＨ4 ）が用いられる。さら
に詳細にいえば、種々の可能なシラン還元反応の中で、
最も起こる可能性の高い還元反応は下記の通りである。
【００４６】
【数１】２ＷＦ6 ＋３ＳｉＨ4 → ２Ｗ＋３ＳｉＦ4
↑＋６Ｈ2 ↑
↑＋６Ｈ2 ↑
【００４７】核発生段階の目的は、約 400オングストロ
ームの厚さを有し、そしてその後のタングステン層に対
する核発生体として作用する、タングステンの薄い層を
作成することである。この後でのタングステン層の沈着
は、下記の水素（Ｈ2 ）還元反応に従って行われる。
ームの厚さを有し、そしてその後のタングステン層に対
する核発生体として作用する、タングステンの薄い層を
作成することである。この後でのタングステン層の沈着
は、下記の水素（Ｈ2 ）還元反応に従って行われる。
【００４８】
【数２】ＷＦ6 ＋３Ｈ2 → Ｗ＋６ＨＦ↑
【００４９】シリコン・デバイスが製造されている時、
もし水素（Ｈ2 ）還元反応が窒化チタン層の上で直接に
行われるならば、気体状の６フッ化タングステン（ＷＦ
6 ）がシリコン基板の中に浸透し、それにより下記の反
応が起こるであろう。
もし水素（Ｈ2 ）還元反応が窒化チタン層の上で直接に
行われるならば、気体状の６フッ化タングステン（ＷＦ
6 ）がシリコン基板の中に浸透し、それにより下記の反
応が起こるであろう。
【００５０】
【数３】２ＷＦ6 ＋３Ｓｉ → ２Ｗ＋３ＳｉＦ4 ↑
【００５１】「ワームホール」という用語で知られてい
る最も普通の欠陥の原因となるこのような侵入は、沈着
工程がシラン還元で始まる時には起こりそうもない。
る最も普通の欠陥の原因となるこのような侵入は、沈着
工程がシラン還元で始まる時には起こりそうもない。
【００５２】他の２つの沈着段階は水素（Ｈ2 ）還元工
程である。
程である。
【００５３】第２段階は、接触体充填段階として知られ
ている段階である。この段階の目的は大きな高さ／幅比
を有するすべての接触体ホール３を充填することであ
り、それにより空洞領域（「ボイド」）の発生が防止さ
れる。
ている段階である。この段階の目的は大きな高さ／幅比
を有するすべての接触体ホール３を充填することであ
り、それにより空洞領域（「ボイド」）の発生が防止さ
れる。
【００５４】最後の第３段階は、相互接続段階としてま
た知られている段階である。この段階は最も大きな沈着
速度で行われ、そして大きなトレンチ２が良好な平坦度
でもって充填されることが確実に行われる。
た知られている段階である。この段階は最も大きな沈着
速度で行われ、そして大きなトレンチ２が良好な平坦度
でもって充填されることが確実に行われる。
【００５５】図１ｅに示されているように、第１メタラ
イゼーション・レベルの製造工程の次の段階は、前記誘
電体ＢＰＳＧ層１″の表面を再び露出するためにおよび
高度に平坦な形状を実現するために、デバイスの全表面
の上の前記金属層４の上に化学バック・エッチング工程
を実行する段階を有することが分かる。したがって、フ
ォトリソグラフィ・パターンを用いることなく、前記化
学バック・エッチング工程を実行できることが分かる。
前記で説明したように、前記金属層４はタングステンで
あることが好ましい。特に、前記誘電体ＢＰＳＧ層１″
の表面に到達したことを光検出器が検出した時にすぐ
に、タングステンに作用するバック・エッチング作用が
停止するのではなく、予め設定された時間間隔の間バッ
ク・エッチングが継続し、いわゆる「過剰エッチング」
と呼ばれるエッチングが行われる。この期間中におい
て、前記表面の上に存在するすべての金属残留物が除去
される。
イゼーション・レベルの製造工程の次の段階は、前記誘
電体ＢＰＳＧ層１″の表面を再び露出するためにおよび
高度に平坦な形状を実現するために、デバイスの全表面
の上の前記金属層４の上に化学バック・エッチング工程
を実行する段階を有することが分かる。したがって、フ
ォトリソグラフィ・パターンを用いることなく、前記化
学バック・エッチング工程を実行できることが分かる。
前記で説明したように、前記金属層４はタングステンで
あることが好ましい。特に、前記誘電体ＢＰＳＧ層１″
の表面に到達したことを光検出器が検出した時にすぐ
に、タングステンに作用するバック・エッチング作用が
停止するのではなく、予め設定された時間間隔の間バッ
ク・エッチングが継続し、いわゆる「過剰エッチング」
と呼ばれるエッチングが行われる。この期間中におい
て、前記表面の上に存在するすべての金属残留物が除去
される。
【００５６】前記逆エッチング工程すなわちバック・エ
ッチング工程はプラズマで支援された化学エッチング工
程であることが好ましい。このエッチング工程では、６
フッ化硫黄（ＳＦ6 ）およびアルゴン（Ａ）が用いられ
る。この場合、最も重要なパラメータは化学エッチング
の均一度である。すなわち、前記トレンチ２の中に配置
された金属トラックの間に短絡路が生ずる原因となる金
属残留物がすべて残らないために、化学エッチングの均
一度はできるだけ高くなければならない。化学エッチン
グ速度の均一度は主として、エッチング容器の中の圧力
や、反応ガスと不活性ガスとの比、およびウエハの温度
の関数である。実際、エッチング容器の中の圧力が増大
しつつある時、ウエハの中央領域のエッチング速度が大
きく、一方それとは異なって、エッチング容器の中の圧
力が減少しつつある時、ウエハの端部が速くエッチング
されるであろう。この振舞いは、エッチング容器の中の
圧力が高いとプラズマが容器の中央に向けて閉じ込めら
れる傾向があり、一方圧力が低いとプラズマが容器の容
積の全領域を均一に満たすことが許容される、という事
実によるものである。
ッチング工程はプラズマで支援された化学エッチング工
程であることが好ましい。このエッチング工程では、６
フッ化硫黄（ＳＦ6 ）およびアルゴン（Ａ）が用いられ
る。この場合、最も重要なパラメータは化学エッチング
の均一度である。すなわち、前記トレンチ２の中に配置
された金属トラックの間に短絡路が生ずる原因となる金
属残留物がすべて残らないために、化学エッチングの均
一度はできるだけ高くなければならない。化学エッチン
グ速度の均一度は主として、エッチング容器の中の圧力
や、反応ガスと不活性ガスとの比、およびウエハの温度
の関数である。実際、エッチング容器の中の圧力が増大
しつつある時、ウエハの中央領域のエッチング速度が大
きく、一方それとは異なって、エッチング容器の中の圧
力が減少しつつある時、ウエハの端部が速くエッチング
されるであろう。この振舞いは、エッチング容器の中の
圧力が高いとプラズマが容器の中央に向けて閉じ込めら
れる傾向があり、一方圧力が低いとプラズマが容器の容
積の全領域を均一に満たすことが許容される、という事
実によるものである。
【００５７】アルゴンを不活性ガスとして用いることに
より、完全に６フッ化硫黄から成るプラズマに関してエ
ッチング速度のさらによい均一度が得られる。この均一
度は、ＳＦ6 ／Ａｒの比に応じて変化する。さらに、関
与するウエハの温度の高い領域のエッチング速度が大き
いという事実により、ウエハの温度は重要な因子であ
る。すなわち、温度分布を制御する適切なシステムを用
いることにより、温度の良好な均一度が可能であり、し
たがって、ウエハの上での化学エッチング速度のさらに
よい均一度が得られる。
より、完全に６フッ化硫黄から成るプラズマに関してエ
ッチング速度のさらによい均一度が得られる。この均一
度は、ＳＦ6 ／Ａｒの比に応じて変化する。さらに、関
与するウエハの温度の高い領域のエッチング速度が大き
いという事実により、ウエハの温度は重要な因子であ
る。すなわち、温度分布を制御する適切なシステムを用
いることにより、温度の良好な均一度が可能であり、し
たがって、ウエハの上での化学エッチング速度のさらに
よい均一度が得られる。
【００５８】前記で説明したすべての事項を考慮して、
タングステンの化学バック・エッチングに対する好まし
い作業工程は、３つの段階すなわち、バルクのタングス
テンをエッチングする段階、残留物をエッチングする段
階および接着層をエッチングする段階、を有する。
タングステンの化学バック・エッチングに対する好まし
い作業工程は、３つの段階すなわち、バルクのタングス
テンをエッチングする段階、残留物をエッチングする段
階および接着層をエッチングする段階、を有する。
【００５９】バルクのタングステンをエッチングする段
階の期間中、関与するタングステンは、６フッ化硫黄
（ＳＦ6 ）とアルゴン（Ａｒ）とから成りそして高い圧
力と大電力で動作する等方的プラズマによりエッチング
が行われる。
階の期間中、関与するタングステンは、６フッ化硫黄
（ＳＦ6 ）とアルゴン（Ａｒ）とから成りそして高い圧
力と大電力で動作する等方的プラズマによりエッチング
が行われる。
【００６０】残留物をエッチングする段階の期間中、関
与するタングステン残留物は前記段階で用いられたのと
同じ化学物質によりエッチングが行われるが、窒化チタ
ン（ＴｉＮ）層に関して大きな選択度を達成するため
に、小さなガス流量速度と低い圧力と小さな電力とでエ
ッチングが行われる。このエッチング段階は時間的に制
御される。
与するタングステン残留物は前記段階で用いられたのと
同じ化学物質によりエッチングが行われるが、窒化チタ
ン（ＴｉＮ）層に関して大きな選択度を達成するため
に、小さなガス流量速度と低い圧力と小さな電力とでエ
ッチングが行われる。このエッチング段階は時間的に制
御される。
【００６１】窒化チタン（ＴｉＮ）層を除去する目的で
行われる接着層をエッチングする段階の期間中、塩素
（Ｃｌ2 ）とアルゴン（Ａｒ）とから成るプラズマが用
いられる。この段階では、フッ素化合物が存在していな
いことにより、タングステン層に対する選択度が非常に
高い。
行われる接着層をエッチングする段階の期間中、塩素
（Ｃｌ2 ）とアルゴン（Ａｒ）とから成るプラズマが用
いられる。この段階では、フッ素化合物が存在していな
いことにより、タングステン層に対する選択度が非常に
高い。
【００６２】本発明の好ましい実施例が、化学蒸着によ
り取り付けられたタングステンをベースとするメタライ
ゼーションについて説明された。けれども本発明の範囲
内において、アルミニウム、銅、および／またはシリサ
イドのような他の金属材料を用い、前記金属材料をすべ
ての凹部に均一に充填することができる種々の技術工程
を用いて、沈着を行うことも可能であることを理解しな
ければならない。
り取り付けられたタングステンをベースとするメタライ
ゼーションについて説明された。けれども本発明の範囲
内において、アルミニウム、銅、および／またはシリサ
イドのような他の金属材料を用い、前記金属材料をすべ
ての凹部に均一に充填することができる種々の技術工程
を用いて、沈着を行うことも可能であることを理解しな
ければならない。
【００６３】図１ｆに示されているように、第１メタラ
イゼーション・レベルの沈着の最後の段階は、この第１
メタライゼーション・レベルを後のメタライゼーション
・レベルから絶縁するために、デバイスの平坦な表面全
体の上に誘電体層５を沈着する段階を有する。前記誘電
体層５は、 400℃より高くない温度で、プラズマで支援
された沈着により取り付けられた酸化物層である。前記
の続いて行われるメタライゼーション・レベルは、第１
メタライゼーション・レベルを実現するのに用いられた
のと同じ工程シーケンスを繰り返すことにより実現され
る。すなわち、回路の中の第２メタライゼーション・レ
ベルのトラックに関連する誘電体層５の中にトレンチ２
を定めることから出発し、そして下にある第１メタライ
ゼーション・レベルに対する接触体に関連するホール３
を定める。このような接触体は「貫通孔接触体」と呼ば
れる。前記説明から分かるように、平坦な誘電体層１′
を実現するためにＰＭＯ再流動を行うのに必要であった
ような、高い温度での処理はもはや行われない。
イゼーション・レベルの沈着の最後の段階は、この第１
メタライゼーション・レベルを後のメタライゼーション
・レベルから絶縁するために、デバイスの平坦な表面全
体の上に誘電体層５を沈着する段階を有する。前記誘電
体層５は、 400℃より高くない温度で、プラズマで支援
された沈着により取り付けられた酸化物層である。前記
の続いて行われるメタライゼーション・レベルは、第１
メタライゼーション・レベルを実現するのに用いられた
のと同じ工程シーケンスを繰り返すことにより実現され
る。すなわち、回路の中の第２メタライゼーション・レ
ベルのトラックに関連する誘電体層５の中にトレンチ２
を定めることから出発し、そして下にある第１メタライ
ゼーション・レベルに対する接触体に関連するホール３
を定める。このような接触体は「貫通孔接触体」と呼ば
れる。前記説明から分かるように、平坦な誘電体層１′
を実現するためにＰＭＯ再流動を行うのに必要であった
ような、高い温度での処理はもはや行われない。
【００６４】平坦状態が保持される必要がなくそして従
来のメタライゼーションが許容されるただ１つのメタラ
イゼーション・レベルは、最後の不動態化層はフォトリ
ソグラフィ工程を必要としなくそして平坦化が要請され
ないという事実の観点で、最後のメタライゼーション・
レベルである。この最後の不動態化層は、「保護膜」ま
たは「ＰＯ、Protective Overcoat 」と呼ばれる。
来のメタライゼーションが許容されるただ１つのメタラ
イゼーション・レベルは、最後の不動態化層はフォトリ
ソグラフィ工程を必要としなくそして平坦化が要請され
ないという事実の観点で、最後のメタライゼーション・
レベルである。この最後の不動態化層は、「保護膜」ま
たは「ＰＯ、Protective Overcoat 」と呼ばれる。
【００６５】本発明により提案された解決法を要約すれ
ば、多重レベル・メタライゼーション半導体デバイスを
実現することが可能であり、一方、トラックの連続性が
確実に得られ、そして隣接するトラックの間の短絡回路
の可能性がなく、そして80％以上という高い平坦度を得
ることが可能である。この平坦度は最初のＰＭＯ層１′
の平坦度により実質的に限定される。この最初のＰＭＯ
層１′の平坦度は約95％である。高い平坦度は、トラン
ジスタ・ゲートのような他の回路部品を定めるのに必要
なマスクと実質的に同等なフォトリソグラフィ・マスク
の整合許容度により得られる。さらに、提案された解決
法は金属層の光反射度に関連する問題点を有していな
い。これらはデバイスの小型化が進む時に特に出会う問
題点であり、したがって、関与するフォトリソグラフィ
・パターンが酸化物誘電体層の上に実現されるという事
実の観点で、フォトリソグラフィの分解能の要請が増大
する。
ば、多重レベル・メタライゼーション半導体デバイスを
実現することが可能であり、一方、トラックの連続性が
確実に得られ、そして隣接するトラックの間の短絡回路
の可能性がなく、そして80％以上という高い平坦度を得
ることが可能である。この平坦度は最初のＰＭＯ層１′
の平坦度により実質的に限定される。この最初のＰＭＯ
層１′の平坦度は約95％である。高い平坦度は、トラン
ジスタ・ゲートのような他の回路部品を定めるのに必要
なマスクと実質的に同等なフォトリソグラフィ・マスク
の整合許容度により得られる。さらに、提案された解決
法は金属層の光反射度に関連する問題点を有していな
い。これらはデバイスの小型化が進む時に特に出会う問
題点であり、したがって、関与するフォトリソグラフィ
・パターンが酸化物誘電体層の上に実現されるという事
実の観点で、フォトリソグラフィの分解能の要請が増大
する。
【００６６】前記において本発明の好ましい実施例が説
明され、そして多数の変更実施例が説明されたが、本発
明の範囲内において、その他の変更実施例も可能である
ことは当業者には明らかに理解されるはずである。
明され、そして多数の変更実施例が説明されたが、本発
明の範囲内において、その他の変更実施例も可能である
ことは当業者には明らかに理解されるはずである。
【図１】本発明による第１メタライゼーション・レベル
の種々の製造段階におけるデバイス表面を明確に示すた
めに適宜拡大縮小した尺度で描かれた横断面概要図であ
って、ａは最初の段階の図、ｂはａの次の段階の図、ｃ
はｂの次の段階の図、ｄはｃの次の段階の図、ｅはｄの
次の段階の図、ｆはｅの次の段階の図。
の種々の製造段階におけるデバイス表面を明確に示すた
めに適宜拡大縮小した尺度で描かれた横断面概要図であ
って、ａは最初の段階の図、ｂはａの次の段階の図、ｃ
はｂの次の段階の図、ｄはｃの次の段階の図、ｅはｄの
次の段階の図、ｆはｅの次の段階の図。
１ 誘電体材料の第１層 ２ トレンチ ３ ホール ４ 金属材料の層 ５ 誘電体材料の第２層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アルフレド フランチナ イタリア国 アベッザノ，ビア サラガッ ト 13 (72)発明者 ジウゼッペ ミッコリ イタリア国 アベッザノ，ビア アドルフ ォ インファンテ，13 (72)発明者 ナタール ナルディ イタリア国 アベッザノ，ブイ．カブ．ビ ットリオ ベネト，30 (72)発明者 マルコ リコッティ イタリア国 アベッザノ，ビア ピオ ラ トーレ，16／ビー
Claims (13)
- 【請求項１】 半導体基板に対する接触体と導電性トラ
ックとから成る第１メタライゼーション・レベルを製造
する段階と、下にあるメタライゼーション・レベルに対
する接触体と導電性トラックとからまた成る多数個のメ
タライゼーション・レベルを前記第１メタライゼーショ
ン・レベルの後に製造する段階とを有する半導体デバイ
スのための高度に平坦な多重レベル・メタライゼーショ
ンの方法であって、前記高度に平坦な多重レベル・メタ
ライゼーションの前記方法が −メタライゼーションされるべきデバイス全体の上に、
適切な厚さを有しおよび 800℃ないし 900℃の範囲の温
度で再流動する性能を有する、誘電体材料の第１層１を
整合して沈着する段階と、 −沈着された層１′を特定の応用により要求される程度
にまで平坦化するのに十分な時間間隔の間、前記誘電体
材料１′の前記再流動温度で熱処理を行う段階と、 −誘電体材料の前記第１層１の上に配置された感光性レ
ジストの適切な第１構造体すなわち適切な第１「パター
ン」を用いることにより、および誘電体材料の前記第１
層１を選択的に化学エッチングすることにより、回路の
前記第１メタライゼーション・レベルのトラックに関連
するトレンチ２が定められる、第１フォトリソグラフィ
工程と、 −誘電体材料の前記第１層１の上に配置された感光性レ
ジストの適切な第２構造体すなわち適切な第２「パター
ン」を用いることにより、および誘電体材料の前記第１
層１を次に化学エッチングすることにより、回路の前記
第１メタライゼーション・レベルの基板に対する接触体
に関連するホール３が定められる、第２フォトリソグラ
フィ工程と、 前記金属材料がすべての凹部を均一に充填しおよび表面
をできるだけ平坦にする性能を有する沈着技術を用い
て、誘電体材料の前記第１層１を被覆するようにデバイ
ス全体の上に金属材料の層４を沈着する段階と、 −誘電体材料の前記第１層１の表面を再び露出するため
におよび高い平坦度を実現するために、デバイス全体の
上の金属材料の前記層４に化学バック・エッチングを行
う段階であって、前記バック・エッチングが誘電体材料
の前記第１層１の表面に到達した時に停止しなくてデバ
イスの表面全体の上で「過剰エッチング」となる予め定
められた時間間隔の間前記バック・エッチングが延長さ
れる、前記層４に化学バック・エッチングを行う前記段
階と、 −デバイス全体の上に、２つの隣接するメタライゼーシ
ョン・レベルの金属トラックの間に要求される分離誘電
体材料の厚さと製造されるべき後でのメタライゼーショ
ン・レベルの相互接続金属トラックに対して要求される
厚さとの和に等しい厚さを有する誘電体材料の第２層５
を、 450℃よりも高くない温度において整合して沈着す
る段階と、を有することを特徴とし、および前記方法が
さらに、前記第１メタライゼーション・レベルに続くメ
タライゼーション・レベルの製造が、誘電体材料の前記
第１層の沈着および前記誘電体材料の前記再流動温度に
おける熱処理を除いて、前記第１メタライゼーション・
レベルを製造するのと同じ段階および同じ段階シーケン
スを有することと、および製造されるメタライゼーショ
ン・レベルに対応する適切なレジスト・パターンを第１
フォトリソグラフィ工程および第２フォトリソグラフィ
工程において用いることにより前記製造が実行されるこ
ととを特徴とする、前記方法。 - 【請求項２】 請求項１記載の方法において、誘電体材
料の前記第１層１の前記適切な厚さが、半導体基板と相
互接続金属トラックとの間の分離誘電体材料の要求され
る厚さと相互接続金属トラックに対して要求される厚さ
と和に等しいことを特徴とする、前記方法。 - 【請求項３】 請求項１または請求項２に記載された方
法において、前記第１層１の前記誘電体材料が「多結晶
金属酸化物」（ＰＭＯ、Poly Metal Oxide）またはホウ
素・リン・シリコン・ガラス（ＢＰＳＧ、Boron Phosph
orous Silicon Glass)であることを特徴とする、前記方
法。 - 【請求項４】 請求項１記載の方法において、前記誘電
体材料の前記第１層１′の前記適切な厚さが、半導体基
板と相互接続金属トラックとの間の分離誘電体材料の厚
さに等しいことを特徴とし、および前記第１メタライゼ
ーション・レベルを製造する段階がまた、前記誘電体材
料の前記再流動温度における前記熱処理の後、メタライ
ゼーションされるべきデバイスの全体の上に、相互接続
金属トラックに対して要求された厚さに等しい厚さを有
する誘電体材料の第３層１″を整合して沈着する段階を
有することをさらに特徴とし、およびその際前記第１フ
ォトリソグラフィ工程の期間中、回路の前記第１メタラ
イゼーション・レベルのトラックに関連するトレンチ２
が前記第３層１″の中に定められる、前記方法。 - 【請求項５】 請求項４記載の方法において、前記第１
層１′の前記誘電体材料が多結晶金属酸化物（ＰＭＯ）
であり、および前記第３層１″の前記誘電体材料がホウ
素・リン・シリコン・ガラス（ＢＰＳＧ）であることを
特徴とする、前記方法。 - 【請求項６】 請求項１ないし請求項５のいずれかに記
載された方法において、前記第１フォトリソグラフィ工
程または前記第２フォトリソグラフィ工程に備えられる
前記化学エッチング工程のおのおのがプラズマで支援さ
れた異方化学エッチングすなわち「プラズマ・エッチン
グ」であることを特徴とする、前記方法。 - 【請求項７】 請求項１ないし請求項６のいずれかに記
載された方法において、デバイス全体の上に沈着された
前記金属材料がタングステン（Ｗ）であることを特徴と
する、前記方法。 - 【請求項８】 請求項７記載の方法において、前記半導
体材料がシリコンであることと、タングステン（Ｗ）の
層４の前記沈着の前に窒化チタン（ＴｉＮ）の薄い層が
形成されることとを特徴とする、前記方法。 - 【請求項９】 請求項７または請求項８に記載された方
法において、タングステン（Ｗ）の層４の前記沈着が低
圧化学蒸着（ＬＰＣＶＤ、low pressure chemical vapo
ur deposition)であることを特徴とする、前記方法。 - 【請求項１０】 請求項１ないし請求項６のいずれかに
記載された方法において、デバイス全体の上に沈着され
た前記金属材料がアルミニウムおよび／または銅および
／またはシリサイドであることを特徴とする、前記方
法。 - 【請求項１１】 請求項１ないし請求項１０のいずれか
に記載された方法において、金属材料の前記層４の上で
実行される前記化学バック・エッチング工程はプラズマ
で支援された均一度の高い化学エッチングであることを
特徴とする、前記方法。 - 【請求項１２】 請求項１ないし請求項１１のいずれか
に記載された方法において、誘電体材料の第２層５のデ
バイス全体の上の前記沈着が 400℃より高くない温度で
実施される酸化物の層のプラズマで支援された沈着であ
ることを特徴とする、前記方法。 - 【請求項１３】 請求項１ないし請求項１２のいずれか
に記載されそして前記で実質的に説明されおよび示され
た、半導体デバイスのための高度に平坦な多重レベル・
メタライゼーションの方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT97RM000431A IT1293536B1 (it) | 1997-07-14 | 1997-07-14 | Procedimento di metallizzazione multilivello ad alta planarizzazione per dispositivi a semiconduttore |
| IT97A000431 | 1997-07-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11233515A true JPH11233515A (ja) | 1999-08-27 |
Family
ID=11405176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10232206A Pending JPH11233515A (ja) | 1997-07-14 | 1998-07-14 | 半導体装置の多層配線平坦化方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0897193A3 (ja) |
| JP (1) | JPH11233515A (ja) |
| KR (1) | KR19990013850A (ja) |
| IT (1) | IT1293536B1 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5063175A (en) * | 1986-09-30 | 1991-11-05 | North American Philips Corp., Signetics Division | Method for manufacturing a planar electrical interconnection utilizing isotropic deposition of conductive material |
| US5612254A (en) * | 1992-06-29 | 1997-03-18 | Intel Corporation | Methods of forming an interconnect on a semiconductor substrate |
| US5366911A (en) * | 1994-05-11 | 1994-11-22 | United Microelectronics Corporation | VLSI process with global planarization |
| JP2836529B2 (ja) * | 1995-04-27 | 1998-12-14 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1997
- 1997-07-14 IT IT97RM000431A patent/IT1293536B1/it active IP Right Grant
-
1998
- 1998-07-14 EP EP98305603A patent/EP0897193A3/en not_active Withdrawn
- 1998-07-14 KR KR1019980028388A patent/KR19990013850A/ko not_active Application Discontinuation
- 1998-07-14 JP JP10232206A patent/JPH11233515A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| ITRM970431A1 (it) | 1999-01-14 |
| EP0897193A3 (en) | 1999-08-04 |
| IT1293536B1 (it) | 1999-03-01 |
| EP0897193A2 (en) | 1999-02-17 |
| KR19990013850A (ko) | 1999-02-25 |
| ITRM970431A0 (ja) | 1997-07-14 |
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