JPH11231021A - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
- Publication number
- JPH11231021A JPH11231021A JP10031010A JP3101098A JPH11231021A JP H11231021 A JPH11231021 A JP H11231021A JP 10031010 A JP10031010 A JP 10031010A JP 3101098 A JP3101098 A JP 3101098A JP H11231021 A JPH11231021 A JP H11231021A
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- timing
- clock generator
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Abstract
(57)【要約】
【課題】 ドライバ出力、タイミング比較器入力、その
比較タイミング（ストローブ信号）のタイミング精度の
劣化や波形歪を防止し、測定精度を向上する。 【解決手段】 クロック発生器３をＤＵＴ６の各ピンに
対応して設け、各ピンに対応するクロック発生器３，波
形整形器４，ドライバ５，レベル比較器７，タイミング
比較器８を全てテストヘッドＴＨに実装する。システム
に対応するパターン発生器１，基準クロック発生器２，
論理比較器９をメインフレーム（本体）に実装する。ク
ロック発生器３と波形整形器４とを各ピンに対応して一
体化しＣ−ＭＯＳ化して、１つのパッケージに収容する
のが望ましい。またドライバ５とレベル比較器７につい
ても各ピンと対応し一体化して１つのパッケージに収容
するのが望ましい。
比較タイミング（ストローブ信号）のタイミング精度の
劣化や波形歪を防止し、測定精度を向上する。 【解決手段】 クロック発生器３をＤＵＴ６の各ピンに
対応して設け、各ピンに対応するクロック発生器３，波
形整形器４，ドライバ５，レベル比較器７，タイミング
比較器８を全てテストヘッドＴＨに実装する。システム
に対応するパターン発生器１，基準クロック発生器２，
論理比較器９をメインフレーム（本体）に実装する。ク
ロック発生器３と波形整形器４とを各ピンに対応して一
体化しＣ−ＭＯＳ化して、１つのパッケージに収容する
のが望ましい。またドライバ５とレベル比較器７につい
ても各ピンと対応し一体化して１つのパッケージに収容
するのが望ましい。
Description
【０００１】
【発明の属する技術分野】この発明は高速ＩＣを試験す
るＩＣ試験装置に関し、特に印加信号及び応答信号の伝
搬遅延時間を小さくすることにより、それらの温度変動
量のピンによるバラツキを小さくして、高精度な信号を
得る技術に関する。
るＩＣ試験装置に関し、特に印加信号及び応答信号の伝
搬遅延時間を小さくすることにより、それらの温度変動
量のピンによるバラツキを小さくして、高精度な信号を
得る技術に関する。
【０００２】
【従来の技術】従来のＩＣ試験装置を図２を参照して説
明する。パターン発生器１から試験パターンＳａが波形
整形器４に与えられる。基準クロック発生器２の基準ク
ロックＣＬＫＯがクロック発生器３に与えられ、逓倍さ
れて、クロック信号ＣＬＫ及びストローブ信号ＳＴＲＢ
が作成され、波形整形器４及びタイミング比較器８にそ
れぞれ与えられる。波形整形器４では試験パターンＳａ
とクロック信号ＣＬＫとから波形を整形し、そして得ら
れた信号波形Ｓｃをドライバ５に入力する。ドライバ５
では入力された信号波形Ｓｃを所定のレベルにし、出力
信号Ｓｄとして被試験ＩＣ（以下ＤＵＴと言う）６に印
加する。
明する。パターン発生器１から試験パターンＳａが波形
整形器４に与えられる。基準クロック発生器２の基準ク
ロックＣＬＫＯがクロック発生器３に与えられ、逓倍さ
れて、クロック信号ＣＬＫ及びストローブ信号ＳＴＲＢ
が作成され、波形整形器４及びタイミング比較器８にそ
れぞれ与えられる。波形整形器４では試験パターンＳａ
とクロック信号ＣＬＫとから波形を整形し、そして得ら
れた信号波形Ｓｃをドライバ５に入力する。ドライバ５
では入力された信号波形Ｓｃを所定のレベルにし、出力
信号Ｓｄとして被試験ＩＣ（以下ＤＵＴと言う）６に印
加する。
【０００３】ＤＵＴ６の応答出力Ｓｅがレベル比較器７
に入力され、比較レベルと比較され、フェイル（ＦＡＩ
Ｌ）のとき“１”，パス（ＰＡＳＳ）のとき“０”を示
す２値信号Ｓｆがタイミング比較器８に入力される。タ
イミング比較器８ではレベル比較器出力Ｓｆのタイミン
グをストローブ信号ＳＴＲＢのタイミングと比較し、フ
ェイルのとき“１”，パスのとき“０”を示す２値信号
Ｓｇを論理比較器９に入力する。論理比較器９では、タ
イミング比較器出力Ｓｇをパターン発生器１から与えら
れる期待値Ｓｂと論理比較して、フェイル／パス（ＦＡ
ＩＬ／ＰＡＳＳ）信号を出力する。
に入力され、比較レベルと比較され、フェイル（ＦＡＩ
Ｌ）のとき“１”，パス（ＰＡＳＳ）のとき“０”を示
す２値信号Ｓｆがタイミング比較器８に入力される。タ
イミング比較器８ではレベル比較器出力Ｓｆのタイミン
グをストローブ信号ＳＴＲＢのタイミングと比較し、フ
ェイルのとき“１”，パスのとき“０”を示す２値信号
Ｓｇを論理比較器９に入力する。論理比較器９では、タ
イミング比較器出力Ｓｇをパターン発生器１から与えら
れる期待値Ｓｂと論理比較して、フェイル／パス（ＦＡ
ＩＬ／ＰＡＳＳ）信号を出力する。
【０００４】ＤＵＴ６は恒温槽を備えたハンドラＨＡに
装着される。ドライバ５とレベル比較器７はＤＵＴ６の
各ピンごとに１個ずつ設けられる。図２ではピンＮＯ．
ｉ（ｉ＝１〜ｎ；ｎはピン数）にドライバ５とレベル比
較器６より成るチャネル（ＣＨ）ｉが対応し、これらの
ｎチャネル分がテストヘッドＴＨに実装される。ドライ
バ５及びレベル比較器７以外の回路ブロックは全てメイ
ンフレーム（本体）ＭＦに実装される。波形整形器４と
タイミング比較器８はＤＵＴ６の各ピンごとに設けられ
る。図２ではこれらを組にしてＣＨｉ（ｉ＝１〜ｎ）で
示してある。
装着される。ドライバ５とレベル比較器７はＤＵＴ６の
各ピンごとに１個ずつ設けられる。図２ではピンＮＯ．
ｉ（ｉ＝１〜ｎ；ｎはピン数）にドライバ５とレベル比
較器６より成るチャネル（ＣＨ）ｉが対応し、これらの
ｎチャネル分がテストヘッドＴＨに実装される。ドライ
バ５及びレベル比較器７以外の回路ブロックは全てメイ
ンフレーム（本体）ＭＦに実装される。波形整形器４と
タイミング比較器８はＤＵＴ６の各ピンごとに設けられ
る。図２ではこれらを組にしてＣＨｉ（ｉ＝１〜ｎ）で
示してある。
【０００５】メインフレームＭＦとテストヘッドＴＨの
間には、少なくとも波形整形器出力Ｓｃ用のｎ本の信号
線と、レベル比較器出力Ｓｆ用のｎ本の信号線とが配線
されている。テストヘッドＴＨとハンドラＨＡとの間
は、ドライバ出力Ｓｄ用のｎ本のプローブコンタクトピ
ンとＤＵＴ出力Ｓｅ用のｎ本のプローブコンタクトピン
がテストヘッドから導出されている。
間には、少なくとも波形整形器出力Ｓｃ用のｎ本の信号
線と、レベル比較器出力Ｓｆ用のｎ本の信号線とが配線
されている。テストヘッドＴＨとハンドラＨＡとの間
は、ドライバ出力Ｓｄ用のｎ本のプローブコンタクトピ
ンとＤＵＴ出力Ｓｅ用のｎ本のプローブコンタクトピン
がテストヘッドから導出されている。
【０００６】
【発明が解決しようとする課題】 クロック発生器３
と波形整形器４との間、クロック発生器３とタイミング
比較器８との間、波形整形器４とドライバ５との間及び
レベル比較器７とタイミング比較器８との間はそれぞ
れ、出力バッファ、ボードパターン、コネクタ、ケーブ
ル等により接続され、信号経路が長くなっており、伝搬
遅延時間がかなり大きくなっている。そのため、温度変
動による伝搬遅延時間の変動分が大きくなる。装置内に
は温度分布があるので、各チャネル（ピン）間で伝搬遅
延時間の温度変動量にバラツキが発生し、ドライバ出力
Ｓｄ及びタイミング比較器入力Ｓｆのタイミング精度や
タイミング比較器における比較タイミング（ストローブ
信号）の精度を劣化させる。
と波形整形器４との間、クロック発生器３とタイミング
比較器８との間、波形整形器４とドライバ５との間及び
レベル比較器７とタイミング比較器８との間はそれぞ
れ、出力バッファ、ボードパターン、コネクタ、ケーブ
ル等により接続され、信号経路が長くなっており、伝搬
遅延時間がかなり大きくなっている。そのため、温度変
動による伝搬遅延時間の変動分が大きくなる。装置内に
は温度分布があるので、各チャネル（ピン）間で伝搬遅
延時間の温度変動量にバラツキが発生し、ドライバ出力
Ｓｄ及びタイミング比較器入力Ｓｆのタイミング精度や
タイミング比較器における比較タイミング（ストローブ
信号）の精度を劣化させる。
【０００７】 また、波形整形器４とドライバ５との
間及びレベル比較器７とタイミング比較器８との間を比
較的長いケーブルやコネクタで接続すると、ケーブル及
びコネクタにおけるチャネル間の結合によって各チャネ
ルの信号が互いに干渉し合い、ドライバ出力波形やタイ
ミング比較器入力波形を歪ませる。上述のドライバ出
力、タイミング比較器入力、ストローブ信号のタイミン
グ精度の劣化やドライバ出力及びタイミング比較器入力
の波形歪によって測定精度の低下する問題がある。
間及びレベル比較器７とタイミング比較器８との間を比
較的長いケーブルやコネクタで接続すると、ケーブル及
びコネクタにおけるチャネル間の結合によって各チャネ
ルの信号が互いに干渉し合い、ドライバ出力波形やタイ
ミング比較器入力波形を歪ませる。上述のドライバ出
力、タイミング比較器入力、ストローブ信号のタイミン
グ精度の劣化やドライバ出力及びタイミング比較器入力
の波形歪によって測定精度の低下する問題がある。
【０００８】
【課題を解決するための手段】（１）請求項１の発明で
は、クロック発生器をＤＵＴの各ピンに対応して設け、
クロック発生器、波形整形器、ドライバ、レベル比較器
及びタイミング比較器をテストヘッドに実装し、パター
ン発生器、基準クロック発生器及び論理比較器をメイン
フレーム（本体）に実装する。
は、クロック発生器をＤＵＴの各ピンに対応して設け、
クロック発生器、波形整形器、ドライバ、レベル比較器
及びタイミング比較器をテストヘッドに実装し、パター
ン発生器、基準クロック発生器及び論理比較器をメイン
フレーム（本体）に実装する。
【０００９】（２）請求項２の発明では、クロック発生
器と波形整形器とがＤＵＴの各ピンに対応して一体化さ
れＣ−ＭＯＳ化されて、１つのパッケージに収容され
る。 （３）請求項３の発明では、ドライバとレベル比較器と
がＤＵＴの各ピンに対応して一体化されて、１つのパッ
ケージに収容される。
器と波形整形器とがＤＵＴの各ピンに対応して一体化さ
れＣ−ＭＯＳ化されて、１つのパッケージに収容され
る。 （３）請求項３の発明では、ドライバとレベル比較器と
がＤＵＴの各ピンに対応して一体化されて、１つのパッ
ケージに収容される。
【００１０】
【発明の実施の形態】この発明の実施例を図１に、図２
に対応する部分に同じ符号を付けて示し、重複説明を省
略する。この発明では、クロック発生器３を各ピンに対
応して設け、ＤＵＴ６のピンと１：１に対応するクロッ
ク発生器３，波形整形器４，ドライバ５、レベル比較器
７，タイミング比較器８をテストヘッドＴＨに実装し、
システム（装置）に対応するパターン発生器１，基準ク
ロック発生器２及び論理比較器９をメインフレーム（本
体）ＭＦに実装する。
に対応する部分に同じ符号を付けて示し、重複説明を省
略する。この発明では、クロック発生器３を各ピンに対
応して設け、ＤＵＴ６のピンと１：１に対応するクロッ
ク発生器３，波形整形器４，ドライバ５、レベル比較器
７，タイミング比較器８をテストヘッドＴＨに実装し、
システム（装置）に対応するパターン発生器１，基準ク
ロック発生器２及び論理比較器９をメインフレーム（本
体）ＭＦに実装する。
【００１１】このようにすると、波形整形器４とドライ
バ５との間及びレベル比較器７とタイミング比較器８と
の間は、同じテストヘッドに実装されているので、信号
経路の長さが従来より極めて短くなり、伝搬遅延時間を
従来の１／１０程度或いはそれ以下にすることができ
る。そのため伝搬遅延時間の温度変動量のピンによるバ
ラツキも同様に小さくなり、ドライバ出力及びタイミン
グ比較器入力のタイミング精度が改善される。
バ５との間及びレベル比較器７とタイミング比較器８と
の間は、同じテストヘッドに実装されているので、信号
経路の長さが従来より極めて短くなり、伝搬遅延時間を
従来の１／１０程度或いはそれ以下にすることができ
る。そのため伝搬遅延時間の温度変動量のピンによるバ
ラツキも同様に小さくなり、ドライバ出力及びタイミン
グ比較器入力のタイミング精度が改善される。
【００１２】また、上記の接続区間には長いケーブルや
コネクタが無いので、従来のケーブルやコネクタにおけ
る信号間の干渉が無くなり、ドライバ出力及びタイミン
グ比較器入力の波形歪が改善される。クロック発生器３
をＤＵＴ６の各ピンに対応してチャネルごとに設ける
と、チャネルごとにクロック発生器３を波形整形器４及
びタイミング比較器８の近傍に配置することが可能とな
り、ＣＬＫ及びＳＴＲＢの伝搬遅延時間が同様に小さく
なり、その温度による変動量のピンによるバラツキも小
さくなる。そのためドライバ出力のタイミングのバラツ
キがいっそう小さくなると共に、タイミング比較器８に
おける比較タイミングのバラツキが小さくなる。
コネクタが無いので、従来のケーブルやコネクタにおけ
る信号間の干渉が無くなり、ドライバ出力及びタイミン
グ比較器入力の波形歪が改善される。クロック発生器３
をＤＵＴ６の各ピンに対応してチャネルごとに設ける
と、チャネルごとにクロック発生器３を波形整形器４及
びタイミング比較器８の近傍に配置することが可能とな
り、ＣＬＫ及びＳＴＲＢの伝搬遅延時間が同様に小さく
なり、その温度による変動量のピンによるバラツキも小
さくなる。そのためドライバ出力のタイミングのバラツ
キがいっそう小さくなると共に、タイミング比較器８に
おける比較タイミングのバラツキが小さくなる。
【００１３】この発明ではパターン発生器１と波形整形
器４との間、基準クロック発生器２とクロック発生器３
との間、タイミング比較器８と論理比較器９との間は、
いずれも従来より信号経路が長くなり、伝搬遅延時間が
大きくなるが、これらの区間の信号の遅延は、ドライバ
出力及びタイミング比較器入力の各チャネル（ピン）間
のタイミングのずれ（ＳＫＥＷ精度の劣化）には影響を
及ぼさないので差し支えない。
器４との間、基準クロック発生器２とクロック発生器３
との間、タイミング比較器８と論理比較器９との間は、
いずれも従来より信号経路が長くなり、伝搬遅延時間が
大きくなるが、これらの区間の信号の遅延は、ドライバ
出力及びタイミング比較器入力の各チャネル（ピン）間
のタイミングのずれ（ＳＫＥＷ精度の劣化）には影響を
及ぼさないので差し支えない。
【００１４】テストヘッドＴＨには従来より多くの回路
ブロックが実装されるので大型になると共に発熱量が増
大する恐れがある。これをさけるため、各チャネルのク
ロック発生器３及び波形整形器４は一体化し、Ｃ−ＭＯ
Ｓ化して１つのパッケージに収め、低消費電力化と小型
化を行うのが望ましい。Ｃ−ＭＯＳ化にあたっては、温
度変動があってもこれらの回路が常に同一電力で動作す
るように働く補償回路を設ける。その結果、Ｃ−ＭＯＳ
の自己発熱がほゞ一定となり、電気的特性のバラツキが
抑えられる。また、Ｃ−ＭＯＳのパッケージごとに専用
の電源回路を設けて、電源電圧の変動を極力小さく抑
え、特性を安定化させている。
ブロックが実装されるので大型になると共に発熱量が増
大する恐れがある。これをさけるため、各チャネルのク
ロック発生器３及び波形整形器４は一体化し、Ｃ−ＭＯ
Ｓ化して１つのパッケージに収め、低消費電力化と小型
化を行うのが望ましい。Ｃ−ＭＯＳ化にあたっては、温
度変動があってもこれらの回路が常に同一電力で動作す
るように働く補償回路を設ける。その結果、Ｃ−ＭＯＳ
の自己発熱がほゞ一定となり、電気的特性のバラツキが
抑えられる。また、Ｃ−ＭＯＳのパッケージごとに専用
の電源回路を設けて、電源電圧の変動を極力小さく抑
え、特性を安定化させている。
【００１５】ドライバ５及びレベル比較器７も一体化し
て１つのパッケージに収容し、小型化するのが望まし
い。
て１つのパッケージに収容し、小型化するのが望まし
い。
【００１６】
【発明の効果】 以上述べたように、この発明ではク
ロック発生器３をＤＵＴの各ピンに対応して設け、各ピ
ンと対応するクロック発生器３，波形整形器４，ドライ
バ５，レベル比較器７及びタイミング比較器８をテスト
ヘッドＴＨに実装したので、各回路ブロック間の信号経
路が極めて短くなり、信号の伝搬遅延時間、従ってそれ
らの温度変動量のピンによるバラツキが小さくなり、ド
ライバ出力と、タイミング比較器入力と、タイミング比
較器の比較タイミング（ＳＴＲＢ）のピンによるバラツ
キを抑圧することができる。
ロック発生器３をＤＵＴの各ピンに対応して設け、各ピ
ンと対応するクロック発生器３，波形整形器４，ドライ
バ５，レベル比較器７及びタイミング比較器８をテスト
ヘッドＴＨに実装したので、各回路ブロック間の信号経
路が極めて短くなり、信号の伝搬遅延時間、従ってそれ
らの温度変動量のピンによるバラツキが小さくなり、ド
ライバ出力と、タイミング比較器入力と、タイミング比
較器の比較タイミング（ＳＴＲＢ）のピンによるバラツ
キを抑圧することができる。
【００１７】 回路ブロック間の信号経路が短縮され
ると共にコネクタ接続が不要であるので、各チャネルの
信号間の干渉がかなり小さくなり、ドライバ出力やタイ
ミング比較器入力の波形歪が改善される。 上記，で述べたタイミング精度と波形歪の改善によ
って、測定精度を大幅に向上することができる。
ると共にコネクタ接続が不要であるので、各チャネルの
信号間の干渉がかなり小さくなり、ドライバ出力やタイ
ミング比較器入力の波形歪が改善される。 上記，で述べたタイミング精度と波形歪の改善によ
って、測定精度を大幅に向上することができる。
【図１】この発明の実施例を示すブロック図。
【図２】従来のＩＣ試験装置のブロック図。
Claims (3)
- 【請求項１】 試験パターン及び期待値を発生するパタ
ーン発生器と、 基準クロック発生器と、 基準クロックに同期して、クロック信号及びストローブ
信号を発生するクロック発生器と、 前記試験パターン及びクロック信号を入力して、波形整
形する波形整形器と、 その波形整形器の出力を入力して、所定レベルの信号を
被試験ＩＣ（以下ＤＵＴと言う）に印加するドライバ
と、 ＤＵＴの応答出力を比較レベルと比較するレベル比較器
と、 そのレベル比較器の出力を前記ストローブ信号のタイミ
ングと比較するタイミング比較器と、 そのタイミング比較器の出力と前記期待値とを論理比較
してフェイル／パス信号を出力する論理比較器とを有
し、 前記波形整形器、ドライバ、レベル比較器及びタイミン
グ比較器がＤＵＴの各ピンと対応して設けられているＩ
Ｃ試験装置において、 前記クロック発生器をＤＵＴの各ピンに対応して設け、 前記クロック発生器、波形整形器、ドライバ、レベル比
較器及びタイミング比較器をテストヘッドに実装し、 前記パターン発生器、基準クロック発生器及び論理比較
器をメインフレーム（本体）に実装することを特徴とす
るＩＣ試験装置。 - 【請求項２】 請求項１において、前記クロック発生器
と波形整形器とがＤＵＴの各ピンに対応して一体化され
Ｃ−ＭＯＳ化されて、１つのパッケージに収容されてい
ることを特徴とするＩＣ試験装置。 - 【請求項３】 請求項１において、前記ドライバとレベ
ル比較器とがＤＵＴの各ピンに対応して一体化されて、
１つのパッケージに収容されていることを特徴とするＩ
Ｃ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10031010A JPH11231021A (ja) | 1998-02-13 | 1998-02-13 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10031010A JPH11231021A (ja) | 1998-02-13 | 1998-02-13 | Ｉｃ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11231021A true JPH11231021A (ja) | 1999-08-27 |
Family
ID=12319599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10031010A Pending JPH11231021A (ja) | 1998-02-13 | 1998-02-13 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11231021A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008286660A (ja) * | 2007-05-18 | 2008-11-27 | Yokogawa Electric Corp | 半導体試験装置 |
| US7945718B2 (en) * | 2005-08-22 | 2011-05-17 | Nxp B.V. | Microcontroller waveform generation |
-
1998
- 1998-02-13 JP JP10031010A patent/JPH11231021A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7945718B2 (en) * | 2005-08-22 | 2011-05-17 | Nxp B.V. | Microcontroller waveform generation |
| JP2008286660A (ja) * | 2007-05-18 | 2008-11-27 | Yokogawa Electric Corp | 半導体試験装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040721 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20051104 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060302 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060627 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061121 |