JPH11223658A - Semiconductor integrated circuit device - Google Patents
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- JPH11223658A JPH11223658A JP10023198A JP2319898A JPH11223658A JP H11223658 A JPH11223658 A JP H11223658A JP 10023198 A JP10023198 A JP 10023198A JP 2319898 A JP2319898 A JP 2319898A JP H11223658 A JPH11223658 A JP H11223658A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、例えばLSI等の
半導体集積回路の動作をテストする場合の技術であり、
テストに必要な設備等の構成を簡単化できるように改良
した半導体集積回路装置に関する。The present invention relates to a technique for testing the operation of a semiconductor integrated circuit such as an LSI, for example.
The present invention relates to a semiconductor integrated circuit device improved so as to simplify the configuration of equipment required for a test.
【0002】[0002]
【従来の技術】LSIの動作をテストする場合、LSI
とLSIテスタを接続し、LSIテスタから外部クロッ
ク及びテストデータをLSIに与えて、LSIを動作さ
せることにより、LSIの論理回路部の動作をテストす
るようにしていた。そして、動作テストの結果は、LS
IからLSIテスタに出力されて、LSIテスタ側で解
析され、LSIの良否の判断がなされるように構成され
ていた。2. Description of the Related Art When testing the operation of an LSI,
And an LSI tester, and an external clock and test data are supplied from the LSI tester to the LSI to operate the LSI, thereby testing the operation of the logic circuit unit of the LSI. The result of the operation test is LS
I is output to the LSI tester and analyzed on the LSI tester side to determine the quality of the LSI.
【0003】[0003]
【発明が解決しようとする課題】上記従来構成の場合、
LSIテスタから出力できる外部クロックの周波数に
は、LSIテスタの性能上の上限がある。これに対し
て、近年、LSIの動作クロックの周波数はますます高
くなる傾向がある。このため、高速クロックで動作する
LSIを、その最高動作周波数でテストしようとした場
合、または、それ以上の速度で動作周波数マージン上限
のテストをしようとした場合、それまで使用していたL
SIテスタによってはテストできないという事態が生じ
た。この場合、上記高速クロックを出力可能な高速LS
Iテスタを導入すれば上記事態を解消できるが、このよ
うな高速LSIテスタは非常に高価であるという問題が
あった。In the case of the above conventional configuration,
The frequency of the external clock that can be output from the LSI tester has an upper limit on the performance of the LSI tester. On the other hand, in recent years, the frequency of an operation clock of an LSI tends to be higher and higher. For this reason, when an LSI operating at a high-speed clock is tested at its maximum operating frequency, or when an upper limit of the operating frequency margin is tested at a higher speed, the L
Some SI testers could not test. In this case, the high-speed LS capable of outputting the high-speed clock
Although the above situation can be solved by introducing an I tester, there is a problem that such a high-speed LSI tester is very expensive.
【0004】これに対して、高速クロックを発生する高
速クロック発振回路をLSIの内部に設け、この高速ク
ロック発振回路から出力された高速クロックでLSIの
動作をテストする構成が考えられている。しかし、この
構成の場合、テスト結果の出力が高速クロックで行われ
るため、クロックの遅いLSIテスタでは上記テスト結
果を入力することができなかった。即ち、高速クロック
発振回路をLSIの内部に設けるだけでは、実際には、
テスト結果が正常であるか否かの判定を実行することが
できなかった。On the other hand, a configuration has been considered in which a high-speed clock oscillation circuit for generating a high-speed clock is provided inside the LSI, and the operation of the LSI is tested with the high-speed clock output from the high-speed clock oscillation circuit. However, in the case of this configuration, the output of the test result is performed by the high-speed clock, so that the test result cannot be input to the LSI tester with the slow clock. That is, merely providing the high-speed clock oscillation circuit inside the LSI,
It was not possible to determine whether the test results were normal.
【0005】そこで、本発明の目的は、高速クロックで
動作する半導体集積回路装置をテストする場合に、テス
ト用設備のコストを低減することができる半導体集積回
路装置を提供するにある。An object of the present invention is to provide a semiconductor integrated circuit device capable of reducing the cost of test equipment when testing a semiconductor integrated circuit device operated by a high-speed clock.
【0006】[0006]
【課題を解決するための手段】本発明の半導体集積回路
装置は、高速クロックからなる内部クロックを発生する
VCO発振回路と、外部から供給される外部クロックま
たは前記内部クロックのいずれを使用するかを選択する
選択手段と、半導体集積回路の動作テストを実行する動
作テスト手段と、前記動作テストの結果を記憶する記憶
手段とを備え、前記動作テストを実行するときは前記内
部クロックを使用し、前記記憶手段に記憶されている前
記動作テストの結果を外部へ出力するときは前記外部ク
ロックを使用するように構成したところに特徴を有す
る。According to the present invention, there is provided a semiconductor integrated circuit device comprising: a VCO oscillation circuit for generating an internal clock composed of a high-speed clock; and a decision whether to use an external clock supplied from outside or the internal clock. Selecting means for selecting, an operation test means for executing an operation test of the semiconductor integrated circuit, and a storage means for storing a result of the operation test, wherein the internal clock is used when executing the operation test, It is characterized in that the external clock is used when outputting the operation test result stored in the storage means to the outside.
【0007】上記構成によれば、高速クロックからなる
内部クロックを使用して、半導体集積回路の動作テスト
を実行し、この動作テストの結果を記憶手段に記憶す
る。そして、記憶手段に記憶した動作テストの結果を外
部へ出力するときは、外部クロックを使用する。これに
より、クロックの遅いLSIテスタであっても、上記動
作テストの結果を入力してそれが正常であるか否かを判
定することが可能となる。この場合、クロックの遅いL
SIテスタによって、高速クロックで動作する半導体集
積回路をテスト可能となるから、テスト用設備のコスト
を低減できる。また、上記構成においては、前記VCO
発振回路の発振周波数が設定された周波数に等しいか否
かを判断する周波数判断手段を備えることが好ましい。According to the above configuration, the operation test of the semiconductor integrated circuit is executed by using the internal clock composed of the high-speed clock, and the result of the operation test is stored in the storage means. Then, when outputting the operation test result stored in the storage means to the outside, an external clock is used. As a result, even an LSI tester with a slow clock can input the result of the operation test and determine whether or not the result is normal. In this case, the clock L
With the SI tester, a semiconductor integrated circuit that operates with a high-speed clock can be tested, so that the cost of test equipment can be reduced. In the above configuration, the VCO
It is preferable to include a frequency determination unit that determines whether the oscillation frequency of the oscillation circuit is equal to the set frequency.
【0008】更に、本発明の他の半導体集積回路装置
は、高速クロックからなる内部クロックを発生するVC
O発振回路と、外部から供給される外部クロックまたは
前記内部クロックのいずれを使用するかを選択する選択
手段と、半導体集積回路の動作テストを実行する動作テ
スト手段と、前記動作テストの結果が正常であるか否か
を判定し、その判定結果を外部へ出力する判定手段とを
備えて構成されている。Further, another semiconductor integrated circuit device of the present invention provides a VC which generates an internal clock composed of a high-speed clock.
An O oscillation circuit, a selection unit for selecting whether to use an external clock supplied from outside or the internal clock, an operation test unit for executing an operation test of the semiconductor integrated circuit, and a result of the operation test is normal. And a determination means for determining whether or not the above is true, and outputting the determination result to the outside.
【0009】[0009]
【発明の実施の形態】以下、本発明をLSIに適用した
第1の実施例について、図1及び図2を参照しながら説
明する。図1は本実施例のLSI(半導体集積回路装
置)1の電気的構成を示すブロック図である。この図1
に示すように、LSI1内には、入力部2、論理回路部
3及び出力部4が設けられている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment in which the present invention is applied to an LSI will be described below with reference to FIGS. FIG. 1 is a block diagram illustrating an electrical configuration of an LSI (semiconductor integrated circuit device) 1 according to the present embodiment. This figure 1
As shown in (1), an input unit 2, a logic circuit unit 3, and an output unit 4 are provided in the LSI 1.
【0010】上記入力部2は、タイミング生成回路5
と、ROM制御回路6と、ROM7と、入力データ選択
回路8とから構成されている。上記論理回路部3は、論
理回路9とVCO発振回路10とから構成されている。
上記出力部4は、テスト結果出力回路11と、メモリ1
2と、メモリ制御回路13と、出力選択回路14とから
構成されている。The input unit 2 includes a timing generation circuit 5
, A ROM control circuit 6, a ROM 7, and an input data selection circuit 8. The logic circuit section 3 includes a logic circuit 9 and a VCO oscillation circuit 10.
The output unit 4 includes a test result output circuit 11 and a memory 1
2, a memory control circuit 13 and an output selection circuit 14.
【0011】ここで、上記タイミング生成回路5は、外
部から供給される外部クロックEXCKを入力端子15
を通して入力すると共に、上記VCO発振回路10から
出力される内部クロックVCOCKを入力し、更に、第
1のセレクト信号Saを入力端子16を通して入力する
ように構成されている。そして、タイミング生成回路5
は、第1のセレクト信号Saのレベルに応じて外部クロ
ックEXCKまたは内部クロックVCOCKのうちのい
ずれかを動作クロックSdとして使用する、即ち、動作
クロックSdとしてLSI1内の他の回路へ供給するよ
うに構成されている。Here, the timing generation circuit 5 receives an external clock EXCK supplied from the outside and supplies it to an input terminal 15.
, The internal clock VCOCK output from the VCO oscillation circuit 10, and a first select signal Sa through an input terminal 16. Then, the timing generation circuit 5
Uses either the external clock EXCK or the internal clock VCOCK as the operation clock Sd according to the level of the first select signal Sa, that is, supplies the operation clock Sd to another circuit in the LSI 1 It is configured.
【0012】具体的には、タイミング生成回路5は、第
1のセレクト信号Saが例えばロウレベルのときに外部
クロックEXCKを使用し、第1のセレクト信号Saが
ハイレベルのときに内部クロックVCOCKを使用する
ように構成されている。この場合、タイミング生成回路
5が本発明の選択手段を構成している。More specifically, the timing generation circuit 5 uses the external clock EXCK when the first select signal Sa is at a low level, for example, and uses the internal clock VCOCK when the first select signal Sa is at a high level. It is configured to be. In this case, the timing generation circuit 5 constitutes the selection means of the present invention.
【0013】また、ROM7内には、所定のテストデー
タ(テストパターン)が記憶されている。更に、入力デ
ータ選択回路8は、ROM7内のテストデータを論理回
路9へ送るか、入力端子17を通して外部から与えられ
たテストデータを論理回路9へ送るかを選択する機能を
有している。この場合、入力データ選択回路8は、第2
のセレクト信号Sbを入力端子18を通して入力し、こ
の第2のセレクト信号Sbのレベルに応じて上記選択処
理を行うように構成されている。例えば、第2のセレク
ト信号Sbがロウレベルのとき、外部から与えられたテ
ストデータを論理回路9へ送り、第2のセレクト信号S
bがハイレベルのとき、ROM7内のテストデータを論
理回路9へ送るように構成されている。The ROM 7 stores predetermined test data (test patterns). Further, the input data selection circuit 8 has a function of selecting whether to send test data in the ROM 7 to the logic circuit 9 or to send test data supplied from the outside through the input terminal 17 to the logic circuit 9. In this case, the input data selection circuit 8
Is input through the input terminal 18 and the selection process is performed according to the level of the second select signal Sb. For example, when the second select signal Sb is at a low level, the test data supplied from the outside is sent to the logic circuit 9 and the second select signal Sb is sent to the logic circuit 9.
When b is at a high level, the test data in the ROM 7 is sent to the logic circuit 9.
【0014】さて、論理回路9は、上記入力データ選択
回路8を経由して供給されたテストデータに基づいて動
作テストを実行する機能(即ち、LSI1の動作テスト
を実行する機能)を有している。この場合、論理回路9
が本発明の動作テスト手段を構成している。また、VC
O発振回路10は、入力端子19を通して外部から与え
られるVCO制御電圧信号Svを受けて、このVCO制
御電圧信号Svのレベルに応じた周波数の信号を発生す
るように構成されている。この場合、VCO発振回路1
0は、LSI1の最高動作周波数に等しい周波数の信
号、即ち、高速クロックからなる内部クロックVCOC
Kを発生可能なように構成されている。尚、本実施例の
LSI1は、例えばCD−ROMドライブ用のLSIで
あり、このようなLSIは上記VCO発振回路10を元
々内蔵するように構成されている。The logic circuit 9 has a function of executing an operation test based on the test data supplied via the input data selection circuit 8 (ie, a function of executing an operation test of the LSI 1). I have. In this case, the logic circuit 9
Constitute the operation test means of the present invention. Also, VC
The O oscillation circuit 10 is configured to receive a VCO control voltage signal Sv externally applied through an input terminal 19 and generate a signal having a frequency corresponding to the level of the VCO control voltage signal Sv. In this case, the VCO oscillation circuit 1
0 is a signal having a frequency equal to the highest operating frequency of the LSI 1, that is, an internal clock VCOC composed of a high-speed clock.
It is configured to generate K. The LSI 1 of the present embodiment is, for example, an LSI for a CD-ROM drive, and such an LSI is configured to originally incorporate the VCO oscillation circuit 10.
【0015】また、テスト結果出力回路11は、論理回
路9からテスト結果を受けて、このテスト結果を外部へ
出力するために出力選択回路14へ送る機能と、上記テ
スト結果をメモリ12に記憶させる機能とを有してい
る。メモリ12は、上記動作テストの結果を記憶するも
のであり、本発明の記憶手段を構成している。The test result output circuit 11 receives a test result from the logic circuit 9 and sends the test result to the output selection circuit 14 for outputting the test result to the outside, and causes the memory 12 to store the test result. Function. The memory 12 stores a result of the operation test, and constitutes a storage unit of the present invention.
【0016】更に、出力選択回路14は、第3のセレク
ト信号Scを入力端子20を通して入力し、この第3の
セレクト信号Scのレベルに応じて、論理回路9からの
テスト結果を外部へ出力するか、メモリ12に記憶され
ているテスト結果を外部へ出力するかの選択を行うよう
に構成されている。例えば、第3のセレクト信号Scが
ロウレベルのとき、論理回路9からのテスト結果を外部
へ出力し、第3のセレクト信号Scがハイレベルのと
き、メモリ12に記憶されているテスト結果を外部へ出
力する(即ち、メモリ12に記憶されているテスト結果
を外部のLSIテスタ等から読出し可能になる)ように
構成されている。Further, the output selection circuit 14 inputs the third select signal Sc through the input terminal 20, and outputs a test result from the logic circuit 9 to the outside according to the level of the third select signal Sc. Or to output the test result stored in the memory 12 to the outside. For example, when the third select signal Sc is at a low level, the test result from the logic circuit 9 is output to the outside, and when the third select signal Sc is at a high level, the test result stored in the memory 12 is output to the outside. The test results are output (that is, the test results stored in the memory 12 can be read from an external LSI tester or the like).
【0017】次に、上記構成のLSI1をLSIテスタ
(図示しない)によってテストする場合の動作につい
て、図2のタイムチャートも参照して説明する。ここ
で、本実施例で使用するLSIテスタは、遅いクロック
からなる外部クロックEXCKを出力するテスタであ
り、従来から使用されているものである。Next, the operation when the LSI 1 having the above configuration is tested by an LSI tester (not shown) will be described with reference to a time chart of FIG. Here, the LSI tester used in the present embodiment is a tester that outputs an external clock EXCK composed of a slow clock and is conventionally used.
【0018】まず、LSIテスタにLSI1をセット
し、LSIテスタからLSI1へ各種信号を与えるよう
にする。具体的には、外部クロックEXCKをLSI1
の入力端子15に与え、第1のセレクト信号Saを入力
端子16に与え、VCO制御電圧信号Svを入力端子1
9に与え、テストデータを入力端子17に与え、第2の
セレクト信号Sbを入力端子18に与え、第3のセレク
ト信号Scを入力端子20に与えるように設定する。First, the LSI 1 is set in the LSI tester, and various signals are supplied from the LSI tester to the LSI 1. Specifically, the external clock EXCK is connected to the LSI1
To the input terminal 15, the first select signal Sa to the input terminal 16, and the VCO control voltage signal Sv to the input terminal 1.
9, the test data is supplied to the input terminal 17, the second select signal Sb is supplied to the input terminal 18, and the third select signal Sc is supplied to the input terminal 20.
【0019】この場合、外部クロックEXCKは、図2
(a)に示すように、遅いクロック(例えば40MHz
程度)からなる信号である。これに対して、VCO発振
回路10から発振される内部クロックVCOCKは、図
2(b)に示すように、高速クロック(例えば138M
Hz程度)からなる信号であり、LSIテスタの最高周
波数と比べて高速なクロックである。即ち、このような
高速の内部クロックVCOCKが発振されるように設定
されたレベルのVCO制御電圧信号Svが入力端子19
に与えられている。尚、外部クロックEXCKと内部ク
ロックVCOCKは非同期で良い。In this case, the external clock EXCK corresponds to FIG.
As shown in (a), a slow clock (for example, 40 MHz
Degree). On the other hand, as shown in FIG. 2B, the internal clock VCOCK oscillated from the VCO oscillation circuit 10 is a high-speed clock (for example, 138M).
Hz) and is a clock that is faster than the highest frequency of the LSI tester. That is, the VCO control voltage signal Sv at a level set so that such a high-speed internal clock VCOCK is oscillated is applied to the input terminal 19.
Has been given to. Note that the external clock EXCK and the internal clock VCOCK may be asynchronous.
【0020】また、第2のセレクト信号Sbは例えばロ
ウレベルに設定されており、入力データ選択回路8は、
外部から与えられたテストデータを論理回路9へ送るよ
うに設定されている。更に、第3のセレクト信号Scは
例えばハイレベルに設定されており、出力選択回路14
は、メモリ12に記憶されているテスト結果を外部へ出
力するように設定されている。このような設定状態で、
LSI1の動作を高速クロックでテストする場合の制御
動作について、以下、具体的に説明する。The second select signal Sb is set to, for example, a low level, and the input data selection circuit 8
It is set so that test data given from outside is sent to the logic circuit 9. Further, the third select signal Sc is set to, for example, a high level, and the output select circuit 14
Are set to output the test results stored in the memory 12 to the outside. In such a setting state,
The control operation when the operation of the LSI 1 is tested with a high-speed clock will be specifically described below.
【0021】まず、最初の状態(時刻t0)では、図2
(c)に示すように、第1のセレクト信号Saがロウレ
ベルに設定されている。この状態では、タイミング生成
回路5は、入力端子15を通して入力した外部クロック
EXCKを動作クロックSdとして出力するから、この
出力される動作クロックSdは、図2(d)に示すよう
に、外部クロックEXCKと同じ信号となる。そして、
この外部クロックEXCKでLSI1が動作する状態に
おいて、LSIテスタから所定のテストデータ(テスト
パターン)をLSI1の入力端子17に与える。そし
て、この与えられたテストデータは入力データ選択回路
8を介して論理回路9へ与えられる。これと共に、論理
回路9はテスト実行前の初期状態に初期化される。First, in the initial state (time t0), FIG.
As shown in (c), the first select signal Sa is set to low level. In this state, the timing generation circuit 5 outputs the external clock EXCK input through the input terminal 15 as the operation clock Sd. Therefore, the output operation clock Sd is, as shown in FIG. And the same signal as And
In a state where the LSI 1 operates with the external clock EXCK, predetermined test data (test pattern) is supplied from the LSI tester to the input terminal 17 of the LSI 1. Then, the applied test data is applied to logic circuit 9 via input data selection circuit 8. At the same time, the logic circuit 9 is initialized to an initial state before test execution.
【0022】さて、時刻t1に至ると(時刻t0から第
1の設定時間が経過すると)、第1のセレクト信号Sa
がハイレベルに変化する。これにより、タイミング生成
回路5は、VCO発振回路10から出力された内部クロ
ックVCOCKを動作クロックSdとして出力するよう
になる。このため、出力される動作クロックSdは、図
2(d)に示すように、内部クロックVCOCKと同じ
信号となる。従って、これ以降、LSI1は高速の内部
クロックVCOCKで動作する状態となる。When the time reaches time t1 (when a first set time has elapsed from time t0), the first select signal Sa
Changes to a high level. As a result, the timing generation circuit 5 outputs the internal clock VCOCK output from the VCO oscillation circuit 10 as the operation clock Sd. Therefore, the output operation clock Sd becomes the same signal as the internal clock VCOCK, as shown in FIG. Therefore, thereafter, the LSI 1 operates in the high-speed internal clock VCOCK.
【0023】そして、この動作状態において、論理回路
9は上記内部クロックVCOCKで動作テストを実行す
るように構成されている。このとき、論理回路9は、外
部から入力したテストデータを動作テストに使用するよ
うに構成されている。また、論理回路9は、必要に応じ
てROM7に記憶されているテストデータを読出して入
力し、このテストデータを動作テストに使用するように
構成されている。続いて、上記動作テストの結果は、論
理回路9からテスト結果出力回路11を通してメモリ1
2内に記憶されるように構成されている。In this operation state, the logic circuit 9 is configured to execute an operation test using the internal clock VCOCK. At this time, the logic circuit 9 is configured to use test data input from the outside for an operation test. The logic circuit 9 is configured to read and input test data stored in the ROM 7 as necessary, and use the test data for an operation test. Subsequently, the result of the operation test is transmitted from the logic circuit 9 through the test result output circuit 11 to the memory 1.
2 are stored.
【0024】この後、時刻t2に至ると(前記時刻t1
から第2の設定時間が経過すると)、第1のセレクト信
号Saがロウレベルに変化する。尚、上記第2の設定時
間は、その間に、論理回路9による動作テストが十分完
了するように設定されている。これにより、タイミング
生成回路5は、外部のLSIテスタから供給された外部
クロックEXCKを動作クロックSdとして出力するよ
うになる。このため、出力される動作クロックSdは、
図2(d)に示すように、外部クロックEXCKと同じ
信号となる。従って、これ以降、LSI1は上記外部ク
ロックEXCKで動作する状態となる。Thereafter, at time t2 (at time t1)
(When the second set time has elapsed since the start), the first select signal Sa changes to the low level. The second set time is set so that the operation test by the logic circuit 9 is sufficiently completed during the second set time. Thus, the timing generation circuit 5 outputs the external clock EXCK supplied from the external LSI tester as the operation clock Sd. Therefore, the output operation clock Sd is
As shown in FIG. 2D, the signal is the same as the external clock EXCK. Therefore, thereafter, the LSI 1 is in a state of operating with the external clock EXCK.
【0025】そして、この動作状態において、出力選択
回路14は、メモリ12内に記憶されているテスト結果
を出力端子21を通して外部であるLSIテスタへ出力
するように構成されている。このとき、LSI1は遅い
クロックである外部クロックEXCKで動作しているか
ら、LSIテスタは上記メモリ12内に記憶されている
テスト結果を読出して入力することが可能である。そし
て、LSIテスタは、上記入力したテスト結果に基づい
てテストしたLSI1が正常であるか否かを判定するよ
うに構成されている。In this operation state, the output selection circuit 14 is configured to output the test result stored in the memory 12 to an external LSI tester through the output terminal 21. At this time, since the LSI 1 operates with the external clock EXCK which is a slow clock, the LSI tester can read and input the test result stored in the memory 12. The LSI tester is configured to determine whether the tested LSI 1 is normal based on the input test result.
【0026】尚、上記した動作テストにおいて、テスト
データを外部からLSI1(論理回路9)に入力させる
必要がない場合、例えばROM7内のテストデータだけ
でテストする場合(或いは、テストデータなしでテスト
する場合)には、第2のセレクト信号Sbをハイレベル
に設定しておけば良い。また、第3のセレクト信号Sc
をずっとハイレベルに設定したが、出力選択回路14に
よりメモリ12に記憶されているテスト結果を外部へ出
力するときだけ、例えば時刻t2以降だけ、第3のセレ
クト信号Scをハイレベルに設定しても良い。In the above-described operation test, when it is not necessary to externally input test data to the LSI 1 (logic circuit 9), for example, when the test is performed only with the test data in the ROM 7 (or the test is performed without test data). In this case, the second select signal Sb may be set to a high level. Also, the third select signal Sc
Is set to a high level, but the third select signal Sc is set to a high level only when the test result stored in the memory 12 is output to the outside by the output selection circuit 14, for example, only after the time t2. Is also good.
【0027】更に、動作テストを遅いクロックである外
部クロックEXCKで実行するだけで良い場合には、第
1のセレクト信号Saをずっとロウレベルに設定してお
けば良い。そして、この遅いクロックでテストする場合
には、第3のセレクト信号Scをロウレベルに設定し
て、出力選択回路14によって動作テストの結果をメモ
リ12に記憶させることなく、外部のLSIテスタへ直
接出力するように構成することも可能である。尚、上記
遅いクロックでテストする場合も、動作テストの結果を
一旦メモリ12に記憶させるように構成しても良い。Further, when the operation test only needs to be executed with the external clock EXCK which is a slow clock, the first select signal Sa may be set to a low level all the time. When the test is performed with this slow clock, the third select signal Sc is set to a low level, and the output selection circuit 14 directly outputs the operation test result to the external LSI tester without storing the result of the operation test in the memory 12. It is also possible to configure so that It should be noted that even when the test is performed with the slow clock, the result of the operation test may be temporarily stored in the memory 12.
【0028】このような構成の本実施例によれば、高速
クロックからなる内部クロックVCOCKを使用して、
LSI1の論理回路9の動作テストを実行し、この動作
テストの結果をメモリ12に記憶した後、メモリ12に
記憶した動作テストの結果を外部へ出力するときは、低
速クロックからなる外部クロックEXCKを使用するよ
うに構成されている。これにより、クロックの遅い低速
LSIテスタであっても、上記動作テストの結果を入力
してそれが正常であるか否かを判定することが可能とな
る。そして、本実施例の場合、低速LSIテスタによっ
て、高速クロックで動作するLSI1の高速クロック動
作テスト(最高動作周波数のテスト)を実行可能とな
る。これにより、高価な高速LSIテスタを導入しなく
ても済むから、テスト用設備のコストを大幅に低減する
ことができる。According to this embodiment having such a configuration, the internal clock VCOCK composed of a high-speed clock is used to
When an operation test of the logic circuit 9 of the LSI 1 is executed, and the result of the operation test is stored in the memory 12 and the operation test result stored in the memory 12 is output to the outside, an external clock EXCK composed of a low-speed clock is output. Is configured to be used. Thus, even a low-speed LSI tester with a slow clock can input the result of the operation test and determine whether or not the result is normal. Then, in the case of the present embodiment, the high-speed clock operation test (test of the highest operation frequency) of the LSI 1 operating with the high-speed clock can be executed by the low-speed LSI tester. As a result, it is not necessary to introduce an expensive high-speed LSI tester, so that the cost of test equipment can be greatly reduced.
【0029】特に、上記実施例のような内部にVCO発
振回路が内蔵されているLSIの場合は、タイミング生
成回路5に選択手段としての機能を付加したり、テスト
結果を記憶させるメモリ12を設けたりするように構成
するだけで済む。従って、LSI1の製造コストもほと
んど高くなることがない。In particular, in the case of an LSI in which a VCO oscillation circuit is built in as in the above embodiment, a function as a selection means is added to the timing generation circuit 5 and a memory 12 for storing test results is provided. Or just configure it to Therefore, the manufacturing cost of the LSI 1 hardly increases.
【0030】尚、上記実施例では、出力部4に配設する
記憶手段としてRAM等からなるメモリ12を設けた
が、これに限られるものではなく、例えばレジスタを設
けるように構成しても良い。In the above embodiment, the memory 12 such as a RAM is provided as storage means provided in the output unit 4. However, the present invention is not limited to this. For example, a register may be provided. .
【0031】図3は本発明の第2の実施例を示すもので
あり、第1の実施例と異なるところを説明する。尚、第
1の実施例と同一部分には同一符号を付している。上記
第2の実施例では、VCO発振回路10の発振周波数が
設定された周波数に等しいか否かを判断する周波数判断
手段22を、LSI1内に設けている。FIG. 3 shows a second embodiment of the present invention. Differences from the first embodiment will be described. The same parts as those of the first embodiment are denoted by the same reference numerals. In the second embodiment, the frequency determining means 22 for determining whether the oscillation frequency of the VCO oscillation circuit 10 is equal to the set frequency is provided in the LSI 1.
【0032】具体的には、図3に示すように、周波数判
断手段22はレジスタ23とカウンタ24とコンパレー
タ25とから構成されている。上記レジスタ23には、
発振させたい内部クロックVCOCK(高速クロック)
の周波数を特定するデータAが外部(例えばLSIテス
タ)から入力端子26を通して与えられて記憶されるよ
うに構成されている。上記記憶されているデータAは、
例えば外部クロックEXCKの2個パルスの間の時間内
に存在する内部クロックVCOCKのパルス数を表すデ
ータである。Specifically, as shown in FIG. 3, the frequency judging means 22 comprises a register 23, a counter 24, and a comparator 25. In the register 23,
Internal clock VCOCK (high-speed clock) to be oscillated
Is specified from the outside (for example, an LSI tester) through the input terminal 26 and stored. The stored data A is
For example, it is data representing the number of pulses of the internal clock VCOCK existing within the time between two pulses of the external clock EXCK.
【0033】また、カウンタ24は、外部から供給され
た外部クロックEXCKと、VCO発振回路10から発
振された内部クロックVCOCKとを入力して、外部ク
ロックEXCKの2個パルスの間の時間内に存在する内
部クロックVCOCKのパルス数をカウントし、そのカ
ウント値Bを出力するように構成されている。そして、
コンパレータ25は、レジスタ23内のデータAと、カ
ウンタ24によりカウントされたカウント値Bとを比較
し、両者が一致したときに例えばハイレベル信号を、両
者が不一致のときにロウレベル信号を出力するように構
成されている。The counter 24 receives the external clock EXCK supplied from the outside and the internal clock VCOCK oscillated from the VCO oscillating circuit 10, and generates the counter 24 within the time between two pulses of the external clock EXCK. It is configured to count the number of pulses of the internal clock VCOCK and output the count value B. And
The comparator 25 compares the data A in the register 23 with the count value B counted by the counter 24, and outputs, for example, a high-level signal when they match, and outputs a low-level signal when they do not match. Is configured.
【0034】上記コンパレータ25から出力された出力
信号は、出力端子27を介してLSIテスタ28に与え
られるように構成されている。このLSIテスタ28
は、VCO制御電圧信号SvをLSI1の入力端子19
を通してVCO発振回路10へ与えるように構成されて
いる。この場合、LSIテスタ28は、コンパレータ2
5からハイレベルの出力信号を受けるまで、即ち、レジ
スタ23内のデータAとカウンタ24のカウント値Bと
が一致するまで、VCO制御電圧信号Svを変化させる
と共に、一致したところでVCO制御電圧信号Svを固
定するように構成されている。これにより、VCO発振
回路10は、設定された周波数に等しい周波数の内部ク
ロックVCOCKを発生するようになる。The output signal output from the comparator 25 is provided to an LSI tester 28 via an output terminal 27. This LSI tester 28
Connects the VCO control voltage signal Sv to the input terminal 19 of the LSI 1
Through the VCO oscillation circuit 10. In this case, the LSI tester 28
5 until a high-level output signal is received, that is, until the data A in the register 23 matches the count value B of the counter 24, and the VCO control voltage signal Sv is changed when the data A matches. Is configured to be fixed. As a result, the VCO oscillation circuit 10 generates the internal clock VCOCK having a frequency equal to the set frequency.
【0035】尚、上述した以外の第2の実施例の構成
は、第1の実施例の構成と同じ構成となっている。従っ
て、第2の実施例においても、第1の実施例と同じ作用
効果を得ることができる。特に、第2の実施例において
は、VCO発振回路10から発振される内部クロックV
COCKの周波数が設定された周波数に等しいか否かを
判断する周波数判断手段22を設けたので、設定された
周波数に等しい周波数の内部クロックVCOCKをVC
O発振回路10から確実に発生させることができる。こ
れにより、製造されるLSI1毎にVCO発振回路10
の発振特性にばらつきがあったとしても、動作テストに
使用する内部クロックVCOCKの周波数を所望の周波
数に正確且つ確実に設定することができる。The configuration of the second embodiment other than that described above is the same as the configuration of the first embodiment. Therefore, the same operation and effect as in the first embodiment can be obtained in the second embodiment. In particular, in the second embodiment, the internal clock V
Since the frequency judging means 22 for judging whether the frequency of COCK is equal to the set frequency is provided, the internal clock VCOCK having a frequency equal to the set frequency is set to VC
It can be reliably generated from the O oscillation circuit 10. As a result, the VCO oscillation circuit 10
Even if the oscillation characteristics of the internal clock VCOCK vary, the frequency of the internal clock VCOCK used for the operation test can be accurately and reliably set to a desired frequency.
【0036】図4は本発明の第3の実施例を示すもので
あり、第1の実施例と異なるところを説明する。尚、第
1の実施例と同一部分には同一符号を付している。上記
第3の実施例では、メモリ12及びメモリ制御回路13
の代わりに、比較回路29及び期待値ROM30を設け
ている。上記期待値ROM30内には、LSI1が正常
である場合に動作テストを実行したときに得られるテス
ト結果(即ち、テスト結果の期待値)が予め格納(記
憶)されている。FIG. 4 shows a third embodiment of the present invention, and the differences from the first embodiment will be described. The same parts as those of the first embodiment are denoted by the same reference numerals. In the third embodiment, the memory 12 and the memory control circuit 13
, A comparison circuit 29 and an expected value ROM 30 are provided. In the expected value ROM 30, a test result (that is, an expected value of the test result) obtained when an operation test is performed when the LSI 1 is normal is stored (stored) in advance.
【0037】また、比較回路29は、動作テストを実行
したときに、論理回路9からテスト結果出力回路11を
介して出力されたテスト結果と、期待値ROM30内の
テスト結果の期待値とを逐次比較し、一致しているとき
には例えばロウレベルの信号を、不一致が生じたときに
はハイレベルの信号を外部(LSIテスタ)へ出力する
ように構成されている。この場合、上記比較回路29か
ら出力選択回路14を通して出力される信号が、動作テ
ストの開始から終了までロウレベルであれば、そのLS
I1は正常であると判定され、一方、動作テスト中にハ
イレベルに変われば、そのLSI1は異常であると判定
されるように構成されている。When an operation test is performed, the comparison circuit 29 sequentially compares the test result output from the logic circuit 9 via the test result output circuit 11 with the expected value of the test result in the expected value ROM 30. It is configured to output, for example, a low-level signal to the outside (LSI tester) when they match, and to output a low-level signal when a mismatch occurs, for example. In this case, if the signal output from the comparison circuit 29 through the output selection circuit 14 is low from the start to the end of the operation test, the LS
I1 is determined to be normal, while if it changes to a high level during the operation test, the LSI1 is determined to be abnormal.
【0038】これにより、LSIテスタは、上記比較回
路29から出力される信号のレベルによりLSI1が正
常であるか否かを判定することができる。そして、この
場合、LSI1が内部クロックVCOCK(高速クロッ
ク)で動作していても、LSIテスタ(即ち、遅いクロ
ックのLSIテスタ)は、比較回路29から出力選択回
路14を通して出力される出力信号のレベルを判断する
だけであるから、上記判定処理を行うことが可能であ
る。尚、上述した以外の第3の実施例の構成は、第1の
実施例の構成と同じ構成となっている。Thus, the LSI tester can determine whether or not the LSI 1 is normal based on the level of the signal output from the comparison circuit 29. In this case, even if the LSI 1 operates with the internal clock VCOCK (high-speed clock), the LSI tester (that is, the LSI tester with the slow clock) outputs the level of the output signal output from the comparison circuit 29 through the output selection circuit 14. , It is possible to perform the above-described determination processing. The configuration of the third embodiment other than the above is the same as the configuration of the first embodiment.
【0039】従って、第3の実施例においても、第1の
実施例とほぼ同じ作用効果を得ることができる。特に、
第3の実施例においては、論理回路9による動作テスト
並びに比較回路29によるテスト結果の判定が内部クロ
ックVCOCK(高速クロック)で実行されるので、テ
スト開始からテスト結果の判定までに要する時間を短縮
することができる。即ち、第3の実施例によれば、高速
テストを実現することができ、量産されたLSI1の良
否の判定を迅速に行うことが可能である。Therefore, in the third embodiment, substantially the same functions and effects as those of the first embodiment can be obtained. Especially,
In the third embodiment, since the operation test by the logic circuit 9 and the judgment of the test result by the comparison circuit 29 are executed by the internal clock VCOCK (high-speed clock), the time required from the start of the test to the judgment of the test result is shortened. can do. That is, according to the third embodiment, a high-speed test can be realized, and the quality of the mass-produced LSI 1 can be quickly determined.
【0040】尚、上記第3の実施例においても、第2の
実施例の周波数判断手段22をLSI1に設けるように
構成しても良い。また、上記第1ないし第3の実施例に
おいては、入力部2にテストデータを記憶するROM7
を設けたが、これに代えて、RAMを設け、このRAM
にテストデータを記憶させるように構成しても良い。こ
の場合、テスト専用のRAMを設けるのではなく、LS
I上の他の部分に設けられているRAMを使用するよう
に構成しても良い。更に、上記各実施例では、半導体集
積回路装置としてLSI1に適用したが、これに限られ
るものではなく、VLSIやULSI等に適用しても良
い。In the third embodiment, the frequency judging means 22 of the second embodiment may be provided in the LSI 1. In the first to third embodiments, the ROM 7 for storing test data in the input unit 2 is used.
Provided, but instead of this, a RAM is provided, and this RAM
May be configured to store the test data. In this case, instead of providing a dedicated RAM for the test, LS
It is also possible to use a RAM provided in another part on I. Furthermore, in each of the above embodiments, the semiconductor integrated circuit device is applied to the LSI 1, but the present invention is not limited to this, and may be applied to a VLSI, a ULSI, or the like.
【0041】[0041]
【発明の効果】本発明は、以上の説明から明らかなよう
に、動作テストを実行するときはVCO発振回路から発
振された高速クロックからなる内部クロックを使用し、
記憶手段に記憶されている動作テストの結果を外部へ出
力するときは外部クロックを使用するように構成したの
で、クロックの遅いLSIテスタであっても、上記動作
テストの結果を入力してそれが正常であるか否かを判定
することが可能となり、高速クロックで動作する半導体
集積回路をテストする場合のテスト用設備のコストを低
減することができるという優れた効果を奏する。As is apparent from the above description, the present invention uses an internal clock composed of a high-speed clock oscillated from a VCO oscillation circuit when performing an operation test.
An external clock is used to output the operation test result stored in the storage means to the outside. Therefore, even if the LSI tester has a slow clock, the result of the operation test is input and the result is output. This makes it possible to determine whether the operation is normal or not, and has an excellent effect that the cost of test equipment for testing a semiconductor integrated circuit that operates with a high-speed clock can be reduced.
【図1】本発明の第1の実施例を示すブロック図FIG. 1 is a block diagram showing a first embodiment of the present invention.
【図2】タイムチャートFIG. 2 is a time chart
【図3】本発明の第2の実施例を示すブロック図FIG. 3 is a block diagram showing a second embodiment of the present invention.
【図4】本発明の第3の実施例を示すブロック図FIG. 4 is a block diagram showing a third embodiment of the present invention.
1はLSI(半導体集積回路装置)、5はタイミング生
成回路(選択手段)、7はROM、8は入力データ選択
回路、9は論理回路(動作テスト手段)、10はVCO
発振回路、11はテスト結果出力回路、12はメモリ
(記憶手段)、13はメモリ制御回路、14は出力選択
回路、22は周波数判断手段、28はLSIテスタ、2
9は比較回路、30は期待値ROMを示す。1 is an LSI (semiconductor integrated circuit device), 5 is a timing generation circuit (selection means), 7 is a ROM, 8 is an input data selection circuit, 9 is a logic circuit (operation test means), and 10 is a VCO
Oscillator circuit, 11 is a test result output circuit, 12 is a memory (storage means), 13 is a memory control circuit, 14 is an output selection circuit, 22 is frequency judgment means, 28 is an LSI tester,
Reference numeral 9 denotes a comparison circuit, and reference numeral 30 denotes an expected value ROM.
Claims (3)
生するVCO発振回路と、 外部から供給される外部クロックまたは前記内部クロッ
クのいずれを使用するかを選択する選択手段と、 半導体集積回路の動作テストを実行する動作テスト手段
と、 前記動作テストの結果を記憶する記憶手段とを備え、 前記動作テストを実行するときは前記内部クロックを使
用し、前記記憶手段に記憶されている前記動作テストの
結果を外部へ出力するときは前記外部クロックを使用す
るように構成したことを特徴とする半導体集積回路装
置。1. A VCO oscillation circuit for generating an internal clock composed of a high-speed clock, a selection means for selecting whether an external clock supplied from outside or the internal clock is used, and an operation test of the semiconductor integrated circuit. An operation test unit for executing the operation test; and a storage unit for storing a result of the operation test. When the operation test is executed, the result of the operation test stored in the storage unit is used by using the internal clock. A semiconductor integrated circuit device configured to use the external clock when outputting to the outside.
された周波数に等しいか否かを判断する周波数判断手段
を備えたことを特徴とする請求項1記載の半導体集積回
路装置。2. The semiconductor integrated circuit device according to claim 1, further comprising frequency determination means for determining whether an oscillation frequency of said VCO oscillation circuit is equal to a set frequency.
生するVCO発振回路と、 外部から供給される外部クロックまたは前記内部クロッ
クのいずれを使用するかを選択する選択手段と、 半導体集積回路の動作テストを実行する動作テスト手段
と、 前記動作テストの結果が正常であるか否かを判定し、そ
の判定結果を外部へ出力する判定手段とを備えて成る半
導体集積回路装置。3. A VCO oscillating circuit for generating an internal clock composed of a high-speed clock, selecting means for selecting whether an external clock supplied from outside or the internal clock is used, and an operation test of the semiconductor integrated circuit. A semiconductor integrated circuit device comprising: an operation test unit to be executed; and a determination unit that determines whether a result of the operation test is normal and outputs the determination result to outside.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10023198A JPH11223658A (en) | 1998-02-04 | 1998-02-04 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10023198A JPH11223658A (en) | 1998-02-04 | 1998-02-04 | Semiconductor integrated circuit device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11223658A true JPH11223658A (en) | 1999-08-17 |
Family
ID=12103984
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10023198A Pending JPH11223658A (en) | 1998-02-04 | 1998-02-04 | Semiconductor integrated circuit device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11223658A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021193366A (en) * | 2020-07-24 | 2021-12-23 | ベイジン バイドゥ ネットコム サイエンス テクノロジー カンパニー リミテッド | Method for testing chip, electronic device, computer readable storage medium, corresponding chip and computer program |
-
1998
- 1998-02-04 JP JP10023198A patent/JPH11223658A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021193366A (en) * | 2020-07-24 | 2021-12-23 | ベイジン バイドゥ ネットコム サイエンス テクノロジー カンパニー リミテッド | Method for testing chip, electronic device, computer readable storage medium, corresponding chip and computer program |
US11639964B2 (en) | 2020-07-24 | 2023-05-02 | Beijing Baidu Netcom Science And Technology Co., Ltd. | Method, apparatus and storage medium for testing chip, and chip thereof |
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