JP3022017B2 - Integrated circuit - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は集積回路に関し、さらに
詳しくはテスト容易な集積回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to integrated circuits and, more particularly, to testable integrated circuits.
【０００２】[0002]
【従来の技術】集積度の向上に伴い、集積回路の論理機
能試験がますます困難になってきている。この問題を解
決するために提案されている方法の一つに、テスト機能
をチップ内部に組み込むＢＩＳＴ法がある。このＢＩＳ
Ｔ法の実現法に関しては、様々な方法が提案されている
が、ほとんどが組合せ回路に対するものであり、順序回
路に対する提案は少ない。順序回路に対してＢＩＳＴ法
を適用したものとしては、図５に示すものが知られてい
る（藤原秀男著 ロジック・テスティング・アンド・デ
ザイン・フォー・テスタビリティ（Ｌｏｇｉｃ Ｔｅｓ
ｔｉｎｇ ａｎｄＤｅｓｉｇｎ ｆｏｒ Ｔｅｓｔａｂ
ｉｌｉｔｙ）、ＭＩＴプレス発行、２６１頁）。図５に
示した方法はスキャンパス設計された順序回路にＢＩＳ
Ｔ法を適用したものである。2. Description of the Related Art As the degree of integration increases, it becomes more difficult to test the logic function of an integrated circuit. One of the methods proposed to solve this problem is a BIST method in which a test function is incorporated in a chip. This BIS
Various methods have been proposed for implementing the T method, but most of them are for combinational circuits, and there are few proposals for sequential circuits. FIG. 5 shows an example in which the BIST method is applied to a sequential circuit (Hideo Fujiwara, Logic Testing and Design for Testability (Logic Tes)).
ting and Design for Testab
ility), MIT Press, p. 261). The method shown in FIG.
This is a result of applying the T method.
【０００３】図５において、被テスト回路５０の原始入
力にテストパターンを印加する疑似ランダムパターン発
生器５１と、被テスト回路５０のスキャンチェインにテ
ストパターンを印加さる疑似ランダムパターン発生器５
２と、被テスト回路５０の原始出力からのテスト出力を
圧縮する多入力出力圧縮器５３と、被テスト回路５０の
スキャンチェインからの出力を圧縮する一入力出力圧縮
器５４とが示されている。また、被テスト回路５０は一
般のスキャン設計された論理回路と同様に、スキャン動
作モードと、通常動作モードとを持つ。In FIG. 5, a pseudo random pattern generator 51 for applying a test pattern to a primitive input of a circuit under test 50 and a pseudo random pattern generator 5 for applying a test pattern to a scan chain of the circuit under test 50
2, a multi-input output compressor 53 for compressing the test output from the original output of the circuit under test 50, and a one-input output compressor 54 for compressing the output from the scan chain of the circuit under test 50. . The circuit under test 50 has a scan operation mode and a normal operation mode, similarly to a general scan-designed logic circuit.
【０００４】図５をもとに動作を説明する。まず、被テ
スト回路５０は、スキャン動作モードに設定され、スキ
ャンチェインにテストパターンを供給する疑似ランダム
パターン発生器５２により発生された１番目のテストパ
ターンがスキャンインされ、スキャンチェインを構成す
る各フリップフロップにテストパターンがセットされ
る。次に回路は通常動作モードに戻され、通常の回路入
力に別の疑似ランダムパターン発生器５１からテストパ
ターンが印加される。このテストパターンと各フリップ
フロップにセットされたテストパターンで回路動作が行
なわれ、その結果が各フリップフロップに取り込まれる
と同時に被テスト回路５０の原始出力からのテスト出力
が多入力出力圧縮器５３に入力される。この状態で被テ
スト回路５０は再びスキャン動作モードにセットされ、
各フリップフロップの内容がスキャンテインからシフト
アウトされ、順次一入力出力圧縮器５４に入力される。
この時、同時に疑似ランダムパターン発生器５２により
発生された次のテストパターンがスキャンチェインを利
用して各フリップフロップにシフトインされる。以下、
１パターン目と同じ動作が繰り返され、原始出力からの
出力が多入力出力圧縮器５３で圧縮され、スキャンチェ
インから読みだされた各フリップフロップの内容は一入
力圧縮器５４に入力され圧縮される。すべてのテストパ
ターンが印加された後、多入力出力圧縮器５３及び一入
力出力圧縮器５４の内容が期待値と比較され良否が判定
される。The operation will be described with reference to FIG. First, the circuit under test 50 is set to the scan operation mode, and the first test pattern generated by the pseudo random pattern generator 52 that supplies the test pattern to the scan chain is scanned in, and each flip-flop constituting the scan chain is scanned. The test pattern is set in the loop. Next, the circuit is returned to the normal operation mode, and a test pattern is applied to the normal circuit input from another pseudo random pattern generator 51. The circuit operation is performed with this test pattern and the test pattern set in each flip-flop, and the result is taken into each flip-flop, and at the same time, the test output from the primitive output of the circuit under test 50 is sent to the multi-input output compressor 53. Is entered. In this state, the circuit under test 50 is set to the scan operation mode again,
The contents of each flip-flop are shifted out of the scantain and sequentially input to the one-input / output compressor 54.
At this time, the next test pattern generated by the pseudo random pattern generator 52 is simultaneously shifted into each flip-flop using the scan chain. Less than,
The same operation as in the first pattern is repeated, the output from the original output is compressed by the multi-input output compressor 53, and the content of each flip-flop read from the scan chain is input to the one-input compressor 54 and compressed. . After all the test patterns have been applied, the contents of the multi-input / output compressor 53 and the one-input / output compressor 54 are compared with expected values to determine pass / fail.
【０００５】[0005]
【発明が解決しようとする課題】前述したように従来例
では、被テスト回路５０の原始入力、スキャン入力にそ
れぞれ別の疑似ランダムパターン発生器からの出力を用
いてテストしている。つまり、基本的にスキャンテスト
を行なっており、その入力パターンが疑似ランダムパタ
ーンに置き換えられただけである。従って、原始入力に
１パターン印加するたびに、スキャンチェインされた全
フリップフロップに初期値データをセットし、またフリ
ップフロップに取り込まれたデータを読みだす必要があ
る。初期値のセットと取り込まれたデータの読みだしは
同時におこなえるので、結局１パターンのテストパター
ンを印加するために、スキャンフリップフロップ数のク
ロックの印加が要求されることになる。一般にランダム
パターンを用いたテストではアルゴリズミックに導出さ
れたパターンを用いたテストに較べて、多くのパターン
を必要とする。従って、従来の方法ではテストに膨大な
時間がかかるという問題点がある。さらに原始入出力用
と、スキャン入出力用に別のテスト用ハードウェアが必
要で、ハードウェアオーバヘッドが大きいという問題点
もある。As described above, in the conventional example, the test is performed by using the output from different pseudo random pattern generators for the primitive input and the scan input of the circuit under test 50, respectively. That is, a scan test is basically performed, and the input pattern is simply replaced with a pseudo random pattern. Therefore, each time one pattern is applied to the primitive input, it is necessary to set the initial value data in all the flip-flops in the scan chain and to read out the data taken into the flip-flops. Since the setting of the initial value and the reading of the fetched data can be performed at the same time, application of a clock corresponding to the number of scan flip-flops is required in order to apply one test pattern. In general, a test using a random pattern requires more patterns than a test using an algorithmically derived pattern. Therefore, the conventional method has a problem that it takes an enormous amount of time for the test. Another problem is that separate test hardware is required for primitive input / output and scan input / output, and the hardware overhead is large.
【０００６】本発明の目的は、前述の従来技術の問題点
を改善し、テスト時間が短く、かつ付加ハードウェア量
の少ないＢＩＳＴテスト可能な集積回路を提供すること
にある。SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned problems of the prior art and to provide an integrated circuit capable of performing a BIST test with a short test time and a small amount of additional hardware.
【０００７】[0007]
【課題を解決するための手段】本発明の第１の発明は、
スキャン設計された集積回路において、被テスト回路の
原始入力及びスキャン入力にテストパターンを供給する
テストパターン発生器と、前記被テスト回路の原始出力
及びスキャン出力を入力とするテスト出力圧縮器とを備
えたことを特徴とする。Means for Solving the Problems A first invention of the present invention is:
In a scan-designed integrated circuit, the test circuit includes a test pattern generator that supplies a test pattern to a source input and a scan input of a circuit under test, and a test output compressor that receives a source output and a scan output of the circuit under test as inputs. It is characterized by having.
【０００８】本発明の第２の発明は、前記第１の発明の
集積回路において、スキャンフリップフロップは、少な
くとも前記集積回路の通常の動作から得られるデータと
前記フリップフロップの前段のスキャンフリップフロッ
プの出力との排他的論理和を入力として持つことを特徴
とする。According to a second aspect of the present invention, in the integrated circuit of the first aspect, the scan flip-flop comprises at least data obtained from a normal operation of the integrated circuit and a scan flip-flop preceding the flip-flop. It has an exclusive OR with an output as an input.
【０００９】[0009]
【実施例】以下に図面を用いて本発明を詳細に説明す
る。図１は本発明の第１の実施例の集積回路を示すブロ
ック図である。図１において、本実施例は、テストパタ
ーン発生器１１が疑似ランダムパターンを発生すること
が可能な線形帰還シフトレジスタで構成されており、テ
スト出力圧縮器１２は多入力符号解析器で構成されてい
る。これらのテストパターン発生器１１及びテスト出力
圧縮器１２は、通常動作時には単なる入力レジスタ及び
出力レジスタとして動作する。また本実施例におけるス
キャンフリップフロップの具体例を、図２に示す。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below in detail with reference to the drawings. FIG. 1 is a block diagram showing an integrated circuit according to a first embodiment of the present invention. In FIG. 1, in this embodiment, a test pattern generator 11 is constituted by a linear feedback shift register capable of generating a pseudo random pattern, and a test output compressor 12 is constituted by a multi-input code analyzer. I have. The test pattern generator 11 and the test output compressor 12 operate as simple input registers and output registers during normal operation. FIG. 2 shows a specific example of the scan flip-flop according to the present embodiment.
【００１０】図２において、スキャンチェインのｊ番目
のスキャンフリップフロップが示しており、マルチプレ
クサ２２の制御信号ＣＭＵＸが論理“０”の時、通常の
動作モードであり、通常のデータ入力ＤＩＮｊがＤ型フ
リップフロップ（Ｄ−Ｆ／Ｆ）２０に入力される。マル
チプレクサ２２の制御信号ＣＭＵＸが論理“１”の時、
テストモードであり、排他的論理和ゲート２１の出力が
Ｄ−Ｆ／Ｆ２０に入力される。排他的論理和ゲート２１
は通常のデータ入力ＤＩＮｊと前段のＦ／Ｆ（図示せ
ず）の出力ＤＯＵＴｊ−１の出力を入力としている。FIG. 2 shows a j-th scan flip-flop of the scan chain. When the control signal CMUX of the multiplexer 22 is logic "0", the operation mode is the normal operation mode, and the normal data input DINj is the D-type. The signal is input to the flip-flop (DF / F) 20. When the control signal CMUX of the multiplexer 22 is logic “1”,
In the test mode, the output of the exclusive OR gate 21 is input to the DF / F 20. Exclusive OR gate 21
Has an input of a normal data input DINj and an output of an output DOUTj-1 of a preceding F / F (not shown).
【００１１】さて本実施例において、通常動作時は、図
１のテストパターン発生器１１は前述のように単なる入
力レジスタとして動作し、テスト出力圧縮器１２は単な
る出力レジスタとして動作する。そして図２に示したス
キャンフリップフロップはマルチプレクサ２２の制御信
号ＣＭＵＸが論理“０”に制御され、通常のＤ−Ｆ／Ｆ
として動作する。従って本集積回路は所望の機能を果た
す。In this embodiment, during normal operation, the test pattern generator 11 of FIG. 1 operates as a simple input register as described above, and the test output compressor 12 operates as a simple output register. In the scan flip-flop shown in FIG. 2, the control signal CMUX of the multiplexer 22 is controlled to logic "0", and the normal DF / F
Works as Therefore, the integrated circuit performs a desired function.
【００１２】次にテスト時であるが、リセット信号φＲ
を活性化することにより、各スキャンフリップフロップ
の初期化を行なった後、テストパターン発生器１１にク
ロック信号ＣＬＫが入力され、疑似ランダムパターンが
発生される。発生されたテストパターンは、被テスト回
路１０の原始入力に印加されるだけでなく、スキャンチ
ェイン入力にも印加される。被テスト回路１０は所望の
論理動作を行い、その結果が原始出力から出力されテス
ト出力圧縮器１２に入力される。また被テスト回路１０
内の各スキャンフリップフロップはマルチプレクサ２２
の制御信号ＣＭＵＸが論理“１”に制御されるので、被
テスト回路１０の原始入力に印加されたパターンと初期
化された各フリップフロップの値によって行なわれる通
常論理動作の結果と、スキャンチェインの前段のスキャ
ンフリップフロップの出力の排他的論理和が入力され
る。スキャンチェインの先頭のフリップフロップには印
加されたパターンに対する通常論理動作の結果とスキャ
ン入力から入力されたテストパターン入力との排他的論
理和が入力され、スキャンチェインの最後尾のフリップ
フロップの出力は原始出力と同様テスト出力圧縮器１２
に入力される。以下同様の動作が所定のテストパターン
が印加されるまで繰り返される。所定数のテストパター
ンが印加されると、被テスト回路１０の原始出力とスキ
ャンチェイン出力を圧縮したテスト出力圧縮器１２の内
容が読みだされ、予め用意された期待値と比較され、一
致していれば正常、不一致ならば故障と判定される。Next, during a test, the reset signal φR
Is activated, each scan flip-flop is initialized, and then a clock signal CLK is input to the test pattern generator 11 to generate a pseudo random pattern. The generated test pattern is applied not only to the primitive input of the circuit under test 10 but also to the scan chain input. The circuit under test 10 performs a desired logic operation, and the result is output from the source output and input to the test output compressor 12. The circuit under test 10
Each of the scan flip-flops in FIG.
Is controlled to logic "1", the result of the normal logic operation performed by the pattern applied to the primitive input of the circuit under test 10 and the value of each initialized flip-flop, and the scan chain The exclusive OR of the output of the preceding scan flip-flop is input. The exclusive OR of the result of the normal logic operation on the applied pattern and the test pattern input from the scan input is input to the first flip-flop of the scan chain, and the output of the last flip-flop of the scan chain is Test output compressor 12 as well as source output
Is input to Hereinafter, the same operation is repeated until a predetermined test pattern is applied. When a predetermined number of test patterns are applied, the contents of the test output compressor 12 which compresses the primitive output of the circuit under test 10 and the scan chain output are read out, compared with the expected value prepared in advance, and agree with each other. If it is normal, it is determined to be normal.
【００１３】本実施例に示した如く、スキャンフリップ
フロップの内容は、テスト時に前段のフリップフロップ
の出力と回路の通常論理動作の結果との両方を反映して
いる。従って、スキャンチェインに含まれるスキャンフ
リップフロップはテスト出力圧縮器１２と同等の機能を
果たしていることになり、さらにこの出力をテストパタ
ーンとしても利用しているのである。As shown in this embodiment, the content of the scan flip-flop reflects both the output of the preceding flip-flop and the result of the normal logic operation of the circuit during the test. Therefore, the scan flip-flop included in the scan chain has the same function as the test output compressor 12, and the output is also used as a test pattern.
【００１４】本発明の第２の実施例の集積回路のブロッ
ク図を、図３に示す。前記第１の実施例は、スキャンチ
ェインを本来のスキャンテストの用途には使用すること
ができなかったが、本第の実施例はそれを可能にしたも
のである。FIG. 3 is a block diagram showing an integrated circuit according to a second embodiment of the present invention. In the first embodiment, the scan chain could not be used for the original scan test, but this embodiment makes it possible.
【００１５】図３において、本実施例の第１の実施例と
相違する点は、テストパターン発生器３１と被テスト回
路３０のスキャンチェイン入力との間に、マルチプレク
サ３３を挿入し、制御信号Ｃ３１を切り替えることによ
り、スキャン入力端子Ｓｉｎからのデータをスキャンチ
ェインに与えるようにした点と、スキャンチェイン出力
をスキャン出力端子Ｓｏｕｔでも観測できるようにした
点とである。また、これにともない、使用するスキャン
フリップフロップも、図４に示した構成のものを用い
る。Referring to FIG. 3, the present embodiment differs from the first embodiment in that a multiplexer 33 is inserted between the test pattern generator 31 and the scan chain input of the circuit under test 30, and a control signal C31 is provided. The point that the data from the scan input terminal Sin is supplied to the scan chain by switching the scan chain and the point that the scan chain output can be observed at the scan output terminal Sout. Accordingly, the scan flip-flop to be used has the configuration shown in FIG.
【００１６】図４に示したスキャンフリップフロップ
は、図２に示したスキャンフリップフロップにもう一つ
マルチプレクサ４１を付加し、通常のスキャンモードを
設けたものである。つまり、マルチプレクサ４１の制御
信号Ｃ４１を論理“１”に制御し、マルチプレクサ４２
の制御信号Ｃ４２を論理“１”に制御することにより、
前段のＦ／Ｆの出力ＯＵＴｊ−１をＤ−Ｆ／Ｆ４０に取
り込むことができ、通常のスキャンモードが実現でき
る。The scan flip-flop shown in FIG. 4 is obtained by adding another multiplexer 41 to the scan flip-flop shown in FIG. 2 to provide a normal scan mode. That is, the control signal C41 of the multiplexer 41 is controlled to logic “1”,
By controlling the control signal C42 of this to logic “1”,
The output OUTj-1 of the former stage F / F can be taken into the DF / F 40, and a normal scan mode can be realized.
【００１７】また、通常動作モードは制御信号Ｃ４１を
論理“０”にすることにより実現でき、本実施例による
ＢＩＳＴモードは制御信号Ｃ４１を論理“１”に、制御
信号Ｃ４２を論理“０”に制御することにより実現でき
る。従って、第１の実施例で説明したテスト時の動作は
本第２の実施例でも全く同様に実現できる。つまり、本
実施例では第１の実施例にさらにスキャンモードテスト
機能が付加されているのである。これにより、ＢＩＳＴ
機能を用いてランダムパターンにより高速にテストした
後、未検出で残った少数の故障に対してスキャン機能を
アルゴリズミックに導出したテストパターンを用いてテ
ストすることができ、より高性能なテストが提供でき
る。The normal operation mode can be realized by setting the control signal C41 to logic "0". In the BIST mode according to the present embodiment, the control signal C41 is set to logic "1" and the control signal C42 is set to logic "0". It can be realized by controlling. Therefore, the operation at the time of the test described in the first embodiment can be realized in the same manner in the second embodiment. That is, in this embodiment, a scan mode test function is further added to the first embodiment. Thereby, BIST
After testing at high speed with random patterns using the function, the scan function can be tested using a test pattern derived algorithmically for a small number of undetected faults, providing higher performance testing. it can.
【００１８】前記第１，第２の実施例は、前記の構成を
採用することにより、従来技術における問題点を改善し
ている。即ち、本実施例によれば、テスト時にスキャン
チェインされる各フリップフロップに前段のフリップフ
ロップの出力と被テスト回路の通常動作から得られるデ
ータの排他的論理和が入力される。従って、各フリップ
フロップの内容は前段のデータつまり、テストパターン
と、回路通常動作出力の両方によって決定されることに
なり、実効的にテスト出力圧縮器として動作することに
なる。さらにこの出力をテストパターンとして利用する
ことにより、テストパターン発生器としての機能も持た
せているのである。これにより、スキャンチェインに毎
回テストデータをセットする必要がなくなり、テスト時
間の短縮と、ハードウェアオーバヘッドの削減が可能に
なる。つまり、本実施例では、スキャンチェインされた
フリップフロップに一つの機能のみを受け持たせるので
なく、同時に二つの機能を受け持たせることにより、テ
スト時間の短縮と、ハードウェアオーバヘッドの削減を
同時に可能にしているのである。In the first and second embodiments, the problems in the prior art are improved by employing the above-described configuration. That is, according to the present embodiment, the exclusive OR of the output of the preceding flip-flop and the data obtained from the normal operation of the circuit under test is input to each flip-flop that is scan-chained during the test. Therefore, the content of each flip-flop is determined by both the data at the preceding stage, that is, both the test pattern and the circuit normal operation output, and effectively operates as a test output compressor. Furthermore, by using this output as a test pattern, it also has a function as a test pattern generator. As a result, it is not necessary to set test data in the scan chain every time, so that the test time can be reduced and the hardware overhead can be reduced. In other words, in this embodiment, the test time and the hardware overhead can be reduced at the same time by having the scan chain flip-flops not only have one function but two functions at the same time. It is.
【００１９】[0019]
【発明の効果】以上述べたように、本発明の集積回路
は、少ない面積オーバヘッドでテストパターン数の少な
いＢＩＳＴテスト可能の集積回路が得られるという効果
がある。As described above, the integrated circuit of the present invention has an effect that an integrated circuit capable of performing a BIST test with a small number of test patterns and a small area overhead can be obtained.
【図１】本発明の第１の実施例の集積回路を示すブロッ
ク図である。FIG. 1 is a block diagram showing an integrated circuit according to a first embodiment of the present invention.
【図２】図１に示した実施例で用いるスキャンフリップ
フロップのブロック図である。FIG. 2 is a block diagram of a scan flip-flop used in the embodiment shown in FIG.
【図３】本発明の第２の実施例の集積回路を示すブロッ
ク図である。FIG. 3 is a block diagram showing an integrated circuit according to a second embodiment of the present invention.
【図４】第２の実施例で用いるスキャンフリップフロッ
プのブロック図である。FIG. 4 is a block diagram of a scan flip-flop used in a second embodiment.
【図５】従来のＢＩＳＴテスト容易な集積回路を示すブ
ロック図である。FIG. 5 is a block diagram showing a conventional BIST-testable integrated circuit.
１０，３０，５０ 被テスト回路 １１，３１ テストパターン発生器 １２，３２ テスト出力圧縮器 ５１，５２ 疑似ランダムパターン発生器 ５３ 多入力出力圧縮器 ５４ 一入力出力圧縮器 ２０，４０ Ｄ型フリップフロップ（Ｄ−Ｆ／Ｆ） ２１，４３ 排他的論理和ゲート ２２，３３，４１，４２ マルチプレクサ ＣＭＵＸ，Ｃ３１，Ｃ４１，Ｃ４２ 制御信号 Ｓｉｎ スキャン入力端子 Ｓｏｕｔ スキャン出力端子 ＣＬＫ クロック信号 φＲ リセット信号 ＤＩＮｊ 通常のデータ入力 ＤＯＵＴｊ 出力 ＤＯＵＴｊ−１ 前段のＦ／Ｆ出力 10, 30, 50 circuit under test 11, 31 test pattern generator 12, 32 test output compressor 51, 52 pseudo-random pattern generator 53 multiple input output compressor 54 one input output compressor 20, 40 D flip-flop ( DF / F) 21, 43 Exclusive OR gate 22, 33, 41, 42 Multiplexer CMUX, C31, C41, C42 Control signal Sin Scan input terminal Sout Scan output terminal CLK Clock signal φR Reset signal DINj Normal data input DOUTj output DOUTj-1 F / F output of previous stage
Claims (2)
被テスト回路の原始入力及びスキャン入力にテストパタ
ーンを供給するテストパターン発生器と、前記被テスト
回路の原始出力及びスキャン出力を入力とするテスト出
力圧縮器とを備えたことを特徴とする集積回路。1. A scan-designed integrated circuit, comprising:
An integrated circuit comprising: a test pattern generator that supplies a test pattern to a source input and a scan input of a circuit under test; and a test output compressor that receives a source output and a scan output of the circuit under test as inputs. .
て、スキャンフリップフロップは、少なくとも前記集積
回路の通常の動作から得られるデータと前記フリップフ
ロップの前段のスキャンフリップフロップの出力との排
他的論理和を入力として持つことを特徴とする集積回
路。2. The integrated circuit according to claim 1, wherein the scan flip-flop is an exclusive logic of at least data obtained from a normal operation of the integrated circuit and an output of a scan flip-flop preceding the flip-flop. An integrated circuit having a sum as an input.
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| JP5000442A JP3022017B2 (en) | 1993-01-06 | 1993-01-06 | Integrated circuit |
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Legal Events
| Date | Code | Title | Description |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991214 |
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