JPH11220388A - Pll circuit - Google Patents
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- JPH11220388A JPH11220388A JP10034120A JP3412098A JPH11220388A JP H11220388 A JPH11220388 A JP H11220388A JP 10034120 A JP10034120 A JP 10034120A JP 3412098 A JP3412098 A JP 3412098A JP H11220388 A JPH11220388 A JP H11220388A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はＰＬＬ（位相同期）
回路に関し、特に、ジッタ低減を図るＰＬＬ回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase locked loop (PLL).
More particularly, the present invention relates to a PLL circuit for reducing jitter.
【０００２】[0002]
【従来の技術】従来のＰＬＬ回路について図１０及び図
１１を参照して以下に説明する。2. Description of the Related Art A conventional PLL circuit will be described below with reference to FIGS.
【０００３】図１０は、一般に用いられているＰＬＬ回
路の基本構成を示すブロック図である。図１０を参照す
ると、ＰＬＬ回路は、基準クロック（基準ＣＬＫ）と１
／Ｎ分周回路６２の出力を入力しその位相差信号を出力
する位相比較回路５９と、位相比較回路５９の出力を入
力とするローパスフィルタ（ＬＰＦ）６０と、ＬＰＦ６
０の出力電圧（制御電圧ＶＣＴＲＬ）を入力とする電圧
制御発振（ＶＣＯ）回路６１と、ＶＣＯ回路６１の出力
を入力とし１／Ｎ分周する１／Ｎ分周回路６２と、を備
え、位相比較回路５９はロック検出時にロック信号ＬＯ
ＣＫを出力する。FIG. 10 is a block diagram showing the basic configuration of a generally used PLL circuit. Referring to FIG. 10, the PLL circuit includes a reference clock (reference CLK) and 1
/ N frequency dividing circuit 62, and a phase comparison circuit 59 that outputs a phase difference signal thereof, a low-pass filter (LPF) 60 that receives an output of the phase comparison circuit 59 as an input, and an LPF 6.
A voltage-controlled oscillation (VCO) circuit 61 to which an output voltage (control voltage VCTRL) of 0 is input, and a 1 / N frequency dividing circuit 62 to which the output of the VCO circuit 61 is input and frequency-divided by 1 / N. The comparison circuit 59 detects the lock signal LO when the lock is detected.
Outputs CK.
【０００４】ＶＣＯ回路６１は、ＬＰＦ回路６０から出
力（ＶＣＴＲＬ；制御電圧）により出力周波数が制御さ
れている。より詳細には、図１１に示すように、制御電
圧ＶＣＴＲＬを変化させるとＶＣＯ回路６１の周波数が
変化する。[0004] The output frequency of the VCO circuit 61 is controlled by the output (VCTRL; control voltage) from the LPF circuit 60. More specifically, as shown in FIG. 11, when the control voltage VCTRL is changed, the frequency of the VCO circuit 61 changes.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、上記従
来のＰＬＬ回路においては、製造範囲がばらついた場合
でも、ＶＣＯ回路６１がロック周波数に合せ込めるよう
に設計しなければならないため、ＶＣＯ回路６１の周波
数範囲を広くとるように設計を行っていた。However, in the above-mentioned conventional PLL circuit, the VCO circuit 61 must be designed so as to be able to match the lock frequency even when the manufacturing range varies, so that the frequency of the VCO circuit 61 It was designed to have a wide range.
【０００６】このため、ＶＣＴＲＬ電圧対ＶＣＯ回路周
波数の特性の傾き（ＶＣＴＲＬの変化に対するＶＣＯ回
路周波数の変動比）が大きくなってしまうため（図１１
参照）、ＶＣＴＲＬ電圧の少しの変動に対し、ＶＣＯ回
路６１の周波数の変動が大きくなり、ＰＬＬ回路のジッ
タが大きくなるという問題があった。For this reason, the slope of the characteristic of the VCTRL voltage versus the VCO circuit frequency (the ratio of the VCO circuit frequency variation to the VCTRL change) becomes large (FIG. 11).
Reference), there is a problem that a slight change in the VCTRL voltage causes a large change in the frequency of the VCO circuit 61 and a large jitter in the PLL circuit.
【０００７】なお、特開平８−３１６８３３号公報に
は、制御電圧に従ってその周波数が制御される電圧制御
発振器の制御電圧部に流れる電流をＰＬＬ回路の本来の
動作とは関係なく外部より供給される信号で変化させ、
選択された入力基本クロックに対応する最適の制御電圧
対発振周波数特性を持たせる回路構成が提案されてい
る。Japanese Unexamined Patent Publication No. Hei 8-316833 discloses that a current flowing through a control voltage section of a voltage controlled oscillator whose frequency is controlled in accordance with a control voltage is supplied from outside regardless of the original operation of the PLL circuit. Change with a signal,
A circuit configuration has been proposed that has an optimum control voltage-oscillation frequency characteristic corresponding to a selected input basic clock.
【０００８】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、ジッタを低減す
るＰＬＬ回路を提供することにある。Therefore, the present invention has been made in view of the above problems, and an object of the present invention is to provide a PLL circuit for reducing jitter.
【０００９】[0009]
【課題を解決するための手段】前記目的を達成するた
め、本発明は、位相比較回路、ローパスフィルタ、電圧
制御発振回路を備えたＰＬＬ回路において、前記位相比
較回路から所定時間内にロック信号が出力されないこと
を検出した際にシフト制御信号を出力する手段と、前記
シフト制御信号を入力とする毎に設定値を順次シフトし
て出力するシフト手段と、を備え、前記電圧制御回路
は、前記ローパスフィルタの出力を前記制御電圧として
入力し、前記シフト手段の出力に応じて出力電流範囲が
切り替えられ、制御電圧対出力周波数特性を可変させる
定電流回路を備える。以下、発明の実施の形態及び実施
例に即して本発明を詳細に説明する。In order to achieve the above object, the present invention provides a PLL circuit comprising a phase comparator, a low-pass filter, and a voltage controlled oscillator, wherein a lock signal is output from the phase comparator within a predetermined time. Means for outputting a shift control signal when it is detected not to be output, and shift means for sequentially shifting and outputting a set value each time the shift control signal is input, the voltage control circuit comprising: A constant current circuit that inputs an output of a low-pass filter as the control voltage, switches an output current range according to an output of the shift unit, and varies a control voltage-output frequency characteristic. Hereinafter, the present invention will be described in detail with reference to embodiments and examples of the present invention.
【００１０】[0010]
【発明の実施の形態】本発明は、その好ましい実施の形
態において、ＰＬＬ回路に用いるＶＣＯ回路において、
入力電圧対ＶＣＯ回路の周波数特性における傾きを少な
くし、ＶＣＯ回路の入力電圧変動に対する周波数変動を
小さくする。また、複数の定電流回路を設け、これを自
動的に選択するように構成したことで、ＶＣＯ回路の周
波数可変範囲を広くとることができ、ＰＬＬ回路のジッ
タを抑えることができるようにしたものである。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention, in a preferred embodiment thereof, relates to a VCO circuit used for a PLL circuit,
The gradient in the frequency characteristic of the VCO circuit with respect to the input voltage is reduced, and the frequency fluctuation with respect to the input voltage fluctuation of the VCO circuit is reduced. In addition, by providing a plurality of constant current circuits and automatically selecting one of them, a variable frequency range of the VCO circuit can be widened and jitter of the PLL circuit can be suppressed. It is.
【００１１】本発明の実施の形態について説明する。本
発明のＰＬＬ回路は、その好ましい実施の形態におい
て、タイマ手段（図１の５）にて基準ＣＬＫをカウント
し、位相比較手段（図１の１）から所定時間にロック信
号ＬＯＣＫが入力されなければ、タイマ手段の出力よ
り、シフト手段（図１の６）に信号（ＴＯＵＴ）が入力
され、これを受けてシフト手段の出力（ＳＷ１〜ＳＷ
５）がシフトされ、ＶＣＯ回路（図１の４）の中の定電
流回路の出力電流値が切換わり、制御電圧（ＶＣＲＴ
Ｌ）対ＶＣＯ回路周波数の特性が切換わる。An embodiment of the present invention will be described. In the PLL circuit of the present invention, in the preferred embodiment, the reference CLK is counted by the timer means (5 in FIG. 1), and the lock signal LOCK must be input at a predetermined time from the phase comparison means (1 in FIG. 1). For example, a signal (TOUT) is input to the shift means (6 in FIG. 1) from the output of the timer means, and in response thereto, the outputs (SW1 to SW) of the shift means are received.
5) is shifted, the output current value of the constant current circuit in the VCO circuit (4 in FIG. 1) is switched, and the control voltage (VCRT)
L) The characteristics of the VCO circuit frequency are switched.
【００１２】またタイマ手段に所定時間内にロック信号
ＬＯＣＫが入力されると、シフト手段は前の状態を保持
し、定電流回路の出力電流の切換えは行われない。When the lock signal LOCK is input to the timer means within a predetermined time, the shift means keeps the previous state, and the output current of the constant current circuit is not switched.
【００１３】このように、本発明の実施の形態において
は、シフト手段の出力により出力電流値が切り替えられ
る定電流回路（図２の７）を設け、その電流値をロック
信号が所定時間内に検出されない場合に自動的に切換え
ることで制御電圧対ＶＣＯ周波数特性を可変させ、ＰＬ
Ｌ回路のジッタを抑えることができる。As described above, in the embodiment of the present invention, the constant current circuit (7 in FIG. 2) in which the output current value is switched by the output of the shift means is provided, and the current value is changed within a predetermined time by the lock signal. By automatically switching when not detected, the control voltage to VCO frequency characteristic is varied, and PL
The jitter of the L circuit can be suppressed.
【００１４】[0014]
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an embodiment of the present invention;
【００１５】図１は、本発明の一実施例の構成を示す図
である。図１を参照すると、位相比較回路１は、基準Ｃ
ＬＫと、ＶＣＯ回路（電圧制御発振回路）４の出力を１
／Ｎ分周回路３で１／Ｎ分周した信号とを入力し、その
位相差に対応して位相比較信号を出力し、及び位相差が
ない時、ロック信号ＬＯＣＫを出力する。FIG. 1 is a diagram showing the configuration of one embodiment of the present invention. Referring to FIG. 1, the phase comparison circuit 1 includes a reference C
LK and the output of the VCO circuit (voltage controlled oscillation circuit) 4 are set to 1
A signal divided by 1 / N in the / N frequency dividing circuit 3 is input, a phase comparison signal is output according to the phase difference, and when there is no phase difference, a lock signal LOCK is output.
【００１６】ローパスフィルタ（ＬＰＦ）回路２は、位
相比較回路１の出力を入力し、高周波成分を除去した信
号ＶＣＴＲＬ（制御電圧）を出力する。The low pass filter (LPF) circuit 2 receives the output of the phase comparison circuit 1 and outputs a signal VCTRL (control voltage) from which high frequency components have been removed.
【００１７】タイマ回路５は、基準ＣＬＫをカウント
し、所定時間内に位相比較回路１からロック信号が出力
されない場合にはパルス信号ＴＯＵＴを出力し、所定時
間内に位相比較回路１からロック信号が出力された場合
にはパルス信号を出力しない。The timer circuit 5 counts the reference CLK, outputs a pulse signal TOUT when the lock signal is not output from the phase comparison circuit 1 within a predetermined time, and outputs the lock signal from the phase comparison circuit 1 within a predetermined time. If it is output, it does not output a pulse signal.
【００１８】シフトレジスタ回路６は、タイマ回路５よ
りパルス信号ＴＯＵＴが入力された場合に出力（ＳＷ１
〜ＳＷ５）をシフトする。The shift register circuit 6 outputs (SW1) when the pulse signal TOUT is input from the timer circuit 5.
To SW5).
【００１９】ＶＣＯ回路４は、ＬＰＦ回路２からの出力
であるＶＣＴＲＬ信号と、シストレジスタ回路６の出力
ＳＷ１〜ＳＷ５を入力し、ＳＷ１〜ＳＷ５の値により出
力周波数を変化させる。The VCO circuit 4 receives the VCTRL signal output from the LPF circuit 2 and the outputs SW1 to SW5 of the cyst register circuit 6, and changes the output frequency according to the values of SW1 to SW5.
【００２０】図２は、本発明の一実施例におけるＶＣＯ
回路４の構成の一例を示す図である。図２を参照する
と、定電流回路７は、制御電圧信号ＶＣＴＲＬと、シフ
トレジスタ６の出力ＳＷ１〜ＳＷ５により電流値が変化
する。ＩＣＯ（電流制御発振）回路８は、定電流回路７
の電流値により発振周波数が変化する。FIG. 2 shows a VCO according to an embodiment of the present invention.
FIG. 3 is a diagram illustrating an example of a configuration of a circuit 4. Referring to FIG. 2, the current value of the constant current circuit 7 changes according to the control voltage signal VCTRL and the outputs SW1 to SW5 of the shift register 6. The ICO (current control oscillation) circuit 8 includes a constant current circuit 7
The oscillation frequency changes depending on the current value.
【００２１】図３は、本発明の一実施例における定電流
回路７（図２参照）の構成の一例を示す図である。図３
を参照すると、定電流回路７は、電源ＶＤＤにソースが
接続され、ドレインとゲートが接続され端子ＯＵＴに接
続されたＰチャネルＭＯＳトランジスタ９と、ドレイン
をＰチャネルＭＯＳトランジスタ９のドレインに接続
し、ゲートをＬＰＦ２の出力ＶＣＴＲＬに接続したＮチ
ャネルＭＯＳトランジスタ１０と、ドレインがそれぞれ
抵抗１６、１７、１８、１９、２０を介してＮチャネル
ＭＯＳトランジスタ１０のソースに接続し、ゲートがシ
フトレジスタ６の出力ＳＷ５、ＳＷ４、ＳＷ３、ＳＷ
２、ＳＷ１にそれぞれ接続し、ソースをグランド電位に
共通接続したＮチャネルＭＯＳトランジスタ１１、１
２、１３、１４、１５を備えて構成されている。FIG. 3 is a diagram showing an example of the configuration of the constant current circuit 7 (see FIG. 2) in one embodiment of the present invention. FIG.
Referring to, the constant current circuit 7 includes a P-channel MOS transistor 9 having a source connected to the power supply VDD, a drain and a gate connected to the terminal OUT, and a drain connected to the drain of the P-channel MOS transistor 9; An N-channel MOS transistor 10 having a gate connected to the output VCTRL of the LPF 2, a drain connected to the source of the N-channel MOS transistor 10 via resistors 16, 17, 18, 19 and 20, respectively, and a gate connected to the output of the shift register 6 SW5, SW4, SW3, SW
2, N-channel MOS transistors 11, 1 connected to SW1 and having a source commonly connected to ground potential.
2, 13, 14, and 15 are provided.
【００２２】抵抗１６〜２０は、それぞれ異なる抵抗値
Ｒ５、Ｒ４、Ｒ３、Ｒ２、Ｒ１となっている。The resistors 16 to 20 have different resistance values R5, R4, R3, R2, and R1, respectively.
【００２３】また、シフトレジスタ６の出力ＳＷ１〜Ｓ
Ｗ５により、（ＳＷ１〜ＳＷ５のいずれか１つがＨｉｇ
ｈ）ＮチャネルＭＯＳトランジスタ１１〜１５の一つは
オン状態となり、定電流回路７に流れる電流値は、シフ
トレジスタ６の出力ＳＷ１〜ＳＷ５の信号により変わ
る。The outputs SW1 to S of the shift register 6
By W5, (one of SW1 to SW5 is set to Hig
h) One of the N-channel MOS transistors 11 to 15 is turned on, and the value of the current flowing through the constant current circuit 7 changes according to the signals of the outputs SW1 to SW5 of the shift register 6.
【００２４】次に、本発明の一実施例の動作について、
図１乃至図３、図７、及び図８を参照して説明する。図
７は、本発明の一実施例におけるＶＣＴＲＬ電圧対ＶＣ
Ｏ回路周波数特性を示す図である。図８は、本発明の一
実施例の動作を示すタイミング図である。Next, the operation of one embodiment of the present invention will be described.
This will be described with reference to FIGS. 1 to 3, FIG. 7, and FIG. FIG. 7 illustrates VCTRL voltage versus VC in one embodiment of the present invention.
It is a figure showing an O circuit frequency characteristic. FIG. 8 is a timing chart showing the operation of one embodiment of the present invention.
【００２５】初期状態として、図１のシフトレジスタ回
路６の出力は、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ
５＝Ｈ、Ｌ、Ｌ、Ｌ、Ｌ（ＨはＨigh、ＬはＬowの略）
となっている。As an initial state, the output of the shift register circuit 6 of FIG. 1 is SW1, SW2, SW3, SW4, SW
5 = H, L, L, L, L (H is High, L is Low)
It has become.
【００２６】ＳＷ１＝Ｈ時、図３のＮチャネルＭＯＳト
ランジスタ１５はオン状態、ＮチャネルＭＯＳトランジ
スタ１１〜１４はオフ状態となっている。When SW1 = H, the N-channel MOS transistor 15 in FIG. 3 is on, and the N-channel MOS transistors 11 to 14 are off.
【００２７】抵抗１６〜２０の抵抗値は、（抵抗２０の
抵抗値Ｒ１）＞（抵抗１９の抵抗値Ｒ２）＞（抵抗１８
の抵抗値Ｒ３）＞（抵抗１７の抵抗値Ｒ４）＞（抵抗１
６の抵抗値Ｒ５）である。The resistance values of the resistors 16 to 20 are as follows: (resistance value R1 of resistor 20)> (resistance value R2 of resistor 19)> (resistance 18)
Resistance value R3)> (resistance value R4 of resistance 17)> (resistance 1
6 is a resistance value R5).
【００２８】図７を参照すると、ＶＣＴＲＬ電圧対ＶＣ
Ｏ回路周波数特性は、（Ａ）状態となっているため、Ｌ
ＯＣＫ周波数とは交わらない。このため、位相比較回路
１は、基準ＣＬＫと１／Ｎ分周回路３の出力に位相差が
あるため、ＬＯＣＫ信号を出力せず、タイマー回路５か
ら、所定時間が経過すると、シフトレジスタ回路６にパ
ルスＴＯＵＴが入力される（図８のＴ１期間）。Referring to FIG. 7, VCTRL voltage versus VC
Since the O circuit frequency characteristic is in the (A) state,
It does not intersect with the OCK frequency. For this reason, the phase comparison circuit 1 does not output the LOCK signal because there is a phase difference between the reference CLK and the output of the 1 / N frequency dividing circuit 3, and when the predetermined time elapses from the timer circuit 5, the shift register circuit 6 Is input with a pulse TOUT (T1 period in FIG. 8).
【００２９】シフトレジスタ回路６に１パルスが入力さ
れると、その出力ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、Ｓ
Ｗ５＝Ｌ、Ｈ、Ｌ、Ｌ、Ｌとなる。When one pulse is input to the shift register circuit 6, its output SW1, SW2, SW3, SW4, S
W5 = L, H, L, L, L
【００３０】ＳＷ２＝Ｈ時は、図７のＶＣＴＲＬ電圧対
ＶＣＯ回路周波数特性は、（Ｂ）状態となる。この場合
もＬＯＣＫ周波数とは交わらないため、位相比較回路１
はＬＯＣＫ信号を出力しない。このため、タイマー回路
５からシフトレジスタ回路６にパルスＴＯＵＴが入力さ
れる（図８のＴ２期間）。When SW2 = H, the VCTRL voltage vs. VCO circuit frequency characteristic in FIG. 7 is in the state (B). Also in this case, the phase comparison circuit 1 does not intersect with the LOCK frequency.
Does not output the LOCK signal. Therefore, the pulse TOUT is input from the timer circuit 5 to the shift register circuit 6 (period T2 in FIG. 8).
【００３１】次にシフトレジスタ回路６に２つめの１パ
ルスＴＯＵＴが入力されると、出力ＳＷ１、ＳＷ２、Ｓ
Ｗ３、ＳＷ４、ＳＷ５＝Ｌ、Ｌ、Ｈ、Ｌ、Ｌとなる。Next, when the second one pulse TOUT is input to the shift register circuit 6, the outputs SW1, SW2, S
W3, SW4, SW5 = L, L, H, L, L.
【００３２】ＳＷ３＝Ｈ時は、図７のＶＣＴＲＬ電圧対
ＶＣＯ回路周波数特性は、（Ｃ）状態となる。この場合
は、ロック周波数とは交わるため、位相比較回路１にお
いて基準ＣＬＫと１／Ｎ分回路の出力の位相は一致する
ため、ＬＯＣＫ信号が出力される。このため、シフトレ
ジスタ回路６にはパルスは入力されない。その結果、シ
フトレジスタ６の出力ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ
４、ＳＷ５＝Ｌ、Ｌ、Ｈ、Ｌ、Ｌは、前の状態から変化
しない（図８のＴ３期間）。When SW3 = H, the VCTRL voltage vs. VCO circuit frequency characteristic in FIG. 7 is in the state (C). In this case, since the phase crosses the lock frequency, the phase of the reference CLK and the output of the 1 / N circuit in the phase comparison circuit 1 match, so that the LOCK signal is output. Therefore, no pulse is input to the shift register circuit 6. As a result, the outputs SW1, SW2, SW3, SW of the shift register 6
4. SW5 = L, L, H, L, L does not change from the previous state (period T3 in FIG. 8).
【００３３】図８のＴ４以降は、ＰＬＬ回路がロックし
ているため、シフトレジスタ回路６は固定となり、この
ままの状態で動作を続ける。After T4 in FIG. 8, since the PLL circuit is locked, the shift register circuit 6 is fixed, and the operation continues in this state.
【００３４】次に本発明の他の実施例について説明す
る。図４、及び図５は、定電流回路７（図２参照）の別
の構成例を示す図であり、図３の定電流回路の動作と同
様に、シフトレジスタ６の出力ＳＷ１〜ＳＷ５により定
電流回路の電流値が変化する。Next, another embodiment of the present invention will be described. FIGS. 4 and 5 are diagrams showing another example of the configuration of the constant current circuit 7 (see FIG. 2). As in the operation of the constant current circuit of FIG. The current value of the current circuit changes.
【００３５】すなわち、図４を参照すると、定電流回路
７は、電源ＶＤＤにソースが接続され、ドレインとゲー
トが接続され端子ＯＵＴ（ＩＣＯ回路に入力される）に
接続されたＰチャネルＭＯＳトランジスタ２１と、ドレ
インをＰチャネルＭＯＳトランジスタ２１のドレインに
共通接続し、ゲートをＬＰＦ２の出力ＶＣＴＲＬに共通
接続したＮチャネルＭＯＳトランジスタ２２、２３、２
４、２５、２６と、ドレインをＮチャネルＭＯＳトラン
ジスタ２２、２３、２４、２５、２６のソースにそれぞ
れ接続し、ゲートをシフトレジスタ６の出力ＳＷ５、Ｓ
Ｗ４、ＳＷ３、ＳＷ２、ＳＷ１にそれぞれ接続し、ソー
スをグランド電位に共通接続したＮチャネルＭＯＳトラ
ンジスタ２７、２８、２９、３０、３１を備えて構成さ
れている。例えばＮチャネルＭＯＳトランジスタ２７、
２８、２９、３０、３１のオン抵抗はそれぞれ異なり、
ＮチャネルＭＯＳトランジスタ２７、２８、２９、３
０、３１の順に小となる。シフトレジスタ６の出力ＳＷ
１〜ＳＷ５によりＮチャネルＭＯＳトランジスタ２７〜
３１の一つはオン状態となるため、定電流回路７に流れ
る電流値は、シフトレジスタ６の出力ＳＷ１〜ＳＷ５の
信号により変わる。That is, referring to FIG. 4, the constant current circuit 7 includes a P-channel MOS transistor 21 having a source connected to a power supply VDD, a drain and a gate connected to a terminal OUT (input to an ICO circuit). And N-channel MOS transistors 22, 23, and 2 having a drain commonly connected to the drain of P-channel MOS transistor 21 and a gate commonly connected to output VCTRL of LPF2.
4, 25, 26, and the drains are connected to the sources of the N-channel MOS transistors 22, 23, 24, 25, 26, respectively, and the gates are connected to the outputs SW5, S5 of the shift register 6.
It comprises N-channel MOS transistors 27, 28, 29, 30, 31 which are connected to W4, SW3, SW2, SW1, respectively, and whose sources are commonly connected to ground potential. For example, an N-channel MOS transistor 27,
28, 29, 30, and 31 have different on-resistances,
N channel MOS transistors 27, 28, 29, 3
The values become smaller in the order of 0 and 31. Output SW of shift register 6
N-channel MOS transistors 27 to 1 through SW5
Since one of the switches 31 is turned on, the value of the current flowing through the constant current circuit 7 changes depending on the signals of the outputs SW1 to SW5 of the shift register 6.
【００３６】次に図５を参照すると、この定電流回路７
は、電源ＶＤＤにソースが共通接続され、ゲートにシフ
トレジスタ６にの出力ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ
４、ＳＷ５をインバータ３２、３３、３４、３５、３６
で反転した信号をそれぞれ入力とするＰチャネルＭＯＳ
トランジスタ３７、３８、３９、４０、４１と、ソース
をＰチャネルＭＯＳトランジスタ３７、３８、３９、４
０、４１のドレインにそれぞれ接続し、ゲートとドレイ
ンを接続して出力ＯＵＴに共通接続したＰチャネルＭＯ
Ｓトランジスタ４２、４３、４４、４５、４６と、ドレ
インをＰチャネルＭＯＳトランジスタ４２、４３、４
４、４５、４６のソースに接続し、ゲートにＬＰＦ２２
の出力ＶＣＴＲＬを入力し、ソースをグランド電位に接
続したＮチャネルＭＯＳトランジスタ４７を備えて構成
される。この場合、ＰチャネルＭＯＳトランジスタ３
７、３８、３９、４０、４１のオン抵抗は互いに異な
る。Referring now to FIG. 5, the constant current circuit 7
Has a source commonly connected to the power supply VDD, and a gate having outputs SW1, SW2, SW3, and SW to the shift register 6.
4, SW5 is connected to inverters 32, 33, 34, 35, 36
P-channel MOS inputting the inverted signal at each step
Transistors 37, 38, 39, 40, 41, and sources are P-channel MOS transistors 37, 38, 39, 4
0 and 41, respectively, and a P-channel MO connected to the output OUT by connecting the gate and the drain.
S transistors 42, 43, 44, 45, 46 and drains are P-channel MOS transistors 42, 43, 4
4, 45 and 46 are connected to the source, and LPF 22 is connected to the gate.
, And an N-channel MOS transistor 47 having a source connected to the ground potential. In this case, P-channel MOS transistor 3
7, 38, 39, 40, 41 have different on-resistances.
【００３７】図６は、本発明の別の実施例のＰＬＬ回路
の構成を示す図である。前記実施例においては、ＶＣＯ
回路が、ＶＣＴＲＬ電圧の可変範囲の最小値ＭＩＮに近
い電圧（図９の電圧値Ｘ以下）または、ＭＡＸ値（図９
の電圧値Ｙ以上）でロック周波数に合せ込まれた場合、
基準ＣＬＫが微妙に変化すると、ＶＣＯ回路は、ＶＣＴ
ＲＬ電圧の可変範囲では、ロック周波数に合わせ込むこ
とが不可能となる。FIG. 6 is a diagram showing a configuration of a PLL circuit according to another embodiment of the present invention. In the above embodiment, the VCO
The circuit detects a voltage close to the minimum value MIN of the variable range of the VCTRL voltage (less than the voltage value X in FIG. 9) or a MAX value (FIG. 9).
Is adjusted to the lock frequency with the voltage value Y of
When the reference CLK slightly changes, the VCO circuit sets the VCT
In the variable range of the RL voltage, it is impossible to match the lock frequency.
【００３８】そこで、本実施例では、ＶＣＴＲＬ電圧を
検出するためコンパレータ回路５１、５２を用いて、Ｖ
ＣＴＲＬ電圧値がＸ以下ならは、コンパレータ回路５１
は‘Ｈ’を出力し、ＶＣＴＲＬ電圧値がＹ以上ならば
‘Ｌ’を出力し、ＶＣＴＲＬ電圧値がＸ〜Ｙの間のみ、
ＶＣＯ回路４がロック周波数に合わせ込むことができる
ようにしている。Therefore, in this embodiment, comparator circuits 51 and 52 are used to detect the VCTRL voltage,
If the CTRL voltage value is less than X, the comparator circuit 51
Outputs 'H', and outputs 'L' if the VCTRL voltage value is equal to or higher than Y. Only when the VCTRL voltage value is between X and Y,
The VCO circuit 4 can be adjusted to the lock frequency.
【００３９】すなちわ、図６を参照すると、本実施例に
おいては、電源ＶＤＤとグランドＧＮＤ間に直列接続し
た抵抗４８、４９、５０で分圧された電圧Ｙを正転端子
（＋）に入力とし、反転端子（−）にＬＰＦ６４の出力
ＶＣＴＲＬを入力とするコンパレータ５１と、正転端子
（＋）に電圧Ｘを入力とし、反転端子にＬＰＦ２の出力
ＶＣＴＲＬを入力とするコンパレータ５２と、コンパレ
ータ５１の出力を反転するインバータ５３の出力とコン
パレータ５２の出力とを入力とするＡＮＤゲート５４
と、タイマ回路５のパルス出力とＡＮＤゲート５４の出
力とを入力とするＡＮＤゲート５５とが、図１に示した
前記の実施例に追加されており、ＡＮＤゲート５５の出
力がシフトレジスタ６に入力されている。本実施例によ
れば、図９に示すように、ＶＣＴＲＬ電圧値がＸ〜Ｙの
間のみ、ＡＮＤゲート５４の出力は‘Ｈ’となり、タイ
マ回路５からのパルス（ＴＯＵＴ）がＡＮＤゲート５５
を介してシフトレジスタ６に伝達され、ＶＣＯ回路４が
ロック周波数に合わせ込むことを可能としている。That is, referring to FIG. 6, in this embodiment, the voltage Y divided by the resistors 48, 49 and 50 connected in series between the power supply VDD and the ground GND is applied to the non-inverting terminal (+). A comparator 51 which inputs the output VCTRL of the LPF 64 to the inverting terminal (-), a comparator 52 which inputs the voltage X to the non-inverting terminal (+), and inputs the output VCTRL of the LPF 2 to the inverting terminal, AND gate 54 that receives as input the output of inverter 53 for inverting the output of comparator 51 and the output of comparator 52
An AND gate 55 that receives the pulse output of the timer circuit 5 and the output of the AND gate 54 as inputs is added to the above-described embodiment shown in FIG. Has been entered. According to the present embodiment, as shown in FIG. 9, the output of the AND gate 54 becomes “H” only when the VCTRL voltage value is between X and Y, and the pulse (TOUT) from the timer circuit 5 is output to the AND gate 55.
To the shift register 6 so that the VCO circuit 4 can adjust to the lock frequency.
【００４０】[0040]
【発明の効果】以上説明したように、本発明によれば、
ＰＬＬ回路のジッタを抑えることができる、という効果
を奏する。As described above, according to the present invention,
There is an effect that the jitter of the PLL circuit can be suppressed.
【００４１】その理由は、本発明においては、制御電圧
対ＶＣＯ周波数特性の傾きを小さくし、製造範囲がばら
ついた場合でも、所定の周波数（ＬＯＣＫ周波数）に合
わせ込めるように、ＶＣＯ回路内に、定電流回路を複数
設け、この定電流回路を自動的に切替え、ＶＣＯ回路の
周波数範囲を広げたためである。The reason is that, in the present invention, the slope of the control voltage vs. VCO frequency characteristic is made small, and even if the manufacturing range varies, the VCO circuit is provided with a predetermined frequency (LOCK frequency). This is because a plurality of constant current circuits are provided, the constant current circuits are automatically switched, and the frequency range of the VCO circuit is expanded.
【図１】本発明の一実施例のＰＬＬ回路の構成を示す図
である。FIG. 1 is a diagram showing a configuration of a PLL circuit according to one embodiment of the present invention.
【図２】本発明の一実施例のＶＣＯ回路の構成を示す図
である。FIG. 2 is a diagram showing a configuration of a VCO circuit according to one embodiment of the present invention.
【図３】本発明の一実施例におけるＶＣＯ回路の定電流
回路の構成の一例を示す図である。FIG. 3 is a diagram illustrating an example of a configuration of a constant current circuit of a VCO circuit according to an embodiment of the present invention.
【図４】本発明の一実施例におけるＶＣＯ回路の定電流
回路の別の構成例を示す図である。FIG. 4 is a diagram showing another configuration example of the constant current circuit of the VCO circuit in one embodiment of the present invention.
【図５】本発明の一実施例におけるＶＣＯ回路の定電流
回路のさらに別の構成例を示す図である。FIG. 5 is a diagram showing still another configuration example of the constant current circuit of the VCO circuit in one embodiment of the present invention.
【図６】本発明の別の実施例のＰＬＬ回路の構成を示す
図である。FIG. 6 is a diagram showing a configuration of a PLL circuit according to another embodiment of the present invention.
【図７】本発明の一実施例における制御電圧対ＶＣＯ周
波数特性を示す図である。FIG. 7 is a diagram showing a control voltage vs. VCO frequency characteristic in one embodiment of the present invention.
【図８】本発明の一実施例の動作を説明するためのタイ
ミング図である。FIG. 8 is a timing chart for explaining the operation of one embodiment of the present invention.
【図９】本発明の別の実施例における制御電圧対ＶＣＯ
周波数特性を示す図である。FIG. 9 illustrates control voltage versus VCO in another embodiment of the present invention.
It is a figure showing a frequency characteristic.
【図１０】従来のＰＬＬ回路の構成を示す図である。FIG. 10 is a diagram showing a configuration of a conventional PLL circuit.
【図１１】従来のＰＬＬ回路の制御電圧対ＶＣＯ周波数
特性を示す図である。FIG. 11 is a diagram showing a control voltage vs. VCO frequency characteristic of a conventional PLL circuit.
１、 位相差比較回路 ２ ＬＰＦ ３ １／Ｎ分周回路 ４ ＶＣＯ ５ タイマ回路 ６ シフトレジスタ ７ 定電流回路 ８ ＩＣＯ回路 ９、２１、３７〜４１、４２〜４６ ＰチャネルＭＯＳ
トランジスタ １１〜１５、２２〜３１、４７ ＮチャネルＭＯＳトラ
ンジスタ １６〜２０ 抵抗1, phase difference comparison circuit 2 LPF 3 1 / N frequency divider 4 VCO 5 timer circuit 6 shift register 7 constant current circuit 8 ICO circuit 9, 21, 37-41, 42-46 P-channel MOS
Transistors 11 to 15, 22 to 31, 47 N-channel MOS transistors 16 to 20 Resistance
─────────────────────────────────────────────────────
────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成１１年１月１８日[Submission date] January 18, 1999
【手続補正１】[Procedure amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】請求項１[Correction target item name] Claim 1
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【手続補正２】[Procedure amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】請求項２[Correction target item name] Claim 2
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【手続補正３】[Procedure amendment 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００９[Correction target item name] 0009
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【０００９】[0009]
【課題を解決するための手段】前記目的を達成するた
め、本発明は、位相比較回路、ローパスフィルタ、電圧
制御発振回路を備えたＰＬＬ回路において、前記位相比
較回路から所定時間内にロック信号が出力されないこと
を検出した際にシフト制御信号を出力する手段と、前記
シフト制御信号を入力とする毎に設定値を順次シフトし
て出力するシフト手段と、を備え、前記電圧制御発振回
路は、複数の異なる制御電圧対出力周波数特性を有する
定電流回路を含み、前記低域通過フィルタの出力を制御
電圧として入力し、前記シフト手段の出力に応じて出力
電流範囲が切り替えられ、前記制御電圧対出力周波数特
性を順次選択することで所望の出力周波数を得るように
構成したものである。以下、発明の実施の形態及び実施
例に即して本発明を詳細に説明する。In order to achieve the above object, the present invention provides a PLL circuit comprising a phase comparator, a low-pass filter, and a voltage controlled oscillator, wherein a lock signal is output from the phase comparator within a predetermined time. Means for outputting a shift control signal when it is detected that the signal is not output, and a shift means for sequentially shifting and outputting a set value each time the shift control signal is input, wherein the voltage controlled oscillation circuit comprises : Has multiple different control voltage vs. output frequency characteristics
It includes a constant current circuit, wherein the output of the low-pass filter type as a control voltage, the output current range in response to an output of the shift means is switched, the control voltage vs. output frequency characteristic
To obtain the desired output frequency by sequentially selecting the characteristics
Ru Der what it has configured. Hereinafter, the present invention will be described in detail with reference to embodiments and examples of the present invention.
Claims (5)
御発振回路を含むＰＬＬ回路において、 前記位相比較回路から所定時間内にロック信号が出力さ
れないことを検出した際にシフト制御信号を出力する手
段と、 前記シフト制御信号を入力する毎に設定値を順次シフト
して出力するシフト手段と、 を備え、 前記電圧制御発振回路は、前記低域通過フィルタの出力
を制御電圧として入力し、前記シフト手段の出力に応じ
て出力電流範囲が切り替えられ、制御電圧対出力周波数
特性を可変させる定電流回路を含むことを特徴とするＰ
ＬＬ回路。1. A PLL circuit including a phase comparison circuit, a low-pass filter, and a voltage controlled oscillation circuit, wherein a shift control signal is output when it is detected that the phase comparison circuit does not output a lock signal within a predetermined time. Means, and a shift means for sequentially shifting and outputting a set value every time the shift control signal is input, wherein the voltage-controlled oscillation circuit inputs an output of the low-pass filter as a control voltage, and The output current range is switched according to the output of the shift means, and a constant current circuit for varying a control voltage-output frequency characteristic is included.
LL circuit.
力とする低域通過フィルタ、該低域通過フィルタの出力
を制御電圧として入力する電圧制御発振回路を備え、前
記位相比較回路は基準クロックと前記電圧制御発振回路
の出力またはその１／Ｎ分周出力とを入力としこれらの
位相差信号を検出出力すると共にロック検出時ロック信
号を出力するＰＬＬ回路において、 前記基準クロックをカウントし前記位相比較回路から所
定時間内にロック信号が出力されない時にタイムアウト
信号を出力するタイマ手段と、 前記タイムアウト信号を入力する毎に複数の出力を順次
シフトするシフト手段と、 を備え、 前記電圧制御回路が、前記制御電圧を入力とし前記シフ
ト手段の出力に応じて選択され前記制御電圧対出力周波
数特性を可変させるための複数の定電流源回路を含む定
電流回路と、前記定電流回路の出力電流に応じて周波数
を可変する電流制御発振回路と備えた、ことを特徴とす
るＰＬＬ回路。2. A phase comparator, a low-pass filter receiving an output of the phase comparator as an input, and a voltage-controlled oscillation circuit receiving an output of the low-pass filter as a control voltage. A PLL circuit which receives a clock and an output of the voltage controlled oscillation circuit or a 1 / N frequency-divided output thereof, detects and outputs a phase difference signal therebetween, and outputs a lock signal upon lock detection. Timer means for outputting a time-out signal when the lock signal is not output within a predetermined time from the phase comparison circuit; andshift means for sequentially shifting a plurality of outputs each time the time-out signal is input, wherein the voltage control circuit comprises: To change the control voltage versus output frequency characteristic selected according to the output of the shift means with the control voltage as an input. A PLL circuit comprising: a constant current circuit including a plurality of constant current source circuits; and a current control oscillation circuit that varies a frequency according to an output current of the constant current circuit.
信号が出力された場合、前記シフト手段は前の状態を保
持し定電流源回路の切換えは行わない、ことを特徴とす
る請求項２記載のＰＬＬ回路。3. When the lock signal is output from the phase comparison circuit within a predetermined time, the shift means retains the previous state and does not switch the constant current source circuit. The PLL circuit as described in the above.
御電圧の電圧値が、前記電圧制御発振回路の周波数可変
範囲の最小値Ｘに近い電圧と最大値Ｙに近い電圧の範囲
にあることを検出する手段と、 前記制御電圧がＸ〜Ｙの間にある場合にのみ、前記タイ
マ手段からのタイムアウト信号を前記シフト手段に伝え
る手段を備え、前記制御電圧がＸ〜Ｙの間にある時にの
み、前記電圧制御発振回路がロック周波数に合わせ込む
ことができるようにしたことを特徴とする請求項２記載
のＰＬＬ回路。4. A voltage value of the control voltage, which is an output of the low-pass filter, is in a range between a voltage close to a minimum value X and a voltage close to a maximum value Y in a frequency variable range of the voltage controlled oscillation circuit. Means for detecting a time-out signal from the timer means to the shift means only when the control voltage is between X and Y, and when the control voltage is between X and Y 3. The PLL circuit according to claim 2, wherein only the voltage-controlled oscillation circuit can be adjusted to a lock frequency.
信号をゲートに接続したＭＯＳトランジスタと、前記制
御電圧をゲートに接続したＭＯＳトランジスタが、高位
側電源と低位側電源間に接続されて構成されることを特
徴とする請求項２記載のＰＬＬ回路。5. A constant current circuit comprising: a MOS transistor having a gate connected to an output signal of said shift means; and a MOS transistor having a gate connected to said control voltage, connected between a higher power supply and a lower power supply. The PLL circuit according to claim 2, wherein the PLL circuit is configured.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10034120A JPH11220388A (en) | 1998-01-30 | 1998-01-30 | Pll circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10034120A JPH11220388A (en) | 1998-01-30 | 1998-01-30 | Pll circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11220388A true JPH11220388A (en) | 1999-08-10 |
Family
ID=12405405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10034120A Pending JPH11220388A (en) | 1998-01-30 | 1998-01-30 | Pll circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11220388A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005532016A (en) * | 2002-06-28 | 2005-10-20 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Automatic frequency tuning phase lock loop |
| US7400205B2 (en) | 2006-05-16 | 2008-07-15 | Fujitsu Limited | Frequency synthesizer and oscillation control method of frequency synthesizer |
-
1998
- 1998-01-30 JP JP10034120A patent/JPH11220388A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005532016A (en) * | 2002-06-28 | 2005-10-20 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Automatic frequency tuning phase lock loop |
| US7400205B2 (en) | 2006-05-16 | 2008-07-15 | Fujitsu Limited | Frequency synthesizer and oscillation control method of frequency synthesizer |
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|---|---|---|---|
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