JPH11220369A - クロック検出回路 - Google Patents
クロック検出回路Info
- Publication number
- JPH11220369A JPH11220369A JP10021859A JP2185998A JPH11220369A JP H11220369 A JPH11220369 A JP H11220369A JP 10021859 A JP10021859 A JP 10021859A JP 2185998 A JP2185998 A JP 2185998A JP H11220369 A JPH11220369 A JP H11220369A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- edge
- load
- detection circuit
- input clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】 本発明は、入力クロックの周期の変化に対し
て検出時間を変化できるようにして、入力クロックの有
り無しの検出と、最適な検出時間が得られるクロック検
出回路を提供する。 【解決手段】 入力クロックのエッジを内部クロックに
より検出するエッジ検出回路と、該エッジ検出回路のエ
ッジ信号をロード端子に受けてカウント０でキャリー信
号を出力するロード付ダウンカウンタと、該ロード付ダ
ウンカウンタのキャリー信号をイネーブル端子に受け、
前記エッジ検出回路のエッジ信号をセット端子に受けて
クロックを検出するセット付フリップフロップとを具備
し、初期値を前記ロード付ダウンカウンタにロードして
入力クロックの有り無しを検出している解決手段。
て検出時間を変化できるようにして、入力クロックの有
り無しの検出と、最適な検出時間が得られるクロック検
出回路を提供する。 【解決手段】 入力クロックのエッジを内部クロックに
より検出するエッジ検出回路と、該エッジ検出回路のエ
ッジ信号をロード端子に受けてカウント０でキャリー信
号を出力するロード付ダウンカウンタと、該ロード付ダ
ウンカウンタのキャリー信号をイネーブル端子に受け、
前記エッジ検出回路のエッジ信号をセット端子に受けて
クロックを検出するセット付フリップフロップとを具備
し、初期値を前記ロード付ダウンカウンタにロードして
入力クロックの有り無しを検出している解決手段。
Description
【０００１】
【発明の属する技術分野】本発明は、カウンタ等に使用
され、入力クロックの有り無しを検出するクロック検出
回路に関する。
され、入力クロックの有り無しを検出するクロック検出
回路に関する。
【０００２】
【従来の技術】従来技術の例について、図３と図４とを
参照して説明する。図３に示すように、従来のクロック
検出回路は、ワンショットマルチバイブレータ１０で構
成している。
参照して説明する。図３に示すように、従来のクロック
検出回路は、ワンショットマルチバイブレータ１０で構
成している。
【０００３】図４にタイミングチャートを示すように、
入力クロックＦｉの周期をＴ１とする。また、入力クロ
ックＦｉの各クロックでのワンショットの時間は、Ｃと
Ｒとの積分回路できまりＴ２とする。
入力クロックＦｉの周期をＴ１とする。また、入力クロ
ックＦｉの各クロックでのワンショットの時間は、Ｃと
Ｒとの積分回路できまりＴ２とする。
【０００４】入力クロックＦｉが固定の周波数であれ
ば、その周期Ｔ１も変化しないのでＴ２の範囲は下記式
（１）の範囲であれば入力クロックの有り無しの検出が
できる。 Ｔ１＜Ｔ２＜２・Ｔ１ ・・・・（１） つまり、入力クロックＦｉのクロック有りの場合は各ク
ロックでのワンショット期間が重なりあってクロック検
出信号５００はＨ（High）となり、入力クロックＦｉの
クロック無しの場合は各入力クロックでのワンショット
期間が無いのでクロック検出信号５００はＬ（Low ）と
なる。
ば、その周期Ｔ１も変化しないのでＴ２の範囲は下記式
（１）の範囲であれば入力クロックの有り無しの検出が
できる。 Ｔ１＜Ｔ２＜２・Ｔ１ ・・・・（１） つまり、入力クロックＦｉのクロック有りの場合は各ク
ロックでのワンショット期間が重なりあってクロック検
出信号５００はＨ（High）となり、入力クロックＦｉの
クロック無しの場合は各入力クロックでのワンショット
期間が無いのでクロック検出信号５００はＬ（Low ）と
なる。
【０００５】しかし、入力クロックＦｉの周波数が高く
なって周期Ｔ１が短くなっても、Ｔ２は固定で一定であ
るので、入力クロックＦｉのクロック無しを検出する検
出時間が早くならない。また、入力クロックＦｉの周波
数が低くなって周期Ｔ１が、Ｔ１＞Ｔ２となったとき
は、入力クロックＦｉのクロック有り無しの検出ができ
ない。さらに、入力クロックＦｉの周波数が高くなって
周期Ｔ１が、Ｔ２＞２・Ｔ１となったときも、入力クロ
ックＦｉのクロック有り無しの検出ができなくなる。
なって周期Ｔ１が短くなっても、Ｔ２は固定で一定であ
るので、入力クロックＦｉのクロック無しを検出する検
出時間が早くならない。また、入力クロックＦｉの周波
数が低くなって周期Ｔ１が、Ｔ１＞Ｔ２となったとき
は、入力クロックＦｉのクロック有り無しの検出ができ
ない。さらに、入力クロックＦｉの周波数が高くなって
周期Ｔ１が、Ｔ２＞２・Ｔ１となったときも、入力クロ
ックＦｉのクロック有り無しの検出ができなくなる。
【０００６】
【発明が解決しようとする課題】上記説明のように、従
来のワンショットマルチバイブレータを使用したクロッ
ク検出回路は、時定数が固定であるので、入力クロック
Ｆｉが変化する周期範囲が限定される。また、入力クロ
ック無しを検出する検出時間が早くならない実用上の不
便があった。そこで、本発明は、こうした問題に鑑みな
されたもので、その目的は、入力クロックの周期の変化
に対して検出時間をデジタルデータで変化できるように
して、所望の入力クロックの周期に対して入力クロック
の有り無しの検出と、最適な検出時間が得られるクロッ
ク検出回路を提供することにある。
来のワンショットマルチバイブレータを使用したクロッ
ク検出回路は、時定数が固定であるので、入力クロック
Ｆｉが変化する周期範囲が限定される。また、入力クロ
ック無しを検出する検出時間が早くならない実用上の不
便があった。そこで、本発明は、こうした問題に鑑みな
されたもので、その目的は、入力クロックの周期の変化
に対して検出時間をデジタルデータで変化できるように
して、所望の入力クロックの周期に対して入力クロック
の有り無しの検出と、最適な検出時間が得られるクロッ
ク検出回路を提供することにある。
【０００７】
【課題を解決するための手段】即ち、上記目的を達成す
るためになされた本発明の第１は、入力クロックのエッ
ジを内部クロックにより検出するエッジ検出回路と、該
エッジ検出回路のエッジ信号をロードに受けて検出時間
を決定するロード付ダウンカウンタと、を具備して入力
クロックの有り無しを検出していることを特徴としたク
ロック検出回路を要旨としている。
るためになされた本発明の第１は、入力クロックのエッ
ジを内部クロックにより検出するエッジ検出回路と、該
エッジ検出回路のエッジ信号をロードに受けて検出時間
を決定するロード付ダウンカウンタと、を具備して入力
クロックの有り無しを検出していることを特徴としたク
ロック検出回路を要旨としている。
【０００８】また、上記目的を達成するためになされた
本発明の第２は、入力クロックのエッジを内部クロック
により検出するエッジ検出回路と、該エッジ検出回路の
エッジ信号をロード端子に受けてカウント０でキャリー
信号を出力するロード付ダウンカウンタと、該ロード付
ダウンカウンタのキャリー信号をイネーブル端子に受
け、前記エッジ検出回路のエッジ信号をセット端子に受
けてクロックを検出するセット付フリップフロップと、
を具備し、初期値を前記ロード付ダウンカウンタにロー
ドして入力クロックの有り無しを検出していることを特
徴としたクロック検出回路を要旨としている。
本発明の第２は、入力クロックのエッジを内部クロック
により検出するエッジ検出回路と、該エッジ検出回路の
エッジ信号をロード端子に受けてカウント０でキャリー
信号を出力するロード付ダウンカウンタと、該ロード付
ダウンカウンタのキャリー信号をイネーブル端子に受
け、前記エッジ検出回路のエッジ信号をセット端子に受
けてクロックを検出するセット付フリップフロップと、
を具備し、初期値を前記ロード付ダウンカウンタにロー
ドして入力クロックの有り無しを検出していることを特
徴としたクロック検出回路を要旨としている。
【０００９】そして、上記目的を達成するためになされ
た本発明の第３は、エッジ検出回路のエッジ信号と、ロ
ード付ダウンカウンタのキャリー信号とを割り込み信号
としてＣＰＵに受けて入力クロックの有り無しを検出し
ている請求項２記載のクロック検出回路を要旨としてい
る。
た本発明の第３は、エッジ検出回路のエッジ信号と、ロ
ード付ダウンカウンタのキャリー信号とを割り込み信号
としてＣＰＵに受けて入力クロックの有り無しを検出し
ている請求項２記載のクロック検出回路を要旨としてい
る。
【００１０】
【発明の実施の形態】本発明の実施の形態は、下記の実
施例において説明する。
施例において説明する。
【００１１】
【実施例】本発明の実施例について、図１と図２とを参
照して説明する。本発明のクロック検出回路は、図１に
示すように、エッジ検出回路２０と、ロード付ダウンカ
ウンタ３０と、セット付フリップフロップ４０との構成
になっている。そして、制御部５０の初期値で検出時間
の制御をしている。
照して説明する。本発明のクロック検出回路は、図１に
示すように、エッジ検出回路２０と、ロード付ダウンカ
ウンタ３０と、セット付フリップフロップ４０との構成
になっている。そして、制御部５０の初期値で検出時間
の制御をしている。
【００１２】エッジ検出回路２０は、例えばＤフリップ
フロップ２１と、ＥＸＯＲ２２とで構成されている。そ
して、図２のタイミングチャートに示すように、入力ク
ロックＦｉと、入力クロックＦｉを内部クロックＦｒで
ラッチした出力１００とをＥＸＯＲ２２で比較してエッ
ジ信号２００を出力している。つまり、エッジ信号２０
０は、入力クロックＦｉの立ち上がりと立ち下がりのエ
ッジを検出している。
フロップ２１と、ＥＸＯＲ２２とで構成されている。そ
して、図２のタイミングチャートに示すように、入力ク
ロックＦｉと、入力クロックＦｉを内部クロックＦｒで
ラッチした出力１００とをＥＸＯＲ２２で比較してエッ
ジ信号２００を出力している。つまり、エッジ信号２０
０は、入力クロックＦｉの立ち上がりと立ち下がりのエ
ッジを検出している。
【００１３】また、エッジ信号２００のＨ（High）が出
力されると、エッジ信号２００はセット付フリップフロ
ップ４０のセット端子Ｓに接続されているのでクロック
検出信号４００はＨ（High）となる。
力されると、エッジ信号２００はセット付フリップフロ
ップ４０のセット端子Ｓに接続されているのでクロック
検出信号４００はＨ（High）となる。
【００１４】さらに、エッジ信号２００は、ロード付ダ
ウンカウンタ３０のロード（LOAD）端子に接続される。
そして、制御部５０で設定した初期値をロード付ダウン
カウンタ３０にロードする。
ウンカウンタ３０のロード（LOAD）端子に接続される。
そして、制御部５０で設定した初期値をロード付ダウン
カウンタ３０にロードする。
【００１５】例えば、制御部５０で設定した初期値ｎを
３としたとき、入力クロックＦｉの立ち上がりによるエ
ッジ信号２００のＨ（High）が出力されると、ロード付
ダウンカウンタ３０は３が設定され、エッジ信号２００
がＬ（Low ）になると、内部クロックＦｒごとにダウン
カウントされて、２、１、０と変化する。
３としたとき、入力クロックＦｉの立ち上がりによるエ
ッジ信号２００のＨ（High）が出力されると、ロード付
ダウンカウンタ３０は３が設定され、エッジ信号２００
がＬ（Low ）になると、内部クロックＦｒごとにダウン
カウントされて、２、１、０と変化する。
【００１６】そして、ロード付ダウンカウンタ３０は、
カウント数が０となる前に入力クロックＦｉの立ち下が
りによるエッジ信号２００により初期値３がロードされ
る。
カウント数が０となる前に入力クロックＦｉの立ち下が
りによるエッジ信号２００により初期値３がロードされ
る。
【００１７】しかし、入力クロックＦｉのクロックが無
いときエッジ信号２００は出力されないので、ロード付
ダウンカウンタ３０は、内部クロックＦｒごとにダウン
カウントされて、２、１、０と変化する。
いときエッジ信号２００は出力されないので、ロード付
ダウンカウンタ３０は、内部クロックＦｒごとにダウン
カウントされて、２、１、０と変化する。
【００１８】そして、ロード付ダウンカウンタ３０のカ
ウント数が０となったとき、Ｃ端子からキャリー出力３
００が出力される。
ウント数が０となったとき、Ｃ端子からキャリー出力３
００が出力される。
【００１９】キャリー出力３００は、セット付フリップ
フロップ４０のイネーブル信号となる。また、データ端
子ＤはＬ（Low ）に固定されているので、内部クロック
Ｆｒによりセット付フリップフロップ４０のクロック検
出信号４００はＬ（Low ）となる。
フロップ４０のイネーブル信号となる。また、データ端
子ＤはＬ（Low ）に固定されているので、内部クロック
Ｆｒによりセット付フリップフロップ４０のクロック検
出信号４００はＬ（Low ）となる。
【００２０】さらに、キャリー出力３００は、入力クロ
ックＦｉのクロックが有りになり、エッジ信号２００が
出力されると、エッジ信号２００はセット付フリップフ
ロップ４０のセット端子Ｓに接続されているのでクロッ
ク検出信号４００はＨ（High）となる。
ックＦｉのクロックが有りになり、エッジ信号２００が
出力されると、エッジ信号２００はセット付フリップフ
ロップ４０のセット端子Ｓに接続されているのでクロッ
ク検出信号４００はＨ（High）となる。
【００２１】よって、入力クロックＦｉのクロックが有
りのとき、クロック検出信号４００はＨ（High）とな
り、入力クロックＦｉのクロックが無しのとき、クロッ
ク検出信号４００はＬ（Low ）となる。
りのとき、クロック検出信号４００はＨ（High）とな
り、入力クロックＦｉのクロックが無しのとき、クロッ
ク検出信号４００はＬ（Low ）となる。
【００２２】従って、本実施例では、入力クロックＦｉ
に対して制御部５０の初期値を所望の値に設定すること
で任意に変更できる。また、クロック検出時間を内部ク
ロックＦｒの周期単位で設定できる。ここで、初期値ｎ
は下記式（２）の端数を切り上げて求められる。 ｎ＝Ｔｉ／（２・Ｔｒ） ・・・・・（２） Ｔｉ：入力クロックの周期 Ｔｒ：内部クロックの周期
に対して制御部５０の初期値を所望の値に設定すること
で任意に変更できる。また、クロック検出時間を内部ク
ロックＦｒの周期単位で設定できる。ここで、初期値ｎ
は下記式（２）の端数を切り上げて求められる。 ｎ＝Ｔｉ／（２・Ｔｒ） ・・・・・（２） Ｔｉ：入力クロックの周期 Ｔｒ：内部クロックの周期
【００２３】ところで、エッジ検出回路２０のフリップ
フロップ２１は、ｎ段のシフトレジスタとしてもよい。
また、検出部のセット付フリップフロップ４０はＣＰＵ
に置き換えてキャリー出力３００と、エッジ信号２００
とを割込み信号として検出信号を出力するようにしても
よい。
フロップ２１は、ｎ段のシフトレジスタとしてもよい。
また、検出部のセット付フリップフロップ４０はＣＰＵ
に置き換えてキャリー出力３００と、エッジ信号２００
とを割込み信号として検出信号を出力するようにしても
よい。
【００２４】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。即ち、
入力クロックの周期の変化に対して検出時間を変化でき
るようにして、所望の入力クロックの周期に対して入力
クロックの有り無しの検出と、最適な検出時間が得られ
るクロック検出回路を得ることができる。また、内部ク
ロックの周波数を高くすることにより検出時間の分解能
を高くしてクロック検出時間を早くできる。さらに、デ
ジタル値で検出時間を設定できるので、時間の変更がし
やすく、回路をワンチップ化しやすいので温度変化に対
して強くできる効果もある。
施され、以下に記載されるような効果を奏する。即ち、
入力クロックの周期の変化に対して検出時間を変化でき
るようにして、所望の入力クロックの周期に対して入力
クロックの有り無しの検出と、最適な検出時間が得られ
るクロック検出回路を得ることができる。また、内部ク
ロックの周波数を高くすることにより検出時間の分解能
を高くしてクロック検出時間を早くできる。さらに、デ
ジタル値で検出時間を設定できるので、時間の変更がし
やすく、回路をワンチップ化しやすいので温度変化に対
して強くできる効果もある。
【図１】本発明のクロック検出回路のブロック図であ
る。
る。
【図２】本発明のクロック検出回路のタイミングチャー
トである。
トである。
【図３】従来のクロック検出回路の回路図である。
【図４】従来のクロック検出回路のタイミングチャート
である。
である。
１０ ワンショットマルチバイブレータ ２０ エッジ検出回路 ２１ フリップフロップ ２２ ＥＸＯＲ ３０ ロード付ダウンカウンタ ４０ セット付フリップフロップ ５０ 制御部
Claims (3)
- 【請求項１】 入力クロックのエッジを内部クロックに
より検出するエッジ検出回路と、 該エッジ検出回路のエッジ信号をロードに受けて検出時
間を決定するロード付ダウンカウンタと、 を具備して入力クロックの有り無しを検出していること
を特徴としたクロック検出回路。 - 【請求項２】 入力クロックのエッジを内部クロックに
より検出するエッジ検出回路と、 該エッジ検出回路のエッジ信号をロード端子に受けてカ
ウント０でキャリー信号を出力するロード付ダウンカウ
ンタと、 該ロード付ダウンカウンタのキャリー信号をイネーブル
端子に受け、前記エッジ検出回路のエッジ信号をセット
端子に受けてクロックを検出するセット付フリップフロ
ップと、 を具備し、初期値を前記ロード付ダウンカウンタにロー
ドして入力クロックの有り無しを検出していることを特
徴としたクロック検出回路。 - 【請求項３】 エッジ検出回路のエッジ信号と、ロード
付ダウンカウンタのキャリー信号とを割り込み信号とし
てＣＰＵに受けて入力クロックの有り無しを検出してい
る請求項２記載のクロック検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10021859A JPH11220369A (ja) | 1998-02-03 | 1998-02-03 | クロック検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10021859A JPH11220369A (ja) | 1998-02-03 | 1998-02-03 | クロック検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11220369A true JPH11220369A (ja) | 1999-08-10 |
Family
ID=12066851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10021859A Withdrawn JPH11220369A (ja) | 1998-02-03 | 1998-02-03 | クロック検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11220369A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010271210A (ja) * | 2009-05-22 | 2010-12-02 | Seiko Epson Corp | 周波数測定装置 |
| JP2012104046A (ja) * | 2010-11-12 | 2012-05-31 | Fujitsu Semiconductor Ltd | 半導体装置 |
-
1998
- 1998-02-03 JP JP10021859A patent/JPH11220369A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010271210A (ja) * | 2009-05-22 | 2010-12-02 | Seiko Epson Corp | 周波数測定装置 |
| JP2012104046A (ja) * | 2010-11-12 | 2012-05-31 | Fujitsu Semiconductor Ltd | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5623234A (en) | Clock system | |
| KR20080098524A (ko) | 회로 디바이스에서 동적 타이밍 조정 | |
| US6008672A (en) | Input signal reading circuit having a small delay and a high fidelity | |
| US6066968A (en) | Delay lock loop circuit for semiconductor memory device | |
| JP2002158567A (ja) | クロック信号からのパルス信号の生成 | |
| JPH1117531A (ja) | デジタル遅延回路及びデジタルｐｌｌ回路 | |
| JPH11220369A (ja) | クロック検出回路 | |
| US6329861B1 (en) | Clock generator circuit | |
| US5220585A (en) | Serial clock generating circuit | |
| US5799177A (en) | Automatic external clock detect and source select circuit | |
| US6205192B1 (en) | Clock input control circuit | |
| JP2000134070A (ja) | ノイズ除去回路 | |
| JP3776895B2 (ja) | 位相調整回路 | |
| JP4181908B2 (ja) | クロック乗換回路 | |
| CN114448403B (zh) | 一种异步唤醒电路 | |
| JPH0370314A (ja) | クロック断検出回路 | |
| JPS63288513A (ja) | クロック断検出回路 | |
| KR100223749B1 (ko) | 인에이블 신호를 갖는 레지스터 | |
| KR100760948B1 (ko) | 입력 변화 감지 회로 | |
| JPH1195857A (ja) | クロック発振制御回路 | |
| JPH0661809A (ja) | クロック信号デューティ比補正回路 | |
| JPH03255743A (ja) | ビット同期回路 | |
| JPH0722926A (ja) | 位相比較回路 | |
| JPH02284514A (ja) | 二値判定回路 | |
| JPH05101204A (ja) | データ処理システム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050405 |