JPH11219593A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH11219593A JPH11219593A JP2216398A JP2216398A JPH11219593A JP H11219593 A JPH11219593 A JP H11219593A JP 2216398 A JP2216398 A JP 2216398A JP 2216398 A JP2216398 A JP 2216398A JP H11219593 A JPH11219593 A JP H11219593A
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Abstract
(57)【要約】
【課題】 書き込み速度を低下させることなく、書き込
み後のしきい値電圧の狭帯化を実現できる不揮発性半導
体記憶装置を提供する。 【解決手段】 書き込み時に、選択ワード線および選択
ビット線にそれぞれ所定の書き込みパルス信号を印加
し、書き込み後ベリファイを行い、センスアンプにより
メモリセルのしきい値電圧を検出する。メモリセルのし
きい値電圧が目標VTHの近傍に達するまで書き込みおよ
びベリファイを繰り返し行い、書き込み回数に従ってパ
ルス信号の電圧の絶対値を増加させて上記選択ワード線
に印加し、メモリセルのしきい値電圧が目標VTHの近傍
に達した後、ビット線に印加する書き込みパルス信号の
幅を初期幅より狭い幅に設定して、センスアンプの感度
を高く設定する。選択メモリセルのしきい値電圧が目標
VTHに達するまで当該狭まったパルス信号による書き込
みおよび書き込み後のベリファイを繰り返して行う。
み後のしきい値電圧の狭帯化を実現できる不揮発性半導
体記憶装置を提供する。 【解決手段】 書き込み時に、選択ワード線および選択
ビット線にそれぞれ所定の書き込みパルス信号を印加
し、書き込み後ベリファイを行い、センスアンプにより
メモリセルのしきい値電圧を検出する。メモリセルのし
きい値電圧が目標VTHの近傍に達するまで書き込みおよ
びベリファイを繰り返し行い、書き込み回数に従ってパ
ルス信号の電圧の絶対値を増加させて上記選択ワード線
に印加し、メモリセルのしきい値電圧が目標VTHの近傍
に達した後、ビット線に印加する書き込みパルス信号の
幅を初期幅より狭い幅に設定して、センスアンプの感度
を高く設定する。選択メモリセルのしきい値電圧が目標
VTHに達するまで当該狭まったパルス信号による書き込
みおよび書き込み後のベリファイを繰り返して行う。
Description
【0001】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置、特に一つのメモリセルに2値以上のデータを記
憶可能な多値メモリの書き込みおよび書き込み後のベリ
ファイに関するものである。
憶装置、特に一つのメモリセルに2値以上のデータを記
憶可能な多値メモリの書き込みおよび書き込み後のベリ
ファイに関するものである。
【0002】
【従来の技術】不揮発性半導体記憶装置、例えば、メモ
リセルの一括消去を行ういわゆるフラッシュメモリにお
いては低電圧化、低消費電力化および多値化が進められ
ている。多値化により、同じメモリセル数でも記憶容量
の大幅な増加を実現でき、大容量化を実現しやすい利点
がある。
リセルの一括消去を行ういわゆるフラッシュメモリにお
いては低電圧化、低消費電力化および多値化が進められ
ている。多値化により、同じメモリセル数でも記憶容量
の大幅な増加を実現でき、大容量化を実現しやすい利点
がある。
【0003】図10は、不揮発性半導体記憶装置の基本
構成素子である不揮発性メモリセルの一例を示す簡略断
面図である。図示のように、本例の不揮発性メモリセル
は、周囲と電気的に絶縁され、注入された電荷を保持す
る電荷蓄積層を構成する浮遊ゲート(フローティングゲ
ート)を有する、いわゆるフローティングゲート型メモ
リセルである。当該メモリセルは、例えば、p型基板ま
たはp型ウェル1に形成され、p型基板またはp型ウェ
ル1に、イオン注入により、n型不純物を拡散させて形
成したソース拡散層2およびドレイン拡散層3を有す
る。メモリセルの電圧バイアス状態に応じて、これらの
不純物拡散層の間にチャネル領域が形成される。当該チ
ャネル領域上方の基板(またはウェル)1の表面に、例
えば、酸化シリコン(SiO2 )からなる薄いゲート絶
縁膜4が形成され、その表面に例えば、ポリシリコン層
が成層され、当該ポリシリコン層によりフローティング
ゲート5が構成される。フローティングゲート5の表面
に酸化シリコン膜、窒化シリコン膜からなる層間絶縁膜
6が成膜され、さらにその表面に例えば、ポリシリコン
および金属シリサイド、例えば、タングステンシリサイ
ド(WSi2 )からなる2層構造のポリサイド層が形成
され、当該ポリサイド層により制御ゲート(コントロー
ルゲート)7が形成される。
構成素子である不揮発性メモリセルの一例を示す簡略断
面図である。図示のように、本例の不揮発性メモリセル
は、周囲と電気的に絶縁され、注入された電荷を保持す
る電荷蓄積層を構成する浮遊ゲート(フローティングゲ
ート)を有する、いわゆるフローティングゲート型メモ
リセルである。当該メモリセルは、例えば、p型基板ま
たはp型ウェル1に形成され、p型基板またはp型ウェ
ル1に、イオン注入により、n型不純物を拡散させて形
成したソース拡散層2およびドレイン拡散層3を有す
る。メモリセルの電圧バイアス状態に応じて、これらの
不純物拡散層の間にチャネル領域が形成される。当該チ
ャネル領域上方の基板(またはウェル)1の表面に、例
えば、酸化シリコン(SiO2 )からなる薄いゲート絶
縁膜4が形成され、その表面に例えば、ポリシリコン層
が成層され、当該ポリシリコン層によりフローティング
ゲート5が構成される。フローティングゲート5の表面
に酸化シリコン膜、窒化シリコン膜からなる層間絶縁膜
6が成膜され、さらにその表面に例えば、ポリシリコン
および金属シリサイド、例えば、タングステンシリサイ
ド(WSi2 )からなる2層構造のポリサイド層が形成
され、当該ポリサイド層により制御ゲート(コントロー
ルゲート)7が形成される。
【0004】なお、図示していないが、上記メモリセル
の両側に例えば、シリコン酸化膜からなるサイドウォー
ルが形成されるので、フローティングゲート5は、周囲
と電気的に絶縁状態となる。また、図10に示したメモ
リセル全体は、例えば、酸化シリコンからなる絶縁体で
覆われ、コントロールゲート7は、コンタクトを介して
メモリセルの上部に金属配線層からなるワード線に接続
されている。また、ソース拡散層2、コンタクトを介し
て他の金属配線層からなるソース線に接続され、ドレイ
ン拡散層3は、さらにコンタクトを介してさらに他の金
属配線層で構成されたビット線に接続されている。
の両側に例えば、シリコン酸化膜からなるサイドウォー
ルが形成されるので、フローティングゲート5は、周囲
と電気的に絶縁状態となる。また、図10に示したメモ
リセル全体は、例えば、酸化シリコンからなる絶縁体で
覆われ、コントロールゲート7は、コンタクトを介して
メモリセルの上部に金属配線層からなるワード線に接続
されている。また、ソース拡散層2、コンタクトを介し
て他の金属配線層からなるソース線に接続され、ドレイ
ン拡散層3は、さらにコンタクトを介してさらに他の金
属配線層で構成されたビット線に接続されている。
【0005】上述したメモリセルにより構成された不揮
発性半導体記憶装置において、消去動作時に、ワード線
にハイレベル消去電圧を印加し、ビット線をフローティ
ング状態に設定し、ソース線に負の電圧を印加する。こ
れにより、メモリセルのドレイン拡散層とソース拡散層
との間にチャネル領域が形成し、FNトンネリングによ
り、当該チャネル領域からフローティングゲート5に電
荷(電子)が注入される。注入した電子がフローティン
グゲート5により保持されるので、消去動作が行われた
メモリセルのしきい値電圧が上昇する。
発性半導体記憶装置において、消去動作時に、ワード線
にハイレベル消去電圧を印加し、ビット線をフローティ
ング状態に設定し、ソース線に負の電圧を印加する。こ
れにより、メモリセルのドレイン拡散層とソース拡散層
との間にチャネル領域が形成し、FNトンネリングによ
り、当該チャネル領域からフローティングゲート5に電
荷(電子)が注入される。注入した電子がフローティン
グゲート5により保持されるので、消去動作が行われた
メモリセルのしきい値電圧が上昇する。
【0006】一方、書き込み動作時に、書き込みデータ
に応じて、選択されたメモリセルに接続された選択ワー
ド線に負の電圧を印加し、選択されたメモリセルに接続
された選択ビット線に正の電圧を印加し、ソース線をフ
ローティング状態に保持する。これにより、選択メモリ
セルにおいて、FNトンネリングによりフローティング
ゲート5からドレイン拡散層3に向かって、フローティ
ングゲート5内の電子が抽出される。電子が抽出された
メモリセルのしきい値電圧が低下する。
に応じて、選択されたメモリセルに接続された選択ワー
ド線に負の電圧を印加し、選択されたメモリセルに接続
された選択ビット線に正の電圧を印加し、ソース線をフ
ローティング状態に保持する。これにより、選択メモリ
セルにおいて、FNトンネリングによりフローティング
ゲート5からドレイン拡散層3に向かって、フローティ
ングゲート5内の電子が抽出される。電子が抽出された
メモリセルのしきい値電圧が低下する。
【0007】図11は、消去状態(Erase状態)お
よび書き込み状態(Write状態)のメモリセルのし
きい値電圧Vthの分布を示している。図示のように、消
去状態のメモリセルのしきい値電圧Vthが高いレベルに
分布し、逆に書き込み状態のメモリセルのしきい値電圧
Vthが低いレベルに分布する。ここで、例えば、消去状
態の高いしきい値電圧Vthをデータの“1”に対応さ
せ、書き込み状態の低いしきい値電圧Vthをデータの
“0”に対応させると、メモリセルに対して消去または
書き込みを行うことにより、データの“1”または
“0”の何れかを記憶させることができる。さらに、フ
ローティングゲート5にある電子が半永久的に保持され
るので、メモリセルに対して新たな書き込みまたは消去
が行われるまで、電源の供給状態に関わらず、記憶デー
タが保持され、不揮発性記憶特性を有する。
よび書き込み状態(Write状態)のメモリセルのし
きい値電圧Vthの分布を示している。図示のように、消
去状態のメモリセルのしきい値電圧Vthが高いレベルに
分布し、逆に書き込み状態のメモリセルのしきい値電圧
Vthが低いレベルに分布する。ここで、例えば、消去状
態の高いしきい値電圧Vthをデータの“1”に対応さ
せ、書き込み状態の低いしきい値電圧Vthをデータの
“0”に対応させると、メモリセルに対して消去または
書き込みを行うことにより、データの“1”または
“0”の何れかを記憶させることができる。さらに、フ
ローティングゲート5にある電子が半永久的に保持され
るので、メモリセルに対して新たな書き込みまたは消去
が行われるまで、電源の供給状態に関わらず、記憶デー
タが保持され、不揮発性記憶特性を有する。
【0008】上述した書き込みおよび消去により、メモ
リセルのしきい値電圧Vthが2段階に設定することがで
きる。これによって、一つのメモリセルに“1”または
“0”の1ビットのデータを記憶させることができる。
メモリセルのしきい値電圧Vthを二つ以上のレベルに設
定し、例えば、4段階に設定することにより、一つのメ
モリセルには、2ビットのデータ“11”、“10”、
“01”および“00”の内の何れかを記憶させること
が可能であるいわゆる多値メモリを実現することができ
る。
リセルのしきい値電圧Vthが2段階に設定することがで
きる。これによって、一つのメモリセルに“1”または
“0”の1ビットのデータを記憶させることができる。
メモリセルのしきい値電圧Vthを二つ以上のレベルに設
定し、例えば、4段階に設定することにより、一つのメ
モリセルには、2ビットのデータ“11”、“10”、
“01”および“00”の内の何れかを記憶させること
が可能であるいわゆる多値メモリを実現することができ
る。
【0009】例えば、図12に示すように、メモリセル
のしきい値電圧Vthを4つの領域に分布させ、それぞれ
の領域を2ビットのデータ“11”、“10”、“0
1”および“00”に対応させることにより、一つのメ
モリセルに2ビットのデータを記憶できる多値メモリを
実現できる。
のしきい値電圧Vthを4つの領域に分布させ、それぞれ
の領域を2ビットのデータ“11”、“10”、“0
1”および“00”に対応させることにより、一つのメ
モリセルに2ビットのデータを記憶できる多値メモリを
実現できる。
【0010】図12に示すようにメモリセルのしきい値
電圧Vthを複数の領域に分布させるためには、しきい値
電圧の各分布範囲を2値メモリの場合より狭くする、即
ちしきい値電圧の狭帯化を図ることが必要である。しき
い値電圧の狭帯化を実現するために、これまでには種々
の書き込み方法が提案されており、ISPP(Incremen
tal Step Pulse Programing )法はその一つである。
電圧Vthを複数の領域に分布させるためには、しきい値
電圧の各分布範囲を2値メモリの場合より狭くする、即
ちしきい値電圧の狭帯化を図ることが必要である。しき
い値電圧の狭帯化を実現するために、これまでには種々
の書き込み方法が提案されており、ISPP(Incremen
tal Step Pulse Programing )法はその一つである。
【0011】ISPP法では、書き込みを複数回にわた
って行う。書き込み回数の増加に伴って選択メモリセル
へ印加する電圧のレベルを変化させていく。上述したよ
うに、書き込み時に、選択メモリセルに接続された選択
ワード線に負の電圧を印加し、選択されたメモリセルに
接続された選択ビット線に正の電圧を印加する。電圧の
印加は複数回にわたって行われるので、選択ワード線お
よび選択ビット線にパルス信号を印加することになる。
図13は、ISPP法における選択ワード線へ印加され
る負のパルスの絶対値を示す波形図である。図示のよう
に、選択ワード線へ印加されるパルス信号の電圧の絶対
値は、パルス信号の印加する回数、即ち、書き込み回数
の増加に伴って増加していく。なお、各回の書き込み毎
にパルス電圧の絶対値の増加分ΔVWLi (i=1,2,
3,…)は、書き込み対象のメモリセルの電気的な特性
に応じて、等しくまたは異なるように設定される。
って行う。書き込み回数の増加に伴って選択メモリセル
へ印加する電圧のレベルを変化させていく。上述したよ
うに、書き込み時に、選択メモリセルに接続された選択
ワード線に負の電圧を印加し、選択されたメモリセルに
接続された選択ビット線に正の電圧を印加する。電圧の
印加は複数回にわたって行われるので、選択ワード線お
よび選択ビット線にパルス信号を印加することになる。
図13は、ISPP法における選択ワード線へ印加され
る負のパルスの絶対値を示す波形図である。図示のよう
に、選択ワード線へ印加されるパルス信号の電圧の絶対
値は、パルス信号の印加する回数、即ち、書き込み回数
の増加に伴って増加していく。なお、各回の書き込み毎
にパルス電圧の絶対値の増加分ΔVWLi (i=1,2,
3,…)は、書き込み対象のメモリセルの電気的な特性
に応じて、等しくまたは異なるように設定される。
【0012】各回の書き込みパルス信号を印加したあ
と、ビット線に接続されているセンスアンプにより選択
メモリセルに対して読み出しが行われ、当該読み出しの
結果に応じて選択メモリセルのしきい値電圧が判定され
る。この動作をベリファイと呼ばれている。選択メモリ
セルのしきい値電圧が目標VTHに達成するまで、書き込
みパルス信号の印加と印加後のベリファイが繰り返して
行われるので、書き込みの結果、選択メモリセルのしき
い値電圧が目標VTHまたはそれに近い値に設定される。
と、ビット線に接続されているセンスアンプにより選択
メモリセルに対して読み出しが行われ、当該読み出しの
結果に応じて選択メモリセルのしきい値電圧が判定され
る。この動作をベリファイと呼ばれている。選択メモリ
セルのしきい値電圧が目標VTHに達成するまで、書き込
みパルス信号の印加と印加後のベリファイが繰り返して
行われるので、書き込みの結果、選択メモリセルのしき
い値電圧が目標VTHまたはそれに近い値に設定される。
【0013】このようなISPP法により、書き込み時
に図10に示すメモリセルのフローティングゲート5と
チャネル領域との間にあるゲート絶縁膜4にかかるスト
レスを緩和させながら、書き込み速度の向上および書き
込み後のしきい値電圧の狭帯化を実現できる。
に図10に示すメモリセルのフローティングゲート5と
チャネル領域との間にあるゲート絶縁膜4にかかるスト
レスを緩和させながら、書き込み速度の向上および書き
込み後のしきい値電圧の狭帯化を実現できる。
【0014】
【発明が解決しようとする課題】ところで、上述した従
来の不揮発性メモリセルおよびその書き込み方法におい
ては、書き込み後のメモリセルのしきい値電圧の分布範
囲を狭くするために、各書き込みにおけるしきい値電圧
の変動幅を小さくすることが必要である。しかし、一回
の書き込みにおけるしきい値電圧の変動幅を小さくする
と、しきい値電圧を目標値に達するまでに所要の書き込
み回数が増加し、即ち書き込みの所要時間が増加し、書
き込み速度が低下する。このため、従来の書き込み動作
においては、しきい値電圧の狭帯化と書き込み速度は相
反する関係にあり、多値メモリの場合には、しきい値電
圧の狭帯化を図るため書き込み速度の低下が回避できな
いという不利益がある。
来の不揮発性メモリセルおよびその書き込み方法におい
ては、書き込み後のメモリセルのしきい値電圧の分布範
囲を狭くするために、各書き込みにおけるしきい値電圧
の変動幅を小さくすることが必要である。しかし、一回
の書き込みにおけるしきい値電圧の変動幅を小さくする
と、しきい値電圧を目標値に達するまでに所要の書き込
み回数が増加し、即ち書き込みの所要時間が増加し、書
き込み速度が低下する。このため、従来の書き込み動作
においては、しきい値電圧の狭帯化と書き込み速度は相
反する関係にあり、多値メモリの場合には、しきい値電
圧の狭帯化を図るため書き込み速度の低下が回避できな
いという不利益がある。
【0015】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、不揮発性メモリの書き込み速度
を多段階に設定することにより、書き込み速度を低下さ
せることなく、書き込み後のしきい値電圧の狭帯化を実
現できる多値メモリを提供することにある。
のであり、その目的は、不揮発性メモリの書き込み速度
を多段階に設定することにより、書き込み速度を低下さ
せることなく、書き込み後のしきい値電圧の狭帯化を実
現できる多値メモリを提供することにある。
【0016】
【課題を解決するための手段】上記目的を達成するた
め、本発明の不揮発性半導体記憶装置は、周囲と電気的
に絶縁されている電荷蓄積層に対して電荷の授受を行う
ことによりしきい値電圧を制御し、当該しきい値電圧に
応じたデータを保持するメモリセルを有し、書き込み時
に上記メモリセルの制御ゲートに所定の幅を有するパル
ス信号を印加し、当該パルス信号を印加した後上記メモ
リセルのしきい値電圧を判定するベリファイが行われる
不揮発性半導体記憶装置であって、書き込み時に上記メ
モリセルが接続されているビット線に第1の幅を有する
パルス信号を印加し、上記制御ゲートへ印加される上記
パルス信号の電圧の絶対値を印加回数に従って増加さ
せ、上記メモリセルのしきい値電圧が上記所望値の近傍
に達した後、上記メモリセルが接続される上記ビット線
に印加される上記パルス信号の幅を上記第1の幅より狭
い第2の幅に設定して、上記しきい値電圧が上記所望値
に達するまで上記第2の幅を有するパルス信号を上記ビ
ット線に印加する制御手段を有する。
め、本発明の不揮発性半導体記憶装置は、周囲と電気的
に絶縁されている電荷蓄積層に対して電荷の授受を行う
ことによりしきい値電圧を制御し、当該しきい値電圧に
応じたデータを保持するメモリセルを有し、書き込み時
に上記メモリセルの制御ゲートに所定の幅を有するパル
ス信号を印加し、当該パルス信号を印加した後上記メモ
リセルのしきい値電圧を判定するベリファイが行われる
不揮発性半導体記憶装置であって、書き込み時に上記メ
モリセルが接続されているビット線に第1の幅を有する
パルス信号を印加し、上記制御ゲートへ印加される上記
パルス信号の電圧の絶対値を印加回数に従って増加さ
せ、上記メモリセルのしきい値電圧が上記所望値の近傍
に達した後、上記メモリセルが接続される上記ビット線
に印加される上記パルス信号の幅を上記第1の幅より狭
い第2の幅に設定して、上記しきい値電圧が上記所望値
に達するまで上記第2の幅を有するパルス信号を上記ビ
ット線に印加する制御手段を有する。
【0017】また、より具体的に、本発明の不揮発性半
導体記憶装置は、複数のメモリセルを行列状に配置さ
せ、同一行のメモリセルの制御ゲートを同じワード線に
接続し、同一列のメモリセルのドレインを同じビット線
に接続してメモリセルアレイを構成し、選択されたメモ
リセルが接続された選択ワード線に所定の幅を有するパ
ルス信号を印加し、選択されたメモリセルに接続された
ビット線に第1の幅を有するパルスを印加することによ
り選択メモリセルのプログラムが行われる不揮発性半導
体記憶装置であって、書き込み時に、上記選択ワード線
に印加される上記パルス信号の電圧の絶対値を増加させ
て上記選択ワード線に印加し、上記選択メモリセルのし
きい値電圧が上記所望値の近傍に達した後、上記ビット
線に印加されるパルス信号の幅を上記第1の幅より狭い
第2の幅に設定して、上記選択メモリセルのしきい値電
圧が上記所望値に達するまで上記第2の幅を有するパル
ス信号を上記ビット線に印加する制御手段を有する。
導体記憶装置は、複数のメモリセルを行列状に配置さ
せ、同一行のメモリセルの制御ゲートを同じワード線に
接続し、同一列のメモリセルのドレインを同じビット線
に接続してメモリセルアレイを構成し、選択されたメモ
リセルが接続された選択ワード線に所定の幅を有するパ
ルス信号を印加し、選択されたメモリセルに接続された
ビット線に第1の幅を有するパルスを印加することによ
り選択メモリセルのプログラムが行われる不揮発性半導
体記憶装置であって、書き込み時に、上記選択ワード線
に印加される上記パルス信号の電圧の絶対値を増加させ
て上記選択ワード線に印加し、上記選択メモリセルのし
きい値電圧が上記所望値の近傍に達した後、上記ビット
線に印加されるパルス信号の幅を上記第1の幅より狭い
第2の幅に設定して、上記選択メモリセルのしきい値電
圧が上記所望値に達するまで上記第2の幅を有するパル
ス信号を上記ビット線に印加する制御手段を有する。
【0018】また、本発明では、好適には、上記各ビッ
ト線の電位を検出するセンスアンプを有し、書き込み後
のベリファイにおいて、上記制御手段は上記センスアン
プによる読み出しの結果に応じて上記選択メモリセルの
しきい値電圧が所定値に達したか否かを判定し、上記制
御手段は、上記選択メモリセルのしきい値電圧が上記所
望値の近傍に達したと判断したとき、上記センスアンプ
の感度をそれまでの感度より高く設定する。
ト線の電位を検出するセンスアンプを有し、書き込み後
のベリファイにおいて、上記制御手段は上記センスアン
プによる読み出しの結果に応じて上記選択メモリセルの
しきい値電圧が所定値に達したか否かを判定し、上記制
御手段は、上記選択メモリセルのしきい値電圧が上記所
望値の近傍に達したと判断したとき、上記センスアンプ
の感度をそれまでの感度より高く設定する。
【0019】さらに、本発明では、好適には、上記書き
込み動作により、上記選択メモリセルのしきい値電圧が
少なくとも二つのしきい値電圧の内書き込みデータに応
じて選択されたしきい値電圧に設定される。また、上記
同一列のメモリセルのドレインが同じサブビット線に接
続され、複数本の上記サブビット線がそれぞれ選択ゲー
トを介して一本のビット線に接続される、いわゆるDI
NOR型のメモリセルアレイが構成されている。
込み動作により、上記選択メモリセルのしきい値電圧が
少なくとも二つのしきい値電圧の内書き込みデータに応
じて選択されたしきい値電圧に設定される。また、上記
同一列のメモリセルのドレインが同じサブビット線に接
続され、複数本の上記サブビット線がそれぞれ選択ゲー
トを介して一本のビット線に接続される、いわゆるDI
NOR型のメモリセルアレイが構成されている。
【0020】
【発明の実施の形態】図1は本発明に係る不揮発性半導
体記憶装置の一実施形態を示す回路図であり、不揮発性
半導体記憶装置の全体の構成を示すブロック図である。
図示のように、本実施形態の不揮発性半導体記憶装置
は、メモリセルアレイ1、ローデコーダ2、ワード線ド
ライバー3、データラッチアレイ4、パルス電圧制御回
路5、センスアンプアレイ(S/Aアレイ)6、カラム
デコーダ7およびカラム選択回路8により構成されてい
る。
体記憶装置の一実施形態を示す回路図であり、不揮発性
半導体記憶装置の全体の構成を示すブロック図である。
図示のように、本実施形態の不揮発性半導体記憶装置
は、メモリセルアレイ1、ローデコーダ2、ワード線ド
ライバー3、データラッチアレイ4、パルス電圧制御回
路5、センスアンプアレイ(S/Aアレイ)6、カラム
デコーダ7およびカラム選択回路8により構成されてい
る。
【0021】メモリセルアレイ1は、複数のメモリセル
MC00,…,MCOm,…,MCn0,…,MCnmが行列状
に配置されて構成されている。各メモリセルは、図10
に示すメモリセルと同じ構成を有するものとする。同一
行にある各メモリセルのコントロールゲートは同じワー
ド線WLi(i=0,1,…,n)に接続され、同一列
にあるメモリセルのドレイン拡散層は同じビット線BL
j(j=0,1,…,m)に接続されている。さらに、
同一行にある各メモリセルのソース拡散層は、同じソー
ス線SLi(i=0,1,…,n)に接続され、各ソー
ス線SLiは共通に接続されている。
MC00,…,MCOm,…,MCn0,…,MCnmが行列状
に配置されて構成されている。各メモリセルは、図10
に示すメモリセルと同じ構成を有するものとする。同一
行にある各メモリセルのコントロールゲートは同じワー
ド線WLi(i=0,1,…,n)に接続され、同一列
にあるメモリセルのドレイン拡散層は同じビット線BL
j(j=0,1,…,m)に接続されている。さらに、
同一行にある各メモリセルのソース拡散層は、同じソー
ス線SLi(i=0,1,…,n)に接続され、各ソー
ス線SLiは共通に接続されている。
【0022】各ビット線BLjは、データラッチアレイ
4に接続され、さらに、センスアンプアレイ6に接続さ
れている。データラッチアレイ4は、複数のラッチ回路
により構成され、書き込み時に各ラッチ回路は、書き込
みデータを格納して保持する。センスアンプアレイ6
は、複数のセンスアンプにより構成され、読み出しおよ
び書き込み後のベリファイにおいては、それぞれのセン
スアンプによって、当該センスアンプに接続されている
ビットの電位を検出し、検出されたビット線の電位に応
じて、読み出し時に選択メモリセルの記憶データを読み
出し、ベリファイのとき、書き込み対象となるメモリセ
ルのしきい値電圧のレベルが検出される。
4に接続され、さらに、センスアンプアレイ6に接続さ
れている。データラッチアレイ4は、複数のラッチ回路
により構成され、書き込み時に各ラッチ回路は、書き込
みデータを格納して保持する。センスアンプアレイ6
は、複数のセンスアンプにより構成され、読み出しおよ
び書き込み後のベリファイにおいては、それぞれのセン
スアンプによって、当該センスアンプに接続されている
ビットの電位を検出し、検出されたビット線の電位に応
じて、読み出し時に選択メモリセルの記憶データを読み
出し、ベリファイのとき、書き込み対象となるメモリセ
ルのしきい値電圧のレベルが検出される。
【0023】ローデコーダ2は、入力されたローアドレ
スX0,…,Xaを受けて、当該ローアドレスにより指
定されたワード線を選択し、ワード線ドライバー3に指
示する。ワード線ドライバー3は、ローデコーダ2によ
り指示されたワード線を選択ワード線として、読み出し
時に選択ワード線に所定の読み出し電圧VRDを印加し、
書き込み時に、書き込み回数に応じた書き込み電圧VWL
を印加する。
スX0,…,Xaを受けて、当該ローアドレスにより指
定されたワード線を選択し、ワード線ドライバー3に指
示する。ワード線ドライバー3は、ローデコーダ2によ
り指示されたワード線を選択ワード線として、読み出し
時に選択ワード線に所定の読み出し電圧VRDを印加し、
書き込み時に、書き込み回数に応じた書き込み電圧VWL
を印加する。
【0024】パルス電圧制御回路5は、読み出し動作時
に読み出し電圧VRDを発生し、ワード線ドライバー3に
供給し、書き込み動作時に書き込みの回数に応じてそれ
ぞれ異なるレベルを持つ書き込み電圧VWLを発生し、ワ
ード線ドライバー3に供給する。例えば、書き込み時
に、一回目の書き込みにおいて、書き込み電圧VWL0 を
発生し、2回目の書き込みにおいて、一回目の書き込み
電圧VWL0 よりΔVWL1高い書き込み電圧VWL1 を発生
し、ワード線ドライバー3に供給する。
に読み出し電圧VRDを発生し、ワード線ドライバー3に
供給し、書き込み動作時に書き込みの回数に応じてそれ
ぞれ異なるレベルを持つ書き込み電圧VWLを発生し、ワ
ード線ドライバー3に供給する。例えば、書き込み時
に、一回目の書き込みにおいて、書き込み電圧VWL0 を
発生し、2回目の書き込みにおいて、一回目の書き込み
電圧VWL0 よりΔVWL1高い書き込み電圧VWL1 を発生
し、ワード線ドライバー3に供給する。
【0025】上述したように、パルス電圧制御回路5に
おいては電源電圧VCCより高いレベルの高電圧あるいは
負の電圧を発生する必要があるので、一般的にパルス電
圧制御回路5には、昇圧回路が設けられ、昇圧回路によ
り電源電圧VCC以上のレベルを持つ正の高電圧を発生
し、または負の昇圧回路により、負の電圧を発生する。
おいては電源電圧VCCより高いレベルの高電圧あるいは
負の電圧を発生する必要があるので、一般的にパルス電
圧制御回路5には、昇圧回路が設けられ、昇圧回路によ
り電源電圧VCC以上のレベルを持つ正の高電圧を発生
し、または負の昇圧回路により、負の電圧を発生する。
【0026】カラムデコーダ7は、カラムアドレスY
0,…,Ybに応じてカラム選択信号を発生し、カラム
選択回路8に出力する。カラム選択回路8は、カラムデ
コーダ7からのカラム選択信号に応じて複数のビット線
BL0,…,BLmから所定のビット線を選択して、当
該選択ビット線の電位をセンスアンプに入力し、センス
アンプの出力信号をデータバスDBに出力する。
0,…,Ybに応じてカラム選択信号を発生し、カラム
選択回路8に出力する。カラム選択回路8は、カラムデ
コーダ7からのカラム選択信号に応じて複数のビット線
BL0,…,BLmから所定のビット線を選択して、当
該選択ビット線の電位をセンスアンプに入力し、センス
アンプの出力信号をデータバスDBに出力する。
【0027】図2は、メモリセルアレイ1a、データラ
ッチアレイ4aおよびセンスアンプアレイ6aのそれぞ
れの構成および接続関係を示す回路例である。図示のよ
うに、本例のメモリセルアレイ1aは、行列状に配置さ
れているメモリセルMC00,MC01,MC02,MC03,
MC10,MC11,MC12,MC13,MC20,MC21,M
C22,MC23により構成されている。同一行に配置され
ているメモリセル、例えばメモリセルMC00,MC01,
MC02,MC03のコントロールゲートは同一のワード線
WL0に接続され、同一列に配置されているメモリセ
ル、例えばメモリセルMC00,MC10,MC20は、同じ
ビット線BL0に接続されている。また、同一行にある
メモリセルは、同じソース線に接続され、各行のソース
線SL0,SL1,SL2は共通に接続されている。な
お、実際のメモリセルアレイにおいては、メモリセルか
らなる行列の行数および列数がもっと多く、例えば、5
12行×512列のメモリセルからメモリセルアレイが
構成され、それに応じて、ワード線数およびビット線の
数もそれぞれ512本となる。
ッチアレイ4aおよびセンスアンプアレイ6aのそれぞ
れの構成および接続関係を示す回路例である。図示のよ
うに、本例のメモリセルアレイ1aは、行列状に配置さ
れているメモリセルMC00,MC01,MC02,MC03,
MC10,MC11,MC12,MC13,MC20,MC21,M
C22,MC23により構成されている。同一行に配置され
ているメモリセル、例えばメモリセルMC00,MC01,
MC02,MC03のコントロールゲートは同一のワード線
WL0に接続され、同一列に配置されているメモリセ
ル、例えばメモリセルMC00,MC10,MC20は、同じ
ビット線BL0に接続されている。また、同一行にある
メモリセルは、同じソース線に接続され、各行のソース
線SL0,SL1,SL2は共通に接続されている。な
お、実際のメモリセルアレイにおいては、メモリセルか
らなる行列の行数および列数がもっと多く、例えば、5
12行×512列のメモリセルからメモリセルアレイが
構成され、それに応じて、ワード線数およびビット線の
数もそれぞれ512本となる。
【0028】図2は、NOR型不揮発性メモリの例を示
しているが、本発明はNOR型に限定されるものではな
く、FNトンネリングにより書き込みを行う他の不揮発
性メモリ、例えばDINOR型不揮発性メモリ、即ち、
同一列にあるメモリセルのドレイン拡散層が一本のサブ
ビット線に接続し、複数のサブビット線SBL1〜SB
Lkがそれぞれ選択ゲートを介して一本のビット線に接
続する構造を有する不揮発性メモリおよび複数のメモリ
セルがビット線とソース線との間に直列接続されてなる
NAND型不揮発性メモリなどにおいても、本発明の効
果を損なうことなく適用することができる。
しているが、本発明はNOR型に限定されるものではな
く、FNトンネリングにより書き込みを行う他の不揮発
性メモリ、例えばDINOR型不揮発性メモリ、即ち、
同一列にあるメモリセルのドレイン拡散層が一本のサブ
ビット線に接続し、複数のサブビット線SBL1〜SB
Lkがそれぞれ選択ゲートを介して一本のビット線に接
続する構造を有する不揮発性メモリおよび複数のメモリ
セルがビット線とソース線との間に直列接続されてなる
NAND型不揮発性メモリなどにおいても、本発明の効
果を損なうことなく適用することができる。
【0029】データラッチアレイ4aは、図示のよう
に、ビット線の数に応じて4つのラッチ回路40,4
1,42および43により構成されている。これらのラ
ッチ回路は、それぞれビット線BL0,BL1,BL2
およびBL3に接続されている。センスアンプS/Aに
より、それに接続されているビット線の電位が設定され
るので、読み出しおよびベリファイのとき、選択ビット
線を所定の電位にプリチャージし、センスアンプにより
選択ビット線の電流を検出することにより、選択メモリ
セルのしきい値電圧を検出することができ、それに応じ
て読み出しのとき選択メモリセルの記憶データを出力
し、ベリファイのとき書き込み対象メモリセルのしきい
値電圧レベルを判定される。また、書き込みのとき書き
込みデータに応じて、それぞれのビット線を所定の電位
に設定し、さらにベリファイにより書き込み対象メモリ
セルのしきい値電圧の判別結果に応じて、選択ビット線
へ印加するパルス信号の幅を制御する。
に、ビット線の数に応じて4つのラッチ回路40,4
1,42および43により構成されている。これらのラ
ッチ回路は、それぞれビット線BL0,BL1,BL2
およびBL3に接続されている。センスアンプS/Aに
より、それに接続されているビット線の電位が設定され
るので、読み出しおよびベリファイのとき、選択ビット
線を所定の電位にプリチャージし、センスアンプにより
選択ビット線の電流を検出することにより、選択メモリ
セルのしきい値電圧を検出することができ、それに応じ
て読み出しのとき選択メモリセルの記憶データを出力
し、ベリファイのとき書き込み対象メモリセルのしきい
値電圧レベルを判定される。また、書き込みのとき書き
込みデータに応じて、それぞれのビット線を所定の電位
に設定し、さらにベリファイにより書き込み対象メモリ
セルのしきい値電圧の判別結果に応じて、選択ビット線
へ印加するパルス信号の幅を制御する。
【0030】センスアンプアレイ6aは、図示のよう
に、センスアンプ61,62,63および64により構
成されている。各センスアンプはそれぞれビット線BL
0,BL1,BL2およびBL3に接続されている。上
述したようにセンスアンプにより、読み出しおよびベリ
ファイのときビット線に流れる電流を検出し、検出結果
に応じて、読み出し時に選択メモリセルの記憶データを
出力し、ベリファイのときには書き込み対象メモリセル
のしきい値電圧を検出して、検出結果に応じてセンスア
ンプの感度を制御するなどの機能を有する。なお、実際
のセンスアンプアレイの構成は、図2に示す例に限られ
ることなく、例えば、一つのセンスアンプにより、複数
のビット線に対して電流を検出することができるよう
に、複数のビット線をそれぞれ選択ゲートを通してセン
スアンプに接続し、カラムデコーダなどにより、選択ビ
ット線に接続されている選択ゲートのみを導通させるこ
とで、選択ビット線の電流のみを検出することができ
る。これによって、複数のビット線により一つのセンス
アンプを共有することができ、回路構成の簡略化が図れ
る。
に、センスアンプ61,62,63および64により構
成されている。各センスアンプはそれぞれビット線BL
0,BL1,BL2およびBL3に接続されている。上
述したようにセンスアンプにより、読み出しおよびベリ
ファイのときビット線に流れる電流を検出し、検出結果
に応じて、読み出し時に選択メモリセルの記憶データを
出力し、ベリファイのときには書き込み対象メモリセル
のしきい値電圧を検出して、検出結果に応じてセンスア
ンプの感度を制御するなどの機能を有する。なお、実際
のセンスアンプアレイの構成は、図2に示す例に限られ
ることなく、例えば、一つのセンスアンプにより、複数
のビット線に対して電流を検出することができるよう
に、複数のビット線をそれぞれ選択ゲートを通してセン
スアンプに接続し、カラムデコーダなどにより、選択ビ
ット線に接続されている選択ゲートのみを導通させるこ
とで、選択ビット線の電流のみを検出することができ
る。これによって、複数のビット線により一つのセンス
アンプを共有することができ、回路構成の簡略化が図れ
る。
【0031】図3は、ラッチ回路の一構成例を示す回路
図である。ここで、例えば、図2に示すデータラッチア
レイ4aを構成する複数のラッチ回路40,41,42
および43が同じ構成を有するものとして、図3はラッ
チ回路40のみを例示する。
図である。ここで、例えば、図2に示すデータラッチア
レイ4aを構成する複数のラッチ回路40,41,42
および43が同じ構成を有するものとして、図3はラッ
チ回路40のみを例示する。
【0032】図示のように、ラッチ回路40は、二つの
データラッチ410,411、複数のANDゲート40
1,402,403,404,405,408、インバ
ータ406、ORゲート407および出力バッファ40
9により構成されている。書き込みのとき、書き込みデ
ータに応じてデータラッチ410および411の初期状
態、即ちラッチデータが設定される。例えば、メモリセ
ルに対して書き込みを行う場合、即ち選択メモリセルの
しきい値電圧Vthを消去状態と異なる値に設定する場合
に、データラッチ410および411にデータ“0”を
ラッチさせ、即ち、これらのデータラッチの出力端子を
ローレベルに設定する。逆に、選択メモリセルに書き込
みを行わないとき、即ち、選択メモリセルのしきい値電
圧V thを消去状態に保持させる場合に、データラッチ4
10および411にデータ“1”をラッチさせ、即ち、
これらのデータラッチの出力端子をハイレベルに設定す
る。
データラッチ410,411、複数のANDゲート40
1,402,403,404,405,408、インバ
ータ406、ORゲート407および出力バッファ40
9により構成されている。書き込みのとき、書き込みデ
ータに応じてデータラッチ410および411の初期状
態、即ちラッチデータが設定される。例えば、メモリセ
ルに対して書き込みを行う場合、即ち選択メモリセルの
しきい値電圧Vthを消去状態と異なる値に設定する場合
に、データラッチ410および411にデータ“0”を
ラッチさせ、即ち、これらのデータラッチの出力端子を
ローレベルに設定する。逆に、選択メモリセルに書き込
みを行わないとき、即ち、選択メモリセルのしきい値電
圧V thを消去状態に保持させる場合に、データラッチ4
10および411にデータ“1”をラッチさせ、即ち、
これらのデータラッチの出力端子をハイレベルに設定す
る。
【0033】このため、書き込みを行わないとき、デー
タラッチ410および411の出力端子がハイレベルに
保持されるので、ANDゲート408の出力端子がロー
レベルに保持される。これに応じて出力バッファ409
により駆動されるビット線BL0が所定の信号レベルに
保持され、当該ビット線BL0に接続されている選択メ
モリセルに対して書き込みが行われず、そのしきい値電
圧Vthが消去後のしきい値電圧Vthに保持される。
タラッチ410および411の出力端子がハイレベルに
保持されるので、ANDゲート408の出力端子がロー
レベルに保持される。これに応じて出力バッファ409
により駆動されるビット線BL0が所定の信号レベルに
保持され、当該ビット線BL0に接続されている選択メ
モリセルに対して書き込みが行われず、そのしきい値電
圧Vthが消去後のしきい値電圧Vthに保持される。
【0034】書き込みを行う場合に、上述したようにデ
ータラッチ410および411の出力端子がローレベル
に保持される。これに応じて書き込み開始後、まずAN
Dゲート405により書き込みパルス信号SPW1 が選択
され、ORゲート407およびANDゲート408を介
して出力バッファ409に出力される。このため、パル
ス信号SPW1 がハイレベルに保持されている間に、ビッ
ト線BL0が出力バッファ409により所定の電圧レベ
ルに保持される。この間、書き込み対象メモリセルに対
して書き込みが行われる。なお、このとき、インバータ
406の出力信号TSAZがハイレベルに保持されてい
る。
ータラッチ410および411の出力端子がローレベル
に保持される。これに応じて書き込み開始後、まずAN
Dゲート405により書き込みパルス信号SPW1 が選択
され、ORゲート407およびANDゲート408を介
して出力バッファ409に出力される。このため、パル
ス信号SPW1 がハイレベルに保持されている間に、ビッ
ト線BL0が出力バッファ409により所定の電圧レベ
ルに保持される。この間、書き込み対象メモリセルに対
して書き込みが行われる。なお、このとき、インバータ
406の出力信号TSAZがハイレベルに保持されてい
る。
【0035】書き込み対象メモリセルのしきい値電圧V
thが目標VTHの近傍に達したとき、例えば、センスアン
プによりデータ変換パルス信号SPDが発生され、AND
ゲート401および402に入力される。これに応じて
ANDゲート401および402の出力端子がハイレベ
ルに設定される。このため、データラッチ411のラッ
チデータが“0”から“1”に変更し、その出力端子が
ハイレベルに設定される。データラッチの411の出力
信号の変化に応じてインバータ406の出力信号TSA
Zもハイレベルからローレベルに切り換えられる。
thが目標VTHの近傍に達したとき、例えば、センスアン
プによりデータ変換パルス信号SPDが発生され、AND
ゲート401および402に入力される。これに応じて
ANDゲート401および402の出力端子がハイレベ
ルに設定される。このため、データラッチ411のラッ
チデータが“0”から“1”に変更し、その出力端子が
ハイレベルに設定される。データラッチの411の出力
信号の変化に応じてインバータ406の出力信号TSA
Zもハイレベルからローレベルに切り換えられる。
【0036】それに応じてANDゲート403の出力信
号、即ち書き込みパルス信号SPW1とSPW2 の論理積が
ANDゲート404を介してORゲート407に出力さ
れ、さらにANDゲート408を通して出力バッファ4
09に出力されるので、ANDゲート403の出力信号
がハイレベルにとき、ビット線BL0が出力バッファ4
09により所定の電圧レベルに保持される。この間、書
き込み対象メモリセルに対して書き込みが行われる。こ
のように、ANDゲート403に入力された書き込みパ
ルス信号SPW1 ,SPW2 は、例えば、周期が同じく位相
がずれたパルス信号とすると、これらのパルスの位相の
ずれに応じてANDゲート403の出力信号のパルス幅
が制御されるので、書き込みパルス信号SPW1 ,SPW2
の位相ずれを制御することにより、書き込み対象メモリ
セルに印加される書き込みパルスの幅が初期幅より狭く
制御できるので、一回の書き込みによるメモリセルのし
きい値電圧の変化量をより細かく制御することができ、
しきい値電圧の狭帯化を実現可能である。
号、即ち書き込みパルス信号SPW1とSPW2 の論理積が
ANDゲート404を介してORゲート407に出力さ
れ、さらにANDゲート408を通して出力バッファ4
09に出力されるので、ANDゲート403の出力信号
がハイレベルにとき、ビット線BL0が出力バッファ4
09により所定の電圧レベルに保持される。この間、書
き込み対象メモリセルに対して書き込みが行われる。こ
のように、ANDゲート403に入力された書き込みパ
ルス信号SPW1 ,SPW2 は、例えば、周期が同じく位相
がずれたパルス信号とすると、これらのパルスの位相の
ずれに応じてANDゲート403の出力信号のパルス幅
が制御されるので、書き込みパルス信号SPW1 ,SPW2
の位相ずれを制御することにより、書き込み対象メモリ
セルに印加される書き込みパルスの幅が初期幅より狭く
制御できるので、一回の書き込みによるメモリセルのし
きい値電圧の変化量をより細かく制御することができ、
しきい値電圧の狭帯化を実現可能である。
【0037】ベリファイにより、書き込み対象メモリセ
ルのしきい値電圧Vthが目標VTHに達したと判定された
とき、例えば、センスアンプにより二回目のデータ変換
パルス信号SPDが出力される。これに応じてデータラッ
チ411のラッチデータが“0”から“1”に切り換え
られ、データラッチ411の出力端子がハイレベルに設
定されるので、ANDゲート408の出力端子がローレ
ベルに設定され、出力バッファ409により、ビット線
BL0が所定のレベルに保持され、書き込みが終了す
る。
ルのしきい値電圧Vthが目標VTHに達したと判定された
とき、例えば、センスアンプにより二回目のデータ変換
パルス信号SPDが出力される。これに応じてデータラッ
チ411のラッチデータが“0”から“1”に切り換え
られ、データラッチ411の出力端子がハイレベルに設
定されるので、ANDゲート408の出力端子がローレ
ベルに設定され、出力バッファ409により、ビット線
BL0が所定のレベルに保持され、書き込みが終了す
る。
【0038】上述のように、ラッチ回路40に設けられ
ている二つのデータラッチ410,411のラッチデー
タに応じて書き込み動作が制御される。書き込み開始し
たとき、データラッチ410および411にともにデー
タ“0”がラッチされ、これに応じて書き込みパルス信
号SPW1 が選択され、その幅に応じて書き込みが行われ
る。書き込み対象メモリセルのしきい値電圧Vthが目標
VTHの近傍に達したとき、センスアンプによりデータ変
換パルス信号SPDが出力され、これに応じてデータラッ
チ410のラッチデータが“0”から“1”に切り換え
られ、これに応じて書き込みパルス信号SPW1 ,SPW2
の論理積に応じて書き込みが継続される。なお、このと
き、実質的に書き込みパルスの幅が狭まったので、一回
の書き込みによるしきい値電圧Vthの変化量が小さく制
御され、しきい値電圧Vthの細かい制御が実現できる。
メモリセルのしきい値電圧Vthが目標VTHに達したと
き、センスアンプにより二回目のデータ変換パルス信号
SPDが出力されるので、これに応じてデータラッチ41
0および411のラッチデータがともに“1”に切り換
えられるので、出力バッファ409の出力端子が所定の
レベルに保持され、書き込み動作が終了する。
ている二つのデータラッチ410,411のラッチデー
タに応じて書き込み動作が制御される。書き込み開始し
たとき、データラッチ410および411にともにデー
タ“0”がラッチされ、これに応じて書き込みパルス信
号SPW1 が選択され、その幅に応じて書き込みが行われ
る。書き込み対象メモリセルのしきい値電圧Vthが目標
VTHの近傍に達したとき、センスアンプによりデータ変
換パルス信号SPDが出力され、これに応じてデータラッ
チ410のラッチデータが“0”から“1”に切り換え
られ、これに応じて書き込みパルス信号SPW1 ,SPW2
の論理積に応じて書き込みが継続される。なお、このと
き、実質的に書き込みパルスの幅が狭まったので、一回
の書き込みによるしきい値電圧Vthの変化量が小さく制
御され、しきい値電圧Vthの細かい制御が実現できる。
メモリセルのしきい値電圧Vthが目標VTHに達したと
き、センスアンプにより二回目のデータ変換パルス信号
SPDが出力されるので、これに応じてデータラッチ41
0および411のラッチデータがともに“1”に切り換
えられるので、出力バッファ409の出力端子が所定の
レベルに保持され、書き込み動作が終了する。
【0039】図4はセンスアンプの一構成例であるセン
スアンプ60aの構成を示している。図示のように、本
例のセンスアンプ60aは、入力部61、リファレンス
部62、コンパレータ63,64,65および出力部6
6により構成されている。
スアンプ60aの構成を示している。図示のように、本
例のセンスアンプ60aは、入力部61、リファレンス
部62、コンパレータ63,64,65および出力部6
6により構成されている。
【0040】入力部61において、nMOSトランジス
タN1,N2,N3,N4からなる選択ゲートを介し
て、4本のビット線BL0,BL1,BL2,BL3が
それぞれノードND0に接続されている。nMOSトラ
ンジスタN1,N2,N3,N4のゲートにそれぞれカ
ラム選択信号Y20,Y21,Y22,Y23が印加さ
れる。なお、カラム選択信号Y20,Y21,Y22,
Y23は例えば、図1に示すカラムデコーダ7により発
生され、ビット線を選択するとき、カラムデコーダ7に
よりカラム選択信号Y20,Y21,Y22,Y23の
うち一つのみがハイレベルに設定され、他の信号がロー
レベルに設定されるので、ビット線BL0,BL1,B
L2,BL3のうち一本のみが選択され、センスアンプ
のノードND0に接続される。センスアンプにより、選
択されたビット線に流れる電流の量を検出し、それに応
じて読み出し時に選択メモリセルの記憶データを出力
し、ベリファイのとき書き込み対象メモリセルのしきい
値電圧を判定する。
タN1,N2,N3,N4からなる選択ゲートを介し
て、4本のビット線BL0,BL1,BL2,BL3が
それぞれノードND0に接続されている。nMOSトラ
ンジスタN1,N2,N3,N4のゲートにそれぞれカ
ラム選択信号Y20,Y21,Y22,Y23が印加さ
れる。なお、カラム選択信号Y20,Y21,Y22,
Y23は例えば、図1に示すカラムデコーダ7により発
生され、ビット線を選択するとき、カラムデコーダ7に
よりカラム選択信号Y20,Y21,Y22,Y23の
うち一つのみがハイレベルに設定され、他の信号がロー
レベルに設定されるので、ビット線BL0,BL1,B
L2,BL3のうち一本のみが選択され、センスアンプ
のノードND0に接続される。センスアンプにより、選
択されたビット線に流れる電流の量を検出し、それに応
じて読み出し時に選択メモリセルの記憶データを出力
し、ベリファイのとき書き込み対象メモリセルのしきい
値電圧を判定する。
【0041】図4において、クロック信号CLK1はセ
ンスアンプ60aの検出結果を出力するタイミングを制
御する。例えば、クロック信号CLK1がハイレベルの
とき、センスアンプ60aの出力部66において、トラ
ンスファゲートTG1がオフセット状態に保持され、セ
ンスアンプの出力端子がハイインピーダンス状態にな
る。一方、クロック信号CLK1がローレベルのとき、
出力部66のトランスファゲートTG1がオン状態とな
り、センシングの結果がトランスファゲートTG1を通
して出力される。
ンスアンプ60aの検出結果を出力するタイミングを制
御する。例えば、クロック信号CLK1がハイレベルの
とき、センスアンプ60aの出力部66において、トラ
ンスファゲートTG1がオフセット状態に保持され、セ
ンスアンプの出力端子がハイインピーダンス状態にな
る。一方、クロック信号CLK1がローレベルのとき、
出力部66のトランスファゲートTG1がオン状態とな
り、センシングの結果がトランスファゲートTG1を通
して出力される。
【0042】クロック信号CLK2はセンスアンプの動
作状態を制御する。例えば、クロック信号CLK2がロ
ーレベルのとき、センスアンプがプリチャージを行い、
入力部61のノードND0およびリファレンス部62の
ノードND3をそれぞれ所定の電位にプリチャージす
る。そして、プリチャージ後、入力部61において選択
されたメモリセルの記憶データに応じてビット線に所定
の電流が流れるので、ノードND0の電位が選択メモリ
セルの記憶データに応じて設定される。リファレンス部
62においては、リファレンスビット線BLRに接続さ
れているリファレンスセルに応じて、リファレンスビッ
ト線BLRに所定のリファレンス電流が流れるので、ノ
ードND3の電位が設定される。クロック信号CLK2
がハイレベルのとき、入力部61、リファレンス部6
2、コンパレータ63,64および65に電源電圧VCC
が供給されないので、センスアンプ60aが非動作状態
に設定される。
作状態を制御する。例えば、クロック信号CLK2がロ
ーレベルのとき、センスアンプがプリチャージを行い、
入力部61のノードND0およびリファレンス部62の
ノードND3をそれぞれ所定の電位にプリチャージす
る。そして、プリチャージ後、入力部61において選択
されたメモリセルの記憶データに応じてビット線に所定
の電流が流れるので、ノードND0の電位が選択メモリ
セルの記憶データに応じて設定される。リファレンス部
62においては、リファレンスビット線BLRに接続さ
れているリファレンスセルに応じて、リファレンスビッ
ト線BLRに所定のリファレンス電流が流れるので、ノ
ードND3の電位が設定される。クロック信号CLK2
がハイレベルのとき、入力部61、リファレンス部6
2、コンパレータ63,64および65に電源電圧VCC
が供給されないので、センスアンプ60aが非動作状態
に設定される。
【0043】VCC_DET信号は、複数の電源電圧、
例えば、5.0Vおよび3.3Vの二つの電源電圧に対
応できるために設けられた切り換え信号である。例え
ば、電源電圧VCCが5.0Vのとき、VCC_DET信
号はハイレベルに保持され、電源電圧VCCが3.3Vの
とき、VCC_DET信号はローレベルに保持される。
例えば、5.0Vおよび3.3Vの二つの電源電圧に対
応できるために設けられた切り換え信号である。例え
ば、電源電圧VCCが5.0Vのとき、VCC_DET信
号はハイレベルに保持され、電源電圧VCCが3.3Vの
とき、VCC_DET信号はローレベルに保持される。
【0044】例えば、VCC_DET信号がローレベル
のとき、入力部61およびリファレンス部62におい
て、トランジスタN10,N17がともにオフ状態に設
定され、VCC_DET信号がハイレベルのとき、入力
部61およびリファレンス部62において、トランジス
タN10,N17がともにオン状態に設定されるので、
入力部61においては、トランジスタN6はトランジス
タN7と並列に接続され、リファレンス部62において
はトランジスタN14はトランジスタN13と並列に接
続される。これによって、異なる電源電圧VCCで動作す
るときでも、センスアンプ60aにより、選択ビット線
をプリチャージする場合に、ビット線のプリチャージ電
位をほぼ一定のレベルに保持することが可能となる。
のとき、入力部61およびリファレンス部62におい
て、トランジスタN10,N17がともにオフ状態に設
定され、VCC_DET信号がハイレベルのとき、入力
部61およびリファレンス部62において、トランジス
タN10,N17がともにオン状態に設定されるので、
入力部61においては、トランジスタN6はトランジス
タN7と並列に接続され、リファレンス部62において
はトランジスタN14はトランジスタN13と並列に接
続される。これによって、異なる電源電圧VCCで動作す
るときでも、センスアンプ60aにより、選択ビット線
をプリチャージする場合に、ビット線のプリチャージ電
位をほぼ一定のレベルに保持することが可能となる。
【0045】以下、クロック信号CLK2がハイレベル
およびローレベルのそれぞれの状態において、入力部6
1、リファレンス部62、コンパレータ63,64およ
び65それぞれの動作について説明する。図4に示すよ
うに、クロック信号CLK2がハイレベルのとき、入力
部61においてトランジスタP5がオフ状態に設定さ
れ、トランジスタN5がオン状態に設定される。このた
めトランジスタN8,N9のゲートが接地電位GNDに
保持され、これらのトランジスタがオフ状態に保持され
る。この結果、入力部61の出力ノードND1がフロー
ティング状態に設定される。同様に、クロック信号CL
K2がハイレベルのとき、リファレンス部62の出力ノ
ードND2もフローティング状態に保持される。また、
コンパレータ65の出力側に接続されているトランジス
タN27がオン状態にあるので、信号RSDがローレベ
ル、即ち接地電位GNDレベルに保持される。上述のよ
うに、クロック信号CLK2がハイレベルのとき、セン
スアンプはセンシング動作を行わない、即ち、非動作状
態に保持される。
およびローレベルのそれぞれの状態において、入力部6
1、リファレンス部62、コンパレータ63,64およ
び65それぞれの動作について説明する。図4に示すよ
うに、クロック信号CLK2がハイレベルのとき、入力
部61においてトランジスタP5がオフ状態に設定さ
れ、トランジスタN5がオン状態に設定される。このた
めトランジスタN8,N9のゲートが接地電位GNDに
保持され、これらのトランジスタがオフ状態に保持され
る。この結果、入力部61の出力ノードND1がフロー
ティング状態に設定される。同様に、クロック信号CL
K2がハイレベルのとき、リファレンス部62の出力ノ
ードND2もフローティング状態に保持される。また、
コンパレータ65の出力側に接続されているトランジス
タN27がオン状態にあるので、信号RSDがローレベ
ル、即ち接地電位GNDレベルに保持される。上述のよ
うに、クロック信号CLK2がハイレベルのとき、セン
スアンプはセンシング動作を行わない、即ち、非動作状
態に保持される。
【0046】クロック信号CLK2のローレベルのと
き、入力部61において、トランジスタP5がオン状態
に設定され、トランジスタN5がオフ状態に設定され
る。このとき、トランジスタN8とN9のゲートに所定
の駆動電圧が印加され、オン状態となるので、ノードN
D0は、トランジスタN8および直列に接続されている
トランジスタP7,N9により、所定の電位にプリチャ
ージされる。プリチャージ終了したあと、カラム選択ゲ
ートN1,N2,N3,N4により選択されたビット線
がノードND0に接続され、当該選択ビット線に接続さ
れている選択メモリセルの記憶データに応じてビット線
に流れる電流が変化し、ノードND0の電位が選択ビッ
ト線の電流に応じて設定される。さらに、ノードND0
の電位に応じて入力部61の出力ノードND1の電位は
設定される。
き、入力部61において、トランジスタP5がオン状態
に設定され、トランジスタN5がオフ状態に設定され
る。このとき、トランジスタN8とN9のゲートに所定
の駆動電圧が印加され、オン状態となるので、ノードN
D0は、トランジスタN8および直列に接続されている
トランジスタP7,N9により、所定の電位にプリチャ
ージされる。プリチャージ終了したあと、カラム選択ゲ
ートN1,N2,N3,N4により選択されたビット線
がノードND0に接続され、当該選択ビット線に接続さ
れている選択メモリセルの記憶データに応じてビット線
に流れる電流が変化し、ノードND0の電位が選択ビッ
ト線の電流に応じて設定される。さらに、ノードND0
の電位に応じて入力部61の出力ノードND1の電位は
設定される。
【0047】リファレンス部62においては、クロック
信号CLK2がローレベルのとき、トランジスタP9が
オン状態、トランジスタN15がオフ状態にそれぞれ設
定される。トランジスタN12および直列に接続されて
いるトランジスタP8とN11を介して、ノ ードND3
は電源電圧VCCによりチャージされる。一方、ゲートが
電源電圧VCCに固定されているトランジスタN16を介
してノードND3はリファレンスビット線BLRに接続
されている。リファレンスビット線BLRにはリファレ
ンスセルが接続され、当該リファレンスセルは、例え
ば、メモリセルアレイを構成するメモリセルと同じ構成
を持ち、所定のデータが書き込まれている。このため、
リファレンスセルの書き込みデータに応じてリファレン
ス部62の出力ノードND2の電位が設定される。
信号CLK2がローレベルのとき、トランジスタP9が
オン状態、トランジスタN15がオフ状態にそれぞれ設
定される。トランジスタN12および直列に接続されて
いるトランジスタP8とN11を介して、ノ ードND3
は電源電圧VCCによりチャージされる。一方、ゲートが
電源電圧VCCに固定されているトランジスタN16を介
してノードND3はリファレンスビット線BLRに接続
されている。リファレンスビット線BLRにはリファレ
ンスセルが接続され、当該リファレンスセルは、例え
ば、メモリセルアレイを構成するメモリセルと同じ構成
を持ち、所定のデータが書き込まれている。このため、
リファレンスセルの書き込みデータに応じてリファレン
ス部62の出力ノードND2の電位が設定される。
【0048】コンパレータ63,64および65におい
て、クロック信号CLK2がハイレベルのとき、それぞ
れの電源電圧VCC側に接続されているトランジスタP1
1,P14およびP17がオフ状態に保持されるので、
これらのコンパレータに電源電圧VCCが供給されず、コ
ンパレータが非動作状態にある。逆に、クロック信号C
LK2がローレベルに保持されているとき、各コンパレ
ータに電源電圧VCCが供給されるので、コンパレータ6
3,64および65が動作状態にある。
て、クロック信号CLK2がハイレベルのとき、それぞ
れの電源電圧VCC側に接続されているトランジスタP1
1,P14およびP17がオフ状態に保持されるので、
これらのコンパレータに電源電圧VCCが供給されず、コ
ンパレータが非動作状態にある。逆に、クロック信号C
LK2がローレベルに保持されているとき、各コンパレ
ータに電源電圧VCCが供給されるので、コンパレータ6
3,64および65が動作状態にある。
【0049】コンパレータ63により、入力部61の出
力ノードND1とリファレンス部62の出力ノードND
2の電位が比較され、比較結果に応じて信号がコンパレ
ータ65のトランジスタN26のゲートに印加される。
同様に、コンパレータ64により、入力部61の出力ノ
ードND1とリファレンス部62の出力ノードND2の
電位が比較され、比較結果に応じて信号がコンパレータ
65のトランジスタN24のゲートに印加される。
力ノードND1とリファレンス部62の出力ノードND
2の電位が比較され、比較結果に応じて信号がコンパレ
ータ65のトランジスタN26のゲートに印加される。
同様に、コンパレータ64により、入力部61の出力ノ
ードND1とリファレンス部62の出力ノードND2の
電位が比較され、比較結果に応じて信号がコンパレータ
65のトランジスタN24のゲートに印加される。
【0050】図示のようにコンパレータ63と64は、
対称な回路構成を有するので、入力部61の出力ノード
ND1とリファレンス部62の出力ノードND2との電
位差に応じて、互いに相反する比較結果信号が出力され
る。コンパレータ63と64の出力信号がさらにコンパ
レータ65により比較される結果、入力部61の出力ノ
ードND1とリファレンス部62の出力ノードND2の
電位差が増幅され、増幅された電位差RSDが比較の結
果としてトランスファゲートTG1の入力側に出力され
る。
対称な回路構成を有するので、入力部61の出力ノード
ND1とリファレンス部62の出力ノードND2との電
位差に応じて、互いに相反する比較結果信号が出力され
る。コンパレータ63と64の出力信号がさらにコンパ
レータ65により比較される結果、入力部61の出力ノ
ードND1とリファレンス部62の出力ノードND2の
電位差が増幅され、増幅された電位差RSDが比較の結
果としてトランスファゲートTG1の入力側に出力され
る。
【0051】クロック信号CLK1に応じて、出力部6
6のトランスファゲートTG1の導通/非導通状態が制
御され、これに応じてコンパレータ65の出力信号RS
Dがラッチされ、または出力端子OUTに出力される。
例えば、クロック信号CLK1がハイレベルのとき、ト
ランスファゲートTG1が非導通状態にあり、出力端子
OUTがハイインピーダンス状態にある。一方、クロッ
ク信号CLK1がローレベルのとき、トランスファゲー
トTG1が導通状態にあり、コンパレータ65の出力信
号RSDがトランスファゲートTG1を通して出力端子
OUTに出力される。
6のトランスファゲートTG1の導通/非導通状態が制
御され、これに応じてコンパレータ65の出力信号RS
Dがラッチされ、または出力端子OUTに出力される。
例えば、クロック信号CLK1がハイレベルのとき、ト
ランスファゲートTG1が非導通状態にあり、出力端子
OUTがハイインピーダンス状態にある。一方、クロッ
ク信号CLK1がローレベルのとき、トランスファゲー
トTG1が導通状態にあり、コンパレータ65の出力信
号RSDがトランスファゲートTG1を通して出力端子
OUTに出力される。
【0052】上述のように、図4に示すセンスアンプ6
0aにおいて、クロック信号CLK2により、センスア
ンプの動作状態が制御される。クロック信号CLK2が
ハイレベルのとき、センスアンプが非動作状態に保持さ
れ、その出力信号がローレベルに保持される。クロック
信号CLK2がローレベルのとき、センスアンプが動作
状態に保持される。この場合、カラム選択ゲートにより
選択されたビット線に接続された選択メモリセルのしき
い値電圧に応じて、出力ノードND1が電位さらに設定
される。一方、リファレンス部62において入力ノード
ND3に接続されたリファレンスセルの記憶データに応
じて出力ノードND2の電位が設定される。
0aにおいて、クロック信号CLK2により、センスア
ンプの動作状態が制御される。クロック信号CLK2が
ハイレベルのとき、センスアンプが非動作状態に保持さ
れ、その出力信号がローレベルに保持される。クロック
信号CLK2がローレベルのとき、センスアンプが動作
状態に保持される。この場合、カラム選択ゲートにより
選択されたビット線に接続された選択メモリセルのしき
い値電圧に応じて、出力ノードND1が電位さらに設定
される。一方、リファレンス部62において入力ノード
ND3に接続されたリファレンスセルの記憶データに応
じて出力ノードND2の電位が設定される。
【0053】コンパレータ63,64および65によ
り、ノードND1とノードND2の電位差が増幅され、
増幅の結果信号RSDが出力される。クロック信号CL
K1によりコンパレータ65からの増幅信号RSDが保
持または出力される。クロック信号CLK1がハイレベ
ルのとき、出力部66においてトランスファゲートTG
1が非導通状態にあり、出力端子OUTがハイインピー
ダンス状態に保持される。一方、クロック信号CLK1
がローレベルのとき、出力部66のトランスファゲート
TG1が導通状態にあり、コンパレータ65の出力信号
RSDが出力端子OUTに出力される。
り、ノードND1とノードND2の電位差が増幅され、
増幅の結果信号RSDが出力される。クロック信号CL
K1によりコンパレータ65からの増幅信号RSDが保
持または出力される。クロック信号CLK1がハイレベ
ルのとき、出力部66においてトランスファゲートTG
1が非導通状態にあり、出力端子OUTがハイインピー
ダンス状態に保持される。一方、クロック信号CLK1
がローレベルのとき、出力部66のトランスファゲート
TG1が導通状態にあり、コンパレータ65の出力信号
RSDが出力端子OUTに出力される。
【0054】さらに、センスアンプ60aは、データラ
ッチアレイにあるラッチ回路からの制御信号TSAZに
応じて、センシング感度が切り換えられる。図4に示す
ように、制御信号TSAZが入力部61のトランジスタ
P3のゲートに印加される。トランジスタP3とトラン
ジスタP4とは電源電圧VCCと出力ノードND1との間
に直列に接続され、入力部61の負荷回路を構成してい
る。制御信号TSAZのレベルに応じてトランジスタP
3のオン状態が制御されるので、入力部61の負荷が制
御信号TSAZにより設定され、これに応じてセンスア
ンプのセンシング感度が制御される。なお、トランジス
タP1のゲートに印加される信号VEZBに応じて、ト
ランジスタP1のオン/オフ状態が制御される。このた
め、信号VEZBのレベルを制御することにより、入力
部61の負荷を調整できるので、例えば、センスアンプ
60aの動作マージンを微調整することができる。
ッチアレイにあるラッチ回路からの制御信号TSAZに
応じて、センシング感度が切り換えられる。図4に示す
ように、制御信号TSAZが入力部61のトランジスタ
P3のゲートに印加される。トランジスタP3とトラン
ジスタP4とは電源電圧VCCと出力ノードND1との間
に直列に接続され、入力部61の負荷回路を構成してい
る。制御信号TSAZのレベルに応じてトランジスタP
3のオン状態が制御されるので、入力部61の負荷が制
御信号TSAZにより設定され、これに応じてセンスア
ンプのセンシング感度が制御される。なお、トランジス
タP1のゲートに印加される信号VEZBに応じて、ト
ランジスタP1のオン/オフ状態が制御される。このた
め、信号VEZBのレベルを制御することにより、入力
部61の負荷を調整できるので、例えば、センスアンプ
60aの動作マージンを微調整することができる。
【0055】上述した構成を有する不揮発性メモリにお
いて、書き込みのとき書き込み対象メモリセルのしきい
値電圧Vthが目標VTHの近傍に達するまで、電圧が増加
する書き込みパルス信号が印加され、しきい値電圧Vth
が目標VTHの近傍に達したとき、幅が狭まった書き込み
パルス信号が印加されるので、書き込み毎にしきい値電
圧Vthの変化量が小さく制御される。これに応じて、し
きい値電圧Vthが目標VTH近傍に達するまで、書き込み
毎にしきい値電圧Vthの変化量を大きく設定でき、目標
VTH近傍に達したあと書き込み毎にしきい値電圧Vthの
変化量が小さく制御できるので、書き込み速度を低下さ
せることなく、しきい値電圧の狭帯化を実現できる。
いて、書き込みのとき書き込み対象メモリセルのしきい
値電圧Vthが目標VTHの近傍に達するまで、電圧が増加
する書き込みパルス信号が印加され、しきい値電圧Vth
が目標VTHの近傍に達したとき、幅が狭まった書き込み
パルス信号が印加されるので、書き込み毎にしきい値電
圧Vthの変化量が小さく制御される。これに応じて、し
きい値電圧Vthが目標VTH近傍に達するまで、書き込み
毎にしきい値電圧Vthの変化量を大きく設定でき、目標
VTH近傍に達したあと書き込み毎にしきい値電圧Vthの
変化量が小さく制御できるので、書き込み速度を低下さ
せることなく、しきい値電圧の狭帯化を実現できる。
【0056】図5は、本実施形態の不揮発性メモリの書
き込み動作によるメモリセルのしきい値電圧Vthの変化
を示すグラフであり、本発明の不揮発性メモリにおける
書き込み動作の特徴を示す図である。同図(a)に示す
ように、従来のISPP法において、書き込み毎に書き
込み対象メモリセルのしきい値電圧の変化量ΔVthを常
に一定に保つことにより、メモリセルのゲート酸化膜の
ストレスを一定に保ちながら書き込み時間の短縮が図れ
る。本発明では、メモリセルのしきい値電圧Vthが目標
VTH近傍値に達したあと、書き込みパルス信号の幅を狭
めることにより書き込み毎のしきい値電圧の変換量ΔV
thを小さくするので、しきい値電圧の分布範囲を狭くで
きる。即ち、しきい値電圧の狭帯化を実現できる。
き込み動作によるメモリセルのしきい値電圧Vthの変化
を示すグラフであり、本発明の不揮発性メモリにおける
書き込み動作の特徴を示す図である。同図(a)に示す
ように、従来のISPP法において、書き込み毎に書き
込み対象メモリセルのしきい値電圧の変化量ΔVthを常
に一定に保つことにより、メモリセルのゲート酸化膜の
ストレスを一定に保ちながら書き込み時間の短縮が図れ
る。本発明では、メモリセルのしきい値電圧Vthが目標
VTH近傍値に達したあと、書き込みパルス信号の幅を狭
めることにより書き込み毎のしきい値電圧の変換量ΔV
thを小さくするので、しきい値電圧の分布範囲を狭くで
きる。即ち、しきい値電圧の狭帯化を実現できる。
【0057】しかし、図5(a)に示すように、単にし
きい値電圧Vthが目標VTH近傍に達したあとの書き込み
パルス幅を狭めるだけでは、書き込み時間が増加してし
まうので、同図(b)に示すように、全体の書き込み時
間を短縮させるために、しきい値電圧Vthが目標VTH近
傍に達するまでの書き込み毎のしきい値電圧の変化量Δ
Vthを大きく設定する。即ち、通常のISPP法の書き
込みパルス信号より幅がやや広い、または電圧がやや高
いパルス信号をメモリセルに印加する。このため、しき
い値電圧Vthが目標VTH近傍に達するまでの時間が通常
のISPP法により短縮され、全体の書き込み時間が短
縮可能である。
きい値電圧Vthが目標VTH近傍に達したあとの書き込み
パルス幅を狭めるだけでは、書き込み時間が増加してし
まうので、同図(b)に示すように、全体の書き込み時
間を短縮させるために、しきい値電圧Vthが目標VTH近
傍に達するまでの書き込み毎のしきい値電圧の変化量Δ
Vthを大きく設定する。即ち、通常のISPP法の書き
込みパルス信号より幅がやや広い、または電圧がやや高
いパルス信号をメモリセルに印加する。このため、しき
い値電圧Vthが目標VTH近傍に達するまでの時間が通常
のISPP法により短縮され、全体の書き込み時間が短
縮可能である。
【0058】図6は、本実施形態における書き込みパル
ス信号SPWの波形を示す波形図である。同図(a)は、
書き込み対象メモリセルのしきい値電圧Vthが目標VTH
近傍に到達するまでの書き込みパルス信号を示してい
る。この場合のパルス幅はTwである。同図(b)およ
び(c)は、しきい値電圧Vthが目標VTH近傍に達した
後の書き込みパルス信号を示している。図示のように、
この場合のパルス幅が到達するまでのパルス幅の半分ま
たは1/3に設定される。このため、書き込み毎にメモ
リセルのしきい値電圧の変化量ΔVthが小さく制御さ
れ、しきい値電圧の狭帯化を実現できる。
ス信号SPWの波形を示す波形図である。同図(a)は、
書き込み対象メモリセルのしきい値電圧Vthが目標VTH
近傍に到達するまでの書き込みパルス信号を示してい
る。この場合のパルス幅はTwである。同図(b)およ
び(c)は、しきい値電圧Vthが目標VTH近傍に達した
後の書き込みパルス信号を示している。図示のように、
この場合のパルス幅が到達するまでのパルス幅の半分ま
たは1/3に設定される。このため、書き込み毎にメモ
リセルのしきい値電圧の変化量ΔVthが小さく制御さ
れ、しきい値電圧の狭帯化を実現できる。
【0059】なお、パルス幅の変更は、例えば、図3に
示すデータラッチアレイにある各ラッチ回路により実現
される。図3の構成例では、前記のように入力された二
つの書き込みパルス信号SPW1 ,SPW2 の位相差を制御
することにより、これらのパルス信号の論理積で書き込
みパルス幅を制御することが可能である。
示すデータラッチアレイにある各ラッチ回路により実現
される。図3の構成例では、前記のように入力された二
つの書き込みパルス信号SPW1 ,SPW2 の位相差を制御
することにより、これらのパルス信号の論理積で書き込
みパルス幅を制御することが可能である。
【0060】図7は、本実施形態の不揮発性メモリの書
き込み時の信号を示す波形図である。以下、図7を参照
しながら本実施形態の不揮発性メモリの書き込み動作を
説明する。時間t1とt2の間に、アドレス信号および
ページデータが読み込まれる。また、ビット線毎に設け
られたラッチ回路にある二つのデータラッチの保持デー
タが書き込み状態に応じて設定される。例えば、書き込
みを行う場合に、二つのデータラッチのラッチデータが
ともに“0”に設定され、書き込みを行わない場合に、
ラッチデータがともに“1”に設定される。なお、図7
の場合に、ラッチデータがともに“0”に設定される。
即ち、書き込みを行うように設定される。
き込み時の信号を示す波形図である。以下、図7を参照
しながら本実施形態の不揮発性メモリの書き込み動作を
説明する。時間t1とt2の間に、アドレス信号および
ページデータが読み込まれる。また、ビット線毎に設け
られたラッチ回路にある二つのデータラッチの保持デー
タが書き込み状態に応じて設定される。例えば、書き込
みを行う場合に、二つのデータラッチのラッチデータが
ともに“0”に設定され、書き込みを行わない場合に、
ラッチデータがともに“1”に設定される。なお、図7
の場合に、ラッチデータがともに“0”に設定される。
即ち、書き込みを行うように設定される。
【0061】時間t2とt3の間に、プログラム/ベリ
ファイ信号に従って、書き込み対象メモリセルに対し
て、書き込みパルス信号が印加され、一回の書き込みが
行われる。なお、図7では、選択ワード線に印加された
書き込みパルス信号の絶対値を示している。例えば、D
INOR型不揮発性メモリの場合に、選択ワード線に負
のパルス信号が印加され、選択ビット線に正のパルス信
号が印加される。選択メモリセルにおいてワード線電圧
とビット線電圧の差および当該電圧差の継続時間に応じ
て、しきい値電圧Vthが変化する。当該しきい値電圧V
thが変化分は、一回の書き込みによるメモリセルのしき
い値電圧の変化量ΔVthである。
ファイ信号に従って、書き込み対象メモリセルに対し
て、書き込みパルス信号が印加され、一回の書き込みが
行われる。なお、図7では、選択ワード線に印加された
書き込みパルス信号の絶対値を示している。例えば、D
INOR型不揮発性メモリの場合に、選択ワード線に負
のパルス信号が印加され、選択ビット線に正のパルス信
号が印加される。選択メモリセルにおいてワード線電圧
とビット線電圧の差および当該電圧差の継続時間に応じ
て、しきい値電圧Vthが変化する。当該しきい値電圧V
thが変化分は、一回の書き込みによるメモリセルのしき
い値電圧の変化量ΔVthである。
【0062】書き込み後に、時間t3とt4との間に、
ベリファイが行われる。この場合に、選択ワード線に読
み出し電圧VRが印加される。センスアンプにより、選
択ビット線の電流が検出され、検出結果に応じてデータ
ラッチのデータが設定され、それに応じて次回の書き込
み動作が制御される。例えば、メモリセルのしきい値電
圧が目標VTH近傍に達していない場合、データラッチが
そのままに保持され、逆にしきい値電圧が目標VTH近傍
に達した場合に、二つのデータラッチ内、データラッチ
2の保持データが“0”から“1”にセットされる。さ
らに、これに伴いセンスアンプのセンシング感度が切り
換えられ、最初の感度より高く設定される。
ベリファイが行われる。この場合に、選択ワード線に読
み出し電圧VRが印加される。センスアンプにより、選
択ビット線の電流が検出され、検出結果に応じてデータ
ラッチのデータが設定され、それに応じて次回の書き込
み動作が制御される。例えば、メモリセルのしきい値電
圧が目標VTH近傍に達していない場合、データラッチが
そのままに保持され、逆にしきい値電圧が目標VTH近傍
に達した場合に、二つのデータラッチ内、データラッチ
2の保持データが“0”から“1”にセットされる。さ
らに、これに伴いセンスアンプのセンシング感度が切り
換えられ、最初の感度より高く設定される。
【0063】このように、書き込み後のベリファイによ
り、書き込み対象メモリセルのしきい値電圧が検出さ
れ、検出結果に応じて次回の書き込みが制御されるの
で、しきい値電圧が目標VTHに達するまで、書き込みお
よびベリファイが繰り返して行われる。また、書き込み
の回数の増加に伴い、メモリセルに印加されるパルス電
圧の絶対値が増加していく。
り、書き込み対象メモリセルのしきい値電圧が検出さ
れ、検出結果に応じて次回の書き込みが制御されるの
で、しきい値電圧が目標VTHに達するまで、書き込みお
よびベリファイが繰り返して行われる。また、書き込み
の回数の増加に伴い、メモリセルに印加されるパルス電
圧の絶対値が増加していく。
【0064】時間t8とt9の間に、ベリファイが行わ
れ、その結果書き込み対象メモリセルのしきい値電圧V
thが目標VTH近傍に達したと判定されるので、データラ
ッチ2のデータが“1”にセットされる。これに応じ
て、次回の書き込み、即ち、時間t9とt10の間にお
いては、ラッチ回路により選択ビット線に印加されるパ
ルス信号の幅が狭められた。例えば、パルス幅が直前の
幅の半分または1/3に設定される。これにより、書き
込み毎にメモリセルのしきい値電圧の変化量ΔVthが小
さくなり、しきい値電圧を高精度の制御することができ
る。
れ、その結果書き込み対象メモリセルのしきい値電圧V
thが目標VTH近傍に達したと判定されるので、データラ
ッチ2のデータが“1”にセットされる。これに応じ
て、次回の書き込み、即ち、時間t9とt10の間にお
いては、ラッチ回路により選択ビット線に印加されるパ
ルス信号の幅が狭められた。例えば、パルス幅が直前の
幅の半分または1/3に設定される。これにより、書き
込み毎にメモリセルのしきい値電圧の変化量ΔVthが小
さくなり、しきい値電圧を高精度の制御することができ
る。
【0065】書き込み対象メモリセルのしきい値電圧が
目標VTHに達するまで、上述した書き込みおよびその後
のベリファイが繰り返して行われる。そして、図示のよ
うに、時間t11とt12との間に、ベリファイの結果
により、メモリセルのしきい値電圧Vthが目標VTHに達
したと判定され、これに応じてデータラッチ1のデータ
も“1”にセットされる。これによって、書き込み動作
が終了する。
目標VTHに達するまで、上述した書き込みおよびその後
のベリファイが繰り返して行われる。そして、図示のよ
うに、時間t11とt12との間に、ベリファイの結果
により、メモリセルのしきい値電圧Vthが目標VTHに達
したと判定され、これに応じてデータラッチ1のデータ
も“1”にセットされる。これによって、書き込み動作
が終了する。
【0066】図8は、本発明の不揮発性メモリに適用し
た書き込み方法と従来の書き込み方法を比較するための
図である。図示のように、本発明による書き込みでは、
通常のメモリセルまたは遅いメモリセルの何れでもほぼ
同じ時間で目標VTHに到達させることができる。さら
に、パルスが変化しない書き込みに較べて、何れの場合
においては書き込み時間の短縮を実現できる。
た書き込み方法と従来の書き込み方法を比較するための
図である。図示のように、本発明による書き込みでは、
通常のメモリセルまたは遅いメモリセルの何れでもほぼ
同じ時間で目標VTHに到達させることができる。さら
に、パルスが変化しない書き込みに較べて、何れの場合
においては書き込み時間の短縮を実現できる。
【0067】図9は、ISPP法および本発明の書き込
みによるしきい値電圧Vthの分布を示している。同図
(a)に示すように、ISPP法による書き込みでは、
書き込み毎にしきい値電圧の変化量ΔVthがほぼ一定に
設定されているので、書き込み後しきい値電圧Vthの分
布幅がやや広くなる。これに対して、本発明の書き込み
では、同図(b)に示すように、しきい値電圧Vthが目
標VTH近傍に達した後、書き込み毎にしきい値電圧の変
化量ΔVthが小さく設定されるので、しきい値電圧Vth
をより細かく制御できる。この結果、本発明では、書き
込み後のしきい値電圧Vthの分布幅がISPP法による
書き込みに較べて狭くなり、しきい値電圧の狭帯化が実
現できる。
みによるしきい値電圧Vthの分布を示している。同図
(a)に示すように、ISPP法による書き込みでは、
書き込み毎にしきい値電圧の変化量ΔVthがほぼ一定に
設定されているので、書き込み後しきい値電圧Vthの分
布幅がやや広くなる。これに対して、本発明の書き込み
では、同図(b)に示すように、しきい値電圧Vthが目
標VTH近傍に達した後、書き込み毎にしきい値電圧の変
化量ΔVthが小さく設定されるので、しきい値電圧Vth
をより細かく制御できる。この結果、本発明では、書き
込み後のしきい値電圧Vthの分布幅がISPP法による
書き込みに較べて狭くなり、しきい値電圧の狭帯化が実
現できる。
【0068】
【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置によれば、書き込み速度を低下させるこ
となく、しきい値電圧の狭帯化を実現できる利点があ
る。
半導体記憶装置によれば、書き込み速度を低下させるこ
となく、しきい値電圧の狭帯化を実現できる利点があ
る。
【図面の簡単な説明】
【図1】本発明に係る不揮発性半導体記憶装置の一実施
形態を示す回路図である。
形態を示す回路図である。
【図2】メモリセルアレイ、データラッチアレイおよび
センスアンプアレイの構成例を示す回路図である。
センスアンプアレイの構成例を示す回路図である。
【図3】ラッチ回路の構成を示す回路図である。
【図4】センスアンプの構成を示す回路図である。
【図5】書き込みによるしきい値電圧の変化を示す図で
ある。
ある。
【図6】書き込みパルス信号を示す波形図である。
【図7】本発明の書き込み動作を示す波形図である。
【図8】本発明による書き込みと従来の書き込みとを比
較するための図である。
較するための図である。
【図9】本発明とISPP法による書き込み後のしきい
値電圧の分布を示す図である。
値電圧の分布を示す図である。
【図10】不揮発性メモリセルの構成を示す簡略断面図
である。
である。
【図11】消去状態および書き込み後のメモリセルのし
きい値電圧の分布を示す図である。
きい値電圧の分布を示す図である。
【図12】多値メモリにおけるしきい値電圧の分布を示
す図である。
す図である。
【図13】ISPP法における書き込みパルスの波形を
示す図である。
示す図である。
【図14】書き込みにおけるしきい値電圧の変化量と分
布範囲の関係を示す図である。
布範囲の関係を示す図である。
1…メモリセルアレイ、2…ローデコーダ、3…ワード
線ドライバー、4,4a…データラッチアレイ、5…パ
ルス電圧制御回路、6,6a…センスアンプアレイ、7
…カラムデコーダ、8…カラム選択回路、BL0,BL
1,…,BLm…ビット線、WL0,WL1,…,WL
n…ワード線、MC00,…,MCOm,…,MCn0,…,
MCnm…メモリセル、40,41,42,43…ラッチ
回路、60,60a,61,62,63…センスアン
プ、61…センスアンプの入力部、62…センスアンプ
のリファレンス部、63,64,65…センスアンプの
コンパレータ、66…センスアンプの出力部、VCC…電
源電圧、GND…接地電位。
線ドライバー、4,4a…データラッチアレイ、5…パ
ルス電圧制御回路、6,6a…センスアンプアレイ、7
…カラムデコーダ、8…カラム選択回路、BL0,BL
1,…,BLm…ビット線、WL0,WL1,…,WL
n…ワード線、MC00,…,MCOm,…,MCn0,…,
MCnm…メモリセル、40,41,42,43…ラッチ
回路、60,60a,61,62,63…センスアン
プ、61…センスアンプの入力部、62…センスアンプ
のリファレンス部、63,64,65…センスアンプの
コンパレータ、66…センスアンプの出力部、VCC…電
源電圧、GND…接地電位。
Claims (8)
- 【請求項1】周囲と電気的に絶縁されている電荷蓄積層
に対して電荷の授受を行うことによりしきい値電圧を制
御し、当該しきい値電圧に応じたデータを保持するメモ
リセルを有し、書き込み時に上記メモリセルの制御ゲー
トに所定の幅を有するパルス信号を印加し、当該パルス
信号を印加した後上記メモリセルのしきい値電圧を判定
するベリファイが行われる不揮発性半導体記憶装置であ
って、 書き込み時に上記メモリセルが接続されているビット線
に第1の幅を有するパルス信号を印加し、上記制御ゲー
トへ印加される上記パルス信号の電圧の絶対値を印加回
数に従って増加させ、上記メモリセルのしきい値電圧が
上記所望値の近傍に達した後、上記メモリセルが接続さ
れる上記ビット線に印加される上記パルス信号の幅を上
記第1の幅より狭い第2の幅に設定して、上記しきい値
電圧が上記所望値に達するまで上記第2の幅を有するパ
ルス信号を上記ビット線に印加する制御手段を有する不
揮発性半導体記憶装置。 - 【請求項2】上記メモリセルに対して読み出しを行うセ
ンスアンプを有し、書き込み後の上記ベリファイにおい
て、上記制御手段は上記センスアンプによる読み出しの
結果に応じて上記メモリセルのしきい値電圧が所望値に
達したか否かを判定する請求項1記載の不揮発性半導体
記憶装置。 - 【請求項3】上記制御手段は、上記選択メモリセルのし
きい値電圧が上記所望値の近傍に達したと判断したと
き、上記センスアンプの感度をそれまでの感度より高く
設定する請求項2記載の不揮発性半導体記憶装置。 - 【請求項4】周囲と電気的に絶縁されている電荷蓄積層
に対して電荷の授受を行うことによりしきい値電圧を制
御し、当該しきい値電圧に応じたデータを保持する複数
のメモリセルを行列状に配置させ、同一行のメモリセル
の制御ゲートを同じワード線に接続し、同一列のメモリ
セルのドレインを同じビット線に接続してメモリセルア
レイを構成し、選択されたメモリセルが接続された選択
ワード線に所定の幅を有するパルス信号を印加し、選択
されたメモリセルに接続されたビット線に第1の幅を有
するパルスを印加することにより選択メモリセルのプロ
グラムが行われる不揮発性半導体記憶装置であって、 書き込み時に、上記選択ワード線に印加される上記パル
ス信号の電圧の絶対値を増加させて上記選択ワード線に
印加し、上記選択メモリセルのしきい値電圧が上記所望
値の近傍に達した後、上記ビット線に印加されるパルス
信号の幅を上記第1の幅より狭い第2の幅に設定して、
上記選択メモリセルのしきい値電圧が上記所望値に達す
るまで上記第2の幅を有するパルス信号を上記ビット線
に印加する制御手段を有する不揮発性半導体記憶装置。 - 【請求項5】上記各ビット線の電位を検出するセンスア
ンプを有し、書き込み後のベリファイにおいて、上記制
御手段は上記センスアンプによる読み出しの結果に応じ
て上記選択メモリセルのしきい値電圧が所定値に達した
か否かを判定する請求項4記載の不揮発性半導体記憶装
置。 - 【請求項6】上記制御手段は、上記選択メモリセルのし
きい値電圧が上記所望値の近傍に達したと判断したと
き、上記センスアンプの感度をそれまでの感度より高く
設定する請求項5記載の不揮発性半導体記憶装置。 - 【請求項7】上記書き込み動作により、上記選択メモリ
セルのしきい値電圧が少なくとも二つのしきい値電圧の
内書き込みデータに応じて選択されたしきい値電圧に設
定される請求項4記載の不揮発性半導体記憶装置。 - 【請求項8】上記同一列のメモリセルのドレインが同じ
サブビット線に接続され、複数本の上記サブビット線が
それぞれ選択ゲートを介して一本のビット線に接続され
る請求項4記載の不揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2216398A JP3906545B2 (ja) | 1998-02-03 | 1998-02-03 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2216398A JP3906545B2 (ja) | 1998-02-03 | 1998-02-03 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11219593A true JPH11219593A (ja) | 1999-08-10 |
JP3906545B2 JP3906545B2 (ja) | 2007-04-18 |
Family
ID=12075166
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2216398A Expired - Fee Related JP3906545B2 (ja) | 1998-02-03 | 1998-02-03 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3906545B2 (ja) |
Cited By (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001057090A (ja) * | 1999-07-28 | 2001-02-27 | Samsung Electronics Co Ltd | フラッシュメモリ装置及びそれの消去方法 |
JP2002208293A (ja) * | 2001-01-11 | 2002-07-26 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
JP2005216466A (ja) * | 2004-01-21 | 2005-08-11 | Sharp Corp | 不揮発性半導体記憶装置 |
JP2005235287A (ja) * | 2004-02-19 | 2005-09-02 | Nec Electronics Corp | 不揮発性半導体記憶装置のプログラミング方法、プログラミング装置、及び、不揮発性半導体記憶装置 |
US6990019B2 (en) | 2001-12-27 | 2006-01-24 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory adapted to store a multi-valued data in a single memory cell |
KR100566848B1 (ko) | 2003-09-16 | 2006-04-03 | 가부시끼가이샤 르네사스 테크놀로지 | 불휘발성 반도체 기억 장치 |
US7057936B2 (en) | 2002-06-20 | 2006-06-06 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
JP2007519161A (ja) * | 2004-01-21 | 2007-07-12 | サンディスク コーポレイション | 不揮発性メモリのプログラミング方法 |
JP2007520028A (ja) * | 2004-01-27 | 2007-07-19 | サンディスク コーポレイション | 非揮発性メモリの雑/ファインプログラミングのためのチャージパケット測定 |
JP2007520029A (ja) * | 2004-01-27 | 2007-07-19 | サンディスク コーポレイション | 非揮発性メモリの雑/ファインプログラミングのための可変電流シンキング |
JP2007520845A (ja) * | 2004-01-27 | 2007-07-26 | サンディスク コーポレイション | 非揮発性メモリの雑/ファインプログラミングのための効率的ベリフィケーション |
JP2007193942A (ja) * | 2002-04-29 | 2007-08-02 | Spansion Llc | 半導体記憶装置及びその制御方法 |
JP2007536681A (ja) * | 2004-05-05 | 2007-12-13 | サンディスク コーポレイション | 非揮発性メモリのプログラミングを制御するためのブースティング |
JP2008535138A (ja) * | 2005-04-01 | 2008-08-28 | サンディスク コーポレイション | 不揮発性メモリの複数段階プログラミングにおけるデータラッチの使用 |
JP2009009690A (ja) * | 2007-06-28 | 2009-01-15 | Samsung Electronics Co Ltd | プログラム性能を向上させることができるフラッシュメモリ装置及びそのプログラム方法 |
JP2010123210A (ja) * | 2008-11-20 | 2010-06-03 | Toshiba Corp | 半導体記憶装置 |
JP2010225201A (ja) * | 2009-03-19 | 2010-10-07 | Oki Semiconductor Co Ltd | 半導体不揮発性メモリ、半導体不揮発性メモリの電荷蓄積方法、及び電荷蓄積プログラム |
JP2011123993A (ja) * | 2011-02-02 | 2011-06-23 | Toshiba Corp | 半導体記憶装置 |
JP2012048813A (ja) * | 2011-10-24 | 2012-03-08 | Toshiba Corp | 半導体記憶装置 |
JP2012069201A (ja) * | 2010-09-22 | 2012-04-05 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
1998
- 1998-02-03 JP JP2216398A patent/JP3906545B2/ja not_active Expired - Fee Related
Cited By (40)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001057090A (ja) * | 1999-07-28 | 2001-02-27 | Samsung Electronics Co Ltd | フラッシュメモリ装置及びそれの消去方法 |
JP2002208293A (ja) * | 2001-01-11 | 2002-07-26 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
US8605511B2 (en) | 2001-01-27 | 2013-12-10 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device adapted to store a multi-valued data in a single memory cell |
US9257189B2 (en) | 2001-12-27 | 2016-02-09 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory adapted to store a multi-valued data in a single memory cell |
US11183235B2 (en) | 2001-12-27 | 2021-11-23 | Kioxia Corporation | Non-volatile semiconductor memory device adapted to store a multi-valued data in a single memory cell |
US7864591B2 (en) | 2001-12-27 | 2011-01-04 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device adapted to store a multi-valued data in a single memory cell |
US8929135B2 (en) | 2001-12-27 | 2015-01-06 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device adapted to store a multi-valued data in a single memory cell |
US7088616B2 (en) | 2001-12-27 | 2006-08-08 | Sandisk Corporation | Nonvolatile semiconductor memory adapted to store a multi-valued data in a single memory cell |
US9508422B2 (en) | 2001-12-27 | 2016-11-29 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory adapted to store a multi-valued data in a single memory cell |
US10706919B2 (en) | 2001-12-27 | 2020-07-07 | Toshiba Memory Corporation | Non-volatile semiconductor memory device adapted to store a multi-valued data in a single memory cell |
US6990019B2 (en) | 2001-12-27 | 2006-01-24 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory adapted to store a multi-valued data in a single memory cell |
US10236058B2 (en) | 2001-12-27 | 2019-03-19 | Toshiba Memory Corporation | Non-volatile semiconductor memory device adapted to store a multi-valued data in a single memory cell |
US8208311B2 (en) | 2001-12-27 | 2012-06-26 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device adapted to store a multi-valued data in a single memory cell |
US7672168B2 (en) | 2001-12-27 | 2010-03-02 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device adapted to store a multi-valued data in a single memory cell |
US7286404B2 (en) | 2001-12-27 | 2007-10-23 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory adapted to store a multi-valued data in a single memory cell |
US9990987B2 (en) | 2001-12-27 | 2018-06-05 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device adapted to store a multi-valued data in a single memory cell |
US7405970B2 (en) | 2001-12-27 | 2008-07-29 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device adapted to store a multi-valued data in a single memory cell |
US9734899B2 (en) | 2001-12-27 | 2017-08-15 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device adapted to store a multi-valued data in a single memory cell |
JP2007193942A (ja) * | 2002-04-29 | 2007-08-02 | Spansion Llc | 半導体記憶装置及びその制御方法 |
JP2011018445A (ja) * | 2002-04-29 | 2011-01-27 | Spansion Llc | 半導体記憶装置及びその制御方法 |
JP2011040158A (ja) * | 2002-04-29 | 2011-02-24 | Spansion Llc | 半導体記憶装置及びその制御方法 |
KR100762037B1 (ko) | 2002-06-20 | 2007-09-28 | 가부시끼가이샤 도시바 | 불휘발성 반도체 기억 장치 |
US7057936B2 (en) | 2002-06-20 | 2006-06-06 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
KR100566848B1 (ko) | 2003-09-16 | 2006-04-03 | 가부시끼가이샤 르네사스 테크놀로지 | 불휘발성 반도체 기억 장치 |
JP2007519161A (ja) * | 2004-01-21 | 2007-07-12 | サンディスク コーポレイション | 不揮発性メモリのプログラミング方法 |
JP2005216466A (ja) * | 2004-01-21 | 2005-08-11 | Sharp Corp | 不揮発性半導体記憶装置 |
JP2007520029A (ja) * | 2004-01-27 | 2007-07-19 | サンディスク コーポレイション | 非揮発性メモリの雑/ファインプログラミングのための可変電流シンキング |
JP2007520845A (ja) * | 2004-01-27 | 2007-07-26 | サンディスク コーポレイション | 非揮発性メモリの雑/ファインプログラミングのための効率的ベリフィケーション |
JP2007520028A (ja) * | 2004-01-27 | 2007-07-19 | サンディスク コーポレイション | 非揮発性メモリの雑/ファインプログラミングのためのチャージパケット測定 |
JP4726807B2 (ja) * | 2004-01-27 | 2011-07-20 | サンディスク コーポレイション | 非揮発性メモリの雑/ファインプログラミングのための可変電流シンキング |
JP2005235287A (ja) * | 2004-02-19 | 2005-09-02 | Nec Electronics Corp | 不揮発性半導体記憶装置のプログラミング方法、プログラミング装置、及び、不揮発性半導体記憶装置 |
JP2007536681A (ja) * | 2004-05-05 | 2007-12-13 | サンディスク コーポレイション | 非揮発性メモリのプログラミングを制御するためのブースティング |
JP4763687B2 (ja) * | 2004-05-05 | 2011-08-31 | サンディスク コーポレイション | 非揮発性メモリのプログラミングを制御するためのブースティング |
JP2008535138A (ja) * | 2005-04-01 | 2008-08-28 | サンディスク コーポレイション | 不揮発性メモリの複数段階プログラミングにおけるデータラッチの使用 |
JP2009009690A (ja) * | 2007-06-28 | 2009-01-15 | Samsung Electronics Co Ltd | プログラム性能を向上させることができるフラッシュメモリ装置及びそのプログラム方法 |
JP2010123210A (ja) * | 2008-11-20 | 2010-06-03 | Toshiba Corp | 半導体記憶装置 |
JP2010225201A (ja) * | 2009-03-19 | 2010-10-07 | Oki Semiconductor Co Ltd | 半導体不揮発性メモリ、半導体不揮発性メモリの電荷蓄積方法、及び電荷蓄積プログラム |
JP2012069201A (ja) * | 2010-09-22 | 2012-04-05 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2011123993A (ja) * | 2011-02-02 | 2011-06-23 | Toshiba Corp | 半導体記憶装置 |
JP2012048813A (ja) * | 2011-10-24 | 2012-03-08 | Toshiba Corp | 半導体記憶装置 |
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