JPH11219378A - 分解及び分割によるハードウェアの検証並びに表現方法 - Google Patents

分解及び分割によるハードウェアの検証並びに表現方法

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JPH11219378A
JPH11219378A JP10313768A JP31376898A JPH11219378A JP H11219378 A JPH11219378 A JP H11219378A JP 10313768 A JP10313768 A JP 10313768A JP 31376898 A JP31376898 A JP 31376898A JP H11219378 A JPH11219378 A JP H11219378A
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Abstract

(57)【要約】 【課題】 本発明は、ディジタル回路及びシステムのブ
ール空間表現の窓を用いる二分決定グラフベースの検証
技術で検証し得ないディジタル回路及びシステムの評価
方法並びにシステムの提供を目的とする。 【解決手段】 本発明は、ディジタル回路又はシステム
をブール空間の多数の分割で表現し、多数の分割を用い
て検証するシステム及び方法である。決定グラフはディ
ジタル回路又はシステムに対し構築され、グラフサイズ
を縮小するため擬似変数が分解点に導入される。分解後
に残る擬似変数は、ディジタル回路又はシステムをブー
ル空間の多数の分割により表現するため、合成、分割さ
れる。各分割はスケジューリング順に構築され、他の分
割とは別個に取り扱える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的にコンピュ
ータ支援設計（ＣＡＤ）システム及び方法に係わり、特
に、ディジタル回路の設計並びに検証用のコンピュータ
支援設計システム及び方法に関する。
【０００２】
【従来の技術】ディジタル回路及び他の複雑なディジタ
ルシステムのコンピュータ支援設計は広く普及してい
る。コンピュータ支援設計において、回路及びシステム
は、通常、階層的な形で設計される。回路又はシステム
の要求条件は回路又はシステムの抽象モデルに定義され
る。抽象モデルは、次に多数の中間段階に変換される。
中間段階には、屡々、ブロック構造行動設計を表現する
レジスタ・トランスファ・レベル・モデルと、システム
の論理レベル記述である構造モデルとが含まれる。最終
的に、トランジスタ網リスト、並びに、回路又はシステ
ムの物理配置が得られる。
【０００３】回路又はシステムの設計は、概括的な要求
条件レベルから下位の詳細な物理設計レベルまで進めら
れ、その間に多数の中間段階が介在する。一連の各設計
レベルは、回路又はシステムが設計要求条件に一致し続
けていることを保証するため試験或いは検証される。あ
る設計レベルの誤りが別の設計レベルが終わるまで訂正
されない場合、このような誤りを訂正するために要する
コストは著しく増加するので、設計レベル毎に検証する
ことが非常に望ましい。そのため、各設計レベルを要求
条件に対して試験することが重要である。各設計レベル
が要求条件に対して試験される際に、この作業は、各設
計レベルを前の設計レベルと比較する作業に分けられ
る。このような後続のレベルと直前のレベルとの試験が
行われると、屡々、後続の各レベルは先行のレベルの最
適化に過ぎないことが直観的に分かる。従って、回路設
計の試験又は検証は、回路又はシステムの一連の作成の
下位互換性の検査と類似していると考えられる。
【０００４】二分決定グラフ（ＢＤＤ）は、ＣＡＤに関
連した問題を解法するため使用される。上記問題の中に
は、合成問題、ディジタルシステム検証、プロトコル検
証、及び、回路の正当性の概括的な検証が含まれる。例
えば、図１には、第１のＯＲゲート１１、第２のＯＲゲ
ート１３及びＡＮＤゲート１５を含む回路が示されてい
る。第１のＯＲゲート１１は入力Ｎ１及びＮ２を有す
る。第２のＯＲゲート１３は入力Ｎ２及びＮ３を有し、
入力Ｎ２は二つのＯＲゲートの間で共用される。ＯＲゲ
ート１１及び１３の出力はＡＮＤゲート１５に供給され
る。このとき、ＡＮＤゲート１５の出力は、ブール関数 N6=(N1 OR N2) AND (N2 OR N3) によって表現される。
【０００５】この回路の二分決定グラフＢＤＤは図２に
示されている。ＢＤＤは、節点とも称される頂点と、分
枝とにより構成される。更なる分枝が延びていない頂点
は終端頂点と称される。この二分決定グラフは、各入力
がＢＤＤの一つのレベルだけに出現するように制限され
ているので、順序付二分決定グラフ（ＯＢＤＤ）であ
る。この二分決定グラフは、図３に示されるように既約
順序付二分決定グラフ（ＲＯＢＤＤ）に既約させてもよ
い。順序付二分決定グラフを既約する規則は従来技術に
おいて公知である。この規則は、ある種の節点が節点の
分枝を節点若しくは節点の補集合と交換することにより
除去できることを認めることによって、冗長若しくは同
型節点を除去する。既約順序付二分決定グラフは、ユニ
ーク、即ち、標準形である点が重要である。従って、二
つの順序付二分決定グラフが同一の既約順序付二分決定
グラフに既約されるとき、これらの順序付二分決定グラ
フによって表現された回路は等価である。
【０００６】殆どのアプリケーションでは、既約順序付
二分決定グラフは、参考のため引用したR. E. Bryantに
よる論文”Graph-Based Algorithms For Boolean Funct
ionManipulation”, IEEE Trans. Computer C-35(8), 6
67-691, August 1986に記載されたApply 手続のある種
の変形を用いて構成される。Apply 手続を用いると、ゲ
ートｇに対する既約順序付二分決定グラフはゲートｇの
入力の既約順序付二分決定グラフの記号操作によって合
成される。所定の回路に対し、回路のゲートは、所望の
出力ゲートの既約順序付二分決定グラフが構成されるま
で、深さ優先（縦型）で処理される。
【０００７】ＶＬＳＩのＣＡＤ並びに他のコンピュータ
科学の分野における多数の問題は、ブール関数を用いて
定式化することができる。従って、既約順序付二分決定
グラフは等価性検査を行うため有効である。しかし、コ
ンピュータ支援解法及び等価性検査を行う際の中心的課
題は、等価性検査が効率的に行えるように簡潔なブール
関数の表現法を見つけることである。既約順序付二分決
定グラフは効率的に操作することが可能であり、上記の
如く標準形である。殆どの実際的な関数の場合に、既約
順序付二分決定グラフは、サイズ（メモリ空間）及び計
算時間の両方の点で経済的である。そのため、既約順序
付二分決定グラフは種々のＣＡＤ問題を解決するための
選択候補のブール表現法として頻繁に使用される。
【０００８】しかし、既約順序付二分決定グラフは常に
経済的であるとは限らない。実際的な関心のある大半の
場合に、ブール関数によって記述された回路又はシステ
ムを表現する既約順序付二分決定グラフは、回路又はシ
ステムへの主入力の数に指数関数的な関係のある空間を
必要とする。このため、等価性の解法はＮＰ困難問題に
なる。メモリ或いは計算時間の両方の面に関して大きい
空間が要求されるため、既約順序付二分決定グラフを用
いて解法することができる問題の複雑さに制約が課され
る。
【０００９】種々の方法が既約順序付二分決定グラフの
経済性を改良するため提案されている。その中の一部の
方法は経済性を改良するが、既約順序付二分決定グラフ
の標準性と操作性を維持しない。かかる方法は既約順序
付二分決定グラフの適用可能性を縮小する。標準性及び
操作性を維持する別の方法は、唯一の起点を根元とする
単一グラフとして全ブール空間に亘る関数を表現する。
しかし、単一グラフは、メモリ又は時間のいずれかの制
約が充足されないようなサイズの既約順序付二分決定グ
ラフを必要とする。
【００１０】既約順序付二分決定グラフのサイズを縮小
する方法が提案されている。既約順序付二分決定グラフ
のサイズは変数の順序に強く依存する。従って、既約順
序付二分決定グラフのサイズを縮小する変数順序を決定
する多数のアルゴリズムが提案されている。しかし、一
部のブール関数に対し、利用可能な程度に充分に小さい
サイズの既約順序付二分決定グラフが得られる変数順序
が存在しない場合や、そのような変数順序を効率的に見
つけられない場合が起こり得る。
【００１１】既約順序付二分決定グラフの空間及び時間
の必要量は、全体的な順序付けの要求条件を緩和するこ
とにより削減してもよい。フリー二分決定グラフ（ＦＢ
ＤＤ）は、このような解決策の一例である。フリー二分
決定グラフは、変数が起点から終端までの所定の経路内
で１回だけ出現し、異なる経路は別の変数順序をもつこ
とができる二分決定グラフである。
【００１２】更に経済的なブール関数の表現を獲得する
ための別の手法は、節点に関連した機能分割を変更する
ことである。一般的に、二分決定グラフ分割は関数ｆ
が、
【００１３】
【外１】
【００１４】として表現されるシャノンの展開、又は、
シャノンの展開から導かれるApply 法のような方法に基
づく。他の分割は、リード・マラーの展開、若しくは、
機能決定グラフ（ＦＤＤ）のような展開のハイブリッド
的使用を含み、或いは、順序付きクロネッカー機能分割
グラフ（ＯＫＦＤＤ）が使用される。しかし、上記の方
法は何れも唯一の起点を根元とする単一グラフとして全
ブール空間に亘る関数を表現する。そのため、上記の方
法はメモリ及び時間の制約の問題が未解決のままであ
る。
【００１５】また、殆どの設計、特に、順序回路の設計
は、適切に検証できない。一般的に、テストスイートが
このような設計を試験するため準備される。テストスイ
ートは、設計の主入力に対する割当ての組合せが変更さ
れる多数のテストケースを含む。主入力に対する割当て
の一つの組合せは入力ベクトルを形成する。フリップフ
ロップのような順序素子を有する設計を試験するため使
用される入力ベクトルの系列は、テストベクトルを形成
する。
【００１６】
【発明が解決しようとする課題】テストスイートは、屡
々、試験中の設計に関する専門知識を備えたエンジニア
によって用意される。従って、テストスイートは有用な
テストデバイスである。しかし、テストスイートは、設
計の状態若しくはブール空間の非常に僅かな部分しか試
験しない。相当の数の主入力又は実現可能性のあるテス
トベクトルを備えた設計に対し、テストスイートは、特
定の関心のある入力ベクトル又はテストベクトルの十分
な部分の試験を行わない。
【００１７】本発明は、ディジタル回路及びシステムの
ブール空間表現の窓を用いる二分決定グラフベースの検
証技術によって検証することができないタイプのディジ
タル回路及びシステムを評価する方法並びにシステムの
提供を目的とする。
【００１８】
【課題を解決するための手段】本発明の好ましい一実施
例において、ディジタル回路又はシステムはブール空間
を形成するブール関数として表現される。ブール空間は
分割に細分され、分割は再帰的に更なる分割に細分され
る。二分決定グラフを形成するには非常に大きい分割
は、分割を形成するため合成可能な要素又は元を有する
分解分割記号列を用いて表現される。これらの要素又は
元は予定された順序で合成される。一部の合成の結果が
零である場合、分解分割記号列も零になる。かくして、
一部の下位組合せが零を生じる場合、全ての要素又は元
を合成する必要はないので、分解分割記号列によって表
現された分割の評価を行える。
【００１９】従って、本発明は、第１の回路と第２の回
路の等価性を検証する方法及びシステムを提供する。第
１の回路及び第２の回路は、対応した主入力及び主出力
の集合を有する。第１の回路及び第２の回路はブール関
数として表現され、ブール空間は対応したブール関数の
出力を排他的論理和することによって表現される。ブー
ル空間に対する分解二分決定グラフを構築する際に、合
成によって得られた二分決定グラフがコンピュータメモ
リ使用量に関して所定の制約を超えたとき、ブール空間
は分解点の合成中に分割される。合成によって得られた
全ての分割が零であるならば、回路は等価であると判定
される。
【００２０】また、本発明は、回路、システム並びに回
路及びシステムの設計を部分的に検証できるようにする
際に使用するサンプリング方法を提供する。回路、シス
テム又は設計の状態空間は、多数の分割に細分される。
これらの分割は、回路、システム又は設計用のテストス
イートを解析する方法を含む幾つかの方法を用いて形成
される。更に、中間二分決定グラフがメモリ使用量に関
する所定の制約を超える場合に、この二分決定グラフは
評価された状態空間の零終端頂点及び他の分割で置換す
ることが可能である。
【００２１】
【発明の実施の形態】以下、本発明の上記特徴及び他の
特徴が容易に認められるように、添付図面を参照して本
発明の実施例を詳細に説明する。 I. 概要説明 本発明の回路又はシステムを検証する方法及びシステム
によれば、回路又はシステムを表現するブール論理空間
の分割が分解点における合成によって行われる。各合成
は、ブール空間を二つの別個の分割に細分する。合成
は、シャノンの式と、二分決定グラフに関する機能的制
約とを用いて行われる。かくして、各分割はブール空間
の論理和部分を表現する。
【００２２】第１の回路が第２の回路と等価であるか否
かを判定する際に、二つの回路の各主出力は排他的論理
和（ＸＯＲ）演算で合成される。全てのＸＯＲ演算の出
力が常に零と一致するとき、二つの回路は等価である。
従って、完全なブール空間は、第１の回路の表現形式Ｆ
と、第２の回路の表現形式Ｇとにより構成され、両者の
主出力はＸＯＲ演算で合成される。このように、等価で
ある表現形式ＦとＧとによって表現された回路に対し、
Ｆ ＸＯＲ Ｇ で表されるブール空間は常に零でなけ
ればならない。ブール空間 Ｆ ＸＯＲ Ｇ が幾つか
の論理和分割に分割されるとき、各分割は、零であるべ
き完全なブール空間 Ｆ ＸＯＲ Ｇに対し、零に一致
しなければならない。このように、順序付二分決定グラ
フは、別個の分割毎に作成され、各順序付二分決定グラ
フは、順序付二分決定グラフが零に既約するかどうか、
即ち、零に一致する単一の終端頂点だけを含むかどうか
を判定すべく検査される。全ての分割が零に既約される
場合、Ｆ ＸＯＲ Ｇは零に既約し、表現形式Ｆ及び表
現形式Ｇは等価な回路を表現する。
【００２３】或いは、表現形式Ｆ及び表現形式Ｇを別々
に操作し、次に、得られた既約順序付二分決定グラフを
比較してもよい。分割された既約順序付二分決定グラフ
の使用は、一部のブール空間しか表現しない１個の既約
順序付二分決定グラフだけが常にメモリに収納されるべ
きことを意味する。分割された各既約順序付二分決定グ
ラフはモノリシック既約順序付二分決定グラフよりも小
さいので、時間及びメモリ空間の制約のために従来技術
では解決することが困難な別のクラスの問題を解決でき
るようになる。また、分割された各既約順序付二分決定
グラフは等価である回路に対し零に既約する必要がある
ので、分割された既約順序付二分決定グラフが零に既約
しないことが判明した時点で処理が直ちに停止される。
その上、各既約順序付二分決定グラフの変数順序は異な
ることが許されるので、個別の既約順序付二分決定グラ
フのサイズが更に縮小される。
【００２４】分割は分解点を合成することによって形成
される。分解点は多数の方法で見つけられる。点が既に
分かっている等価的な点であるならば、分割は等価的な
順序付二分決定グラフを用いて分解点に形成される。ま
た、分解点は爆発原理に基づいて判定される。モノリシ
ック順序付二分決定グラフは、一般的に、Apply 手続を
用いて主出力に向かう主入力から作成される。モノリシ
ック順序付二分決定グラフの作成は、主入力に関して主
出力を表現するモノリシック順序付二分決定グラフが得
られるまで続けられる。この処理中に、節点に関する順
序付二分決定グラフがメモリ使用量に関して爆発する場
合、その点は分解点としてマークされ、擬似変数に変わ
る。主出力に近い方の順序付二分決定グラフを作成する
際に、この擬似変数が、元々使用される筈の順序付二分
決定グラフの代わりに使用される。擬似変数ｂを利用す
る二分決定グラフは図９に示されている。
【００２５】ｎ個のゲート又は節点を有する回路表現形
式に対する分解二分決定グラフを構築する過程で分解点
を判定する処理が図１３に示されている。ステップ１３
０において、カウンタは第１の主入力に設定される。ス
テップ１３１では、全てのゲート若しくは節点に対し二
分決定グラフＢＤＤの構築が試行されたかどうかが判定
される。ステップ１３２において、サイズに関して二分
決定グラフＢＤＤの爆発が起こるまで、各ゲート若しく
は節点毎に中間二分決定グラフが構築される。このよう
な爆発が生じたとき、ステップ１３４において、ゲート
若しくは節点が分解点としてマークされ、ステップ１３
５において、分解点としてマークされたゲート若しくは
節点に対する二分決定グラフの擬似変数が挿入される。
【００２６】このような処理には少なくとも二つの利点
がある。第１に節点に関し二分決定グラフを構築する必
要が無くなる。即ち、メモリに関して爆発した中間二分
決定グラフは後の処理に必要ではない。一例として、最
終的な二分決定グラフよりもサイズの大きい中間二分決
定グラフを有する簡単な回路は図４に示されている。こ
の簡単な回路は、ＯＲゲート３１とＡＮＤゲート３３と
を含む。ＯＲゲートは入力Ｎ１０及びＮ１１を有する。
ＯＲゲートの出力Ｎ１２はＡＮＤゲートに供給され、Ａ
ＮＤゲートの別の入力はＮ１１である。また、ＡＮＤゲ
ートの出力はＮ１３である。入力Ｎ１０に対する二分決
定グラフは図５に示されているように、終端頂点への２
本の分枝を備えた節点１２を含む。入力Ｎ１１に対する
二分決定グラフも同様な形であり、図６に示されてい
る。Ｎ１２に対する二分決定グラフは図７に示され、２
個の節点を含む。しかし、Ｎ１３に対する二分決定グラ
フは、図８に示される如く、１個だけの節点を有し、N1
3=(N10 OR N11) AND N11 と考えられるとき、簡潔に、
N13 = N11 である。そのため、回路に対する最終的な二
分決定グラフは少なくとも１個の中間二分決定グラフよ
りも小さく、中間二分決定グラフを構築する必要はな
い。
【００２７】それにも係わらず、標準形であり、かつ、
解析が容易な目的関数（例えば、出力関数）の表現形式
を構築する必要がある。この場合に、二分決定グラフの
爆発を回避するため、二分決定グラフは分解点の合成中
に分割され得る。かくして、図１０及び１１には、図９
の二分決定グラフの擬似変数ｂを合成することによって
得られた二つの分割が示されている。このような分割二
分決定グラフは、分割の和である二分決定グラフよりも
サイズが小さいので、メモリ又は時間の量を減少させる
必要がある。
【００２８】図１２には、分割技術を用いた回路１及び
回路２の回路検証方法の概要が示されている。同図にお
いて、Ｃは回路１及び回路２の合成を表し、Ｆは回路Ｃ
を表現するブール関数である。ステップ１２０におい
て、主入力から主出力までの分解集合に対するＣの分解
が行われる。ステップ１２２において、関数Ｆは主入力
と擬似変数の合成によって表現される。ステップ１２４
において、関数Ｆの表現形式が作成され、分割順序付二
分決定グラフに分割される。ステップ１２６において、
零に一致しない順序付二分決定グラフが得られたかどう
かが判定される。零に一致する順序付二分決定グラフが
得られなかった場合、ステップ１２７において、回路１
と回路２は等価ではないことが宣言される。それ以外の
場合、ステップ１２８において、回路１と回路２は等価
であることが宣言される。
【００２９】分割毎に二分決定グラフが生成される。分
割に別の分解点が含まれる場合、更なる分割を行うこと
が必要である。各分割自体は、二つの論理和ブール空間
に分割してもよく、各サブ分割は論理和ブール空間に更
に分割される。かくして、ブール空間は、多数の小規模
の順序付二分決定グラフに分割される。一部の分割は、
非常に大規模であるため二分決定グラフを構築できない
場合がある。しかし、分割は分解分割記号列によって形
成される。分解分割記号列は、論理和された要素又は元
の記号列である。特定の分割が多数の上位レベルの分割
を再帰的に分割する結果として形成される場合、この記
号列は多数の要素を含む。要素が零である結果と論理和
された場合、記号列、即ち、分割も零である。
【００３０】従って、分解分割記号列を作成する順序
は、予定された順序を用いて実現される。例えば、ｆ＝
ａ，ｂ，ｃ，ｄ，ｅであり、ａ，ｂ，ｃ，ｄ，ｅがシス
テム若しくは回路トポロジーの一部分を表す全てブール
関数であるとき、ｆの分割された既約順序付二分決定グ
ラフを作成する問題を考える。好ましい一実施例におい
て、ブール関数ａ，ｂ，ｃ，ｄ，ｅは、（節点の数に関
して表現された）サイズと、相互に余分なサポートの最
小値を有する程度とに従って格付けされる。この格付け
は、最小サイズの要素及び余分なサポートをもつ要素が
先に合成される要素の合成スケジュールを決定する。以
下、上記の内容、並びに、別の詳細について十分に説明
する。
【００３１】II. 分割既約順序付二分決定グラフ Ａ． 定義 ｎ個の入力Ｘn ＝｛ｘ1 ，．．．，ｘn ｝に関してブー
ル関数ｆ：Ｂn →Ｂが定義された場合を考える。ブール
関数ｆの分割既約順序付二分決定グラフ表現形式Ｘf は
以下の通り定義される。
【００３２】定義１． Ｘn に関して定義されたブール
関数ｆ：Ｂn →Ｂが与えられると、ｆの分割既約順序付
二分決定グラフ表現形式Ｘf は、ｋ個の関数の組の集合 Ｘf ＝｛（ｗ1 ，ｆ1 ）．．．，（ｗk , ｆk ）｝ として表され、ここで、
【００３３】
【外２】
【００３４】は、Ｘn に関して定義され、以下の条件を
満たす。
【００３５】
【外３】
【００３６】なお、＋及び∧はブール演算子ＯＲ及びＡ
ＮＤを表す。集合｛ｗ1 ，．．．，ｗk ｝はＷとして表
される。各ｗi は窓関数と称される。直観的に、窓関数
ｗiは、ｆが定義されているブール空間の一部を表現す
る。各ペア
【００３７】
【外４】
【００３８】は、関数ｆの分割を表す。ここで、用語
“分割（パーティション）”は、分割が論理和であるこ
とを要求する従来の意味とは違う意味で使用される。定
義１の条件１−３に加えて、 ｉ≠ｊに対し、ｗi ∧ｗj ＝０ であるならば、分割は直交し、各
【００３９】
【外５】
【００４０】は従来の意味の分割、即ち、直和分割であ
る。定義１の条件１は、各分割が他の分割の変数順序と
は異なる場合、及び、異ならない場合がある関連した変
数順序をもつことを意味する。条件２は、ｗi が全ブー
ル空間を被覆することを意味する。条件３は、
【００４１】
【外６】
【００４２】が、ｗi によって被覆されたブール空間に
関するｆと同じであることを意味する。一般的に、各
【００４３】
【外７】
【００４４】は、ｗi ∧ｆi として表現可能であり、ｆ
i の値はｗi によって被覆されていないブール空間の部
分に対しドントケアである。既約順序付二分決定グラフ
Ｆのサイズは、｜Ｆ｜によって示される。そのため、｜
Ｘf ｜によって示される全ての分割のサイズの合計は、
【００４５】
【数１】
【００４６】によって与えられる。条件２及び３から、
直ちに、
【００４７】
【数２】
【００４８】のように表される。ｆが
【００４９】
【外８】
【００５０】の論理和として表現されるタイプの分割
は、論理和分割と称される。論理積分割は、上記の定義
の双対形式として定義される。即ち、ｉ番目の分割が、
【００５１】
【外９】
【００５２】により与えられるとき、定義１の条件２
は、 ｗ1 ∧．．．∧ｗk ＝０ になり、条件３は、
【００５３】
【数３】
【００５４】になる。この場合、
【００５５】
【数４】
【００５６】である。 Ｂ． 分割既約順序付二分決定グラフの標準形 各位置ｉに関して、集合Ｗ＝｛ｗ1 ，．．．，ｗk ｝及
び順序πi が与えられたとき、分割既約順序付二分決定
グラフ表現形式は標準形である。所定の関数ｆと、ｆの
所定の分割既約順序付二分決定グラフ表現形式
【００５７】
【数５】
【００５８】に対し、
【００５９】
【外１０】
【００６０】はユニークである。各
【００６１】
【外１１】
【００６２】は（所定の順序πi に対し）標準形である
既約順序付二分決定グラフとして表現されるので、分割
既約順序付二分決定グラフ表現形式は標準形である。ブ
ール空間の分割がＷ＝｛ｗ1 ，．．．，ｗk ｝の場合
に、分割既約順序付二分決定グラフ表現形式に関する基
本ブール演算（例えば、ＮＯＴ，ＡＮＤ，ＯＲ）の実行
の漸近的計算量は、既約順序付二分決定グラフの場合と
同様にオペランドのサイズの多項式である。従って、表
現形式の経済性は操作の効率に関して全く負担にならな
い。実際上、分割既約順序付二分決定グラフは、一般的
にモノリシック既約順序付二分決定グラフよりも小さい
ので、各分割は別々に操作することが可能であり、その
操作は非常に効率的である。
【００６３】参考のため引用したA. Narayan他による
“Partitioned-ROBDDs -- A Compact,Canonical end Ef
fciently Manipulable Representation of Boolean Fun
ctions", ICCAD, November 1996に記載されているよう
に、ｆ及びｇを二つのブール関数とし、
【００６４】
【数６】
【００６５】が定義１の条件１−３を満たす夫々の分割
既約順序付二分決定グラフである場合を考える。また、
Ｘf 及びＸg の両方のｉ番目の分割は同じ変数順序πi
を有すると仮定する。このとき、以下のように表され
る。
【００６６】
【外１２】
【００６７】Ｃ． 演算の計算量 二つの既約順序付二分決定グラフＦ及びＧが与えられた
場合、次の演算
【００６８】
【外１３】
【００６９】で実行できる。分割既約順序付二分決定グ
ラフの場合、異なる分割は、別々に操作され、
【００７０】
【外１４】
【００７１】である。メモリ内には同時に１個の分割し
か存在すべきではないので、
【００７２】
【外１５】
【００７３】によって与えられる。また、既約順序付二
分決定グラフと同様に、関数ｆの充足集合のサイズは、
直交分割既約順序付二分決定グラフに対し、オーダーＯ
（｜Ｘ f ｜）で計算され得る。 D. 存在記号化 基本的なブール演算の他に、順序回路の形式的な検証に
広範囲に使用される別の有用な演算は存在記号（∃
x ｆ）演算である。関数ｆ（∃x ｆ）からの変数ｘの存
在記号は、
【００７４】
【数７】
【００７５】によって与えられる。分割既約順序付二分
決定グラフ表現形式において、余因子は、Ｘに関して、
【００７６】
【外１６】
【００７７】を余因子化すること、即ち、
【００７８】
【数８】
【００７９】により簡単に得られる。しかし、余因子化
演算を実行した後、正及び負の余因子は異なる窓関数を
有し、論理和は分割に基づいて直接行えない。この問題
は定量化されるべき変数に依存しない窓関数を選択した
場合には生じない。存在記号化は以下の通り行われる。
Ｘf ＝｛（ｗi ，ｆi ）｜１≦ｉ≦ｋ｝が、１≦ｉ≦ｋ
に対し、∃x ｗi ＝ｗiとなるようなｆの分割既約順序
付二分決定グラフであるとするならば、 Ｘ∃x ｆ＝｛（ｗi ，∃x ｆi ）｜１≦ｉ≦ｋ｝ は、∃x ｆの分割既約順序付二分決定グラフ表現形式で
ある。
【００８０】頻繁に使用される別の重要な演算は、∀x
ｆと表記されるｆからのＸの全称記号である。全称記号
の十分条件は、窓関数が限定されるべき変数と独立であ
る上に、直交していることである。全称記号化は以下の
通り行われる。１≦ｉ，ｊ≦ｋ かつ ｉ≠ｊ に対
し、 ∀x ｗi ＝ｗi かつ ｗi ∧ｗj ＝０ となるようなｆの分割既約順序付二分決定グラフ表現形
式を Ｘf ＝｛（ｗi ，ｆi ）｜１≦ｉ≦ｋ｝ とする。このとき、 ｘ∀x ｆ＝｛（ｗi ，ｆi ）｜１≦ｉ≦ｋ｝ は、∀x ｆの分割既約順序付二分決定グラフ表現形式で
ある。
【００８１】III. 分割既約順序付二分決定グラフを構
築するための発見的手法 分割既約順序付二分決定グラフの性能は、関数をコンパ
クトに表現することができるブール空間の分割の生成に
決定的に依存する。このようなブール空間の分割を分割
既約順序付二分決定グラフに関して見つける問題は、モ
ノリシック既約順序付二分決定グラフに関して優れた変
数順序を見つける問題と同様に中心的な課題である。以
下、コンパクトな直交分割既約順序付二分決定グラフを
作成する際に効率的なある種の単純な発見的手法を説明
する。以下の説明ではブールのネットリストモデルを使
用しているが、この技術は汎用的であり、ブール演算の
任意のシーケンスに適用することができる。
【００８２】所与の関数Ｆは最初に分解され、関数Ｆの
分割既約順序付二分決定グラフのための窓関数はＦに対
する分解された二分決定グラフを解析することによって
得られる。窓の個数は先験的若しくは動的に決定され
る。窓ｗi が決定された後、窓ｗi に対応する分割既約
順序付二分決定グラフは、窓ｗi に対応したブール空間
内でＦを作成することにより獲得される。
【００８３】Ａ． 分解表現の作成 Ｘn ＝｛ｘ1 ，．．．，ｘn ｝に関してブール関数ｆ：
Ｂn →Ｂが定義された場合、分解戦略は、既約順序付二
分決定グラフ演算のシーケンス中に、既約順序付二分決
定グラフのサイズの増加に基づいて新しい変数を導入す
ることである。新しい変数は、ある種の演算に起因して
不相応な程度で既約順序付二分決定グラフ・マネージャ
内の節点の総数が増加するときに導入される。例えば、
既約順序付二分決定グラフＲ1 及びＲ2 上で演算Ｒ＝Ｒ
1 ＋Ｒ2 を実行するときに、Ｒが非常に大きくなるなら
ば、この演算は行われない。その代わりに、新しい変数
であるψ1 及びψ2 が導入され、Ｒはψ1 ＋ψ2 のよう
に表現される。分解点に対応した既約順序付二分決定グ
ラフを収容する別個のアレイが保持される。ψ1 及びψ
2 に対応したＲ1 及びＲ2 がこのアレイに追加される。
このように、困難な関数的操作の手続は、後の段階に延
期される。ブールの簡単化に起因して、これらの中の殆
どのケースは最終的な結果に生ずることが無く、特に、
最終的なメモリ必要量が、参考として引用したJ. Jain
他による文献“Decomposition Techniques for Efficie
nt ROBDD Construnction”, LNCS, Formal Methods in
CAD 96, Springer-Verlag, November, 1996 に記載され
ているようなピーク中間必要量よりも著しく少ない場合
に、上記ケースは最終的な結果に生じない。
【００８４】好ましい一実施例において、メモリ爆発の
検査は、マネージャ・サイズが所定の閾値よりも大きい
場合に限り行われる。また、分解点は、既約順序付二分
決定グラフが別の閾値を超えるまで成長したときに追加
される。これによって、分解点自体はかなり大きい既約
順序付二分決定グラフを有しないことが保証される。た
とえ簡単なサイズベースの分解スキームでも、分割既約
順序付二分決定グラフの潜在能力を実証するため非常に
効果的に働く。
【００８５】分解段階の最後に、分解表現形式が獲得さ
れる。関数ｆの分解表現形式は、 ｆd （Ψ，Ｘ） のように表され、 Ψ＝｛ψ1 ，．．．，ψk ｝ は、回路の分解集合と称され、ψi ∈Ψ は分解点であ
る。
【００８６】Ψbdd ＝｛ψ1bdd，．．．，ψkbdd｝ が分解点の既約順序付二分決定グラフを収容するアレイ
を表現する場合、即ち、 ψj ≠ψi であるとき、主入力変数並びに（可能であれば）他のψ
j ∈Ψ に関して、 ψi ∈Ψ が対応した既約順序付二分決定グラフ ψ1bdd∈Ψbdd を有する場合を想定する。同様に、ψibddw のアレイは
Ψbddwi によって表現される。ｆd （Ψ，Ｘ）における
ψi の合成は、 ｆd （Ψ，Ｘ）．（ψi ←ψibdd） によって表現され、但し、
【００８７】
【数９】
【００８８】である。ｆd （Ψ，Ｘ）におけるΨのベク
トル合成は、 ｆd （Ψ；Ｘ）．（Ψ←ψbdd ） によって示され、ψi のｆd への順次の合成を表現す
る。 Ｂ． 分解表現の分割 １． 所与のｗi に対するｆの作成 窓関数ｗi 、分解表現ｆd （Ψ，Ｘ）、及び、ｆの既約
順序付二分決定グラフアレイΨbdd が与えられた場合、
ｆ1 ＝ｗ1 ∧ｆi を表現する既約順序付二分決定グラフ
がｆよりも小さくなるようなｆi が望ましい。以下の観
察が適切である。
【００８９】観察１： ｆi ＝ｆdwi （Ψ，Ｘ）（Ψ←ψbdd ） 及び ｆ＝ｆd （Ψ，Ｘ）（Ψ←ψbdd ） を仮定する。ｗi が主入力上でキューブである場合、ｆ
d 及びｆの任意の変数順序に対し、 ｜ｆi ｜≦｜ｆ｜ である。
【００９０】証明：
【００９１】
【数１０】
【００９２】を仮定する。ｗi が主入力だけに依存する
場合、余因子化及び合成の順序は変更することができ
る。したがって、
【００９３】
【数１１】
【００９４】である。この結果として、
【００９５】
【数１２】
【００９６】が得られる。ｗi がキューブである場合、
【００９７】
【数１３】
【００９８】であり、したがって、 ｜ｆi ｜≦｜ｆ｜ である。次に、
【００９９】
【外１７】
【０１００】によって表現されるとする。
【０１０１】
【外１８】
【０１０２】を合成することにより、分割関数を作成す
ることができ、
【０１０３】
【数１４】
【０１０４】が形成される。窓関数ｗi の集合が与えら
れた場合、ｆの分割既約順序付二分決定グラフＸｆは、
【０１０５】
【数１５】
【０１０６】により与えられる。上記の定義が定義１．
の全ての条件を満たすかどうかは簡単に検査できる。ｗ
i がキューブである場合、ｆi はｆに対する既約順序付
二分決定グラフよりも小さいサイズを有することが保証
される。また、ｋがｗi のリテラルの個数であるとき、
ｗi を表現する既約順序付二分決定グラフはｋ個の内部
節点を有する。ｗi と
【０１０７】
【外１９】
【０１０８】は、分離的（ディスジョイント）サポート
を有するので、
【０１０９】
【数１６】
【０１１０】が得られる。また、ｆi の構築中の中間結
果は、ｆの構築中の中間結果よりもサイズが小さいの
で、中間ピークメモリ必要量は削減される。観察１は、
ｆ及びｆi が異なる変数順序を有し得るときに動的変数
再配列が行われる場合には成立しないことに注意する必
要がある。しかし、実際上、動的変数再配列は分割の際
に小さいグラフ上で行われるので、非常に効率的である
と考えられる。窓関数がキューブよりも複雑な主入力の
関数である場合でさえ、
【０１１１】
【数１７】
【０１１２】が使用される。但し、
【０１１３】
【外２０】
【０１１４】はｗi 上のｆの一般化余因子である。ｗi
上のｆの一般化余因子は、通常、ｆよりも遙かに小さ
い、しかし、ｉ番目の分割既約順序付二分決定グラフの
サイズの場合、
【０１１５】
【外２１】
【０１１６】は、最悪のケースでオーダーＯ（｜ｗi ｜
｜ｆi ｜）になり得る。これを避けるため、一般的な窓
関数を使用する間に小さいｗi を使用する。 ２． 窓関数の選定 優れた窓関数を獲得する方法は、先験的選定及び「爆
発」ベース選定の二つのカテゴリに分類される。
【０１１７】ａ． 先験的分割法 先験的分割法は分割のため所定数の主入力を使用する。
そのため、分割がｋ個の主入力に関して行われる場合、
２k 個の分割が上記変数の全ての二値割当に対応して作
成される。例えば、分割がｘ1 及びｘ2 に関して行われ
る場合、４個の分割
【０１１８】
【外２２】
【０１１９】が作成される。これらの分割既約順序付二
分決定グラフはモノリシック既約順序付二分決定グラフ
よりも小さくなることが保証される。所定の時間にメモ
リに存在すべき分割は１個に限られるので、メモリ必要
量は常に少なく、このメモリ削減量は大きいので、全て
の分割を処理するため要する時間も全体的に削減され
る。
【０１２０】分割のための変数を選定する場合、別の分
割を別々に作成する場合に生ずる冗長性を最小限に抑え
ると共に、実現される分割を最大限にする変数を選定す
ることが望ましい。変数ｘに関して関数ｆを分割するコ
ストは、 ｃｏｓｔx （ｆ）＝α［ｐx （ｆ）］＋β［ｒ
x （ｆ）］ のように定義され、ｐx （ｆ）は、
【０１２１】
【数１８】
【０１２２】によって与えられる分割ファクタであり、
ｒx （ｆ）は、
【０１２３】
【数１９】
【０１２４】によって与えられる冗長性ファクタであ
る。分割ファクタは最悪の二つの分割を示すので、分割
ファクタは小さい方がよい。同様に、冗長性ファクタは
二つの分割を作成するため関係する総作業を意味するの
で、冗長性ファクタは小さい方がよい。全体的なコスト
が小さくなる変数ｘが分割のため選定される。所定の関
数Ｆのベクトル及び変数ｘに対し、分割のコストは、
【０１２５】
【数２０】
【０１２６】のように定義される。主入力ＰＩはｆd 及
びψを分割するコストが増加する順序に並べられる。ユ
ーザによって指定された所定の数ｋを用いて、最良のｋ
個の主入力が選定される。類似したコスト関数は、分割
既約順序付二分決定グラフを作成するため、主入力変数
だけではなく、主入力ＰＩに関して表現された
【０１２７】
【外２３】
【０１２８】のような擬似変数を選定することが可能で
ある。この場合、余因子演算は、非キューブの窓関数に
対する一般化余因子演算になる。このように全ての主入
力ＰＩがｆd 及びψを分割するコストに従って格付けさ
れているタイプの選定は、静的分割選定と称される。動
的分割戦略は、最良の主入力ＰＩ（即ち、ｘ）がｆd 及
びΨに基づいて選定され、引き続く主入力が、一方の分
割中のｆd 及びΨと、別の分割中の
【０１２９】
【外２４】
【０１３０】に基づいて機能的に選定される分割であ
る。動的分割は、指数関数的な個数の余因子を必要とす
るため、コスト高になり得る。このコストは、関心のあ
る値だけが、
【０１３１】
【外２５】
【０１３２】のサイズであるという事実を利用すること
によって多少削減できる。
【０１３３】
【外２６】
【０１３４】の値に関する上限は、ｆd の既約順序付二
分決定グラフをトラバース（横断）し、ｘに対応した変
数ｉｄを備えた節点を見つけると分枝ｘ＝１を選ぶ。こ
のような形で既約順序付二分決定グラフをトラバースす
ることによって獲得された二分決定グラフは既約されな
いので、この方法では正確なカウントが得られない。こ
の方法の利点は、新しい節点を作成する必要がないこ
と、並びに、トラバースが高速に行えることである。
【０１３５】ｂ． 爆発ベース分割法 爆発ベース分割法の場合、ｆd 中の
【０１３６】
【外２７】
【０１３７】は、連続的に合成される。グラフのサイズ
が一部の合成（例えば、ψj ）に対して急激に増大する
場合、窓関数ｗは現在の
【０１３８】
【外２８】
【０１３９】に基づいて選定される。窓関数は、主入力
ＰＩ及びその補集合、或いは、主入力に関して表現さ
れ、非常に小さいサイズをもつある種の
【０１４０】
【外２９】
【０１４１】及びその補集合のいずれかである。窓関数
ｗが獲得された後、二つの分割
【０１４２】
【外３０】
【０１４３】が作成される。爆発ベース分割ルーチンは
上記の分割毎に再帰的に呼び出される。等価性検査を行
うべき二つの回路Ａ及びＢを想定する。回路Ａ及びＢ
は、対応した主出力Ｆ1 及びＦ2 を有する。等価性を示
すためには、
【０１４４】
【数２１】
【０１４５】が真であることが必要である。この式が真
であるか否かを判定するため、Ｆに対する二分決定グラ
フが内部等価点のカットセットを用いて構築される。こ
の処理において、多数の出力は、等価ゲートの最近傍カ
ットセットμi ＝｛ψi ，．．．，ψk ｝に関してそれ
らの二分決定グラフを作成するだけで等価であることが
宣言され得る。この処理は、Ｆに関する出力二分決定グ
ラフがμi を用いて容易に作成でき、出力二分決定グラ
フがブールの０に既約するとき、非常に有効である。即
ち、Ｆ1 とＦ2 は機能的に等価であることが示される。
しかし、二分決定グラフＦ（μ1 ）が非常に大きく、構
築できない場合がある。また、場合によってはＦ
（μ1 ）が０に既約しないので、この場合、二分決定グ
ラフは、主入力と先行のカットセットμi の間に収まる
別のカットセットμj に関して合成する必要がある。こ
の合成処理中に、二分決定グラフは、Ｆ1 、Ｆ2 の等価
性が解明される前に爆発する可能性がある。二分決定グ
ラフ分割戦略は、基本的に、上記の通り通常の方法では
成功し得ない場合に非常に重要な戦略として利用できる
点で有利である。
【０１４６】二分決定グラフ分割戦略は、一方で、Ｆ
（μi ）をＦ（μj ）に合成し、グラフサイズがある種
の合成（例えば、ゲートψj に対応した二分決定グラ
フ）に対して急激に増大する場合に、合成結果がある制
限を超えたとき分割を行う。この制限を選定するため、
幾つかのサイズ関連パラメータの知識が二分決定グラフ
Ｆ（μi ）のＦ（μj ）への合成の処理中に保存され
る。これらのパラメータを説明するため、１≦ｈ≦ｋで
あり、集合｛ψ1 ，．．．，ψk ｝からのｈ個の二分決
定グラフが既に合成されている場合を想定する。例え
ば、二分決定グラフの合成される順序がψ変数の指数の
増加順であるとする。即ち、二分決定グラフは、ψ1 ，
ψ2 ，．．．，ψh の順に合成される。カットセットψ
i に関して作成されたψの二分決定グラフは、ψi （μ
j ）のように表される。二分決定グラフを分割すべきと
きを動的に決定するルーチンDYNAMIC ＿BDD ＿PARTITIO
N （動的ＢＤＤ分割）を以下に説明する。
【０１４７】 手続(Procedure: DYNAMIC ＿BDD ＿PARTITION) １．ORIG＿SIZEは、カットセットμj に関して表現され
た最初のＦ（μj ）のＢＤＤサイズである。 ２．COMPOSED＿ARGUMENT＿SIZEは、ＢＤＤ Ｆ（μj ）
内で合成された各ＢＤＤ ψ1 （μj ），ψ
2 （μj ），．．．，ψn （μj ）の合計である。
【０１４８】３．TOTAL ＿INPUT ＿SIZE = COMPOSED ＿
ARGUMENT＿SIZE + ORIG ＿SIZE ４．FINAL ＿SIZEは、ｈ個の各点ψ1 ，ψ2 ，．．．，
ψh が連続的に合成された後、獲得されるＢＤＤ Ｆ
（μj ）の「最終的な」サイズである。このＢＤＤは、
Ｆh のように表される。また、PREVIOUS＿SIZEは、ｈ−
１個のポイントを合成した後のＦ（μj ）のサイズを表
す。
【０１４９】分割法が呼び出されるのは以下の場合であ
る。 （Ａ）FINAL ＿SIZE > COMPOSED＿ARGUMENT＿SIZE * B
LOW ＿UP＿FACTORここで BLOW ＿UP＿FACTは、所与の装
置で利用可能な空間に従って変更可能であるが、好まし
い実施例では１０である。 （Ｂ）FINAL ＿SIZE > PREVIOUS＿SIZE * BLOW ＿UP＿
FACTOR/NUM 好ましい実施例では、NUM は２である。また、好ましい
実施例において、この規準は、合成中にＢＤＤが爆発す
る場合だけに使用され、分解表現の形成中には使用され
ない。
【０１５０】（Ｃ）FINAL ＿SIZE > PRE＿SET ＿MEMORY
＿LIMIT さらに、分割法は、FINAL ＿SIZEが利用可能なメモリの
プリセット限界よりも大きい場合に呼び出される。分割
表現を形成中にＢＤＤ爆発を判定する手続は、図１４に
示されている。分解表現を形成する際に、ブール演算ゲ
ートの出力に対するＢＤＤは、ゲートへの入力のＢＤＤ
上でブール演算を実行することにより形成される。図１
４の手続に示されているように、Ｂ3 はゲートの出力に
対するＢＤＤであり、Ｂ1 及びＢ2はゲートの入力に対
するＢＤＤである。ステップ１４０において、Ｂ3 のサ
イズがメモリ使用量に対するプリセット閾値限界よりも
大きいかどうかが判定される。ステップ１４１におい
て、Ｂ3 のサイズがＢ1 のサイズとＢ2 のサイズの和の
量の定数（BLOW＿UP＿DECOMPOSITION 定数）倍よりも大
きいかどうかが判定される。ステップ１４０或いはステ
ップ１５１のいずれかの条件が真であるならば、中間Ｂ
ＤＤ爆発変数INTERMEDIATE＿BDD ＿BLOWUPは、ステップ
１４２において１にセットされる。それ以外の場合、変
数INTERMEDIATE＿BDD ＿BLOWUPは、ステップ１４３にお
いて０にセットされる。
【０１５１】３．等価点分割法 上記方法は、ネットワーク全体を検証する問題を簡単化
するため構造的かつ機能的技術の組合せを用いる内部対
応関係の抽出及び使用に基づく技術に適用される。上記
の対応関係は、機能的な等価性だけでもよく、或いは、
内部節点間の間接含意でもよい。
【０１５２】この検証方法のフローは、参考のため引用
した米国特許出願第０８／８５７，９１６号に記載され
ている。上記技術の一部の大筋は以下のように要約する
ことができる。 １．二つの所与の回路の内部ゲート／出力ゲートの間で
簡単な等価性を判定する。等価的なゲートは併合され
る。より詳細には、共通擬似変数が全ての等価的な（相
補的な）ゲートペアの両方の要素に対し導入される。
【０１５３】２．シミュレーションを用いて結果として
得られた回路中の潜在的に等価的な節点を計算する。 ３．潜在的に等価的なゲートの中で本当に等価性のある
ゲートを決定する。二つの回路の間で等価的なゲートは
併合される。 ４．前のステップで決定された内部等価性を用いて出力
の等価性を推定する。
【０１５４】２個のゲートが等価（反転）であることが
検出されたため併合される毎に、これらのゲートは等価
（反転）ゲートとしてマークされる。このようなゲート
には、ＢＤＤ構築中に擬似変数が導入される。より詳細
には、参考のため引用された米国特許出願第０８／８５
７，９１６号及び米国特許第５，６４９，１６５号に記
載されているように、このようなゲートのカットセット
が作成される。シミュレーション中に、潜在的に等価的
な節点の個数は非常に少ないことが判定された場合、或
いは、ＢＤＤの構築中にＢＤＤの爆発が発生した場合、
ＢＤＤサイズが検査され続け得るように付加的な分解点
が導入される。分解点は、参考のため引用された J. Ja
in他による“Decomposition Techniques for Efficient
ROBDD Construction", LNCS, Formal Methods in CAD
96, Spring-Verlag に記載されているような機能的分解
手続を用いて導入され得る。かくして、分解点には、機
能的分解点と、所与の回路のペアの中で等価（反転）で
あると判定された点とが含まれる。
【０１５５】IV. 分割操作 Ａ． 合成 分割法が呼び出された後、グラフは以下の通り分解され
たままに維持される。ＢＤＤパッケージ内の合成は、if
-then-else文（ＩＴＥ）演算を用いて行われる。しか
し、最後のＩＴＥ（合成）演算は行われず、最後の演算
は以下の通り分解される。Ψh 分割法が呼び出された場
合を想定する。以下の説明におけるシンボルを簡単化す
るため、ＢＤＤψh （μj ）はＢj と表記する。合成の
数学的表現は以下の通りである。
【０１５６】
【数２２】
【０１５７】Ｂh ∧Ｆh=1 は所与の関数Ｆのある分割
（ｐ1 ）を表現し、
【０１５８】
【外３１】
【０１５９】は関数Ｆの別の分割（ｐ2 ）を表現する。
両方の分割は機能的に直交している。上記の各分割は独
立した関数であると考えられ、上記の分解及び分割処理
は再び再帰的に実行されるが、Ｆ（μi ）は、Ｂh ∧Ｆ
h=1 によって置換される。任意の分割、例えば、分割ｐ
1 に対し、ＢＤＤ Ｂh ∧Ｆh=1 が爆発を伴うことなく
計算できるならば、合成された順序付ＢＤＤ（ＯＢＤ
Ｄ）が作成される。さもなければ、ｐ1 は、ＢＤＤ Ｂ
h とＢＤＤ Ｆh=1 との間の記号論理積によって表現さ
れる。これは、分解分割記号列であり、後続のDYNAMIC
＿BDD ＿PARTITION() の再帰的呼出はこの分解分割記号
列上で作用する。そこで、ｐ1 から得られたＯＢＤＤ内
の残りのｋ−ｈ個のＢＤＤψh=1 ，．．．，ψk 、或い
は、その分割記号列が合成される。
【０１６０】次に、ある種のＢＤＤψq （μj ）の合成
に起因して、分解分割記号列に関して分割法が呼び出さ
れるとき、ψq （μj ）のＢＤＤとの記号論理積と、ψ
q （μj ）の合成が行われた分解分割記号列（論理積ブ
ール表現）も必要とされる。かくして、分解分割記号列
の長さが成長する。任意の分枝に沿った繰り返しの終了
時に、結果的に生じた分解分割記号列は、ＢＤＤのアレ
イ（Ａd ）の要素として記憶される。このアレイの各要
素は、このアレイの他の全ての要素と直交する。
【０１６１】二つのＢＤＤ Ｂ１とＢ２の間の記号論理
積は、実際の論理積を実行するのではなく、将来の先の
ある点まで結果を延期する。このため、Ｂ１とＢ２の間
の実際の論理積である新しいＢＤＤ Ｂ３を作成する代
わりに、記号論理積アレイsymbolic＿conjunction ＿ar
ray Ａ1 が作成される。Ａ1 には、３個の別々の要素：
ＢＤＤ Ｂ１、ＢＤＤ Ｂ２及び論理積演算が含まれ
る。記号論理積アレイＡ1 は関数を明示的に表現し、こ
の関数ｆ（Ａ1 ）は実際にＢ１とＢ２の間でＡＮＤ演算
を実行することにより得られる関数と等価的である。
【０１６２】次に、あるＢＤＤ Ｂ４をＡ1 ＝［Ｂ１，
Ｂ２，ＡＮＤ］によって表現された関数と論理積する必
要がある場合、Ａ2 ＝［Ｂ１，Ｂ２，Ｂ４，ＡＮＤ］で
ある結果を生成する。このように、記号論理積アレイの
長さは成長する。また、記号論理積アレイＡ1 にＧが含
まれる場合、計算結果として記号論理積アレイＡnew＝
［Ｂ１（Ｂ１内で合成されたＧ），Ｂ２（Ｂ２内で合成
されたＧ），ＡＮＤ］が得られ、ここで、Ｂ１（Ｂ１内
で合成されたＧ）は、ＢＤＤ Ｂ１内でＢＤＤＧを合成
することを意味する。
【０１６３】図１６には、分解分割記号列αが既に存在
する場合に、分解分割記号列（以下、ＤＰＳと略記する
場合がある）に対する手続のフローチャートが示されて
いる。分解分割記号列αは、擬似変数ｇ及びＢＤＤ
（ｇ）を含む。ステップ１６０において、ＢＤＤ Ｂa
がＢＤＤ（ｇ）と、ｇが１である場合のＤＰＳ αとの
記号論理積に一致するとき（Ｂa ＝ＢＤＤ（ｇ）∧ＤＰ
Ｓ（α）g=0 ）、ＢＤＤＢa が爆発したかどうかが判定
される。爆発が発生していないとき、ＤＰＳ α a は、
ステップ１６１において、ＢＤＤ Ｂa と一致するよう
にセットされる（ＤＰＳ αa ＝ＢＤＤ Ｂa ）。爆発
が発生したとき、ステップ１６２において、ＤＰＳ α
a は、ＢＤＤ（ｇ）と、ｇが１である場合のＤＰＳ α
との記号論理積に一致するようセットされる（αa ＝Ｂ
ＤＤ（ｇ）∧ＤＰＳ（α））。ＤＰＳ αb は、ステッ
プ１６３、１６４及び１６５において、ＢＤＤ（ｇ）の
代わりに、
【０１６４】
【外３２】
【０１６５】と、ｇが０に一致する場合のＤＰＳ α及
びｇが１に一致する場合のＤＰＳ αとを用いて同様に
決定される。記憶された分解分割記号列は、種々のψq
（μj ）と、部分的に合成されたＦ（μj ）と一致する
ＢＤＤとの論理積である。関数Ｆがブールの０に一致す
るとき、このアレイの各要素は全て０でなければならな
い。これは、いずれかの分割が合成されたとき、ブール
の０を結果的に生ずる必要があることを意味する。各分
割はＢＤＤの記号論理積である。そのため、分割ｐ
i は、 ｐi ＝ｆ1 ∧ｆ2 ∧．．．ｆm ∧Ｆr のようなｍ個のＢＤＤの論理積として表現される。各ｆ
i は、合成によって爆発を生じたある分解点のＢＤＤで
ある。Ｆr は、ｋ個全部のＢＤＤが合成された後に残さ
れるＢＤＤである。
【０１６６】アレイＡd の中から要素ｐi が獲得とされ
た後、カットセット（μi ）が主入力に対応せず、か
つ、検証問題に対する回答が未だ獲得されていない場
合、動的ＢＤＤ分割手続DYNAMIC ＿BDD ＿PARTITION()
が使用され、ｐ1 が別のカットセット（μt ）に合成さ
れる。カットセット（μt ）はカットセット（μi ）と
主入力との間で選定される。この処理は、分解分割記号
列ＤＰＳ内のすべてのＢＤＤが主入力変数に関して表現
されるまで続けられる。
【０１６７】かくして、実質的に上記の処理が図１５に
示されている。同図において、分解分割記号列は存在す
るが、主入力に関して表現されていない。ステップ１５
０において、分解点の合成が行われる。ステップ１５１
では、結果として得られた合成ＢＤＤが爆発するかどう
かを判定するため検査される。ステップ１５１及び１５
２においてそれぞれ判定されるように、得られた合成Ｂ
ＤＤが爆発せず、ＢＤＤが不充分である場合、合成の処
理は他の点に対して繰り返される。ＢＤＤが満足できる
場合、比較中の回路は等価的ではない。しかし、ＢＤＤ
が爆発するとき、２個の分解分割記号列がステップ１５
３で作成される。ステップ１５４において、２個の分解
分割記号列が主入力に関して表現されているかどうかが
判定される。検査によって、主入力に関して表現された
分解分割記号列が何れも０に一致しないことが判明した
場合、比較中のシステムは等価ではない。処理は、全て
の分割が０であると判定されるか、或いは、比較中の回
路が等価であると宣言されるまで繰り返される。
【０１６８】図１７には、主入力に関して記述された分
解分割記号列を検査する処理のフローチャートが示され
ている。ステップ１７０において、分解分割記号列に合
成のスケジュールが立てられる。以下では、多数の適当
なスケジューリング技術が説明されるが、要素の合成順
序をスケジューリングするため何れの技術を使用しても
よい。ステップ１７１では、分解分割記号列の全ての要
素の検査が終了したかどうかが判定される。未だ終了し
ていない場合、ステップ１７２において、分解分割記号
列の別の要素が合成のスケジュールに従って合成され
る。合成の結果は、結果が零であるか否かを判定するた
めステップ１７３において検査される。結果が零である
場合、分解分割記号列によって表現された分割は、ステ
ップ１７４において零であることが宣言される。分解分
割記号列の全ての要素が合成され、零の結果が得られな
かった場合、分割分解記号列によって表現された分割
は、ステップ１７５において非零であると宣言される。
【０１６９】Ｂ． 等価性検査 次のステップは、二分決定グラフＢＤＤ ｐi ＝ｆ1 ∧ｆ2 ∧．．．ｆm ∧Ｆr がブールの０であるかどうかを検査するステップであ
る。この判定を行う際に二つの手続が使用される。
【０１７０】手続１． SCHEDULING＿PROCEDURE(): ス
ケジューリング手続ルーチンは、ブールＡＮＤ演算をよ
り高速に計算するような形にＢＤＤを並べる。合成の要
素ｆ 1 , ｆ2 ，．．．，ｆm をスケジューリングする方
法を以下に説明する。手続２． LEARNING＿METHOD():
分解分割記号列は、分解分割記号列中のＢＤＤのサイ
ズの合計があまり大きくない場合に回路に割り付けられ
る。参考のため引用したMukherjee 他による論文“VERI
FUL: Verification using Functional Learning”,EDA
C 1995及びJ. Jain 他による論文“Advanced Verificat
ion Techniques Based on Learning”,DAC 1995 に記載
されている方法、或いは、米国特許出願第０８／８５
７，９１６号明細書に記載された技術は、この分割によ
って表現されるブール関数が０であるか否かを検出する
ため使用される。
【０１７１】１． スケジューリングスキーム まず、
【０１７２】
【数２３】
【０１７３】である場合を考える。また、ｇi に対応し
たｂi と、Ｓ＝｛ｂ1 ，ｂ2 ，．．．，ｂn ｝を想定す
る。ここでの目的は、同時に２個ずつ、Ｓにおいて上記
の如くのＢＤＤの演算を行うことによって既約順序付二
分決定グラフＲＯＢＤＤ（ｆ）を計算することである。
以下の全てのスケジューリングスキームは、各ステップ
で、演算結果
【０１７４】
【数２４】
【０１７５】が小さくなるように、Ｓから２個のＲＯＢ
ＤＤのＢi 及びＢj を選択する点で貪欲である。次に、
Ｂi 及びＢj はＳから削除され、Ｂ（ｉ，ｊ）がＳに追
加される。このステップは、｜Ｓ｜＝１になるまで繰り
返される。ＢＤＤのペアｂi 、ｂj と、ブール演算
【０１７６】
【外３３】
【０１７７】とが与えられた場合、結果として得られる
最悪ケースのサイズのオーダーは、 Ｏ（｜ｂi ｜｜ｂj ｜） であることが公知である。したがって、サイズベースの
方式は、結果として得られるＢＤＤができるだけ小さく
なるように２個の最小ＢＤＤであるｂi 及びｂjを選択
する。
【０１７８】ある状況下では、サイズだけに基づくＢＤ
Ｄの順序付けは十分ではない。２個の最小ＢＤＤのｂi
及びｂj が
【０１７９】
【数２５】
【０１８０】のようになる可能性がある。しかし、僅か
に大きく、論理積サポート集合を有するＢＤＤ ｂk 及
びｂm が選択される場合、更に小さい中間ＢＤＤが獲得
される。次のＢＤＤは、演算が実行された後、非常に少
ない余分な変数だけを導入するように選択される。換言
すると、第１のＢＤＤ（ｂi ）は最小サポートを有し、
第２のＢＤＤ（ｂj ）は、残りの全てのＢＤＤの中で、
第１のＢＤＤからの最小エクストラサポートを有する。
エクストラサポートは、（ｂi ）と比較して、
【０１８１】
【数２６】
【０１８２】のサポートに導入される付加的な変数の個
数である。これは、ｓｕｐ（ｂi ）がｂi のサポート集
合を表す場合に、 ｜ｓｕｐ（ｂj ）−ｓｕｐ（ｂi ）｜ と一致する。かくして、第１のＢＤＤ ｂi が最小サイ
ズ化ＢＤＤであるとき、次のスケジューリング順序が使
用される。
【０１８３】１．第２のＢＤＤ ｂj はｂi と最大サポ
ートを共用するＢＤＤである。 ２．第２のＢＤＤ ｂj はｂi に関して最小エクストラ
サポートを有するＢＤＤである。 ３．集合Ｓの残りのＢＤＤは、Ｌsize及びＬsup のサイ
ズ及びエクストラサポートによって格付けされる。最小
ランク（サイズ又はエクストラサポート）を有するＢＤ
Ｄは、リストの前方にある。次に、非常に少数（例えば
３個）のＢＤＤがＬsize及びＬsup の先頭から選択され
る。ｂi との陽的ＡＮＤ演算が上記の各ＢＤＤ上で実行
される。最小サイズを生じるＢＤＤは所望のｂj であ
る。
【０１８４】２．合成の順序 窓関数を選択し、
【０１８５】
【外３４】
【０１８６】によって与えられるｉ番目の分割に対する
分解表現を作成した後、最終ステップで、
【０１８７】
【外３５】
【０１８８】を合成する。所定の変数順序に対し、最終
的なＲＯＢＤＤのサイズは一定であるが、中間メモリ必
要量及び合成に要する時間は、分解点が合成される順序
の強関数である。ｆd に合成され得る候補変数毎に、結
果の合成ＲＯＢＤＤのサイズを評価するコストが割り当
てられる。最小コスト評価の変数が合成される。サポー
ト集合サイズに基づく簡単なコスト関数は、実際上巧く
機能する。したがって、合成後に、ＲＯＢＤＤのサポー
ト集合のサイズの増加が最も小さい分解変数が選択され
る。各ステップで、合成の候補は、他の何れのΨbdd ｓ
の中に現れない上記の分解点に制限される。これは、参
照のため引用した A. Narayan他による“Study ofComp
osition Schemes for Mixed Apply/Compose Based Cons
truction of ROBDDs ”,Intl.Conf. on VLSI Design, J
anuary 1996 に記載されているように分解変数がｆd
内で１回だけ合成されればよいことを保証する。
【０１８９】V. アプリケーション Ａ． 組合せ的検証 分割ＲＯＢＤＤは、２個の組合せ回路の等価性を検査す
るため直接適用され得る。二つの回路ｆ及びｇの夫々の
出力は、単一の回路を得るためＸＯＲゲートによって組
み合わされる。分割ＲＯＢＤＤは、得られた回路が充足
しているかどうかを検査するため使用される。これは、
全ての分割に対し、
【０１９０】
【数２７】
【０１９１】を検査するだけでよい。実際上、この技術
は、ＲＯＢＤＤを採用する殆どの含意ベースの組合せ検
証方法の最後の過程として容易に使用され得る。かかる
方法は、参考のため引用したJ. Jain 他による“Advanc
ed Verification Techniques Based on Learning”, DA
C, p.420-426, 1995 並びに、S. Reddy他による“Nove
l Verification Framework Combining Structural and
OBDD Methods in a Synthesis Environment ”, DAC,
p.414-419, 1995に記載されている。検証は、いずれか
の窓関数ｗi において、関数
【０１９２】
【外３６】
【０１９３】が充足していることが判明した場合、全て
の分割を処理しなくても終了させることが可能である。
二つの回路を検証する別の方法は、等価性を確率的に検
査することである。このような方法は、参考のため引用
したM. Blum 他による“Equivalance of FreeBoolean G
raphs Can Be Decided Probabilistically in Polynomi
al Time”, Information Processing Letters, 10:80-8
2, March 1980 並びに J. Jain 他による“Probabili
stic Verification of Boolean Functions ”, Formal
Methodsin System Design, 1, July 1992 に記載されて
いる。確率的検証の場合、関数ｆの極小項毎に、入力変
数へのある種のランダム整数割当てｐの下で整数値に変
換される。次に、全ての整数値は、ｆに対するハッシュ
符号Ｈp(f)を獲得するため算術的に加算される。無視で
きる誤識別率で、 ｆ≡ｇ iff Ｈp （ｆ）＝Ｈp （ｇ） が断定される。直和分割の場合、共通の極小項を共有す
る二つの分割は存在しない。したがって、各分割は別々
にハッシュ化することができ、それらのハッシュ符号が
Ｈp （ｆ）を獲得するため加算される。これは、Ｈ
p （ｆ）＝Ｈp （ｇ）であり、ｆ及びｇが分割され、か
つ、別々にされているかどうかを検査することを意味す
る。
【０１９４】
【外３７】
【０１９５】の両方は、同時にメモりに存在する必要は
ない。また、ｆ及びｇの両方が同じ窓関数を有する必要
はない。 Ｂ． 順序ＦＳＭ検証 ＲＯＢＤＤを使用する順序回路検証の重要なステップ
は、可到達性解析である。可到達性解析は、一般にモデ
ル検査(Model Checking)と称され、モデル検査手続は、
参考のため引用したK. L. McMillanによる“Symbolic M
odel Checking ”, Klumer Academic Publishers 1993
並びに E. M. Clarke他による“Automatic Verificati
on of Finite-State Concurrent Systems Using Tempor
al Logic Specifications ”, 8 TOPLAS 244-263 (198
6) に記載されている。可到達性解析は、システムが初
期状態から開始して到達し得る状態の集合を計算する。
現在の到達した状態の集合をＲ（ｓ）、現在の状態変数
ｓを次の状態変数ｓ’に関係付けるシステムの遷移関係
をＴ（ｓ，ｓ’）とすると、次の状態の集合Ｎ（ｓ’）
は、以下の式：
【０１９６】
【数２８】
【０１９７】を用いて評価される。次の状態の集合は、
現在の状態の集合に追加され、上記の計算は定点に到達
するまで繰り返される。この定点はシステムの到達可能
な状態の集合を表現する。殆どの場合に、遷移関係Ｔ
（ｓ，ｓ’）を表現するＲＯＢＤＤは非常に大きくな
る。これらの場合を取り扱うことは、個別のラッチの遷
移関係Ｔ（ｓ，ｓ’）ｓ2 が（ある種のＴi ｓの可能な
クラスタリングを用いて）別々に表現されている分割遷
移関係において有用である。分割遷移関係の利用は、参
考のため引用したJ. R. Burch 他による“Symbolic Mod
el Checking: 1020 States and Beyond”, Information
and Computation, 98(2):142-170, 1992に記載されて
いる。論理積形及び論理和形の二つのタイプの分割遷移
関係について説明されている。かかる分割において、遷
移関係は、 Ｔ（ｓ，ｓ’）＝Ｔ1 （ｓ，ｓ’）∧．．．∧Ｔ
i （ｓ，ｓ’）∧．．．∧Ｔm （ｓ，ｓ’） によって与えられ、各Ｔi は別個のＲＯＢＤＤとして表
現される。このタイプの分割は論理積形分割既約順序付
二分決定グラフの特殊ケースである。本発明の分割は、
Ｔi が必ずしも個別のラッチに対応しなくてもよいの
で、非常に汎用的である。また、論理積形分割遷移関係
の有効性は、存在記号が論理積の全体に亘って拡がって
いないので制限される。最悪の場合、全てのＴi が現在
の状態変数だけに依存するならば、論理積形分割遷移は
使用できない。
【０１９８】存在記号が分割全体に拡がる論理和形分割
の方が興味深い。本発明によれば、所与のシステムに対
する基本的な遷移モデルに制限を加えることなく遷移関
係を論理和形分割することが可能である。本発明の場
合、
【０１９９】
【数２９】
【０２００】となるような任意のｆi の集合が遷移関係
を表現するため使用され得る。次の状態の集合は以下の
式：
【０２０１】
【数３０】
【０２０２】を用いて評価され得る。この計算は、１≦
ｉ≦ｋのとき、メモリ内に１個の
【０２０３】
【外３８】
【０２０４】だけを保持することにより実行できる。上
記の計算において、ｆi に対応する窓関数は必要ではな
いことに注意する必要がある。部分検証は、屡々検証不
能になることがある順序回路を検証するために有効であ
る。本発明の方法及びシステムを用いることにより、か
かる順序回路に関する重要な情報が得られる。
【０２０５】Ｃ． 分割を利用する部分検証 一部の回路の又はシステムの表現は分割既約順序付二分
決定グラフを用いてもコンパクトに表現できない場合が
ある。このような場合、関数の重要な部分が全体的に構
築される。例えば、２５６個の分割中の１３２個を構築
することができる回路によって、プログラム実行が時間
的資源の制約に起因して中止になる前に、真理値表の薬
５２％を解析することが可能になる。一方、モノリシッ
ク既約順序付二分決定グラフを使用する場合、プログラ
ム実行は有用な部分的な情報を少しも与えることなく中
止になる。また、シミュレーション技術は、回路又はシ
ステムの所与の関数表現を被覆する際に不適切である。
設計に過誤が多い場合、誤りのある極小項は２個以上の
分割に分布し、数個の分割を処理するだけで検出され得
る可能性が高い。かくして、殆どの場合に、回路又はシ
ステム中の誤りは、１乃至２個の分割を構築することに
より検出され得る。
【０２０６】このサンプリング方法は、組合せ形、順序
形、或いは、これらの混合形の信号設計の全ての設計に
適用され得る。一般的に、与えられた回路は、その状態
空間の分割を作成し、分割内の設計の機能性だけを解析
することによって簡単化される。回路は分割ベクトルを
当てはめることにより分割され、設計は各分割ベクトル
毎に検証される。これらのベクトルは、所与の回路又は
システムの入力変数若しくは内部変数での部分割当てで
ある。部分割当てとは、全ての変数ではなく、一部の変
数への割当てを意味する。分割ベクトルは、回路がより
小さい真理値表を有するように回路又はシステムを簡単
化する。かくして、得られた分割システムは、モデル検
査若しくは組合せ検証技術を用いて検証することが容易
になる。
【０２０７】形式的な方法を用いて検証できない非常に
複雑な設計の場合、選択されるベクトルの個数は、サン
プリングが計算資源に関して非常にコスト高にならない
ように充分に減少される。しかし、分割が実行される変
数の個数は充分にあるので、各分割は所与の回路の形式
的な検証が実現できる程度に充分に小さくなる。一例と
して、１０００個のフリップフロップと、１００個の入
力変数をもち、じゅうらいのＢＤＤベース法を用いて検
証することが非常に困難である順序回路の場合、１００
個の分割が２０個の変数を用いて形成される。回路は、
回路のブール空間の分割を検査することによって部分的
に検証される。
【０２０８】固定数の分割ベクトルは、A. Narayan他に
よる“Partitioned-ROBDDs -- ACompact, Canonical
and Efficiently Manipulable Representation of Bool
eanFuctions ”, ICCAD, November 1996 に記載される
ような冗長性及び平衡性の規準に基づく分割(splittin
g) 変数選択法を用いて自動的に選定してもよい。特
に、Ｒ個（例えば、２０個）の変数に関する分割を行い
たい場合、分割変数選択法は、所与の順序回路の組合せ
表現に適用され、Ｒ個の最良の変数が冗長性及び平衡性
のコスト関数に基づいて自動的に得られる。換言する
と、望ましい個数Ｚ個の分割は、上記のＲ個の変数上で
Ｚ（但し、Ｚ≦２R ）回のブール割当てを（例えば、ラ
ンダムに）生成することによって作成することができ
る。これらのＲ回の部分割当ては遷移関係の適用毎に繰
り返されるか、又は、Ｚ回の割当ては、所定のＲ個の変
数に関する異なる若しくはランダムな割当てを生成する
ことによって次の遷移関係の適用中に変更してもよい。
これらのＲ個の変数は次の遷移関係の適用中に変化して
も構わない。
【０２０９】別の実施例において、ユーザは、所与の設
計を検証するため使用される手動生成されたテストスイ
ートから入力ベクトルを選択してもよい。殆どの設計に
はこのようなテストスイートが設けられる。入力ベクト
ルの部分集合のある種の割当ては、設計に重大であるこ
とが分かっている。しかし、テストスイートは、残りの
割り当てられていない変数の可能性のある全部の組合せ
を含むとは限らないので、一部の変数に対する割当てが
与えられた場合に、設計の正しさを検証できない。本発
明のシステム及び方法は、本明細書中に開示した分割技
術を用いることによってこのような検証が行える。
【０２１０】試験中の設計分野のエンジニアの専門知識
が直接又は間接に利用される。エンジニア又は設計者の
知識は、設計者のような明示的なガイダンスに従ってテ
ストベクトルを選択することによって直接使用すること
ができる。明示的なガイダンスは、遷移関係の適用若し
くはＢＤＤ爆発時にサンプリング陽に使用するベクトル
の選択の形を取る場合がある。設計者はＱ個の入力変
数、典型的に検証用のサンプルを作成する制御変数を与
える。ある数Ｚに対し、所望の個数の分割は、Ｑ個の変
数上でＺ（但し、Ｚ≦２Q ）回のブール割当てを（例え
ば、ランダムに）生成することによって作成することが
できる。
【０２１１】エンジニア又は設計者の知識は間接的に利
用してもよい。手動生成された設計用テストスイートは
分割ベクトルを決定するため解析され得る。特に、テス
トスイート内の全てのテストベクトルは、ファイル中に
順序付きの形式で書き込まれ得る。ｋ個の最も一般的な
部分割当てのシーケンスをテストスイート中に使用し、
これらをサンプリングのため利用することができる。こ
の場合、ある“部分割当てのシーケンス”が異なるテス
トベクトルの間で共通している場合、かかるシーケンス
はサンプリング法のための優れた候補である。説明の便
宜上、部分割当てのシーケンスである記号列ＳＴＲは、
入力変数に割り当てられた入力組合せから得られ、以下
の通り記述されることに注意する必要がある。
【０２１２】partial ＿i がｉ番目の部分割当てを示す
とき、 STR = partial ＿1 <from-time-frame-1>; partial ＿
2 <from-time-frame-2>; ...; partial ＿m <from-ti
me-frame-m> 上記のpartial ＿1 は、（次節で説明するように）回路
を第１の遷移関係の適用に制限するため使用され、part
ial ＿2 は、第２の遷移関係の適用の際に使用され、以
下同様である。Ｎ個のこのような記号列をSTR ＿1, STR
＿2, STR＿3, ..., STR ＿N を集める。個数Ｎの選定
は、対話的、かつ、所与のシステムの複雑さに完全に依
存してもよい。例えば、１０００個のフリップフロップ
をもつ殆どの現在のシステムの場合、Ｎは５乃至１００
の範囲内に収まると考えられる。形式的検証は、各回路
Ｃi が上記並びに以下に説明する部分割当てを用いて制
限された設計を表す場合に、簡単化された回路Ｃ1 ，Ｃ
2 ，Ｃ3 ，．．．，ＣN の集合を検証するＮ回の異なる
形式的検証をＮ回別個に実行することにより行われる。
【０２１３】テストスイートが最初に入力変数の部分集
合上の部分割当てだけに含まれる状況では、所与のテス
トスイート内で最も頻繁に現れる変数を見つけることが
できる。Ｐ個（例えば、２０個）の変数に関する分割が
望まれる場合、テストスイート内でＰ個の最も共通に出
現する変数が探索される。ある数Ｚに対し、所望の個数
の分割は、Ｐ個の変数上でＺ（但し、Ｚ≦２P ）回のブ
ール割当てを（例えば、ランダムに）生成することによ
って作成することができる。したがって、ユーザの望み
次第で、選択された“部分割当てのシーケンス”のシー
ケンス長を、ｋが１でもよい整数を表す場合に、第１の
ｋ個の時間フレームに制限することが可能である。
【０２１４】また、設計及び設計の階層の再帰的な試験
が屡々行われる。このため、設計の前のテストで誤りを
生じたことが判明したベクトルは適当な分割ベクトルを
形成する。Ｎ個のベクトルのシーケンスが以下のように
表される場合を考える。 [V1=0, V2=1]; [V1=0, V3=1]; [V3=1; V4=1]; ...;[ Ｎ番目のシーケンス] また、順序回路Ｍは数個の同一の組合せ回路Ｃの連結で
ある場合を想定する。
【０２１５】この連結が連結順に順番に回路Ｃの次の状
態変数を回路Ｃの現在の状態変数に接続することによっ
て行われることは公知である。すなわち、順序回路Ｍ
は、各Ｃi が同一の組合せ回路のコピーを表すとき、 M = C1 <connected-to> C2 <connected-to> C3 ... のように表現される。かくして、時間フレーム３の回路
は回路Ｃ3 として参照される。
【０２１６】次に、状態空間トラバース検証法の適用中
に、Ｖ1 ＝０、Ｖ2 ＝１と設定することにより、所与の
設計を初期的に制限する。このように制限された場合、
遷移関係の適用後に、ある状態Ｓ1 に到達する。状態Ｓ
1 に到達後、Ｖ1 ＝０、Ｖ3＝１が設定され、遷移関係
が適用されて状態Ｓ2 に到達する。状態Ｓ2 に到達した
後、Ｖ2 ＝１、Ｖ1 ＝１が設定され、状態Ｓ3 に到達す
るように遷移関係が適用される。この手続は状態Ｓn に
到達するまで繰り返される。かくして、状態がＳN によ
って獲得される状態に対し、システムの全特性が検証で
きる。
【０２１７】また、一部の遷移関係の適用の際に、状態
空間Ｓi を表現するＢＤＤが爆発した場合、このＢＤＤ
は、手動（対話的）により多くの入力変数に値を与える
（拘束する）ことによって、或いは、到達した状態空間
の一部を放棄することによって分割される。このような
分割後に、ＢＤＤベース解析をこれ以上続けられない、
或いは、固定点に到達したという理由のため計算を終了
する決定がなされるまで到達性解析が続けられる。
【０２１８】このような方法で、所与の設計の機能性の
制限された一部だけを検証することによって、非常に大
きい空間状態の中のより大きい部分が処理される。分割
既約順序付二分決定グラフは、空間的／時間的資源、す
なわち、機能性被覆に顕著な制御性が得られる。かくし
て、検証実験の成功は、分解のパラメータ及び作成され
るべき分割の個数を変更することによって保証され得
る。
【０２１９】Ｄ． フィルタアプローチにおける用途 本発明の分割検証技術は、米国特許出願第０８／８５
７，９１６号明細書に記載されたフィルターアプローチ
にも適用される。フィルタアプローチは、回路又はシス
テムを検証するため通信試験／検証技術の組合せを利用
する。本質的に、より簡単かつ高速である技術の方が回
路を検証又は変更するため最初に使用される。簡単かつ
高速である技術の方がこの回路を検証できない場合、こ
の技術の適用結果がより複雑かつコスト高である検証技
術に渡される。最も巧妙な技術とは、充分な時間及びメ
モりが与えられた場合に、他の検証技術の助けを借りる
ことなく回路を検証することができる技術である。この
ような枠組みにおいて、本発明の分割二分決定グラフ技
術はコア技術である。
【０２２０】Ｅ． 既約順序付二分決定グラフパッケー
ジの並列実装 本発明のシステム及び方法は、既約順序付二分決定グラ
フを構築するため必要とされる資源を超１次的（若しく
は指数関数的）に減少させる。また、各分割は独立であ
り、極小の計算オーバーヘッドで異なるプロセッサ上に
スケジューリングすることができる。各分割は別々に順
序付けられ、動的再配列の全能力を利用することができ
る。
【０２２１】
【発明の効果】上記説明した通り、本発明によれば、ブ
ールの回路及びシステムの検証の際に多数の零点が得ら
れる。従来検証できなかった多数の回路及びシステムの
等価性を検査することができる。上記の通り、幾つかの
特定の実施例を参照して本発明の説明を行ったが、当業
者は種々の付加的な変形及び変更をなし得ることは明ら
かである。そこで、本発明は実施例に記載された態様以
外の態様でも実施できることに注意する必要がある。し
たがって、本発明の実施例は全ての点に関して制限では
なく例示であり、本発明の範囲は上記実施例の説明では
なく特許請求の範囲の記載によって示されるていると考
えられるべきである。
【図面の簡単な説明】
【図１】ディジタル論理回路のトポロジーを説明する論
理設計図である。
【図２】図１に示された回路の二分決定グラフである。
【図３】図２に示された二分決定グラフの既約二分決定
グラフである。
【図４】ディジタル論理回路のトポロジーを説明する論
理設計図である。
【図５】図４に示された回路の入力ワイヤＮ１０に対す
る二分決定グラフである。
【図６】図４に示された回路の入力ワイヤＮ１１に対す
る二分決定グラフである。
【図７】図４に示された回路の入力ワイヤＮ１２に対す
る二分決定グラフである。
【図８】図４に示された回路の出力ワイヤＮ１３に対す
る二分決定グラフである。
【図９】擬似変数を組み込む二分決定グラフである。
【図１０】図９の二分決定グラフの第１の分割二分決定
グラフである。
【図１１】図９の二分決定グラフの第２の分割二分決定
グラフである。
【図１２】本発明の分割検証技術の上位レベルフローチ
ャートである。
【図１３】本発明の分解点の判定方法を説明するフロー
チャートである。
【図１４】本発明の分解表現を構築する間に二分決定グ
ラフの爆発を判定する技術を説明するフローチャートで
ある。
【図１５】本発明の検証及び分解分割記号列形成技術を
説明するフローチャートである。
【図１６】本発明の分解分割記号列検査技術を説明する
フローチャートである。
【図１７】本発明の分解分割記号列組合せ技術を説明す
るフローチャートである。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年１２月１０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００７６
【補正方法】変更
【補正内容】
【００７６】
【外１６】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００７８
【補正方法】変更
【補正内容】
【００７８】
【数８】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００７９
【補正方法】変更
【補正内容】
【００７９】により簡単に得られる。しかし、余因子化
演算を実行した後、正及び負の余因子は異なる窓関数
【外１７】 を有し、論理和は分割に基づいて直接行えない。この問
題は定量化されるべき変数に依存しない窓関数を選択し
た場合には生じない。存在記号化は以下の通り行われ
る。Ｘf ＝｛（ｗi ，ｆi ）｜１≦ｉ≦ｋ｝が、１≦ｉ
≦ｋに対し、∃x ｗi ＝ｗiとなるようなｆの分割既約
順序付二分決定グラフであるとするならば、 Ｘ∃x ｆ＝｛（ｗi ，∃x ｆi ）｜１≦ｉ≦ｋ｝ は、∃x ｆの分割既約順序付二分決定グラフ表現形式で
ある。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００９９
【補正方法】変更
【補正内容】
【００９９】
【外１８】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０１０１
【補正方法】変更
【補正内容】
【０１０１】
【外１９】
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１０７
【補正方法】変更
【補正内容】
【０１０７】
【外２０】
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０１１３
【補正方法】変更
【補正内容】
【０１１３】
【外２１】
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０１１５
【補正方法】変更
【補正内容】
【０１１５】
【外２２】
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０１１８
【補正方法】変更
【補正内容】
【０１１８】
【外２３】
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１２７
【補正方法】変更
【補正内容】
【０１２７】
【外２４】
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１２９
【補正方法】変更
【補正内容】
【０１２９】
【外２５】
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１３１
【補正方法】変更
【補正内容】
【０１３１】
【外２６】
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１３３
【補正方法】変更
【補正内容】
【０１３３】
【外２７】
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１３６
【補正方法】変更
【補正内容】
【０１３６】
【外２８】
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０１３８
【補正方法】変更
【補正内容】
【０１３８】
【外２９】
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０１４０
【補正方法】変更
【補正内容】
【０１４０】
【外３０】
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】０１４２
【補正方法】変更
【補正内容】
【０１４２】
【外３１】
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】０１５８
【補正方法】変更
【補正内容】
【０１５８】
【外３２】
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】０１６４
【補正方法】変更
【補正内容】
【０１６４】
【外３３】
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】０１７６
【補正方法】変更
【補正内容】
【０１７６】
【外３４】
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】０１８５
【補正方法】変更
【補正内容】
【０１８５】
【外３５】
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】０１８７
【補正方法】変更
【補正内容】
【０１８７】
【外３６】
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】０１９２
【補正方法】変更
【補正内容】
【０１９２】
【外３７】
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】０１９４
【補正方法】変更
【補正内容】
【０１９４】
【外３８】
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】０２０３
【補正方法】変更
【補正内容】
【０２０３】
【外３９】
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】０２１６
【補正方法】変更
【補正内容】
【０２１６】次に、状態空間トラバース検証法の適用中
に、Ｖ1 ＝０、Ｖ2 ＝１と設定することにより、所与の
設計を初期的に制限する。このように制限された場合、
遷移関係の適用後に、ある状態Ｓ1 に到達する。状態Ｓ
1 に到達後、Ｖ 1＝０、Ｖ3＝１が設定され、遷移関係
が適用されて状態Ｓ2 に到達する。状態Ｓ2 に到達した
後、Ｖ3 ＝１、Ｖ4 ＝１が設定され、状態Ｓ3 に到達す
るように遷移関係が適用される。この手続は状態Ｓn に
到達するまで繰り返される。かくして、状態がＳN によ
って獲得される状態に対し、システムの全特性が検証で
きる。

Claims (36)

    【特許請求の範囲】
  1. 【請求項１】 対応した共通主入力及び対応した共通主
    出力の集合を備えた第１の回路及び第２の回路が等価で
    あるかどうかを判定するコンピュータで実現される方法
    において、 上記第１の回路を第１のブール関数として表現し、 上記第２の回路を第２のブール関数として表現し、 上記第１のブール関数と上記第２のブール関数の対応し
    た主出力を排他的論理和することによりブール空間を表
    現し、 上記ブール空間に対し、分解された第１の二分決定グラ
    フを構築し、 分解点の合成中に合成によって得られた二分決定グラフ
    がコンピュータメモリ使用量に関する所定の制約を超え
    たとき、上記ブール空間を第１の分割及び第２の分割に
    分割し、 上記第１の分割を複数の第１の分割部分に分割し、 上記第１の分割部分毎に、メモリ使用量に関する所定の
    制約を超えない限り二分決定グラフを構築し、 上記メモリ使用量に関する所定の制約を超えた少なくと
    も１個の上記第１の分割部分に対する要素を有する分解
    された分割記号列を構築し、 要素の合成が零になるまで上記要素をスケジューリング
    された順番に合成することを特徴とする方法。
  2. 【請求項２】 二分決定グラフが構築された少なくとも
    １個の上記第１の分割部分は第１の主入力の順序を有
    し、 二分決定グラフが構築された少なくとも１個の別の第１
    の分割部分は第２の主入力の順序を有する、請求項１記
    載の方法。
  3. 【請求項３】 二分決定グラフが構築された少なくとも
    １個の上記第１の分割部分は第１のプロセッサによって
    構築され、 二分決定グラフが構築された少なくとも１個の別の第１
    の分割部分は第２のプロセッサによって構築される、請
    求項２記載の方法。
  4. 【請求項４】 二分決定グラフが構築された少なくとも
    １個の上記第１の分割部分、及び、二分決定グラフが構
    築された少なくとも１個の別の第１の分割部分は、上記
    第１のプロセッサ及び上記第２のプロセッサによって並
    行に構築される、請求項３記載の方法。
  5. 【請求項５】 上記メモリ使用量に関する所定の制約は
    コンピュータに利用可能なメモリの量を定数値で分割す
    ることにより決定される、請求項２記載の方法。
  6. 【請求項６】 上記メモリ使用量に関する所定の制約
    は、前の二分決定グラフのサイズを定数値で乗算するこ
    とにより決定される、請求項２記載の方法。
  7. 【請求項７】 上記スケジューリングされた順番は、多
    数の要素を合成する前に、より少ない数の要素をスケジ
    ューリングする、請求項１記載の方法。
  8. 【請求項８】 上記スケジューリングされた順番は、最
    小の共通サポートをもつ要素を合成する前に、最大の共
    通サポートをもつ要素をスケジューリングする、請求項
    １記載の方法。
  9. 【請求項９】 論理ゲートのトポロジーと、対応した主
    入力及び対応した主出力とを有する、予備的ディジタル
    設計と最終的ディジタル設計を検証する方法において、 論理ゲートのトポロジーを有するモノリシック回路を形
    成するため、上記予備的ディジタル設計及び上記最終的
    ディジタル設計の上記対応した主出力を排他的論理和
    し、 上記論理ゲートのトポロジー内の点に対する決定グラフ
    を順番に構築し、 上記決定グラフのサイズがプリセット限界を超えたと
    き、上記トポロジー内の点に対する決定グラフの構築を
    停止し該点を分解点としてマークし、 決定グラフのサイズがプリセット限界を超えたために構
    築されなかった決定グラフの代わりに擬似変数を使用
    し、 上記モノリシック回路の出力を決定グラフ内の少なくと
    も１個の擬似変数に関して表現し、 上記擬似変数の合成処理中に上記決定グラフを第１の分
    割及び第２の分割に分割し、 上記第１の分割又は上記第２の分割がいずれも零に既約
    しないことを判定することを特徴とする方法。
  10. 【請求項１０】 上記モノリシック回路の出力は決定グ
    ラフの複数の擬似変数に関して表現される、請求項９記
    載の方法。
  11. 【請求項１１】 上記擬似変数の合成処理中に上記決定
    グラフを更なる分割に分割する、請求項１０記載の方
    法。
  12. 【請求項１２】 上記第１の分割は少なくとも１個の分
    解点を含む、請求項９記載の方法。
  13. 【請求項１３】 上記第１の分割は上記少なくとも１個
    の分解点に関して第３の分割及び第４の分割に分割され
    る、請求項１２記載の方法。
  14. 【請求項１４】 ディジタルシステムを評価する方法に
    おいて、 上記ディジタルシステムをブール関数を形成するブール
    関数として表現し、 上記ブール空間を第１の分割及び第２の分割に分割し、 要素を含み、上記第１の分割を表現する分解された分割
    記号列を形成する段階を有することを特徴とする方法。
  15. 【請求項１５】 上記分解された分割記号列の要素をス
    ケジューリングされた順番に順序付ける段階を更に有す
    る請求項１４記載の方法。
  16. 【請求項１６】 合成された上記要素が零に評価される
    かどうかを判定する段階を更に有する請求項１５記載の
    方法。
  17. 【請求項１７】 上記要素はサイズによって順序付けら
    れる請求項１６記載の方法。
  18. 【請求項１８】 上記要素はエクストラサポートによっ
    て順序付けられる請求項１６記載の方法。
  19. 【請求項１９】 上記要素はサイズ及びエクストラサポ
    ートによって順序付けられる請求項１６記載の方法。
  20. 【請求項２０】 上記要素は最小サイズ及び最大エクス
    トラサポートによって順序付けられる請求項１９記載の
    方法。
  21. 【請求項２１】 上記合成された要素が各合成後に零に
    評価されるかどうかを判定する段階を更に有する請求項
    ２０記載の方法。
  22. 【請求項２２】 値を割当て可能であり、可変値が割り
    当てられたときに入力ベクトルを形成する主入力を有す
    る組合せ回路を検証するコンピュータで実現される方法
    において、 上記組合せ回路のブール空間表現を、共通入力ベクトル
    を共用しない複数の窓に分割し、 検証結果が得られるか又はコンピュータメモリ使用量に
    関する所定の制約の集合を超えるまで検証結果を判定す
    るため、各窓上で順序付二分決定グラフベースの検証技
    術を実行し、 上記コンピュータメモリ使用量に関する所定の制約が超
    えられた各窓に対し、要素の合成よりなる分解された分
    割記号列を形成し、 上記要素をスケジューリングされた順序で合成し、各合
    成後に上記分解された分割記号列が零であるかどうかを
    判定することを特徴とする方法。
  23. 【請求項２３】 ディジタルシステムを評価する方法に
    おいて、 ブール空間を形成するブール関数として上記ディジタル
    システムを表現し、 上記ブール空間を分割に再帰的に分割し、 要素を含み、少なくとも１個の分割を表現する分解され
    た分割記号列を形成する段階を有することを特徴とする
    方法。
  24. 【請求項２４】 分解された分割記号列によって表現さ
    れない少なくとも１個の分割上で順序付二分決定グラフ
    ベースの検証技術を実行する段階を更に有する請求項２
    ３記載の方法。
  25. 【請求項２５】 上記分解された分割記号列の要素をス
    ケジューリングされた順序で順番に合成する段階を更に
    有する請求項２３記載の方法。
  26. 【請求項２６】 上記順序付二分決定グラフベースの検
    証技術は、分解された分割記号列によって表現されない
    複数の分割上で実行される請求項２４記載の方法。
  27. 【請求項２７】 上記分解された分割記号列の要素をス
    ケジューリングされた順序で順番に合成し得られた合成
    が零であるかどうかを判定する段階を更に有する請求項
    ２６記載の方法。
  28. 【請求項２８】 ディジタル回路を評価するシステムに
    おいて、 ブール空間を表現するブール関数として上記ディジタル
    回路を表現する手段と、 上記ブール空間を第１の分割及び第２の分割に分割する
    手段と、 要素を含み、上記第１の分割を表現する分解された分割
    記号列を形成する手段とを含むことを特徴とするシステ
    ム。
  29. 【請求項２９】 上記分解された分割記号列の上記要素
    をスケジューリングされた順序で順序付ける手段と、 上記要素を上記スケジューリングされた順序で合成する
    手段とを更に有する請求項２８記載のシステム。
  30. 【請求項３０】 上記合成された要素が零に評価される
    かどうかを判定する手段を更に有する請求項２９記載の
    システム。
  31. 【請求項３１】 対応した共通主入力及び対応した共通
    主出力の集合を備えた第１の回路及び第２の回路が等価
    であるかどうかを判定するコンピュータシステムにおい
    て、 上記第１の回路を第１のブール関数として表現する手段
    と、 上記第２の回路を第２のブール関数として表現する手段
    と、 上記第１のブール関数と上記第２のブール関数の対応し
    た主出力を排他的論理和することによりブール空間を表
    現する手段と、 上記ブール空間に対し分解された第１の二分決定グラフ
    を構築する手段と、 分解点の合成中に合成によって得られた二分決定グラフ
    がコンピュータメモリ使用量に関する所定の制約を超え
    たとき、上記ブール空間を複数の分割に再帰的に分割す
    る手段と、 上記複数の分割が零であるかどうかを判定する手段とを
    含むことを特徴とするコンピュータシステム。
  32. 【請求項３２】 上記複数の分割が零であるかどうかを
    判定する手段は、複数のプロセッサを含む請求項３１記
    載のコンピュータシステム。
  33. 【請求項３３】 上記複数のプロセッサは、上記複数の
    分割の中の別々の分割部分が零であるかどうかを並行し
    て判定する請求項３２記載のコンピュータシステム。
  34. 【請求項３４】 設計に関して回路を評価する方法にお
    いて、 テストスイートの入力ベクトルの解析により分割ベクト
    ルの集合を形成し、 上記分割ベクトルの集合を用いて上記回路の状態空間を
    複数の分割に分割し、 上記分割を評価する方法。
  35. 【請求項３５】 上記分割ベクトルの集合を形成する段
    階は、 上記テストスイートの中で最も共通した主入力割当ての
    集合を判定し、 上記分割ベクトルの集合を形成するため、上記最も共通
    した主入力割当てを使用する、請求項３４記載の方法。
  36. 【請求項３６】 設計に関して回路を評価する方法にお
    いて、 上記回路の状態空間を複数の分割に分割し、 最終的二分決定グラフに先行する中間二分決定グラフを
    構築することにより各分割毎に二分決定グラフを構築
    し、 所定のメモリ制約を超えた中間二分決定グラフを零終端
    頂点と置換し、 少なくとも１個の分割に対する二分決定グラフを評価す
    る、方法。
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