JPH11214413A - Carrier tape to mount semiconductor chip on, manufacture of semiconductor device using it and semiconductor device manufactured with this method - Google Patents

Carrier tape to mount semiconductor chip on, manufacture of semiconductor device using it and semiconductor device manufactured with this method

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JPH11214413A
JPH11214413A JP10010616A JP1061698A JPH11214413A JP H11214413 A JPH11214413 A JP H11214413A JP 10010616 A JP10010616 A JP 10010616A JP 1061698 A JP1061698 A JP 1061698A JP H11214413 A JPH11214413 A JP H11214413A
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carrier tape
wiring pattern
semiconductor chip
region
semiconductor device
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Japanese (ja)
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Masaaki Hiromitsu
正明 弘光
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Rohm Co Ltd
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To provide a technique to prevent bubbles in the adhesive used to mount a semiconductor chip on a carrier tape. SOLUTION: On a long band shape carrier tape 2A, a region containing a given wiring pattern 20 is formed repeatedly at a given pitch and a semiconductor chip 3 is mounted on the region containing the wiring pattern 20, and an aperture 2c is formed surrounding the region. Preferably, the region containing the wiring pattern 20 is used as a die pad 2' having the aperture 2c surrounding it and the die pad 2' is held using a bridging part 2b extending in the axial direction of the carrier tape 2A. The mechanical strength of the wiring pattern 20 can also be increased to increase the flexural strength of the region to form the wiring pattern on.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本願発明は、半導体装置の製
造に用いられるキャリアテープ、このキャリアテープを
用いた半導体装置の製造方法、およびこの製造方法によ
って製造された半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a carrier tape used for manufacturing a semiconductor device, a method for manufacturing a semiconductor device using the carrier tape, and a semiconductor device manufactured by the method.

【０００２】[0002]

【従来の技術】効率良く、しかも連続的に半導体装置を
製造すべく、たとえば長尺帯状とされ、予め所定の配線
パターンが長手方向に連続して形成されたキャリアテー
プを用いた半導体装置の製造方法が採用されている。2. Description of the Related Art In order to manufacture a semiconductor device efficiently and continuously, for example, manufacturing a semiconductor device using a carrier tape having a long strip shape and having a predetermined wiring pattern formed continuously in the longitudinal direction in advance. The method has been adopted.

【０００３】より具体的に説明するなら、図７に示すよ
うに、キャリアテープロール２Ｂからキャリアテープ２
Ａを引き出しつつこれを連続送りまたは間欠送りし、所
定の部位に達したキャリアテープ上に半導体チップ３を
ボンディング（ダイボンディング、図中に符号Ａで示し
た工程）し、ワイヤボンディング（図中に符号Ｂで示し
た工程）を行い、さらに樹脂パッケージング（図中に符
号Ｃで示した工程）した後に、上記キャリアテープ２Ａ
から切り離すことによって半導体装置が製造される。と
ころで、上記したダイボンディング工程Ａは、たとえば
ボンディング部位に流動化されたエポキシ樹脂などの接
着剤を塗布した後に半導体チップを載置し、接着剤を硬
化させることによって行われる。More specifically, as shown in FIG. 7, a carrier tape roll 2B is moved from a carrier tape 2B.
The semiconductor chip 3 is continuously fed or intermittently fed while pulling out A, and the semiconductor chip 3 is bonded (die bonding, a process indicated by the symbol A in the drawing) on the carrier tape reaching a predetermined portion, and wire bonding (in the drawing, After carrying out the process shown by reference numeral B) and further performing resin packaging (the process shown by reference numeral C in the figure), the carrier tape 2A
The semiconductor device is manufactured by separating from the semiconductor device. Incidentally, the above-described die bonding step A is performed by, for example, applying a fluidized adhesive such as an epoxy resin to a bonding portion, placing the semiconductor chip thereon, and curing the adhesive.

【０００４】ところが、上記した各工程Ａ，Ｂ，Ｃにお
いて要する時間は、必ずしも厳密に一致しているわけで
なく、しかもダイボンディング工程Ａおよびワイヤボン
ディング工程Ｂは１チップ単位で行い、樹脂パッケージ
ング工程Ｃは複数個の半導体チップに対して同時に行う
のが一般的な方法である。このため、各工程Ａ，Ｂ，Ｃ
間におけるキャリアテープの送り速度を調整する必要が
あることから、バッファとなる工程が採用されている。
たとえばワイヤボンディング工程Ｂと樹脂パッケージン
グ工程Ｃとの間においては、図７に符号Ｄで示した工程
がそれに相当する。すなわち、上記バッファ工程Ｄにお
いては、樹脂パッケージング工程Ｃに必要とされる所望
数の半導体チップ３が確保できるまで上記キャリアテー
プ２Ａが意図的に撓まされ、これによってワイヤボンデ
ィング工程Ｂと樹脂パッケージング工程Ｃにおけるキャ
リアテープ２Ａの送り速度差を吸収している。However, the time required in each of the above steps A, B, and C does not always exactly coincide with each other, and the die bonding step A and the wire bonding step B are performed in units of one chip, and the resin packaging is performed. It is a general method that step C is performed simultaneously on a plurality of semiconductor chips. Therefore, each process A, B, C
Since it is necessary to adjust the feed speed of the carrier tape between them, a process serving as a buffer is employed.
For example, between the wire bonding step B and the resin packaging step C, the step indicated by reference numeral D in FIG. That is, in the buffering step D, the carrier tape 2A is intentionally bent until a desired number of semiconductor chips 3 required for the resin packaging step C can be secured. In this case, the difference in the feed speed of the carrier tape 2A in the printing step C is absorbed.

【０００５】[0005]

【発明が解決しようとする課題】しかしながら、キャリ
アテー２Ａを撓ませることによってキャリアテープ２Ａ
の送り速度差を吸収するバッファ工程Ｄでは、以下のよ
うな不具合が生じる。However, the carrier tape 2A is bent by bending the carrier tape 2A.
The following inconvenience occurs in the buffer step D for absorbing the difference in feed speed.

【０００６】すなわち、上述したように、ダイボンディ
ング工程Ａは、上記キャリアテープ２Ａに塗布された接
着剤上に半導体チップ３をボンディングすることによっ
て行われるが、ダイボンディング工程Ａやワイヤボンデ
ィング工程Ｂを高速化すれば、あるいは接着剤の種類に
よっては、ボンディングされた半導体チップ３がバッフ
ァ工程Ｄが行われる部位に達した場合であっても、接着
剤は完全に硬化していな場合がある。このため、たとえ
ば図１０に例示したように、バッファ工程Ｄのローラ部
Ｒ１を通過する際などにキャリアテープ２Ａが曲げられ
た場合には、接着剤が上記半導体チップ３の厚み方向に
引き延ばされる。図１０に示した例では、図中に矢印で
示した方向に接着剤７が引き延ばされて半導体チップ３
からキャリアテープ２Ａを引き剥がすような恰好とされ
る。このとき、引き延ばされた接着剤の周りには負圧が
発生することがあり、これによって接着剤の中には空気
が吸い込まれ、吸い込まれた空気が接着剤７内に気泡と
なって残存することとなる。That is, as described above, the die bonding step A is performed by bonding the semiconductor chip 3 onto the adhesive applied to the carrier tape 2A, but the die bonding step A and the wire bonding step B are performed. If the speed is increased, or depending on the type of the adhesive, the adhesive may not be completely cured even when the bonded semiconductor chip 3 reaches a portion where the buffer step D is performed. Therefore, as shown in FIG. 10, for example, when the carrier tape 2A is bent when passing through the roller portion R1 in the buffer step D, the adhesive is stretched in the thickness direction of the semiconductor chip 3. . In the example shown in FIG. 10, the adhesive 7 is stretched in the direction indicated by the arrow in the figure, and the semiconductor chip 3
The carrier tape 2 </ b> A is to be peeled off. At this time, a negative pressure may be generated around the stretched adhesive, whereby air is sucked into the adhesive, and the sucked air becomes bubbles in the adhesive 7. Will remain.

【０００７】このようにして接着剤内に気泡が形成され
た場合には、次いで行われる樹脂パッケージング工程Ｃ
においては、樹脂の注入圧によって半導体チップ３が加
圧され、半導体チップ３の割れの原因となる。また、接
着剤内に気泡が形成されたまま半導体装置として製品化
された場合には、たとえば半導体装置を所定の回路基板
などに実装するときに、ハンダリフローの手法を採用し
て加熱すれば、接着剤内の気泡が膨張しようとするた
め、半導体チップと回路基板との間のコンタクトエラー
を生じたり、あるいは配線が切れてしまうなどの不具合
が生じる。また、ワイヤボンディングした後から樹脂パ
ッケージングするまでの間では、ワイヤの変形を引き起
し、ワイヤのコンタクトエラーを生じたり、ワイヤどう
しが接触するなどして電気的に不良となる。[0007] When air bubbles are formed in the adhesive in this way, the resin packaging step C to be performed next is performed.
In the above, the semiconductor chip 3 is pressurized by the injection pressure of the resin, which causes the semiconductor chip 3 to crack. Further, when the semiconductor device is manufactured as a semiconductor device while bubbles are formed in the adhesive, for example, when the semiconductor device is mounted on a predetermined circuit board or the like, if a solder reflow method is used to heat the semiconductor device, Since bubbles in the adhesive are about to expand, a problem such as a contact error between the semiconductor chip and the circuit board or a disconnection of the wiring occurs. In addition, during the period from the time of wire bonding to the time of resin packaging, the wire is deformed, and a wire contact error occurs or the wires come into contact with each other, resulting in an electrical failure.

【０００８】本願発明は、上記した事情のもとで考え出
されたものであって、キャリアテープに半導体チップを
実装する際に使用される接着剤に気泡が生じないように
する技術を提供することをその課題としている。The present invention has been devised in view of the above circumstances, and provides a technique for preventing bubbles from being generated in an adhesive used when mounting a semiconductor chip on a carrier tape. That is the challenge.

【０００９】[0009]

【発明の開示】上記の課題を解決するため、本願発明で
は、次の技術的手段を講じている。DISCLOSURE OF THE INVENTION In order to solve the above problems, the present invention employs the following technical means.

【００１０】すなわち、本願発明の第１の側面によって
提供されるキャリアテープは、長尺帯状とされ、所定の
配線パターンが形成された領域が所定のピッチで繰り返
し形成されているとともに、各配線パターンが形成され
た領域に半導体チップが実装されるキャリアテープであ
って、上記各配線パターンが形成された領域を囲むよう
にして開口部が形成されていることを特徴としている。That is, the carrier tape provided by the first aspect of the present invention has a long strip shape, and a region where a predetermined wiring pattern is formed is repeatedly formed at a predetermined pitch. A carrier tape in which a semiconductor chip is mounted in a region where is formed, characterized in that an opening is formed so as to surround the region where each of the wiring patterns is formed.

【００１１】上記構成によれば、上記キャリアテープに
対して曲げ応力が作用した場合には、上記開口部に応力
が集中するため、上記配線パターンが形成された領域に
作用すべき応力が上記開口部によって吸収され、緩和さ
れる。したがって、配線パターン形成領域に接着剤を用
いて上記半導体チップが実装され、接着剤が十分に硬化
しないうちに上記キャリアテープが曲げられたとして
も、接着剤に作用する応力も緩和されることとなる。According to the above configuration, when a bending stress acts on the carrier tape, the stress concentrates on the opening, so that the stress to be applied to the region where the wiring pattern is formed is applied to the opening. Absorbed and relieved by parts. Therefore, even if the semiconductor chip is mounted on the wiring pattern forming area using an adhesive and the carrier tape is bent before the adhesive is sufficiently cured, the stress acting on the adhesive is also reduced. Become.

【００１２】好ましい実施の形態においては、上記開口
部は、キャリアテープの幅方向に延びるとともに、幅方
向の両端部が長手方向に延びるコの字状、Ｉ字状、ある
いはＨ字状であり、また上記配線パターンが形成された
領域を、その周囲に形成された上記開口部によってアイ
ランド部とするとともに、このアイランド部がキャリア
テープの幅方向に延びる橋絡部を介して支持されるよう
な構成であってもよい。In a preferred embodiment, the opening has a U-shape, an I-shape, or an H-shape extending in the width direction of the carrier tape and having both ends in the width direction extending in the longitudinal direction. A structure in which the region in which the wiring pattern is formed is an island portion by the opening formed in the periphery thereof, and the island portion is supported via a bridging portion extending in the width direction of the carrier tape. It may be.

【００１３】上記キャリアテープでは、枠部に対して幅
方向に延びる橋絡部を介してアイランド部が支持された
構成とされており、上記キャリアテープに対して長手方
向の曲げ応力が作用した場合には、上記枠部と上記アイ
ランド部が独立した態様をとる。すなわち、上記キャリ
アテープは曲げ応力によって曲げられるが、上記アイラ
ンド部には変化が生じず平面状態が良好に維持される。
このため、上記アイランド部に半導体チップが接着剤を
介して実装されている場合であっても、上記キャリアテ
ープが曲げられてしまうことによって、上記半導体チッ
プから上記キャリアテープが引き剥がされるような恰好
とされて接着剤の周りに負圧が発生することはなく、上
記半導体チップの実装姿勢が初期に実装された状態のま
まで維持されることとなる。In the carrier tape, the island portion is supported via a bridging portion extending in the width direction with respect to the frame portion, and when the bending stress in the longitudinal direction acts on the carrier tape. In this case, the frame and the island take an independent form. That is, although the carrier tape is bent by the bending stress, no change occurs in the island portion, and a good planar state is maintained.
For this reason, even when the semiconductor chip is mounted on the island portion via an adhesive, the carrier tape is bent and the carrier tape is peeled off from the semiconductor chip. Therefore, no negative pressure is generated around the adhesive, and the mounting posture of the semiconductor chip is maintained in the state of being initially mounted.

【００１４】このように、上記キャリアテープを用いた
半導体装置の製造工程においては、接着剤が十分に硬化
していない状態で上記半導体チップが実装されたキャリ
アテープに対して曲げ応力がかかった場合であっても、
接着剤に空気が吸い込まれ、吸い込んだ空気が気泡とな
って接着剤内に残存してしまうような不具合が生じにく
くなる。As described above, in the manufacturing process of the semiconductor device using the carrier tape, when a bending stress is applied to the carrier tape on which the semiconductor chip is mounted in a state where the adhesive is not sufficiently cured. Even
The problem that air is sucked into the adhesive and the sucked air becomes bubbles and remains in the adhesive is less likely to occur.

【００１５】また、上記キャリアテープでは、配線パタ
ーンが形成された領域が橋絡部を介して支持されたアイ
ランド部とされているので、この領域を上記キャリアテ
ープから切り離す場合には、上記橋絡部のみを短絡させ
ればよい。すなわち、上記橋絡部を短絡するといった極
めて簡易な作業によって上記キャリアテープから半導体
装置の基板を得ることができる。Further, in the carrier tape, the region where the wiring pattern is formed is an island portion supported via a bridge portion. Only the part needs to be short-circuited. That is, the substrate of the semiconductor device can be obtained from the carrier tape by an extremely simple operation such as short-circuiting the bridge portion.

【００１６】好ましい実施の形態においてはさらに、隣
り合う配線パターンどうしは、同一の開口部を共有して
いる。Further, in the preferred embodiment, adjacent wiring patterns share the same opening.

【００１７】上記キャリアテープでは、個々の配線パタ
ーンに独立して開口部が形成されているのではなく、隣
り合う配線パターンどうしの開口部が共有させられてい
るので、キャリアテープ全体に形成される開口部の個数
が少なくなる。これにより、上記キャリアテープに開口
部を形成する作業負担が低減される。In the carrier tape, the openings are not formed independently in the individual wiring patterns, but are formed in the entire carrier tape since the openings between the adjacent wiring patterns are shared. The number of openings is reduced. Thereby, the work load for forming the opening in the carrier tape is reduced.

【００１８】本願発明の第２の側面によって提供される
キャリアテープは、長尺帯状とされ、所定の配線パター
ンが形成された領域が所定のピッチで繰り返し形成され
ているとともに、各配線パターンが形成された領域に半
導体チップが実装されるキャリアテープであって、配線
パターンの機械的強度を高めることによって、上記配線
パターンが形成された領域の曲げ強度が高められている
ことを特徴としている。The carrier tape provided according to the second aspect of the present invention has a long strip shape, a region where a predetermined wiring pattern is formed is repeatedly formed at a predetermined pitch, and each wiring pattern is formed. A carrier tape on which a semiconductor chip is mounted in a region where the wiring pattern is formed, wherein the mechanical strength of the wiring pattern is increased to increase the bending strength of the region where the wiring pattern is formed.

【００１９】上記構成では、配線パターンの機械的な強
度を高めることによって配線パターン形成領域の曲げ剛
性（面剛性）が高められている。すなわち、上記キャリ
アテープに対して曲げ応力が作用した場合であっても、
上記配線パターン形成領域が曲がりにくくなっており、
配線パターン形成領域の平面状態が維持されるようにな
されている。これにより、半導体チップが実装されてい
るが接着剤が十分に硬化していない状態において曲げ応
力が作用したとしても、上記半導体チップが実装姿勢が
一定の状態で維持されることとなる。このように本側面
に係るキャリアテープにおいても、これを用いた半導体
装置の製造工程において空気を吸い込んで気泡が残存し
てしまうことが回避されている。In the above configuration, the bending stiffness (surface stiffness) of the wiring pattern forming region is increased by increasing the mechanical strength of the wiring pattern. That is, even when a bending stress acts on the carrier tape,
The wiring pattern forming area is hard to bend,
The planar state of the wiring pattern formation region is maintained. Thus, even when a bending stress is applied in a state where the semiconductor chip is mounted but the adhesive is not sufficiently cured, the mounting posture of the semiconductor chip is maintained in a constant state. As described above, also in the carrier tape according to the present aspect, it is avoided that air is sucked and air bubbles remain in the manufacturing process of the semiconductor device using the carrier tape.

【００２０】なお、上記配線パターンは、熱処理を行う
ことによって機械的強度を高めることができ、また配線
パターンの厚みを大きくすることによって機械的な強度
を高めてもよい。The mechanical strength of the wiring pattern can be increased by performing a heat treatment, and the mechanical strength may be increased by increasing the thickness of the wiring pattern.

【００２１】本願発明の第３の側面によって提供される
キャリアテープは、長尺帯状とされ、所定の配線パター
ンが形成された領域が所定のピッチで繰り返し形成され
ているとともに、各配線パターンが形成された領域に半
導体チップが実装されるキャリアテープであって、上記
半導体チップが実装される領域に絶縁性を有する保護膜
が形成されているともに、この保護膜の機械的強度を高
めることによって、上記半導体チップが実装される領域
の曲げ強度が高められていることを特徴としている。The carrier tape provided according to the third aspect of the present invention has a long strip shape, a region where a predetermined wiring pattern is formed is repeatedly formed at a predetermined pitch, and each wiring pattern is formed. A carrier tape in which a semiconductor chip is mounted in the region where the semiconductor chip is mounted, and a protective film having an insulating property is formed in a region where the semiconductor chip is mounted, and by increasing the mechanical strength of the protective film, The semiconductor device is characterized in that the bending strength of the region where the semiconductor chip is mounted is increased.

【００２２】上記構成においても、上記保護膜によって
上記配線パターン形成領域ないし半導体チップ実装領域
の曲げ剛性（面剛性）が高められているので、上述した
第２の側面に記載されたキャリアテープと同様な効果を
享受することができる。In the above structure, since the bending rigidity (surface rigidity) of the wiring pattern forming region or the semiconductor chip mounting region is enhanced by the protective film, the same as the carrier tape described in the second aspect described above. Effects can be enjoyed.

【００２３】なお、上記保護膜は、比較的に硬質な樹
脂、たとえばエポキシ樹脂などによって形成されて機械
的強度が高められ、また上記保護膜を厚みを大きく設定
することによって機械的な強度を高めてもよい。The protective film is made of a relatively hard resin, for example, an epoxy resin, so that the mechanical strength is increased. Also, the mechanical strength is increased by setting the thickness of the protective film large. You may.

【００２４】本願発明の第４の側面によって提供される
半導体装置の製造方法は、基板と、この基板に実装され
る半導体チップと、上記基板の表面に形成されていると
ともに上記半導体チップと導通する配線パターンと、こ
の配線パターンと導通する外部端子部とを備えた半導体
装置の製造方法であって、上述した第１ないし第３の側
面のいずれかに記載されたキャリアテープから上記基板
が形成されていることを特徴としている。According to a fourth aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: a substrate; a semiconductor chip mounted on the substrate; and a semiconductor chip formed on a surface of the substrate and electrically connected to the semiconductor chip. A method for manufacturing a semiconductor device, comprising: a wiring pattern; and an external terminal portion electrically connected to the wiring pattern, wherein the substrate is formed from the carrier tape described in any of the first to third side surfaces. It is characterized by having.

【００２５】上述したように、キャリアテープを用いた
半導体装置の製造工程においては、上記キャリアテープ
が曲げられて上記キャリアテープに半導体チップを実装
する際に使用される接着剤に応力がかかり、初期に半導
体チップが実装された姿勢とは異なる姿勢となってしま
うことによって不具合が生じるのは上述の通りである。As described above, in the manufacturing process of a semiconductor device using a carrier tape, the carrier tape is bent, and stress is applied to an adhesive used when mounting a semiconductor chip on the carrier tape. As described above, a problem occurs when the semiconductor chip has an attitude different from the attitude in which the semiconductor chip is mounted.

【００２６】ところが、本側面に係る製造方法では、上
記キャリアテープとして上述した第１ないし第３の側面
のいずれかに記載されたキャリアテープが用いられてい
る。このため、製造工程において上記キャリアテープが
曲げられたとしても、上記半導体チップが実装される領
域ないし上記配線パターンが形成された領域の平面状態
が良好に維持されるようになされている。このため、上
記半導体チップが上記キャリアテープに実装された姿勢
が一定状態で維持されることとなり、接着剤が完全に硬
化していないとしても、接着剤を半導体チップの厚み方
向に延ばすような応力がかかりにくい。したがって、負
圧が発生して接着剤内に空気が吸い込まれることもな
く、吸い込まれた空気が気泡となって残存することもな
い。このように、上記製造方法では、樹脂パッケージン
グ工程において、上記半導体チップが収容された金型内
に溶融樹脂を注入したとしても、樹脂の注入圧によって
半導体チップが加圧され、半導体チップが割れてしまう
こともない。However, in the manufacturing method according to this aspect, the carrier tape described in any of the first to third aspects is used as the carrier tape. For this reason, even if the carrier tape is bent in the manufacturing process, the planar state of the region where the semiconductor chip is mounted or the region where the wiring pattern is formed is maintained well. For this reason, the posture in which the semiconductor chip is mounted on the carrier tape is maintained in a constant state, and even if the adhesive is not completely cured, a stress that extends the adhesive in the thickness direction of the semiconductor chip is maintained. Is difficult to apply. Therefore, no air is sucked into the adhesive due to a negative pressure, and the sucked air does not remain as bubbles. As described above, in the above manufacturing method, even if the molten resin is injected into the mold in which the semiconductor chip is accommodated in the resin packaging step, the semiconductor chip is pressurized by the injection pressure of the resin, and the semiconductor chip is broken. I don't have to.

【００２７】本願発明の第５の側面によって提供される
半導体装置は、上述した第４の側面に記載された製造方
法によって製造された半導体装置であって、上記配線パ
ターンは複数の端子部を有するとともに、上記基板には
上記各端子部のそれぞれと繋がる複数の貫通孔が形成さ
れており、各貫通孔を介して上記外部端子部が上記各端
子部と導通していることを特徴としている。A semiconductor device provided by a fifth aspect of the present invention is a semiconductor device manufactured by the manufacturing method described in the fourth aspect, wherein the wiring pattern has a plurality of terminal portions. In addition, a plurality of through-holes connected to the respective terminal portions are formed in the substrate, and the external terminal portions are electrically connected to the respective terminal portions via the respective through-holes.

【００２８】上記半導体装置は、上述した第４の側面に
記載された製造方法によって製造されているので、上記
基板と上記半導体チップとを接合している接着剤内に気
泡が残存している可能性は少ない。このため、たとえば
半導体装置を所定の回路基板などに実装するときに、ハ
ンダリフローの手法を採用して加熱したとしても、接着
剤内の気泡が膨張して半導体チップと基板との間のコン
タクトエラーを生じたり、あるいは配線が切れてしまう
などの不具合が生じることもない。Since the semiconductor device is manufactured by the manufacturing method described in the fourth aspect, air bubbles may remain in the adhesive bonding the substrate and the semiconductor chip. There is little sex. For this reason, for example, when a semiconductor device is mounted on a predetermined circuit board or the like, even if heating is performed by using a solder reflow technique, bubbles in the adhesive expand and a contact error between the semiconductor chip and the board is caused. And no trouble such as disconnection of the wiring occurs.

【００２９】好ましい実施の形態においては、上記各貫
通孔は、格子状に配列されており、上記各外部端子部が
ボール状とされている。In a preferred embodiment, the through holes are arranged in a lattice, and the external terminal portions are formed in a ball shape.

【００３０】すなわち、本願発明は、いわゆるボールク
リッドアレイ型（ＢＧＡ型）の半導体装置に好適に採用
することができ、また外部端子が基板の裏面側に形成さ
れているので、半導体チップの小型化の要請に応えるこ
とができる。That is, the present invention can be suitably applied to a so-called ball grid array type (BGA type) semiconductor device, and since the external terminals are formed on the back side of the substrate, the size of the semiconductor chip can be reduced. Can respond to the request.

【００３１】本願発明のその他の特徴および利点は、添
付図面を参照して以下に行う詳細な説明によって、より
明らかとなろう。Other features and advantages of the present invention will become more apparent from the detailed description given below with reference to the accompanying drawings.

【００３２】[0032]

【発明の実施の形態】以下、本願発明の好ましい実施の
形態を、図面を参照して具体的に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be specifically described below with reference to the drawings.

【００３３】図１は、本願発明に係る半導体装置の一例
を表す全体斜視図であり、図２は、上記半導体装置の裏
面側からみた斜視図であり、図３は、図１のIII −III
線に沿う断面図である。FIG. 1 is an overall perspective view showing an example of a semiconductor device according to the present invention, FIG. 2 is a perspective view of the semiconductor device seen from the back side, and FIG.
It is sectional drawing which follows a line.

【００３４】図１ないし図３に示すように、上記半導体
装置１は、樹脂パッケージのサイズを半導体チップのサ
イズにより近づけたＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａ
ｋａｇｅ）形態に属するものであり、いわゆるＢＧＡ
（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型と称されるもの
である。このＢＧＡ型の半導体装置１は、所定の配線パ
ターン２０が形成された基板２の表面２１に、上記配線
パターン２０と導通するようにして半導体チップ３が搭
載されているとともに、その裏面２２に多数のボール状
の外部端子４が格子状に配列形成されている。As shown in FIGS. 1 to 3, the semiconductor device 1 has a CSP (Chip Size Pa) in which the size of the resin package is made closer to the size of the semiconductor chip.
KGA), so-called BGA
(Ball Grid Array) type. In the BGA type semiconductor device 1, a semiconductor chip 3 is mounted on a front surface 21 of a substrate 2 on which a predetermined wiring pattern 20 is formed so as to be electrically connected to the wiring pattern 20. Ball-shaped external terminals 4 are arranged in a grid.

【００３５】図１および図２に良く表れているように、
上記基板２は、絶縁性を有するポリイミドなどの樹脂フ
ィルムによって矩形状に形成されており、その表面２１
には、複数の端子部２０ａを有する配線パターン２０が
形成されている。上記基板２は、長尺帯状とされたキャ
リアテープに対して所定の処理を施した後に、上記キャ
リアテープから切り離すことによって形成される。ま
た、上記配線パターン２０は、銅などの金属によって形
成されているが、上記配線パターン２０に熱処理を施し
て時効硬化させるなどして、その機械的強度が高められ
ている。なお、上記各端子部２０ａの厚みを大きくする
ことによって、上記配線パターン２０の機械的な強度を
高めることもできる。すなわち、従来であれば、上記配
線パターン２０（端子部２０ａ）の厚みは、３５μｍ程
度に設定されていたが、これを７０μｍ程度とすれば上
記配線パターン２０の機械的な強度を向上させることが
できる。As best seen in FIGS. 1 and 2,
The substrate 2 is formed in a rectangular shape by a resin film such as polyimide having an insulating property.
Is formed with a wiring pattern 20 having a plurality of terminal portions 20a. The substrate 2 is formed by subjecting a long strip-shaped carrier tape to predetermined processing, and then separating the carrier tape from the carrier tape. Further, the wiring pattern 20 is formed of a metal such as copper. However, the mechanical strength of the wiring pattern 20 is increased by subjecting the wiring pattern 20 to heat treatment and aging hardening. The mechanical strength of the wiring pattern 20 can be increased by increasing the thickness of each terminal portion 20a. That is, in the related art, the thickness of the wiring pattern 20 (terminal portion 20a) is set to about 35 μm, but if the thickness is set to about 70 μm, the mechanical strength of the wiring pattern 20 can be improved. it can.

【００３６】図２および図３に良く表れているように、
上記基板２の中央部には、多数の貫通孔２４が格子状に
配列形成されており、上記各端子部２０ａは、上記基板
２の周縁端から連続して、その一端部がそれぞれの対応
する貫通孔２４にまで至っている。上記各貫通孔２４
は、上記端子部２０ａの一端部によって閉塞されてお
り、上記基板２の裏面側からは上記各貫通孔２４を介し
て上記各端子部２０ａの一端部が臨んでいる。As best seen in FIGS. 2 and 3,
A large number of through-holes 24 are arranged in a grid at the center of the substrate 2. Each of the terminal portions 20 a is continuous from the peripheral edge of the substrate 2, and one end of each terminal portion 20 a corresponds to the terminal 20 a. It reaches the through hole 24. Each through hole 24
Is closed by one end of the terminal section 20a, and one end of each terminal section 20a faces from the back side of the substrate 2 through each through hole 24.

【００３７】もちろん、上記各端子部２０ａは、互いに
接触ないし交差しないように独立して形成されており、
また上記各端子部２０ａによって上記配線パターン２０
が構成されているのは上述の通りであるが、図２に良く
表れているように、上記配線パターン２０は上記基板２
のコーナ部を除く略全領域に形成されている。このた
め、上記配線パターン２０が熱処理などによって機械的
強度が高められていることと相まって、上記配線パター
ン２０によって上記基板２の曲げ剛性（面剛性）が高め
られている。Of course, the terminal portions 20a are independently formed so as not to contact or cross each other.
Further, the wiring pattern 20 is formed by the respective terminal portions 20a.
Is configured as described above, but as best seen in FIG. 2, the wiring pattern 20 is
Are formed over substantially the entire region except for the corner portions. For this reason, the bending rigidity (plane rigidity) of the substrate 2 is increased by the wiring pattern 20 in combination with the mechanical strength of the wiring pattern 20 being increased by heat treatment or the like.

【００３８】図２および図３に良く表れているように、
上記基板２の中央部、すなわち貫通孔２４が形成された
領域には、上記各貫通孔２４を閉塞する上記各端子部２
０ａの一端部を覆うようにして絶縁性を有する保護膜２
３が形成されている。上記保護膜２３は、比較的硬質な
材料、たとえばエポキシ樹脂などによって形成されて機
械的強度が高められており、これによっても上記基板２
の曲げ剛性（面剛性）が高められている。もちろん、上
記保護膜２３の厚みを大きくすることによって上記保護
膜２３の機械的強度を確保するとともに、上記基板２の
剛性を確保するように構成してもよい。As best seen in FIGS. 2 and 3,
In the central portion of the substrate 2, that is, in the region where the through holes 24 are formed, the terminal portions 2 for closing the through holes 24 are provided.
Protective film 2 having an insulating property so as to cover one end of Oa
3 are formed. The protective film 23 is formed of a relatively hard material, such as an epoxy resin, to increase the mechanical strength.
The bending stiffness (plane stiffness) is increased. Of course, the mechanical strength of the protective film 23 may be ensured by increasing the thickness of the protective film 23, and the rigidity of the substrate 2 may be ensured.

【００３９】図３に示すように、上記半導体チップ３
は、図示しないがその上面３ａに複数の電極パッドが形
成されており、また上記保護膜２３上に樹脂製などの絶
縁性を有する接着剤７を介して搭載され、上記基板２に
対して機械的に接合されている。なお、上記半導体チッ
プ３としては、たとえばＩＣやＬＳＩなどのベアチップ
を用いることができ、上記接着剤７としては、常温硬化
性のものでも、熱硬化性のものでもよく、適宜選択すれ
ばよい。As shown in FIG. 3, the semiconductor chip 3
Although not shown, a plurality of electrode pads are formed on the upper surface 3a, and are mounted on the protective film 23 via an insulating adhesive 7 made of resin or the like. Are joined together. The semiconductor chip 3 may be a bare chip such as an IC or an LSI, and the adhesive 7 may be a room-temperature-curable or a thermo-curable adhesive, and may be appropriately selected.

【００４０】図１および図３に良く表れているように、
上記半導体チップ３は、上記電極パッドと上記各端子部
２０ａとの間を金線などのワイヤ６を介して接続されて
おり、このワイヤ６によって上記半導体チップ３と上記
各端子部２０ａとの電気的な導通が図られている。As best seen in FIGS. 1 and 3,
The semiconductor chip 3 is connected between the electrode pad and each of the terminal portions 20a via a wire 6 such as a gold wire, and the wire 6 electrically connects the semiconductor chip 3 to each of the terminal portions 20a. Continuity is achieved.

【００４１】図２および図３に示すように、上記基板２
の裏面２２には、上記各貫通孔２４に対応して複数の外
部端子部４が格子状に配列形成されている。これらの外
部端子部４は、たとえばハンダによってボール状に形成
されているが、上記各端子部２０ａとは上記貫通孔２４
を介して導通されており、結局、上記各外部端子２０ａ
が上記半導体チップ３と導通されていることとなる。As shown in FIG. 2 and FIG.
A plurality of external terminal portions 4 are arrayed and formed in a grid pattern on the back surface 22 corresponding to each of the through holes 24. These external terminal portions 4 are formed in a ball shape by, for example, solder.
Through each of the external terminals 20a.
Are electrically connected to the semiconductor chip 3.

【００４２】そして、上記基板２、半導体チップ３、お
よびワイヤ６を封止するようにして、たとえばエポキシ
樹脂を用いた金型成形によって樹脂パッケージ６が形成
されている。Then, the resin package 6 is formed so as to seal the substrate 2, the semiconductor chip 3, and the wires 6, for example, by molding using an epoxy resin.

【００４３】次に、上記半導体装置の製造に用いられる
本願発明に係るキャリアテープの一例について、図４な
いし図６を参照しつつ簡単に説明していく。なお、図４
は、本願発明に係るキャリアテープの一例を表す要部斜
視図であり、図５は上記キャリアテープの要部を裏面側
からみた斜視図であり、図６は、上記キャリアテープの
作用を説明するための要部斜視図である。Next, an example of the carrier tape according to the present invention used for manufacturing the semiconductor device will be briefly described with reference to FIGS. FIG.
FIG. 5 is a perspective view of a main part of an example of the carrier tape according to the present invention, FIG. 5 is a perspective view of a main part of the carrier tape as viewed from the back side, and FIG. 6 illustrates an operation of the carrier tape. FIG.

【００４４】図４に示すように、上記キャリアテープ２
Ａは、ポリイミドなどによって長尺帯状に形成されてお
り、その幅方向の両側部には一定間隔毎に係止穴２ａが
それぞれ連続して設けられている。すなわち、爪付きロ
ーラなどの回転体の爪部が、上記係止穴２ａに係止され
るとともに、上記回転体の回転によって上記キャリアテ
ープ２Ａが連続または間欠送りされるようになされてい
る。As shown in FIG.
A is formed in a long strip shape from polyimide or the like, and locking holes 2a are continuously provided at regular intervals on both sides in the width direction. That is, a claw portion of a rotating body such as a claw roller is locked in the locking hole 2a, and the carrier tape 2A is continuously or intermittently fed by rotation of the rotating body.

【００４５】上記キャリアテープ２Ａには、Ｈ状の開口
部２ｃが長手方向に繰り返し形成されており、隣り合う
開口部２ｃ，２ｃによって囲まれる領域には、複数の端
子部２０ａを有する配線パターン２０が形成されてい
る。これらの配線パターン２０は、たとえば上記キャリ
アテープ２Ａの表面に銅皮膜を形成した後にエッチング
処理を施すことによって形成することができ、また予め
形成された配線パターン２０を上記キャリアテープ２Ａ
に適宜の接着剤などを用いて張りつけて形成してもよ
い。In the carrier tape 2A, H-shaped openings 2c are repeatedly formed in the longitudinal direction, and a wiring pattern 20 having a plurality of terminal portions 20a is provided in a region surrounded by the adjacent openings 2c. Are formed. These wiring patterns 20 can be formed, for example, by forming a copper film on the surface of the carrier tape 2A and then performing an etching process.
It may be formed by attaching an appropriate adhesive or the like to the substrate.

【００４６】上記配線パターン２０が形成された領域
は、半導体チップ（３）が実装される基板（２）となる
べき部位であり、この部位は、隣り合う開口部２ｃの間
に、幅方向に延びるようにして形成された橋絡部２ｂを
介して支持された恰好とされてアイランド部２′とされ
ている。The region where the wiring pattern 20 is formed is a portion to be the substrate (2) on which the semiconductor chip (3) is mounted. This portion is located between the adjacent openings 2c in the width direction. An island portion 2 'is formed by being supported via a bridging portion 2b formed so as to extend.

【００４７】図５に良く表れているように、上記アイラ
ンド部２′の中央部よりの部位には、複数の貫通孔２４
が格子状に配列形成されており、上記各端子部２０ａの
一端部が上記各貫通孔２４にまで至って上記各貫通孔２
４を閉塞している。すなわち、上記アイランド部２′の
裏面側から各貫通孔２４を介して上記端子部２０ａの一
端部が臨んでいる。また、上記アイランド部２′の中央
部、すなわち貫通孔２４が形成された領域には、上記各
貫通孔２４を閉塞する上記各端子部２０ａの一端部を覆
うようにして絶縁性を有する保護膜２３が形成されてい
る。As is clearly shown in FIG. 5, a plurality of through holes 24 are provided at a portion from the center of the island portion 2 '.
Are formed in a grid pattern, and one end of each of the terminal portions 20a reaches each of the through holes 24 so that the respective through holes 2
4 is closed. That is, one end of the terminal portion 20a faces from the back surface side of the island portion 2 'via each through hole 24. In addition, in the center of the island portion 2 ', that is, in the region where the through-hole 24 is formed, a protective film having an insulating property is provided so as to cover one end of each of the terminal portions 20a which closes the through-hole 24. 23 are formed.

【００４８】図面上には表れていないが、上記各端子部
２０ａ（配線パターン２０）は、銅などによって形成さ
れており、熱処理を施すなどしてその機械的な強度が高
められており、上記保護膜は、比較的に硬質な樹脂、た
とえばエポキシ樹脂などによって形成されて機械的な強
度が高められている。すなわち、上記アイランド部２′
のコーナ部を除く略全領域に機械的な強度が高められた
上記各端子部２０ａ（配線パターン２０）が形成されて
おり、上記アイランド部２′の中央部には、比較的硬質
な材料によって保護膜２３が形成されているため、上記
アイランド部２′は、その曲げ剛性（面剛性）が高いも
のとされている。Although not shown in the drawings, each of the terminal portions 20a (wiring pattern 20) is made of copper or the like, and has a mechanical strength enhanced by heat treatment or the like. The protective film is formed of a relatively hard resin, for example, an epoxy resin, and has an increased mechanical strength. That is, the island portion 2 '
Each of the terminal portions 20a (wiring pattern 20) having increased mechanical strength is formed in substantially the entire region except for the corner portions of the above-mentioned portion, and a relatively hard material is used in the central portion of the island portion 2 '. Since the protective film 23 is formed, the island portion 2 'has high bending rigidity (plane rigidity).

【００４９】また、図６に良く表れているように、上記
アイランド部２′の周りには、これを囲むようにして開
口部２ｃが形成されているとともに、幅方向に延びる橋
絡部２ｂを介して上記アイランド部２′が支持された恰
好とされているので、上記キャリアテープ２Ａが長手方
向に曲げられたとしても、上記アイランド部２′は平面
の状態を維持することができる。As shown in FIG. 6, an opening 2c is formed around the island portion 2 'so as to surround the island portion 2', and a bridge portion 2b extending in the width direction is provided. Since the island portion 2 'is configured to be supported, the island portion 2' can maintain a flat state even if the carrier tape 2A is bent in the longitudinal direction.

【００５０】すなわち、上記係止穴２ａが形成されたサ
イドフレーム状の部位に対して、上記アイランド部２′
が支持された恰好とされているため、上記キャリアテー
プ２Ａに対して長手方向の曲げ応力が作用した場合に
は、上記サイドフレームが集中的に曲げられるが、上記
アイランド部２′が上記サイドフレームとは独立して平
面の状態を維持することができる。とくに、本実施形態
においては、上記アイランド部２′の曲げ剛性が高いも
のとされているので、良好に上記アイランド部２′の平
面状態を維持することができる。That is, the island portion 2 ′ is formed with respect to the side frame-shaped portion where the locking hole 2 a is formed.
When the longitudinal bending stress acts on the carrier tape 2A, the side frames are intensively bent. Independently, a planar state can be maintained. Particularly, in the present embodiment, since the bending rigidity of the island portion 2 'is set to be high, the planar state of the island portion 2' can be favorably maintained.

【００５１】なお、本実施形態においては、上記キャリ
アテープ２Ａに形成された開口部２ｃは、Ｈ状とされて
いたが、この形態に限らず、コの字状、Ｉ状、あるいは
その他の形態であってもよい。In the present embodiment, the opening 2c formed in the carrier tape 2A is formed in an H shape. However, the present invention is not limited to this. It may be.

【００５２】次に、上記キャリアテープ２Ａを用いた半
導体装置の製造方法について、図７ないし図９を参照し
つつ簡単に説明していく。Next, a method of manufacturing a semiconductor device using the carrier tape 2A will be briefly described with reference to FIGS.

【００５３】図７に示すように、上記製造方法では、キ
ャリアテープロール２Ｂからキャリアテープ２Ａを引き
出しつつこれを連続または間欠送りし、所定の部位に達
したキャリアテープ上に半導体チップをボンディング
（ダイボンディング、図中に符号Ａで示した工程）し、
ワイヤボンディング（図中に符号Ｂで示した工程）を行
い、さらに樹脂パッケージ（図中に符号Ｃで示した工
程）した後に、上記キャリアテープから切り離すことに
よって図１ないし図３に示すような半導体装置１が製造
される。なお、上記キャリアテープ２Ａは、ローラＲ
１，Ｒ２，Ｒ３の回転や、図示しないその他のローラお
よび機構によって搬送される。As shown in FIG. 7, in the above-described manufacturing method, the carrier tape 2A is pulled out from the carrier tape roll 2B and continuously or intermittently fed, and the semiconductor chip is bonded (die-bonded) onto the carrier tape reaching a predetermined portion. Bonding, a process indicated by reference symbol A in the figure)
After performing wire bonding (step indicated by reference numeral B in the drawing), and further performing resin package (step indicated by reference numeral C in the drawing), the semiconductor package is cut off from the carrier tape to obtain a semiconductor as shown in FIGS. The device 1 is manufactured. The carrier tape 2A is a roller R
It is conveyed by rotation of 1, R2, R3, and other rollers and mechanisms not shown.

【００５４】上記ダイボンディング工程Ａは、上記アイ
ランド部２′に流動化した接着剤を塗布した後に、この
接着剤が硬化しきらないうちに上記半導体チップ３を載
置することによって行われ、この工程Ａが終了した状態
では図８の左側に示した形態となる。なお、接着剤とし
ては、常温硬化性のものであっても、熱硬化性のもので
あってもよく、適宜選択すればよい。The die bonding step A is performed by applying a fluidized adhesive to the island portion 2 ', and then placing the semiconductor chip 3 before the adhesive is completely cured. When the process A is completed, the configuration shown in the left side of FIG. 8 is obtained. The adhesive may be a room temperature curable or a thermosetting adhesive, and may be appropriately selected.

【００５５】上記ワイヤボンディング工程Ｂは、従来公
知の方法が採用することができ、その方法は問わない。
たとえば金線ワイヤを用い、これを上記半導体チップ３
の電極パッドに対してファーストボンディングするとと
もに、上記端子部２０ａにセカンドボンディングするこ
とによって行うことができ、この工程Ｂが終了した状態
では図８の中央に示した形態とされる。For the wire bonding step B, a conventionally known method can be adopted, and the method is not limited.
For example, a gold wire is used, and the
First bonding to the electrode pad and second bonding to the terminal portion 20a can be performed. When the process B is completed, the configuration shown in the center of FIG. 8 is obtained.

【００５６】上記樹脂パッケージング工程Ｃは、金型成
形装置を用いたトランスファ成形などによって行うこと
ができ、この工程Ｃが終了した状態では図８の右側に示
した形態とされる。なお、封止樹脂としてはエポキシ樹
脂などの熱硬化性樹脂が好適に使用される。The resin packaging step C can be performed by transfer molding or the like using a mold molding apparatus. When the step C is completed, the configuration shown in the right side of FIG. 8 is obtained. Note that a thermosetting resin such as an epoxy resin is suitably used as the sealing resin.

【００５７】ところで、上記製造方法においては、上記
した各工程Ａ，Ｂ，Ｃにおいて要する時間は、必ずしも
厳密に一致しているわけでなく、しかもダイボンディン
グ工程Ａおよびワイヤボンディング工程Ｂは１チップ単
位で行い、樹脂パッケージング工程Ｃは複数個の半導体
チップに対して同時に行うのが一般的な方法である。こ
のため、各工程Ａ，Ｂ，Ｃ間におけるキャリアテープ２
Ａの送り速度を調整する必要があることから、バッファ
となる工程が採用されている。In the above manufacturing method, the time required in each of the steps A, B, and C does not always exactly match, and the die bonding step A and the wire bonding step B are performed in units of one chip. In general, the resin packaging step C is performed on a plurality of semiconductor chips at the same time. For this reason, the carrier tape 2 between the steps A, B and C
Since it is necessary to adjust the feed speed of A, a process serving as a buffer is employed.

【００５８】たとえばワイヤボンディング工程Ｂと樹脂
パッケージング工程Ｃとの間においては、図７に符号Ｄ
で示した工程がそれに相当する。すなわち、上記バッフ
ァ工程Ｄにおいては、樹脂パッケージングに必要とされ
る所望数の半導体チップ３が確保できるまで上記キャリ
アテープ２Ａが意図的に撓まされ、これによってワイヤ
ボンディング工程Ｂと樹脂パッケージング工程Ｃにおけ
るキャリアテープ２Ａの送り速度差を吸収している。こ
の場合、上記キャリアテープ２Ａにボンディングされた
半導体チップ３がバッファ工程Ｄを行う部位に達した場
合であっても、接着剤は完全に硬化していないことが多
い。このため、バッファ工程ＤのローラＲ１，Ｒ２を通
過する際など、キャリアテープ２Ａが曲げられた場合に
は、接着剤７が上記半導体チップ３の厚み方向に引き延
ばされて完全には硬化していない接着剤７の中には空気
が吸い込まれることがあり、吸い込まれた空気が気泡と
なって残存することとなる。また、キャリアテープ２Ａ
の変形によってボンディングされたワイヤ６に変形させ
る応力が働き、ワイヤ６どうしのコンタクトやワイヤ６
が剥がれるなどのコンタクトエラーを引き起こす可能性
がある。For example, between the wire bonding step B and the resin packaging step C, reference numeral D in FIG.
The step indicated by corresponds to this. That is, in the buffering step D, the carrier tape 2A is intentionally bent until a desired number of semiconductor chips 3 required for the resin packaging can be secured, whereby the wire bonding step B and the resin packaging step The feeding speed difference of the carrier tape 2A in C is absorbed. In this case, even when the semiconductor chip 3 bonded to the carrier tape 2A reaches a position where the buffer step D is performed, the adhesive is often not completely cured. Therefore, when the carrier tape 2A is bent, for example, when the carrier tape 2A passes through the rollers R1 and R2 in the buffer step D, the adhesive 7 is stretched in the thickness direction of the semiconductor chip 3 and is completely cured. Air may be sucked into the adhesive 7 that has not been removed, and the sucked air will remain as bubbles. In addition, carrier tape 2A
The stress which deforms the wire 6 bonded by the deformation of the wire 6 acts, and the contact between the wires 6 and the wire 6
It may cause a contact error such as peeling.

【００５９】本願発明に係るキャリアテープ２Ａでは、
上記キャリアテープ２Ａに曲げ応力が作用した場合に
は、図６を参照して説明したように、上記半導体チップ
３が搭載されるアイランド部２′の平面状態が良好に維
持される。すなわち、本製造方法では、図９に良く表れ
ているように、たとえばバッファ工程ＤのローラＲ１，
Ｒ２を通過する際にキャリアテープ２Ａに対して曲げ応
力が作用したとしても、上記キャリアテープ２Ａには上
記開口部２ｃが形成されているとともに上記アイランド
部２′の面剛性が高められているために、係止穴２ａが
形成されたサイドフレーム状の部位のみが曲げられ、上
記アイランド部２′の平面状態が維持されることとな
る。このため、上記アイランド部２′に半導体チップ３
が実装された状態で上記キャリアテープ２Ａが曲げられ
たとしても、良好な平面状態が維持されたアイランド部
２′に上記半導体チップ３が搭載されていることとなる
ため、接着剤７が硬化しきっていなくても初期に半導体
チップ３がボンディングされた姿勢が維持されることと
なり、またワイヤ６の変形も発生しないため、これに起
因する不良にもつながらない。In the carrier tape 2A according to the present invention,
When a bending stress acts on the carrier tape 2A, as described with reference to FIG. 6, the planar state of the island portion 2 'on which the semiconductor chip 3 is mounted is favorably maintained. That is, in the present manufacturing method, for example, as best seen in FIG.
Even if a bending stress acts on the carrier tape 2A when passing through R2, the opening 2c is formed in the carrier tape 2A and the surface rigidity of the island portion 2 'is increased. In addition, only the side frame-like portion where the locking hole 2a is formed is bent, and the planar state of the island portion 2 'is maintained. For this reason, the semiconductor chip 3
Even if the carrier tape 2A is bent in a state in which the semiconductor chip 3 is mounted, the semiconductor chip 3 is mounted on the island portion 2 'in which a good planar state is maintained, so that the adhesive 7 is hardened. Even if it is not, the posture in which the semiconductor chip 3 is bonded at the initial stage is maintained, and the wire 6 is not deformed, so that there is no defect caused by this.

【００６０】このように、上述した製造方法において
は、各工程Ａ，Ｂ，Ｃにおけるキャリアテープ２Ａの送
り速度の差を調整すべくバファ工程Ｄを採用した場合に
おいて、このバファ工程Ｄによって上記キャリアテープ
２Ａが曲げられ、あるいは撓まされたとしても、上記半
導体チップ３を搭載するために使用される接着剤７が引
き延ばされて空気を吸い込んで接着剤７内に気泡が残存
するこもなく、あるいは接着剤７が圧し潰されて実装状
態が悪化することもない。As described above, in the above-described manufacturing method, when the buffering step D is employed to adjust the difference in the feed speed of the carrier tape 2A in each of the steps A, B, and C, the buffering step D allows the carrier Even if the tape 2A is bent or bent, the adhesive 7 used for mounting the semiconductor chip 3 is stretched and sucks air so that no air bubbles remain in the adhesive 7. Alternatively, the mounting state does not deteriorate due to the adhesive 7 being crushed and crushed.

【００６１】したがって、上記製造方法では、所定の金
型内に上記半導体チップ３を収容した状態で溶融樹脂を
注入することによって行われる樹脂パッケージング工程
Ｃにおいては、樹脂の注入圧によって半導体チップ３が
加圧され、これによって半導体チップ３が割れてしまう
こともない。また、製造された半導体装置１を所定の回
路基板などに実装するときに、ハンダリフローの手法を
採用して加熱したとしても、接着剤７内の気泡が膨張し
て半導体チップ３と回路基板との間のコンタクトエラー
を生じたり、あるいは配線が切れてしまうなどの不具合
が生じることもない。Therefore, in the above-described manufacturing method, in the resin packaging step C performed by injecting the molten resin in a state where the semiconductor chip 3 is housed in a predetermined mold, the semiconductor chip 3 is injected by the injection pressure of the resin. Is pressed, thereby preventing the semiconductor chip 3 from breaking. Further, when the manufactured semiconductor device 1 is mounted on a predetermined circuit board or the like, even if the soldering method is used to heat the semiconductor device 1, the bubbles in the adhesive 7 expand and the semiconductor chip 3 and the circuit board are connected to each other. Also, there is no problem such as a contact error occurring during the wiring or a disconnection of the wiring.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本願発明に係る半導体装置の一例を表す全体斜
視図である。FIG. 1 is an overall perspective view illustrating an example of a semiconductor device according to the present invention.

【図２】上記半導体装置の裏面側からみた斜視図であ
る。FIG. 2 is a perspective view of the semiconductor device as seen from the back side.

【図３】図１のIII −III 線に沿う断面図である。FIG. 3 is a sectional view taken along line III-III in FIG.

【図４】本願発明に係るキャリアテープの一例を表す要
部斜視図である。FIG. 4 is a perspective view of an essential part showing an example of a carrier tape according to the present invention.

【図５】上記キャリアテープの要部を裏面側からみた斜
視図である。FIG. 5 is a perspective view of a main part of the carrier tape as viewed from the back side.

【図６】上記キャリアテープの作用を説明するための要
部斜視図である。FIG. 6 is a perspective view of a main part for describing the operation of the carrier tape.

【図７】半導体装置の製造工程を説明するための工程概
略図である。FIG. 7 is a schematic process diagram for explaining a manufacturing process of the semiconductor device.

【図８】各工程終了後の状態を説明するための斜視図で
ある。FIG. 8 is a perspective view for explaining a state after completion of each step.

【図９】本願発明に係る半導体装置の製造方法における
作用を、バッファ工程を例にとって説明するための図で
ある。FIG. 9 is a view for explaining an operation in the method of manufacturing a semiconductor device according to the present invention, taking a buffer step as an example.

【図１０】従来例の半導体装置の製造工程におけるバッ
ファ工程において生じる課題を説明するための要部拡大
図である。FIG. 10 is an enlarged view of a main part for describing a problem that occurs in a buffer step in a manufacturing process of a semiconductor device of a conventional example.

【符号の説明】[Explanation of symbols]

１ 半導体装置 ２ 基板 ２Ａ キャリアテープ ２′ アイランド部（キャリアテープの） ２ｂ 橋絡部（キャリアテープの） ２ｃ 開口部（キャリアテープの） ３ 半導体チップ ４ 外部端子 ７ 接着剤 ２０ 配線パターン ２０ａ 端子部（配線パターンの） ２３ 保護膜（基板に形成された） ２４ 貫通孔（基板に形成された） DESCRIPTION OF SYMBOLS 1 Semiconductor device 2 Substrate 2A Carrier tape 2 'Island part (of carrier tape) 2b Bridge part (of carrier tape) 2c Opening (of carrier tape) 3 Semiconductor chip 4 External terminal 7 Adhesive 20 Wiring pattern 20a Terminal part ( 23 of the wiring pattern 23 protective film (formed on the substrate) 24 through-hole (formed on the substrate)

Claims (11)

【特許請求の範囲】[Claims] 【請求項１】 長尺帯状とされ、所定の配線パターンが
形成された領域が所定のピッチで繰り返し形成されてい
るとともに、各配線パターンが形成された領域に半導体
チップが実装されるキャリアテープであって、 上記各配線パターンが形成された領域を囲むようにして
開口部が形成されていることを特徴とする、キャリアテ
ープ。1. A carrier tape having a long strip shape, a region where a predetermined wiring pattern is formed is repeatedly formed at a predetermined pitch, and a semiconductor chip is mounted in a region where each wiring pattern is formed. A carrier tape, wherein an opening is formed so as to surround a region where each of the wiring patterns is formed. 【請求項２】 上記開口部は、キャリアテープの幅方向
に延びるとともに、幅方向の両端部が長手方向に延びる
コの字状、Ｉ字状、あるいはＨ字状である、請求項１に
記載のキャリアテープ。2. The U-shaped, I-shaped, or H-shaped opening extending in the width direction of the carrier tape and having both ends in the width direction extending in the longitudinal direction. Carrier tape. 【請求項３】 上記配線パターンが形成された領域は、
その周囲に形成された上記開口部によってアイランド部
とされているとともに、このアイランド部がキャリアテ
ープの幅方向に延びる橋絡部を介して支持されている、
請求項１または２に記載のキャリアテープ。3. The region where the wiring pattern is formed,
An island is formed by the opening formed therearound, and the island is supported via a bridging portion extending in the width direction of the carrier tape.
The carrier tape according to claim 1. 【請求項４】 隣り合う配線パターンどうしは、同一の
開口部を共有している、請求項１ないし３のいずれかに
記載のキャリアテープ。4. The carrier tape according to claim 1, wherein adjacent wiring patterns share the same opening. 【請求項５】 長尺帯状とされ、所定の配線パターンが
形成された領域が所定のピッチで繰り返し形成されてい
るとともに、各配線パターンが形成された領域に半導体
チップが実装されるキャリアテープであって、 配線パターンの機械的強度を高めることによって、上記
配線パターンが形成された領域の曲げ強度が高められて
いることを特徴とする、キャリアテープ。5. A carrier tape in which a long strip shape is formed, and a region where a predetermined wiring pattern is formed is repeatedly formed at a predetermined pitch, and a semiconductor chip is mounted in a region where each wiring pattern is formed. A carrier tape, wherein the bending strength of a region where the wiring pattern is formed is increased by increasing the mechanical strength of the wiring pattern. 【請求項６】 上記配線パターンは、熱処理を行うこと
によって機械的強度が高められている、請求項５に記載
のキャリアテープ。6. The carrier tape according to claim 5, wherein a mechanical strength of the wiring pattern is increased by performing a heat treatment. 【請求項７】 長尺帯状とされ、所定の配線パターンが
形成された領域が所定のピッチで繰り返し形成されてい
るとともに、各配線パターンが形成された領域に半導体
チップが実装されるキャリアテープであって、 上記半導体チップが実装される領域に絶縁性を有する保
護膜が形成されているともに、この保護膜の機械的強度
を高めることによって、上記半導体チップが実装される
領域の曲げ強度が高められていることを特徴とする、キ
ャリアテープ。7. A carrier tape in which a long strip shape is formed, a region where a predetermined wiring pattern is formed is repeatedly formed at a predetermined pitch, and a semiconductor chip is mounted in a region where each wiring pattern is formed. A protective film having an insulating property is formed in a region where the semiconductor chip is mounted, and the bending strength of the region where the semiconductor chip is mounted is increased by increasing the mechanical strength of the protective film. A carrier tape, characterized in that it is made. 【請求項８】 上記保護膜は、エポキシ樹脂によって形
成されている、請求項７に記載のキャリアテープ。8. The carrier tape according to claim 7, wherein the protective film is formed of an epoxy resin. 【請求項９】 基板と、この基板に実装される半導体チ
ップと、上記基板の表面に形成されているとともに上記
半導体チップと導通する配線パターンと、この配線パタ
ーンと導通する外部端子部とを備えた半導体装置の製造
方法であって、 請求項１ないし８のいずれかに記載されたキャリアテー
プから上記基板が形成されていることを特徴とする、半
導体装置の製造方法。9. A semiconductor device comprising: a substrate; a semiconductor chip mounted on the substrate; a wiring pattern formed on a surface of the substrate and electrically connected to the semiconductor chip; and an external terminal portion electrically connected to the wiring pattern. A method for manufacturing a semiconductor device, comprising: forming the substrate from the carrier tape according to claim 1. 【請求項１０】 請求項９に記載された製造方法によっ
て製造された半導体装置であって、上記配線パターンは
複数の端子部を有するとともに、上記基板には上記各端
子部のそれぞれと繋がる複数の貫通孔が形成されてお
り、各貫通孔を介して上記外部端子部が上記各端子部と
導通していることを特徴とする、半導体装置。10. A semiconductor device manufactured by the manufacturing method according to claim 9, wherein the wiring pattern has a plurality of terminals, and the substrate has a plurality of terminals connected to the respective terminals. A semiconductor device, wherein a through hole is formed, and the external terminal portion is electrically connected to the terminal portion through each through hole. 【請求項１１】 上記各貫通孔は、格子状に配列されて
おり、上記各外部端子部がボール状とされている、請求
項１０に記載の半導体装置。11. The semiconductor device according to claim 10, wherein said through holes are arranged in a grid, and said external terminal portions are formed in a ball shape.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005079590A (en) * 2003-08-29 2005-03-24 Texas Instruments Inc Package for semiconductor device and its manufacturing method
US7518239B2 (en) 1998-03-27 2009-04-14 Seiko Epson Corporation Semiconductor device with substrate having penetrating hole having a protrusion

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7518239B2 (en) 1998-03-27 2009-04-14 Seiko Epson Corporation Semiconductor device with substrate having penetrating hole having a protrusion
US7871858B2 (en) 1998-03-27 2011-01-18 Seiko Epson Corporation Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument
US8310057B2 (en) 1998-03-27 2012-11-13 Seiko Epson Corporation Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument
JP2005079590A (en) * 2003-08-29 2005-03-24 Texas Instruments Inc Package for semiconductor device and its manufacturing method

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