JPH11213680A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11213680A JPH11213680A JP1439098A JP1439098A JPH11213680A JP H11213680 A JPH11213680 A JP H11213680A JP 1439098 A JP1439098 A JP 1439098A JP 1439098 A JP1439098 A JP 1439098A JP H11213680 A JPH11213680 A JP H11213680A
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G—PHYSICS
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- Storage Device Security (AREA)
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Abstract
(57)【要約】
【課題】本発明は、任意に指定された複数のブロックに
対して、同時に書き込み保護設定を実行することによ
り、書き込み保護設定に要する時間を短縮可能な半導体
記憶装置を提供することを目的とする。 【解決手段】書き込み領域が所定のブロックに分割さ
れ、該ブロック単位に記憶情報の書き換えを防止可能な
半導体記憶装置において、任意に指定された複数のブロ
ックに対して、同時に書き込み保護情報を設定する書き
込み保護手段を有する構成とした。
対して、同時に書き込み保護設定を実行することによ
り、書き込み保護設定に要する時間を短縮可能な半導体
記憶装置を提供することを目的とする。 【解決手段】書き込み領域が所定のブロックに分割さ
れ、該ブロック単位に記憶情報の書き換えを防止可能な
半導体記憶装置において、任意に指定された複数のブロ
ックに対して、同時に書き込み保護情報を設定する書き
込み保護手段を有する構成とした。
Description
【０００１】
【発明の属する技術分野】本発明は、書き込み領域が所
定のブロックに分割され、該ブロック単位に記憶情報の
書き換えを防止可能な半導体記憶装置に関する。近年、
不揮発性半導体記憶装置の単一電源化に伴い、記憶情報
を誤って書き換えてしまうことを防止する機能、即ち、
書き込み保護機能の要求が高まっている。
定のブロックに分割され、該ブロック単位に記憶情報の
書き換えを防止可能な半導体記憶装置に関する。近年、
不揮発性半導体記憶装置の単一電源化に伴い、記憶情報
を誤って書き換えてしまうことを防止する機能、即ち、
書き込み保護機能の要求が高まっている。
【０００２】
【従来の技術】従来の半導体記憶装置は、書き込み領域
が所定のブロックに分割され、該ブロック単位に記憶情
報の書き換えを防止する機能、即ち、書き込み保護機能
を有し、書き込み保護の設定を各ブロック単位に実行し
ている。上記、書き込み保護機能を有する従来の半導体
記憶装置における書き込み保護回路を、例えば、図１２
の構成図に従って説明する。
が所定のブロックに分割され、該ブロック単位に記憶情
報の書き換えを防止する機能、即ち、書き込み保護機能
を有し、書き込み保護の設定を各ブロック単位に実行し
ている。上記、書き込み保護機能を有する従来の半導体
記憶装置における書き込み保護回路を、例えば、図１２
の構成図に従って説明する。
【０００３】従来の半導体記憶装置において、図１２の
書き込み保護回路２０１は、書き込み保護情報を設定す
るための制御を実行する書き込み保護制御回路２１２
と、書き込み保護設定を実行するブロックを指定するた
めのアドレス信号を入力する入力バッファ回路２３と、
該アドレス信号をデコードして書き込み保護情報を設定
するブロックを指定するデコード回路２４と、書き込み
保護制御回路２１２の制御により指定されたブロックに
対して書き込み保護設定を実行する書き込み保護設定回
路２１１から構成される。
書き込み保護回路２０１は、書き込み保護情報を設定す
るための制御を実行する書き込み保護制御回路２１２
と、書き込み保護設定を実行するブロックを指定するた
めのアドレス信号を入力する入力バッファ回路２３と、
該アドレス信号をデコードして書き込み保護情報を設定
するブロックを指定するデコード回路２４と、書き込み
保護制御回路２１２の制御により指定されたブロックに
対して書き込み保護設定を実行する書き込み保護設定回
路２１１から構成される。
【０００４】上記のように構成される書き込み保護回路
２０１は、具体的には、外部からのＯＥ（アウトプット
イネーブル）、ＷＥ（ライトイネーブル）等の制御信
号、及びアドレス信号に基づいて、ブロック単位に書き
込み保護設定を実行している。即ち、書き込み保護を設
定するブロックが複数存在する場合は、各ブロック単位
の書き込み保護設定を複数回に分けて実行する。
２０１は、具体的には、外部からのＯＥ（アウトプット
イネーブル）、ＷＥ（ライトイネーブル）等の制御信
号、及びアドレス信号に基づいて、ブロック単位に書き
込み保護設定を実行している。即ち、書き込み保護を設
定するブロックが複数存在する場合は、各ブロック単位
の書き込み保護設定を複数回に分けて実行する。
【０００５】尚、図１２に示す従来の半導体記憶装置
は、書き込み保護回路２０１にてアドレス信号：Ａ６を
書き込み保護設定の制御信号として使用し、最上位のア
ドレス信号（図１２ではＡｉを示す）：Ａ１４、Ａ１
５、Ａ１６を書き込み保護設定を実行するブロックを指
定するための信号として使用する。また、書き込み保護
回路２０１を構成する書き込み保護設定回路２１１は、
例えば、図１３に示すように、各ブロック単位に書き込
み保護情報を記憶する保護記憶回路２２１ａ〜２２１ｇ
を有し、各保護記憶回路２２１ａ〜２２１ｇにて書き込
み保護情報を記憶することにより、書き込み保護を設定
する。
は、書き込み保護回路２０１にてアドレス信号：Ａ６を
書き込み保護設定の制御信号として使用し、最上位のア
ドレス信号（図１２ではＡｉを示す）：Ａ１４、Ａ１
５、Ａ１６を書き込み保護設定を実行するブロックを指
定するための信号として使用する。また、書き込み保護
回路２０１を構成する書き込み保護設定回路２１１は、
例えば、図１３に示すように、各ブロック単位に書き込
み保護情報を記憶する保護記憶回路２２１ａ〜２２１ｇ
を有し、各保護記憶回路２２１ａ〜２２１ｇにて書き込
み保護情報を記憶することにより、書き込み保護を設定
する。
【０００６】更に従来の半導体記憶装置は、データの書
き込み処理を実行する毎に、図１３に示す信号ＰＤＣＢ
を０ＶＣＣ→０．５ＶＣＣに設定してＮｃｈトランジス
タ３３をＯＮ状態とし、抵抗３４、インバータ３５、イ
ンバータ３６を介して、ライトプロテクト信号：ＷＰ、
即ち、該書き込み処理に対応するブロックの書き込み保
護情報（図１３に示す保護記憶回路２２１ａ〜２２１ｇ
のいずれか１つの書き込み保護情報）を読み出す。尚、
ここでいう書き込み保護情報とは、各ブロックの書き込
み保護が設定されているか、または、解除されているか
どうかを示す情報を表す。
き込み処理を実行する毎に、図１３に示す信号ＰＤＣＢ
を０ＶＣＣ→０．５ＶＣＣに設定してＮｃｈトランジス
タ３３をＯＮ状態とし、抵抗３４、インバータ３５、イ
ンバータ３６を介して、ライトプロテクト信号：ＷＰ、
即ち、該書き込み処理に対応するブロックの書き込み保
護情報（図１３に示す保護記憶回路２２１ａ〜２２１ｇ
のいずれか１つの書き込み保護情報）を読み出す。尚、
ここでいう書き込み保護情報とは、各ブロックの書き込
み保護が設定されているか、または、解除されているか
どうかを示す情報を表す。
【０００７】例えば、従来の半導体記憶装置は、該ブロ
ックの書き込み保護情報（ＷＰ）が’Ｈ’であれば、該
ブロックを書き込み保護設定状態として認識し、’Ｌ’
であれば、該ブロックを書き込み保護解除状態として認
識する。ここで、従来の書き込み保護回路２０１の書き
込み保護設定動作を図１６に基づいて簡単に説明する。
ックの書き込み保護情報（ＷＰ）が’Ｈ’であれば、該
ブロックを書き込み保護設定状態として認識し、’Ｌ’
であれば、該ブロックを書き込み保護解除状態として認
識する。ここで、従来の書き込み保護回路２０１の書き
込み保護設定動作を図１６に基づいて簡単に説明する。
【０００８】アドレス信号：Ａｉ（Ａ１４、Ａ１５、Ａ
１６）が入力バッファ回路２３に入力された場合、デコ
ード回路２４は、アドレス信号：Ａｉをデコードして書
き込み保護設定を実行するブロックとして、例えば、ブ
ロック０を指定し、該ブロック０に対応するブロック信
号：ＢＬＫ０を’Ｈ’に設定する（図１６、）。この
状態で、高電圧検出回路４１にて制御信号：ＯＥが確認
され、且つ入力バッファ回路４２、４３を介して有効な
アドレス信号：Ａ６、及び制御信号：ＷＥが入力された
場合、図１４に示す書き込み保護制御回路２１２は、Ｎ
ＡＮＤゲート４７、及びインバータ４８、４９を介し
て、書き込み保護設定を制御するための書き込み信号：
ＷＰＰ、及びコントロールゲート信号：ＷＰＧを出力す
る。
１６）が入力バッファ回路２３に入力された場合、デコ
ード回路２４は、アドレス信号：Ａｉをデコードして書
き込み保護設定を実行するブロックとして、例えば、ブ
ロック０を指定し、該ブロック０に対応するブロック信
号：ＢＬＫ０を’Ｈ’に設定する（図１６、）。この
状態で、高電圧検出回路４１にて制御信号：ＯＥが確認
され、且つ入力バッファ回路４２、４３を介して有効な
アドレス信号：Ａ６、及び制御信号：ＷＥが入力された
場合、図１４に示す書き込み保護制御回路２１２は、Ｎ
ＡＮＤゲート４７、及びインバータ４８、４９を介し
て、書き込み保護設定を制御するための書き込み信号：
ＷＰＰ、及びコントロールゲート信号：ＷＰＧを出力す
る。
【０００９】即ち、制御信号：ＯＥ＝１２Ｖ、アドレス
信号：Ａ６＝’Ｌ’、制御信号：ＷＥ＝’Ｌ’の場合、
書き込み保護制御回路２１２は、信号：ＷＰＰ、及びＷ
ＰＧを’Ｈ’とし、書き込み保護設定回路２１１に対す
る書き込み保護設定を制御する（図１６、）。ここ
で、書き込み保護設定回路２１１は、例えば、図１３に
示すブロック０（信号：ＢＬＫ０）に対応する書き込み
保護記憶回路２２１ａに、書き込み保護の設定を表す書
き込み保護情報を記憶する。尚、該書き込み保護記憶回
路２２１ａは、例えば、図１５に示すように、書き込み
保護情報を記憶する記憶回路（ＣＡＭセル：Ｃｏｎｔｅ
ｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）８１、
及びＰｃｈトランジスタ８２、Ｎｃｈトランジスタ８
３、ＮＡＮＤゲート８４を有し、信号：ＷＰＰ、ＷＰＧ
に基づいて、指定されたブロックに書き込み保護情報を
記憶する。
信号：Ａ６＝’Ｌ’、制御信号：ＷＥ＝’Ｌ’の場合、
書き込み保護制御回路２１２は、信号：ＷＰＰ、及びＷ
ＰＧを’Ｈ’とし、書き込み保護設定回路２１１に対す
る書き込み保護設定を制御する（図１６、）。ここ
で、書き込み保護設定回路２１１は、例えば、図１３に
示すブロック０（信号：ＢＬＫ０）に対応する書き込み
保護記憶回路２２１ａに、書き込み保護の設定を表す書
き込み保護情報を記憶する。尚、該書き込み保護記憶回
路２２１ａは、例えば、図１５に示すように、書き込み
保護情報を記憶する記憶回路（ＣＡＭセル：Ｃｏｎｔｅ
ｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）８１、
及びＰｃｈトランジスタ８２、Ｎｃｈトランジスタ８
３、ＮＡＮＤゲート８４を有し、信号：ＷＰＰ、ＷＰＧ
に基づいて、指定されたブロックに書き込み保護情報を
記憶する。
【００１０】このように、従来の書き込み保護回路２０
１は、ブロック０（ＢＬＫ０）の書き込み保護設定を実
行し、更に、アドレス信号：Ａｉを順次切り替えること
により、他のブロック（ＢＬＫｎ）に対しても同様に書
き込み保護設定を実行する（図１６、）。
１は、ブロック０（ＢＬＫ０）の書き込み保護設定を実
行し、更に、アドレス信号：Ａｉを順次切り替えること
により、他のブロック（ＢＬＫｎ）に対しても同様に書
き込み保護設定を実行する（図１６、）。
【００１１】
【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置は、書き込み保護を設定するブロックが
複数存在する場合、各ブロック単位の書き込み保護設定
を複数回に分けて実行しなければならず、書き込み回数
分の時間（単一のブロックに対する書き込み保護設定の
時間：約１００μＳ × 書き込み保護を設定するブロ
ック数）を要していた。
半導体記憶装置は、書き込み保護を設定するブロックが
複数存在する場合、各ブロック単位の書き込み保護設定
を複数回に分けて実行しなければならず、書き込み回数
分の時間（単一のブロックに対する書き込み保護設定の
時間：約１００μＳ × 書き込み保護を設定するブロ
ック数）を要していた。
【００１２】本発明は、任意に指定された複数のブロッ
クに対して、同時に書き込み保護設定を実行することに
より、書き込み保護設定に要する時間を短縮可能な半導
体記憶装置を提供する。
クに対して、同時に書き込み保護設定を実行することに
より、書き込み保護設定に要する時間を短縮可能な半導
体記憶装置を提供する。
【００１３】
【課題を解決するための手段】そこで、上記課題を解決
するため、本発明の半導体記憶装置は、請求項１に記載
のように、書き込み領域が所定のブロックに分割され、
該ブロック単位に記憶情報の書き換えを防止可能な半導
体記憶装置において、任意に指定された複数のブロック
に対して、同時に書き込み保護情報を設定する書き込み
保護手段（後述する実施例の書き込み保護回路１、書き
込み保護設定回路２１、２１ａに相当）を有する構成と
する。
するため、本発明の半導体記憶装置は、請求項１に記載
のように、書き込み領域が所定のブロックに分割され、
該ブロック単位に記憶情報の書き換えを防止可能な半導
体記憶装置において、任意に指定された複数のブロック
に対して、同時に書き込み保護情報を設定する書き込み
保護手段（後述する実施例の書き込み保護回路１、書き
込み保護設定回路２１、２１ａに相当）を有する構成と
する。
【００１４】本発明の半導体記憶装置は、書き込み保護
を設定するブロックが複数存在する場合、従来のように
各ブロック単位の書き込み保護設定を複数回に分けて実
行しなくてもよく、任意に指定された複数のブロックに
対して、同時に書き込み保護情報を設定可能となる。従
って、本発明の半導体記憶装置は、書き込み保護を設定
するブロックが複数存在する場合でも、単一のブロック
に対する書き込み保護設定の時間と同様の時間しか必要
としないため、従来の半導体記憶装置と比較して書き込
み保護設定に要する時間を短縮可能である。
を設定するブロックが複数存在する場合、従来のように
各ブロック単位の書き込み保護設定を複数回に分けて実
行しなくてもよく、任意に指定された複数のブロックに
対して、同時に書き込み保護情報を設定可能となる。従
って、本発明の半導体記憶装置は、書き込み保護を設定
するブロックが複数存在する場合でも、単一のブロック
に対する書き込み保護設定の時間と同様の時間しか必要
としないため、従来の半導体記憶装置と比較して書き込
み保護設定に要する時間を短縮可能である。
【００１５】また、請求項１記載の半導体記憶装置は、
請求項２に記載のように、前記ブロックを指定するため
のアドレス信号をデコードすることにより、書き込み保
護情報を設定するブロックを指定するデコード手段（後
述する実施例のデコード回路２４に相当）と、外部から
の制御信号に基づいて、書き込み保護情報を設定するた
めの制御を実行する書き込み保護制御手段（後述する実
施例の書き込み保護制御回路２２に相当）とを有する構
成とする。
請求項２に記載のように、前記ブロックを指定するため
のアドレス信号をデコードすることにより、書き込み保
護情報を設定するブロックを指定するデコード手段（後
述する実施例のデコード回路２４に相当）と、外部から
の制御信号に基づいて、書き込み保護情報を設定するた
めの制御を実行する書き込み保護制御手段（後述する実
施例の書き込み保護制御回路２２に相当）とを有する構
成とする。
【００１６】請求項１記載の半導体記憶装置において、
前記書き込み保護手段は、該書き込み保護制御手段の制
御により、該デコード手段にて指定された複数のブロッ
クに対して、同時に書き込み保護情報を設定可能とな
る。従って、本発明の半導体記憶装置は、請求項１記載
の半導体記憶装置と同様に、書き込み保護を設定するブ
ロックが複数存在する場合でも、単一のブロックに対す
る書き込み保護設定の時間と同様の時間しか必要しない
ため、従来の半導体記憶装置と比較して書き込み保護設
定に要する時間を短縮可能である。
前記書き込み保護手段は、該書き込み保護制御手段の制
御により、該デコード手段にて指定された複数のブロッ
クに対して、同時に書き込み保護情報を設定可能とな
る。従って、本発明の半導体記憶装置は、請求項１記載
の半導体記憶装置と同様に、書き込み保護を設定するブ
ロックが複数存在する場合でも、単一のブロックに対す
る書き込み保護設定の時間と同様の時間しか必要しない
ため、従来の半導体記憶装置と比較して書き込み保護設
定に要する時間を短縮可能である。
【００１７】また、請求項２記載の半導体記憶装置を構
成する前記書き込み保護手段は、請求項３に記載のよう
に、書き込み保護情報を設定するブロックを示す前記デ
コード手段からのデコード信号を、ブロック単位にラッ
チするラッチ手段（後述する実施例のラッチ回路３１
ａ、３１ｂ、３１ｃ、３１ｄ、３１ｅ、３１ｆ、３１ｇ
に相当）と、該ラッチ手段にてラッチされた該デコード
信号に基づいて、ブロック単位に書き込み保護情報を記
憶する書き込み保護記憶手段（後述する実施例の書き込
み保護記憶回路３２ａ、３２ｂ、３２ｃ、３２ｄ、３２
ｅ、３２ｆ、３２ｇに相当）とを有する構成とする。
成する前記書き込み保護手段は、請求項３に記載のよう
に、書き込み保護情報を設定するブロックを示す前記デ
コード手段からのデコード信号を、ブロック単位にラッ
チするラッチ手段（後述する実施例のラッチ回路３１
ａ、３１ｂ、３１ｃ、３１ｄ、３１ｅ、３１ｆ、３１ｇ
に相当）と、該ラッチ手段にてラッチされた該デコード
信号に基づいて、ブロック単位に書き込み保護情報を記
憶する書き込み保護記憶手段（後述する実施例の書き込
み保護記憶回路３２ａ、３２ｂ、３２ｃ、３２ｄ、３２
ｅ、３２ｆ、３２ｇに相当）とを有する構成とする。
【００１８】従って、本発明の半導体記憶装置におい
て、書き込み保護手段は、予め、該ラッチ手段にて複数
のブロックに対応する各デコード信号をラッチすること
により、指定された複数のブロックに対して、同時に書
き込み保護情報を設定可能となる。また、請求項２記載
の半導体記憶装置を構成する前記書き込み保護手段は、
請求項４に記載のように、前記デコード手段にて指定さ
れるブロックと同時に、前記アドレス信号以外の入力信
号をデコードすることにより、該ブロック以外の少なく
とも１つのブロックを指定する入力信号デコード手段
（後述する実施例の組み合わせ回路に相当）と、前記デ
コード手段、及び該入力信号デコード手段にてデコード
されたデコード信号に基づいて、ブロック単位に書き込
み保護情報を記憶する書き込み保護記憶手段（後述する
実施例の書き込み保護記憶回路３２ａ、３２ｂ、３２
ｃ、３２ｄ、３２ｅ、３２ｆ、３２ｇに相当）とを有す
る構成とする。
て、書き込み保護手段は、予め、該ラッチ手段にて複数
のブロックに対応する各デコード信号をラッチすること
により、指定された複数のブロックに対して、同時に書
き込み保護情報を設定可能となる。また、請求項２記載
の半導体記憶装置を構成する前記書き込み保護手段は、
請求項４に記載のように、前記デコード手段にて指定さ
れるブロックと同時に、前記アドレス信号以外の入力信
号をデコードすることにより、該ブロック以外の少なく
とも１つのブロックを指定する入力信号デコード手段
（後述する実施例の組み合わせ回路に相当）と、前記デ
コード手段、及び該入力信号デコード手段にてデコード
されたデコード信号に基づいて、ブロック単位に書き込
み保護情報を記憶する書き込み保護記憶手段（後述する
実施例の書き込み保護記憶回路３２ａ、３２ｂ、３２
ｃ、３２ｄ、３２ｅ、３２ｆ、３２ｇに相当）とを有す
る構成とする。
【００１９】従って、本発明の半導体記憶装置におい
て、書き込み保護手段は、該デコード手段と該入力信号
デコード手段にて指定された複数のブロックに対して、
同時に書き込み保護情報を設定可能となる。また、請求
項４記載の半導体記憶装置において、前記入力信号デコ
ード手段にて指定されるブロックは、請求項５に記載の
ように、前記デコード手段にて指定されるブロックを先
頭または最終として連続するブロックとすることを特徴
とする。
て、書き込み保護手段は、該デコード手段と該入力信号
デコード手段にて指定された複数のブロックに対して、
同時に書き込み保護情報を設定可能となる。また、請求
項４記載の半導体記憶装置において、前記入力信号デコ
ード手段にて指定されるブロックは、請求項５に記載の
ように、前記デコード手段にて指定されるブロックを先
頭または最終として連続するブロックとすることを特徴
とする。
【００２０】請求項５の半導体記憶装置は、特に次の場
合に有用である。例えば、ＢＩＯＳ（Ｂａｓｉｃ Ｉｎ
ｐｕｔ／Ｏｕｔｏｕｔ Ｓｙｓｔｅｍ：ＯＳ中のハード
ウェアに依存する制御プロクラム群）格納用に用いられ
るフラッシュメモリは、システム起動中に先頭アドレス
から読み出すため、ブートを実行するためのブロック
（以後、ブートブロックという）が先頭ブロックから連
続して配置される。
合に有用である。例えば、ＢＩＯＳ（Ｂａｓｉｃ Ｉｎ
ｐｕｔ／Ｏｕｔｏｕｔ Ｓｙｓｔｅｍ：ＯＳ中のハード
ウェアに依存する制御プロクラム群）格納用に用いられ
るフラッシュメモリは、システム起動中に先頭アドレス
から読み出すため、ブートを実行するためのブロック
（以後、ブートブロックという）が先頭ブロックから連
続して配置される。
【００２１】ＢＩＯＳは、通常のシステム使用時に書き
換えることがないため、該フラッシュメモリは、誤って
書き換えられることがないように、先頭ブロックから連
続するブロックに対して書き込み保護情報を設定する。
換えることがないため、該フラッシュメモリは、誤って
書き換えられることがないように、先頭ブロックから連
続するブロックに対して書き込み保護情報を設定する。
【００２２】
【発明の実施の形態】以下、任意に指定された複数のブ
ロックに対して、同時に書き込み保護情報を設定可能な
半導体記憶装置の実施例を図面に基づいて説明する。図
２は、本発明の半導体記憶装置の全体構成を示す。図２
において、本発明の半導体記憶装置は、任意に指定され
た複数のブロックに対して同時に書き込み保護情報を設
定可能な本発明の書き込み保護回路１と、従来からのＲ
Ｙ／ＢＹバッファ２と制御回路３と低Ｖｃｃ検出回路４
と書き込み回路５と書き込み／消去パルスタイマ６と消
去回路７とＣＥ／ＯＥ回路８と入出力バッファ９とデー
タラッチ１０とデコーダ１１とメモリセル１２から構成
される。尚、本発明の半導体記憶装置は、メモリセル１
２の書き込み領域が所定のブロックに分割され、該ブロ
ック単位に記憶情報の書き換えを防止する機能、即ち、
書き込み保護機能を有し、書き込み保護の設定を各ブロ
ック単位に実行している。
ロックに対して、同時に書き込み保護情報を設定可能な
半導体記憶装置の実施例を図面に基づいて説明する。図
２は、本発明の半導体記憶装置の全体構成を示す。図２
において、本発明の半導体記憶装置は、任意に指定され
た複数のブロックに対して同時に書き込み保護情報を設
定可能な本発明の書き込み保護回路１と、従来からのＲ
Ｙ／ＢＹバッファ２と制御回路３と低Ｖｃｃ検出回路４
と書き込み回路５と書き込み／消去パルスタイマ６と消
去回路７とＣＥ／ＯＥ回路８と入出力バッファ９とデー
タラッチ１０とデコーダ１１とメモリセル１２から構成
される。尚、本発明の半導体記憶装置は、メモリセル１
２の書き込み領域が所定のブロックに分割され、該ブロ
ック単位に記憶情報の書き換えを防止する機能、即ち、
書き込み保護機能を有し、書き込み保護の設定を各ブロ
ック単位に実行している。
【００２３】上記、図２に示す本発明の半導体記憶装置
は、該半導体記憶装置を構成する各回路の処理により、
アドレス信号：Ａ０〜Ａ１６、及び制御信号：ＷＥ（ラ
イトイネーブル）、ＣＥ（チップイネーブル）、ＯＥ
（アウトプットイネーブル）等の情報に基づいて、メモ
リセル１２からのデータ（データ信号：ＤＱ０〜ＤＱ１
５）の読み出し処理、メモリセル１２へのデータの書き
込み処理、及びメモリセル１２内のデータを消去する処
理、書き込み保護を設定する複数のブロックに対して各
ブロック単位の書き込み保護設定を複数回に分けて実行
する処理等、従来と同様に、半導体記憶装置としての通
常の処理を実行する。尚、図２において、アドレス信号
のビット数は、説明の便宜上１７ビットとしているが、
該ビット数はこれに限らず、メモリ容量に依存する。
は、該半導体記憶装置を構成する各回路の処理により、
アドレス信号：Ａ０〜Ａ１６、及び制御信号：ＷＥ（ラ
イトイネーブル）、ＣＥ（チップイネーブル）、ＯＥ
（アウトプットイネーブル）等の情報に基づいて、メモ
リセル１２からのデータ（データ信号：ＤＱ０〜ＤＱ１
５）の読み出し処理、メモリセル１２へのデータの書き
込み処理、及びメモリセル１２内のデータを消去する処
理、書き込み保護を設定する複数のブロックに対して各
ブロック単位の書き込み保護設定を複数回に分けて実行
する処理等、従来と同様に、半導体記憶装置としての通
常の処理を実行する。尚、図２において、アドレス信号
のビット数は、説明の便宜上１７ビットとしているが、
該ビット数はこれに限らず、メモリ容量に依存する。
【００２４】加えて、本発明の半導体記憶装置は、書き
込み保護を設定するブロックが複数存在する場合に書き
込み保護設定に要する時間を短縮するため、書き込み保
護回路１にて、任意に指定された複数のブロックに対し
て同時に書き込み保護情報を設定する機能を有する。図
３は、本発明の半導体記憶装置の一部を構成する書き込
み保護回路１の構成を示す。
込み保護を設定するブロックが複数存在する場合に書き
込み保護設定に要する時間を短縮するため、書き込み保
護回路１にて、任意に指定された複数のブロックに対し
て同時に書き込み保護情報を設定する機能を有する。図
３は、本発明の半導体記憶装置の一部を構成する書き込
み保護回路１の構成を示す。
【００２５】本発明の半導体記憶装置を構成する書き込
み保護回路１は、書き込み保護制御回路２２と、入力バ
ッファ回路２３と、デコード回路２４と、書き込み保護
設定回路２１から構成され、外部からの制御信号：Ｏ
Ｅ、ＷＥ、及びアドレス信号：Ａ６、Ａｉに基づいて、
ブロック単位に書き込み保護設定を実行している。尚、
図２に示す従来の半導体記憶装置は、書き込み保護回路
１にてアドレス信号：Ａ６を書き込み保護設定の制御信
号として使用し、最上位のアドレス信号（図３ではＡｉ
を示す）：Ａ１４、Ａ１５、Ａ１６を書き込み保護設定
を実行するブロックを指定するための信号として使用す
る。
み保護回路１は、書き込み保護制御回路２２と、入力バ
ッファ回路２３と、デコード回路２４と、書き込み保護
設定回路２１から構成され、外部からの制御信号：Ｏ
Ｅ、ＷＥ、及びアドレス信号：Ａ６、Ａｉに基づいて、
ブロック単位に書き込み保護設定を実行している。尚、
図２に示す従来の半導体記憶装置は、書き込み保護回路
１にてアドレス信号：Ａ６を書き込み保護設定の制御信
号として使用し、最上位のアドレス信号（図３ではＡｉ
を示す）：Ａ１４、Ａ１５、Ａ１６を書き込み保護設定
を実行するブロックを指定するための信号として使用す
る。
【００２６】ここで、図３に示す本発明の書き込み保護
回路１を構成する上記の各回路（書き込み保護制御回路
２２、入力バッファ回路２３、デコード回路２４、書き
込み保護設定回路２１に相当）を、図面に基づいて詳細
に説明する。書き込み保護制御回路２２は、書き込み保
護情報を設定するための制御を実行する機能を有する。
該書き込み保護制御回路２２は、例えば、図４に示すよ
うに、制御信号：ＯＥの’１２Ｖ’を検出したときに信
号：ＯＥＨ＝’Ｈ’を出力する高電圧検出回路４１と、
アドレス信号：Ａ６を受信する入力バッファ回路４２
と、制御信号：ＷＥを受信する入力バッファ回路４３
と、指定されたブロックに対する書き込み保護情報の設
定を制御するための各ゲート（遅延回路４４、インバー
タ４５、ＮＯＲゲート４６、ＮＡＮＤゲート４７、イン
バータ４８、４９、ＮＡＮＤゲート５０、インバータ５
１に相当）から構成される。
回路１を構成する上記の各回路（書き込み保護制御回路
２２、入力バッファ回路２３、デコード回路２４、書き
込み保護設定回路２１に相当）を、図面に基づいて詳細
に説明する。書き込み保護制御回路２２は、書き込み保
護情報を設定するための制御を実行する機能を有する。
該書き込み保護制御回路２２は、例えば、図４に示すよ
うに、制御信号：ＯＥの’１２Ｖ’を検出したときに信
号：ＯＥＨ＝’Ｈ’を出力する高電圧検出回路４１と、
アドレス信号：Ａ６を受信する入力バッファ回路４２
と、制御信号：ＷＥを受信する入力バッファ回路４３
と、指定されたブロックに対する書き込み保護情報の設
定を制御するための各ゲート（遅延回路４４、インバー
タ４５、ＮＯＲゲート４６、ＮＡＮＤゲート４７、イン
バータ４８、４９、ＮＡＮＤゲート５０、インバータ５
１に相当）から構成される。
【００２７】上記のように構成される書き込み保護制御
回路２２は、制御信号：ＯＥの０Ｖ→１２Ｖへの変化を
検出した場合、即ち、信号：ＯＥＨの０Ｖ→５Ｖの立ち
上がりにおいて、遅延回路４４、インバータ４５、及び
ＮＯＲゲート４６にて波頭微分をとることにより１パル
スのリセット信号：ＷＰＬＲＳＴを生成し、後述するラ
ッチ回路３１ａから３１ｇをリセットする。
回路２２は、制御信号：ＯＥの０Ｖ→１２Ｖへの変化を
検出した場合、即ち、信号：ＯＥＨの０Ｖ→５Ｖの立ち
上がりにおいて、遅延回路４４、インバータ４５、及び
ＮＯＲゲート４６にて波頭微分をとることにより１パル
スのリセット信号：ＷＰＬＲＳＴを生成し、後述するラ
ッチ回路３１ａから３１ｇをリセットする。
【００２８】また、書き込み保護制御回路２２は、制御
信号：ＯＥ＝１２Ｖ、ＷＥ＝’Ｌ’、アドレス信号：Ａ
６＝’Ｌ’のとき（書き込み保護情報設定時）、書き込
み保護情報書き込み信号：ＷＰＰを’Ｈ’とし、更に後
述する記憶回路８１を制御するコントロールゲート信
号：ＷＰＧを’ＶＣＣ’とする。また、書き込み保護制
御回路２２は、制御信号：ＯＥ＝１２Ｖ、ＷＥ＝’
Ｌ’、アドレス信号：Ａ６＝’Ｈ’のとき、後述するラ
ッチ回路のイネーブル信号：ＷＰＬＥＮを’Ｈ’とす
る。
信号：ＯＥ＝１２Ｖ、ＷＥ＝’Ｌ’、アドレス信号：Ａ
６＝’Ｌ’のとき（書き込み保護情報設定時）、書き込
み保護情報書き込み信号：ＷＰＰを’Ｈ’とし、更に後
述する記憶回路８１を制御するコントロールゲート信
号：ＷＰＧを’ＶＣＣ’とする。また、書き込み保護制
御回路２２は、制御信号：ＯＥ＝１２Ｖ、ＷＥ＝’
Ｌ’、アドレス信号：Ａ６＝’Ｈ’のとき、後述するラ
ッチ回路のイネーブル信号：ＷＰＬＥＮを’Ｈ’とす
る。
【００２９】尚、高電圧検出回路４１は、図９に示す各
ゲート（Ｐｃｈトランジスタ１０１、１０２、Ｎｃｈト
ランジスタ１０３、インバータ１０４、１０５に相当）
にて構成され、制御信号：ＯＥ＝１２Ｖを信号：ＯＥＨ
＝５Ｖにレベル変換している。また、入力バッファ回路
４２、４３は、図５に示す各ゲート（ＮＯＲゲート６
１、インバータ６２、６３、６４に相当）にて構成さ
れ、アドレス信号：Ａ６及び制御信号：ＷＥを受信し、
後続する回路をドライブする（図５のアドレス信号：Ａ
ｉは、それぞれアドレス信号：Ａ６、または制御信号：
ＷＥと入れ換える）。
ゲート（Ｐｃｈトランジスタ１０１、１０２、Ｎｃｈト
ランジスタ１０３、インバータ１０４、１０５に相当）
にて構成され、制御信号：ＯＥ＝１２Ｖを信号：ＯＥＨ
＝５Ｖにレベル変換している。また、入力バッファ回路
４２、４３は、図５に示す各ゲート（ＮＯＲゲート６
１、インバータ６２、６３、６４に相当）にて構成さ
れ、アドレス信号：Ａ６及び制御信号：ＷＥを受信し、
後続する回路をドライブする（図５のアドレス信号：Ａ
ｉは、それぞれアドレス信号：Ａ６、または制御信号：
ＷＥと入れ換える）。
【００３０】また、図３の入力バッファ回路２３は、書
き込み保護設定を実行するブロックを指定するためのア
ドレス信号：Ａｉを入力する機能を有する。該入力バッ
ファ回路２３は、上記入力バッファ回路４１、４２と同
様に、図５に示す各ゲート（ＮＯＲゲート６１、インバ
ータ６２、６３、６４に相当）にて構成され、アドレス
信号：Ａｉを受信し、後続する回路をドライブする。
き込み保護設定を実行するブロックを指定するためのア
ドレス信号：Ａｉを入力する機能を有する。該入力バッ
ファ回路２３は、上記入力バッファ回路４１、４２と同
様に、図５に示す各ゲート（ＮＯＲゲート６１、インバ
ータ６２、６３、６４に相当）にて構成され、アドレス
信号：Ａｉを受信し、後続する回路をドライブする。
【００３１】また、図３のデコード回路２４は、アドレ
ス信号：Ａｉをデコードして書き込み保護情報を設定す
るブロックを指定する機能を有する。該デコード回路２
４は、例えば、図６に示すように、ＮＡＮＤゲート７
１、インバータ７２、７３、７４にて構成され、アドレ
ス信号：Ａ１４＝’Ｈ’、Ａ１５＝’Ｈ’、Ａ１６＝’
Ｈ’のとき、メモリセル１２のブロックとして、例え
ば、ブロック０を指定するブロック信号：ＢＬＫ０を’
Ｈ’とする。尚、図６に示すデコード回路２４は、説明
の便宜上、ブロック信号：ＢＬＫ０を生成する回路のみ
で構成されているが、アドレス信号：Ａ１４、、Ａ１
５、Ａ１６の組み合わせにより、８種類のブロックに対
応するブロック信号：ＢＬＫ０、ＢＬＫ１・・・ＢＬＫ
８を生成可能である。また、アドレス信号：Ａｉのビッ
ト数を増やすことにより、更に多くのブロックに対応す
ることも可能である。
ス信号：Ａｉをデコードして書き込み保護情報を設定す
るブロックを指定する機能を有する。該デコード回路２
４は、例えば、図６に示すように、ＮＡＮＤゲート７
１、インバータ７２、７３、７４にて構成され、アドレ
ス信号：Ａ１４＝’Ｈ’、Ａ１５＝’Ｈ’、Ａ１６＝’
Ｈ’のとき、メモリセル１２のブロックとして、例え
ば、ブロック０を指定するブロック信号：ＢＬＫ０を’
Ｈ’とする。尚、図６に示すデコード回路２４は、説明
の便宜上、ブロック信号：ＢＬＫ０を生成する回路のみ
で構成されているが、アドレス信号：Ａ１４、、Ａ１
５、Ａ１６の組み合わせにより、８種類のブロックに対
応するブロック信号：ＢＬＫ０、ＢＬＫ１・・・ＢＬＫ
８を生成可能である。また、アドレス信号：Ａｉのビッ
ト数を増やすことにより、更に多くのブロックに対応す
ることも可能である。
【００３２】また、図３の書き込み保護設定回路２１
は、書き込み保護制御回路２２の制御により、デコード
回路２４にて指定されたブロックに対して書き込み保護
設定を実行する機能を有する。該書き込み保護設定回路
２１は、例えば、図１に示すように、デコード回路２４
からのブロック信号：ＢＬＫｎ（ｎはブロック番号を表
す）をメモリセル１２の各ブロック毎にラッチする各ラ
ッチ回路（ラッチ回路３１ａ〜３１ｇに相当）と、各ラ
ッチ回路からの書き込み保護情報：ＢＬＫＬｎ（ｎはブ
ロック番号を表す）を各ブロック毎に記憶する各書き込
み保護記憶回路（書き込み保護記憶回路３２ａ〜３２ｇ
に相当）と、各書き込み保護記憶回路にて各ブロック毎
に記憶された書き込み保護情報の中から、データ書き込
み処理の対象となるブロックの書き込み保護情報をライ
トプロテクト信号：ＷＰとして読み出す読み出し回路
（Ｎｃｈトランジスタ３３、抵抗３４、インバータ３
５、３６も相当）から構成される。尚、メモリセル１２
のブロックに対応する各ラッチ回路、及び各書き込み保
護記憶回路の数量はこの限りではない。
は、書き込み保護制御回路２２の制御により、デコード
回路２４にて指定されたブロックに対して書き込み保護
設定を実行する機能を有する。該書き込み保護設定回路
２１は、例えば、図１に示すように、デコード回路２４
からのブロック信号：ＢＬＫｎ（ｎはブロック番号を表
す）をメモリセル１２の各ブロック毎にラッチする各ラ
ッチ回路（ラッチ回路３１ａ〜３１ｇに相当）と、各ラ
ッチ回路からの書き込み保護情報：ＢＬＫＬｎ（ｎはブ
ロック番号を表す）を各ブロック毎に記憶する各書き込
み保護記憶回路（書き込み保護記憶回路３２ａ〜３２ｇ
に相当）と、各書き込み保護記憶回路にて各ブロック毎
に記憶された書き込み保護情報の中から、データ書き込
み処理の対象となるブロックの書き込み保護情報をライ
トプロテクト信号：ＷＰとして読み出す読み出し回路
（Ｎｃｈトランジスタ３３、抵抗３４、インバータ３
５、３６も相当）から構成される。尚、メモリセル１２
のブロックに対応する各ラッチ回路、及び各書き込み保
護記憶回路の数量はこの限りではない。
【００３３】尚、ここでいう書き込み保護情報とは、各
ブロックの書き込み保護が設定されているか、または、
解除されているかどうかを示す情報を表す。例えば、本
発明の半導体記憶装置は、該ブロックの書き込み保護情
報（ＷＰ）が’Ｈ’であれば、該ブロックを書き込み保
護設定状態として認識し、’Ｌ’であれば、該ブロック
を書き込み保護解除状態として認識する。
ブロックの書き込み保護が設定されているか、または、
解除されているかどうかを示す情報を表す。例えば、本
発明の半導体記憶装置は、該ブロックの書き込み保護情
報（ＷＰ）が’Ｈ’であれば、該ブロックを書き込み保
護設定状態として認識し、’Ｌ’であれば、該ブロック
を書き込み保護解除状態として認識する。
【００３４】図１の書き込み保護設定回路２１の各ラッ
チ回路は、例えば、図８に示すように、Ｎｃｈトランジ
スタ９１、９２、９３とインバータ９４、９５から構成
され、書き込み保護制御回路２２からのリセット信号：
ＷＰＬＲＳＴが’Ｌ’、イネーブル信号：ＷＰＬＥＮ
が’Ｈ’のとき、任意のブロックに書き込み保護設定を
実行する場合、任意のブロック信号：ＢＬＫｎ＝’Ｈ’
をラッチし、書き込み保護情報として信号：ＢＬＫＬｎ
を出力する。
チ回路は、例えば、図８に示すように、Ｎｃｈトランジ
スタ９１、９２、９３とインバータ９４、９５から構成
され、書き込み保護制御回路２２からのリセット信号：
ＷＰＬＲＳＴが’Ｌ’、イネーブル信号：ＷＰＬＥＮ
が’Ｈ’のとき、任意のブロックに書き込み保護設定を
実行する場合、任意のブロック信号：ＢＬＫｎ＝’Ｈ’
をラッチし、書き込み保護情報として信号：ＢＬＫＬｎ
を出力する。
【００３５】更に図１の各書き込み保護記憶回路は、例
えば、図７に示すように、記憶回路（ＣＡＭセル：Ｃｏ
ｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）
８１とＰｃｈトランジスタ８２とＮｃｈトランジスタ８
３とＮＡＮＤゲート８４から構成され、書き込み保護制
御回路２２からの書き込み保護情報書き込み信号：ＷＰ
Ｐが’Ｈ’、コントロールゲート信号：ＷＰＧが’ＶＣ
Ｃ’の場合、指定されたブロックｎに対応する記憶回路
８１に書き込み保護情報：ＢＬＫＬｎを記憶する。
えば、図７に示すように、記憶回路（ＣＡＭセル：Ｃｏ
ｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）
８１とＰｃｈトランジスタ８２とＮｃｈトランジスタ８
３とＮＡＮＤゲート８４から構成され、書き込み保護制
御回路２２からの書き込み保護情報書き込み信号：ＷＰ
Ｐが’Ｈ’、コントロールゲート信号：ＷＰＧが’ＶＣ
Ｃ’の場合、指定されたブロックｎに対応する記憶回路
８１に書き込み保護情報：ＢＬＫＬｎを記憶する。
【００３６】従って、上記、図１のように構成される書
き込み保護設定回路２１は、書き込み保護の対象となる
メモリセル１２のブロックが複数存在する場合、例え
ば、ブロック０、ブロック１、ブロック２、ブロック３
が書き込み保護設定の対象の場合、予め、ラッチ回路３
１ａ、３１ｂ、３１ｃ、３１ｄにてブロック信号：ＢＬ
Ｋ０＝’Ｈ’、ＢＬＫ１＝’Ｈ’、ＢＬＫ２＝’Ｈ’、
ＢＬＫ３＝’Ｈ’をラッチし、この状態で書き込み保護
情報書き込み信号：ＷＰＰを’Ｈ’、コントロールゲー
ト信号：ＷＰＧを’ＶＣＣ’にすることにより、指定さ
れた複数のブロック０、１、２、３に対して、同時に書
き込み保護情報を設定可能となる。
き込み保護設定回路２１は、書き込み保護の対象となる
メモリセル１２のブロックが複数存在する場合、例え
ば、ブロック０、ブロック１、ブロック２、ブロック３
が書き込み保護設定の対象の場合、予め、ラッチ回路３
１ａ、３１ｂ、３１ｃ、３１ｄにてブロック信号：ＢＬ
Ｋ０＝’Ｈ’、ＢＬＫ１＝’Ｈ’、ＢＬＫ２＝’Ｈ’、
ＢＬＫ３＝’Ｈ’をラッチし、この状態で書き込み保護
情報書き込み信号：ＷＰＰを’Ｈ’、コントロールゲー
ト信号：ＷＰＧを’ＶＣＣ’にすることにより、指定さ
れた複数のブロック０、１、２、３に対して、同時に書
き込み保護情報を設定可能となる。
【００３７】また、図１の各書き込み保護記憶回路の出
力がワイヤードオアの構成をとるため、本発明の半導体
記憶装置の制御回路３は、データの書き込み処理の対象
となるブロックを指定して、Ｎｃｈトランジスタ３３が
ＯＮとなるように信号：ＰＤＳＣＢを制御することによ
り（図１に示す信号：ＰＤＣＢを０ＶＣＣ→０．５ＶＣ
Ｃに設定）、該当ブロックの書き込み保護情報：ＷＰを
読み出すことができる。
力がワイヤードオアの構成をとるため、本発明の半導体
記憶装置の制御回路３は、データの書き込み処理の対象
となるブロックを指定して、Ｎｃｈトランジスタ３３が
ＯＮとなるように信号：ＰＤＳＣＢを制御することによ
り（図１に示す信号：ＰＤＣＢを０ＶＣＣ→０．５ＶＣ
Ｃに設定）、該当ブロックの書き込み保護情報：ＷＰを
読み出すことができる。
【００３８】ここで、図２に示す本発明の半導体記憶装
置における書き込み保護回路１の書き込み保護設定動作
を図１０に基づいて説明する。図１０に示すタイムチャ
ートは、例えば、メモリセル１２のブロック０、ブロッ
ク１、ブロック３、ブロック４に書き込み保護設定を実
行する場合を示す。制御信号：ＯＥの０Ｖ→１２Ｖが高
電圧検出回路４１にて検出されると、信号：ＯＥＨが０
Ｖ→５Ｖになり、リセット信号：ＷＰＬＲＳＴは’Ｈ’
パルスを出力する。これにより、ラッチ回路３１ａ〜３
１の書き込み保護情報：ＢＬＫＬｎがリセットされる。
置における書き込み保護回路１の書き込み保護設定動作
を図１０に基づいて説明する。図１０に示すタイムチャ
ートは、例えば、メモリセル１２のブロック０、ブロッ
ク１、ブロック３、ブロック４に書き込み保護設定を実
行する場合を示す。制御信号：ＯＥの０Ｖ→１２Ｖが高
電圧検出回路４１にて検出されると、信号：ＯＥＨが０
Ｖ→５Ｖになり、リセット信号：ＷＰＬＲＳＴは’Ｈ’
パルスを出力する。これにより、ラッチ回路３１ａ〜３
１の書き込み保護情報：ＢＬＫＬｎがリセットされる。
【００３９】ここで、例えば、アドレス信号：Ａ１６
＝’Ｌ’、Ａ１５＝’Ｌ’、Ａ１４＝’Ｌ’が入力バッ
ファ回路２３に入力された場合、デコード回路２４は、
アドレス信号：Ａｉをデコードして書き込み保護設定を
実行するブロックとして、例えば、ブロック０を指定
し、該ブロック０に対応するブロック信号：ＢＬＫ０
を’Ｈ’に設定する（図１０、）。
＝’Ｌ’、Ａ１５＝’Ｌ’、Ａ１４＝’Ｌ’が入力バッ
ファ回路２３に入力された場合、デコード回路２４は、
アドレス信号：Ａｉをデコードして書き込み保護設定を
実行するブロックとして、例えば、ブロック０を指定
し、該ブロック０に対応するブロック信号：ＢＬＫ０
を’Ｈ’に設定する（図１０、）。
【００４０】この状態で、高電圧検出回路４１にて制御
信号：ＯＥ＝１２Ｖの継続が確認され、且つ入力バッフ
ァ回路４２、４３を介してアドレス信号：Ａ６＝’
Ｈ’、及び制御信号：ＷＥ＝’Ｌ’が入力された場合、
イネーブル信号：ＷＰＬＥＮが’Ｈ’となり、ラッチ回
路３１ａは、イネーブル信号：ＷＰＬＥＮの立ち上がり
で、該ブロック信号：ＢＬＫ０をラッチする（図１０、
）。
信号：ＯＥ＝１２Ｖの継続が確認され、且つ入力バッフ
ァ回路４２、４３を介してアドレス信号：Ａ６＝’
Ｈ’、及び制御信号：ＷＥ＝’Ｌ’が入力された場合、
イネーブル信号：ＷＰＬＥＮが’Ｈ’となり、ラッチ回
路３１ａは、イネーブル信号：ＷＰＬＥＮの立ち上がり
で、該ブロック信号：ＢＬＫ０をラッチする（図１０、
）。
【００４１】続けて、アドレス信号：Ａ１６、Ａ１５、
Ａ１４が順に’ＬＬＨ’、’ＬＨＬ’、’ＬＨＨ’と変
化した場合、デコード回路２４は、例えば、ブロック
１、ブロック２、ブロック３を順に指定し、それぞれの
タイミングで該ブロックに対応するブロック信号：ＢＬ
Ｋ１、ＢＬＫ２、ＢＬＫ３を順に’Ｈ’に設定する（図
１０、）。
Ａ１４が順に’ＬＬＨ’、’ＬＨＬ’、’ＬＨＨ’と変
化した場合、デコード回路２４は、例えば、ブロック
１、ブロック２、ブロック３を順に指定し、それぞれの
タイミングで該ブロックに対応するブロック信号：ＢＬ
Ｋ１、ＢＬＫ２、ＢＬＫ３を順に’Ｈ’に設定する（図
１０、）。
【００４２】更に、ラッチ回路３１ｂ、ラッチ回路３１
ｃ、ラッチ回路３１ｄも、それぞれのタイミングで図１
０のと同様に、該ブロック信号：ＢＬＫ１、ＢＬＫ
２、ＢＬＫ３をラッチする（図１０、）。この状
態で、書き込み保護制御回路２２は、ＮＡＮＤゲート４
７、及びインバータ４８、４９を介して、書き込み保護
設定を制御するための書き込み信号：ＷＰＰ、及びコン
トロールゲート信号：ＷＰＧを出力する。
ｃ、ラッチ回路３１ｄも、それぞれのタイミングで図１
０のと同様に、該ブロック信号：ＢＬＫ１、ＢＬＫ
２、ＢＬＫ３をラッチする（図１０、）。この状
態で、書き込み保護制御回路２２は、ＮＡＮＤゲート４
７、及びインバータ４８、４９を介して、書き込み保護
設定を制御するための書き込み信号：ＷＰＰ、及びコン
トロールゲート信号：ＷＰＧを出力する。
【００４３】即ち、高電圧検出回路４１にて制御信号：
ＯＥ＝１２Ｖの継続が確認され、且つ制御信号：アドレ
ス信号：Ａ６＝’Ｌ’、制御信号：ＷＥ＝’Ｌ’の場
合、書き込み保護制御回路２２は、信号：ＷＰＰを’
Ｈ’、ＷＰＧを’ＶＣＣ’とする（図１０、）。図１
０のにおける立ち上がりタイミングで、書き込み保護
記憶回路３２ａ、３２ｂ、３２ｃ、３２ｄは、書き込み
保護情報：ＢＬＫＬ０、ＢＬＫＬ１、ＢＬＫＬ２、ＢＬ
ＫＬ３を同時に記憶する。
ＯＥ＝１２Ｖの継続が確認され、且つ制御信号：アドレ
ス信号：Ａ６＝’Ｌ’、制御信号：ＷＥ＝’Ｌ’の場
合、書き込み保護制御回路２２は、信号：ＷＰＰを’
Ｈ’、ＷＰＧを’ＶＣＣ’とする（図１０、）。図１
０のにおける立ち上がりタイミングで、書き込み保護
記憶回路３２ａ、３２ｂ、３２ｃ、３２ｄは、書き込み
保護情報：ＢＬＫＬ０、ＢＬＫＬ１、ＢＬＫＬ２、ＢＬ
ＫＬ３を同時に記憶する。
【００４４】このように、図２に示す本発明の半導体記
憶装置は、書き込み保護の対象となるメモリセル１２の
ブロックが複数存在する場合、各ブロックに対する書き
込み保護設定を同時に実行することにより、従来の半導
体記憶装置と比較して書き込み保護設定に要する時間を
短縮可能である（図１０、図１６参照）。一方、図１１
は、図１とは異なる書き込み保護設定回路２１ａの構成
を示す。
憶装置は、書き込み保護の対象となるメモリセル１２の
ブロックが複数存在する場合、各ブロックに対する書き
込み保護設定を同時に実行することにより、従来の半導
体記憶装置と比較して書き込み保護設定に要する時間を
短縮可能である（図１０、図１６参照）。一方、図１１
は、図１とは異なる書き込み保護設定回路２１ａの構成
を示す。
【００４５】以下、図１１に示す書き込み保護設定回路
２１ａを利用した場合の、図２の本発明の半導体記憶装
置について説明する。尚、図３の書き込み保護設定回路
２１は、図１１に示す書き込み保護設定回路２１ａに置
き換えて説明を行う。図１１に示す書き込み保護設定回
路２１ａは、保護設定回路２１と同様に、書き込み保護
制御回路２２の制御により、デコード回路２４にて指定
されたブロックに対して書き込み保護設定を実行する機
能を有する。該書き込み保護設定回路２１ａは、例え
ば、図１１に示すように、デコード回路２４からのブロ
ック信号：ＢＬＫｎ（ｎはブロック番号を表す）を書き
込み保護情報：ＢＬＫＬｎとして各ブロック毎に記憶す
る各書き込み保護記憶回路（書き込み保護記憶回路３２
ａ〜３２ｇに相当）と、アドレス信号：Ａｉ以外のアド
レス信号を利用してブロックへの書き込み保護設定と同
時に書き込み保護設定を実行する書き込み保護情報：Ｂ
ＬＫＬ１、ＢＬＫＬ２、ＢＬＫＬ３を生成する組み合わ
せ回路（Ｐｃｈトランジスタ１１２、Ｎｃｈトランジス
タ１１３、インバータ１１４、１１５、Ｐｃｈトランジ
スタ１１６、Ｎｃｈトランジスタ１１７、インバータ１
１８、１１９、１２０、Ｐｃｈトランジスタ１２１、Ｎ
ｃｈトランジスタ１２２、インバータ１２３、１２４に
相当）と、各書き込み保護記憶回路にて各ブロック毎に
記憶された書き込み保護情報の中から、データ書き込み
処理の対象となるブロックの書き込み保護情報をライト
プロテクト信号：ＷＰとして読み出す読み出し回路（Ｎ
ｃｈトランジスタ３３、抵抗３４、インバータ３５、３
６も相当）から構成される。尚、メモリセル１２のブロ
ックに対応する各書き込み保護記憶回路の数量はこの限
りではない。また、先に説明した書き込み保護設定回路
２１と同様の構成については、同一の符号を付して説明
を省略する。
２１ａを利用した場合の、図２の本発明の半導体記憶装
置について説明する。尚、図３の書き込み保護設定回路
２１は、図１１に示す書き込み保護設定回路２１ａに置
き換えて説明を行う。図１１に示す書き込み保護設定回
路２１ａは、保護設定回路２１と同様に、書き込み保護
制御回路２２の制御により、デコード回路２４にて指定
されたブロックに対して書き込み保護設定を実行する機
能を有する。該書き込み保護設定回路２１ａは、例え
ば、図１１に示すように、デコード回路２４からのブロ
ック信号：ＢＬＫｎ（ｎはブロック番号を表す）を書き
込み保護情報：ＢＬＫＬｎとして各ブロック毎に記憶す
る各書き込み保護記憶回路（書き込み保護記憶回路３２
ａ〜３２ｇに相当）と、アドレス信号：Ａｉ以外のアド
レス信号を利用してブロックへの書き込み保護設定と同
時に書き込み保護設定を実行する書き込み保護情報：Ｂ
ＬＫＬ１、ＢＬＫＬ２、ＢＬＫＬ３を生成する組み合わ
せ回路（Ｐｃｈトランジスタ１１２、Ｎｃｈトランジス
タ１１３、インバータ１１４、１１５、Ｐｃｈトランジ
スタ１１６、Ｎｃｈトランジスタ１１７、インバータ１
１８、１１９、１２０、Ｐｃｈトランジスタ１２１、Ｎ
ｃｈトランジスタ１２２、インバータ１２３、１２４に
相当）と、各書き込み保護記憶回路にて各ブロック毎に
記憶された書き込み保護情報の中から、データ書き込み
処理の対象となるブロックの書き込み保護情報をライト
プロテクト信号：ＷＰとして読み出す読み出し回路（Ｎ
ｃｈトランジスタ３３、抵抗３４、インバータ３５、３
６も相当）から構成される。尚、メモリセル１２のブロ
ックに対応する各書き込み保護記憶回路の数量はこの限
りではない。また、先に説明した書き込み保護設定回路
２１と同様の構成については、同一の符号を付して説明
を省略する。
【００４６】尚、ここでいう書き込み保護情報とは、各
ブロックの書き込み保護が設定されているか、または、
解除されているかどうかを示す情報を表す。例えば、本
発明の半導体記憶装置は、該ブロックの書き込み保護情
報（ＷＰ）が’Ｈ’であれば、該ブロックを書き込み保
護設定状態として認識し、’Ｌ’であれば、該ブロック
を書き込み保護解除状態として認識する。
ブロックの書き込み保護が設定されているか、または、
解除されているかどうかを示す情報を表す。例えば、本
発明の半導体記憶装置は、該ブロックの書き込み保護情
報（ＷＰ）が’Ｈ’であれば、該ブロックを書き込み保
護設定状態として認識し、’Ｌ’であれば、該ブロック
を書き込み保護解除状態として認識する。
【００４７】図１１の書き込み保護情報：ＢＬＫＬ１、
ＢＬＫＬ２、ＢＬＫＬ３を生成する組み合わせ回路を有
することにより、半発明の半導体記憶装置は、以下の処
理動作を実行する。例えば、ブロック０が書き込み保護
の対象のとき（ブロック信号：ＢＬＫ０＝’Ｈ’）、且
つアドレス信号：Ａ２、Ａ１、Ａ０がそれぞれ’ＬＬ
Ｌ’の場合、半発明の半導体記憶装置は、書き込み保護
情報：ＢＬＫＬ０＝’Ｈ’のみを書き込み保護記憶回路
３１ａに記憶する。
ＢＬＫＬ２、ＢＬＫＬ３を生成する組み合わせ回路を有
することにより、半発明の半導体記憶装置は、以下の処
理動作を実行する。例えば、ブロック０が書き込み保護
の対象のとき（ブロック信号：ＢＬＫ０＝’Ｈ’）、且
つアドレス信号：Ａ２、Ａ１、Ａ０がそれぞれ’ＬＬ
Ｌ’の場合、半発明の半導体記憶装置は、書き込み保護
情報：ＢＬＫＬ０＝’Ｈ’のみを書き込み保護記憶回路
３１ａに記憶する。
【００４８】また、例えば、ブロック０が書き込み保護
の対象のとき（ブロック信号：ＢＬＫ０＝’Ｈ’）、且
つアドレス信号：Ａ２、Ａ１、Ａ０がそれぞれ’ＬＬ
Ｈ’の場合、半発明の半導体記憶装置は、書き込み保護
情報：ＢＬＫＬ０＝’Ｈ’、ＢＬＫＬ１＝’Ｈ’を、そ
れぞれ書き込み保護記憶回路３１ａ、３１ｂに同時に記
憶する。
の対象のとき（ブロック信号：ＢＬＫ０＝’Ｈ’）、且
つアドレス信号：Ａ２、Ａ１、Ａ０がそれぞれ’ＬＬ
Ｈ’の場合、半発明の半導体記憶装置は、書き込み保護
情報：ＢＬＫＬ０＝’Ｈ’、ＢＬＫＬ１＝’Ｈ’を、そ
れぞれ書き込み保護記憶回路３１ａ、３１ｂに同時に記
憶する。
【００４９】また、例えば、ブロック０が書き込み保護
の対象のとき（ブロック信号：ＢＬＫ０＝’Ｈ’）、且
つアドレス信号：Ａ２、Ａ１がそれぞれ’ＬＨ’の場
合、半発明の半導体記憶装置は、書き込み保護情報：Ｂ
ＬＫＬ０＝’Ｈ’、ＢＬＫＬ１＝’Ｈ’、ＢＬＫＬ２
＝’Ｈ’を、それぞれ書き込み保護記憶回路３１ａ、３
１ｂ，３１ｃに同時に記憶する。
の対象のとき（ブロック信号：ＢＬＫ０＝’Ｈ’）、且
つアドレス信号：Ａ２、Ａ１がそれぞれ’ＬＨ’の場
合、半発明の半導体記憶装置は、書き込み保護情報：Ｂ
ＬＫＬ０＝’Ｈ’、ＢＬＫＬ１＝’Ｈ’、ＢＬＫＬ２
＝’Ｈ’を、それぞれ書き込み保護記憶回路３１ａ、３
１ｂ，３１ｃに同時に記憶する。
【００５０】また、例えば、ブロック０が書き込み保護
の対象のとき（ブロック信号：ＢＬＫ０＝’Ｈ’）、且
つアドレス信号：Ａ２がそれぞれ’Ｈ’の場合、半発明
の半導体記憶装置は、書き込み保護情報：ＢＬＫＬ０
＝’Ｈ’、ＢＬＫＬ１＝’Ｈ’、ＢＬＫＬ２＝’Ｈ’、
ＢＬＫＬ３＝’Ｈを、それぞれ書き込み保護記憶回路３
１ａ、３１ｂ，３１ｃ、３１ｄに同時に記憶する。
の対象のとき（ブロック信号：ＢＬＫ０＝’Ｈ’）、且
つアドレス信号：Ａ２がそれぞれ’Ｈ’の場合、半発明
の半導体記憶装置は、書き込み保護情報：ＢＬＫＬ０
＝’Ｈ’、ＢＬＫＬ１＝’Ｈ’、ＢＬＫＬ２＝’Ｈ’、
ＢＬＫＬ３＝’Ｈを、それぞれ書き込み保護記憶回路３
１ａ、３１ｂ，３１ｃ、３１ｄに同時に記憶する。
【００５１】このように図２に示す半導体記憶装置にお
いて、図１１に示す書き込み保護設定回路２１ａを利用
した場合、デコード回路２４にて指定されるブロックと
同時に、アドレス信号：Ａ２、Ａ１、Ａ０をデコードす
ることにより、該ブロック以外の少なくとも１つのブロ
ックを指定することが可能となる。従って、本発明の半
導体記憶装置は、該デコード回路２４と前記組み合わせ
回路にて指定された複数のブロックに対して、同時に書
き込み保護情報を設定可能となる。尚、前記組み合わせ
回路にてデコードする信号は、アドレス信号：Ａ２、Ａ
１、Ａ０以外の他の信号でも良い。更にデコードする信
号のビット数を増やすことにより、より多くのブロック
に対して同時に書き込み保護の設定が可能となる。
いて、図１１に示す書き込み保護設定回路２１ａを利用
した場合、デコード回路２４にて指定されるブロックと
同時に、アドレス信号：Ａ２、Ａ１、Ａ０をデコードす
ることにより、該ブロック以外の少なくとも１つのブロ
ックを指定することが可能となる。従って、本発明の半
導体記憶装置は、該デコード回路２４と前記組み合わせ
回路にて指定された複数のブロックに対して、同時に書
き込み保護情報を設定可能となる。尚、前記組み合わせ
回路にてデコードする信号は、アドレス信号：Ａ２、Ａ
１、Ａ０以外の他の信号でも良い。更にデコードする信
号のビット数を増やすことにより、より多くのブロック
に対して同時に書き込み保護の設定が可能となる。
【００５２】また、本発明の半導体記憶装置は、図１１
の書き込み保護設定回路２１ａを利用することにより、
前記デコード回路２４にて指定されるブロックを先頭ブ
ロックとし、連続するブロック対しても同時に書き込み
保護の設定が可能となる。このような場合は、特に次の
場合に有用である。例えば、ＢＩＯＳ（Ｂａｓｉｃ Ｉ
ｎｐｕｔ／Ｏｕｔｏｕｔ Ｓｙｓｔｅｍ：ＯＳ中のハー
ドウェアに依存する制御プロクラム群）格納用に用いら
れるフラッシュメモリは、システム起動中に先頭アドレ
スから読み出すため、ブートを実行するためのブロック
（以後、ブートブロックという）が先頭ブロックから連
続して配置される。
の書き込み保護設定回路２１ａを利用することにより、
前記デコード回路２４にて指定されるブロックを先頭ブ
ロックとし、連続するブロック対しても同時に書き込み
保護の設定が可能となる。このような場合は、特に次の
場合に有用である。例えば、ＢＩＯＳ（Ｂａｓｉｃ Ｉ
ｎｐｕｔ／Ｏｕｔｏｕｔ Ｓｙｓｔｅｍ：ＯＳ中のハー
ドウェアに依存する制御プロクラム群）格納用に用いら
れるフラッシュメモリは、システム起動中に先頭アドレ
スから読み出すため、ブートを実行するためのブロック
（以後、ブートブロックという）が先頭ブロックから連
続して配置される。
【００５３】ＢＩＯＳは、通常のシステム使用時に書き
換えることがないため、該フラッシュメモリは、誤って
書き換えられることがないように、先頭ブロックから連
続するブロックに対して書き込み保護情報を設定する。
また、システム拡張時にＢＩＯＳ用のメモリを拡張した
場合も、ブートブロックは、先頭ブロックから連続して
配置される必要がある。この場合も、本発明の半導体記
憶装置によれば、アドレス信号：Ａ２、Ａ１、Ａ０をデ
コードすることにより、拡張前と同様に、先頭ブロック
と同時に書き込み保護設定が可能となり、更に、その制
御プログラムが単純化、及び共通化できる。尚、上記の
説明では、ブートブロックを先頭に配置する場合（Ｂｏ
ｔｔｏｍ Ｂｏｏｔ Ｂｌｏｃｋ）について説明した
が、最終に配置する場合（Ｔｏｐ Ｂｏｏｔ Ｂｌｏｃ
ｋ）についても同様である。
換えることがないため、該フラッシュメモリは、誤って
書き換えられることがないように、先頭ブロックから連
続するブロックに対して書き込み保護情報を設定する。
また、システム拡張時にＢＩＯＳ用のメモリを拡張した
場合も、ブートブロックは、先頭ブロックから連続して
配置される必要がある。この場合も、本発明の半導体記
憶装置によれば、アドレス信号：Ａ２、Ａ１、Ａ０をデ
コードすることにより、拡張前と同様に、先頭ブロック
と同時に書き込み保護設定が可能となり、更に、その制
御プログラムが単純化、及び共通化できる。尚、上記の
説明では、ブートブロックを先頭に配置する場合（Ｂｏ
ｔｔｏｍ Ｂｏｏｔ Ｂｌｏｃｋ）について説明した
が、最終に配置する場合（Ｔｏｐ Ｂｏｏｔ Ｂｌｏｃ
ｋ）についても同様である。
【００５４】
【発明の効果】上述の如く、本発明の半導体記憶装置に
よれば、書き込み保護を設定するブロックが複数存在す
る場合、従来のように各ブロック単位の書き込み保護設
定を複数回に分けて実行しなくてもよく、任意に指定さ
れた複数のブロックに対して、同時に書き込み保護情報
を設定可能となる。
よれば、書き込み保護を設定するブロックが複数存在す
る場合、従来のように各ブロック単位の書き込み保護設
定を複数回に分けて実行しなくてもよく、任意に指定さ
れた複数のブロックに対して、同時に書き込み保護情報
を設定可能となる。
【００５５】従って、本発明によれば、書き込み保護を
設定するブロックが複数存在する場合でも、単一のブロ
ックに対する書き込み保護設定の時間と同様の時間しか
必要としないため、従来の半導体記憶装置と比較して書
き込み保護設定に要する時間を短縮可能な半導体記憶装
置を提供できる。
設定するブロックが複数存在する場合でも、単一のブロ
ックに対する書き込み保護設定の時間と同様の時間しか
必要としないため、従来の半導体記憶装置と比較して書
き込み保護設定に要する時間を短縮可能な半導体記憶装
置を提供できる。
【図１】本発明の書き込み保護設定回路の構成である。
【図２】本発明の半導体記憶装置の全体構成である。
【図３】本発明の半導体記憶装置における書き込み保護
設定回路の位置付けを示す図である。
設定回路の位置付けを示す図である。
【図４】書き込み保護制御回路の構成である。
【図５】入力バッファ回路の構成である。
【図６】デコード回路も構成である。
【図７】書き込み保護記憶回路の構成である。
【図８】ラッチ回路の構成である。
【図９】高電圧検出回路の構成である。
【図１０】書き込み保護設定のタイムチャートである。
【図１１】図１とは異なる書き込み保護設定回路２１ａ
の構成である。
の構成である。
【図１２】従来の書き込み保護回路の構成である。
【図１３】従来の書き込み保護設定回路の構成である。
【図１４】従来の書き込み保護制御回路の構成である。
【図１５】従来の書き込み保護記憶回路の構成である。
【図１６】従来の書き込み保護設定のタイムチャートで
ある。
ある。
１ 書き込み保護回路 ２ ＲＹ／ＢＹバッファ ３ 制御回路 ４ 低Ｖｃｃ検出回路 ５ 書き込み回路 ６ 書き込み／消去パルスタイマ ７ 消去回路 ８ ＣＥ／ＯＥ回路 ９ 入出力バッファ １０ データラッチ １１ デコーダ １２ メモリセル ２１ 書き込み保護設定回路 ２１ａ 書き込み保護設定回路 ２２ 書き込み保護制御回路 ２３ 入力バッファ回路 ２４ デコード回路 ３１ａ、３１ｂ、３１ｃ、３１ｄ、３１ｅ、３１ｆ、３
１ｇ ラッチ回路 ３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅ、３２ｆ、３
２ｇ 書き込み保護記憶回路 ３３ Ｎｃｈトランジスタ ３４ 抵抗 ３５、３６ インバータ ４１ 高電圧検出回路 ４２、４３ 入力バッファ回路 ４４ 遅延回路 ４５ インバータ ４６ ＮＯＲゲート ４７ ＮＡＮＤゲート ４８、４９ インバータ ５０ ＮＡＮＤゲート ５１ インバータ ６１ ＮＯＲゲート ６２、６３、６４ インバータ ７１ ＮＡＮＤゲート ７２、７３、７４ インバータ ８１ 記憶回路 ８２ Ｐｃｈトランジスタ ８３ Ｎｃｈトランジスタ ８４ ＮＡＮＤゲート ９１、９２、９３ Ｎｃｈトランジスタ ９４、９５ インバータ １０１、１０２ Ｐｃｈトランジスタ １０３ Ｎｃｈトランジスタ １０４、１０５ インバータ １１２ Ｐｃｈトランジスタ １１３ Ｎｃｈトランジスタ １１４、１１５ インバータ １１６ Ｐｃｈトランジスタ １１７ Ｎｃｈトランジスタ １１８、１１９、１２０ インバータ １２１ Ｐｃｈトランジスタ １２２ Ｎｃｈトランジスタ １２３、１２４ インバータ ２１１ 書き込み保護設定回路 ２１２ 書き込み保護制御回路 ２２１ａ、２２１ｂ、２２１ｃ、２２１ｄ、２２１ｅ、
２２１ｆ、２２１ｇ書き込み保護記憶回路
１ｇ ラッチ回路 ３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅ、３２ｆ、３
２ｇ 書き込み保護記憶回路 ３３ Ｎｃｈトランジスタ ３４ 抵抗 ３５、３６ インバータ ４１ 高電圧検出回路 ４２、４３ 入力バッファ回路 ４４ 遅延回路 ４５ インバータ ４６ ＮＯＲゲート ４７ ＮＡＮＤゲート ４８、４９ インバータ ５０ ＮＡＮＤゲート ５１ インバータ ６１ ＮＯＲゲート ６２、６３、６４ インバータ ７１ ＮＡＮＤゲート ７２、７３、７４ インバータ ８１ 記憶回路 ８２ Ｐｃｈトランジスタ ８３ Ｎｃｈトランジスタ ８４ ＮＡＮＤゲート ９１、９２、９３ Ｎｃｈトランジスタ ９４、９５ インバータ １０１、１０２ Ｐｃｈトランジスタ １０３ Ｎｃｈトランジスタ １０４、１０５ インバータ １１２ Ｐｃｈトランジスタ １１３ Ｎｃｈトランジスタ １１４、１１５ インバータ １１６ Ｐｃｈトランジスタ １１７ Ｎｃｈトランジスタ １１８、１１９、１２０ インバータ １２１ Ｐｃｈトランジスタ １２２ Ｎｃｈトランジスタ １２３、１２４ インバータ ２１１ 書き込み保護設定回路 ２１２ 書き込み保護制御回路 ２２１ａ、２２１ｂ、２２１ｃ、２２１ｄ、２２１ｅ、
２２１ｆ、２２１ｇ書き込み保護記憶回路
Claims (5)
- 【請求項１】書き込み領域が所定のブロックに分割さ
れ、該ブロック単位に記憶情報の書き換えを防止可能な
半導体記憶装置において、 任意に指定された複数のブロックに対して、同時に書き
込み保護情報を設定する書き込み保護手段を有すること
を特徴とする半導体記憶装置。 - 【請求項２】請求項１記載の半導体記憶装置において、 前記ブロックを指定するためのアドレス信号をデコード
することにより、書き込み保護情報を設定するブロック
を指定するデコード手段と、 外部からの制御信号に基づいて、書き込み保護情報を設
定するための制御を実行する書き込み保護制御手段とを
有し、 前記書き込み保護手段は、該書き込み保護制御手段の制
御により、該デコード手段にて指定された複数のブロッ
クに対して、同時に書き込み保護情報を設定することを
特徴とする半導体記憶装置。 - 【請求項３】請求項２記載の半導体記憶装置において、 前記書き込み保護手段は、書き込み保護情報を設定する
ブロックを示す前記デコード手段からのデコード信号
を、ブロック単位にラッチするラッチ手段と、 該ラッチ手段にてラッチされた該デコード信号に基づい
て、ブロック単位に書き込み保護情報を記憶する書き込
み保護記憶手段とを有し、 予め、該ラッチ手段にて複数のブロックに対応する各デ
コード信号をラッチすることにより、指定された複数の
ブロックに対して、同時に書き込み保護情報を設定する
ことを特徴とする半導体記憶装置。 - 【請求項４】請求項２記載の半導体記憶装置において、 前記書き込み保護手段は、前記デコード手段にて指定さ
れるブロックと同時に、前記アドレス信号以外の入力信
号をデコードすることにより、該ブロック以外の少なく
とも１つのブロックを指定する入力信号デコード手段
と、 前記デコード手段、及び該入力信号デコード手段にてデ
コードされたデコード信号に基づいて、ブロック単位に
書き込み保護情報を記憶する書き込み保護記憶手段とを
有し、 該デコード手段と該入力信号デコード手段にて指定され
た複数のブロックに対して、同時に書き込み保護情報を
設定することを特徴とする半導体記憶装置。 - 【請求項５】請求項４記載の半導体記憶装置において、 前記入力信号デコード手段にて指定されるブロックは、
前記デコード手段にて指定されるブロックを先頭または
最終として連続するブロックとすることを特徴とする半
導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1439098A JP3905204B2 (ja) | 1998-01-27 | 1998-01-27 | 半導体記憶装置 |
| US09/161,262 US6215717B1 (en) | 1998-01-27 | 1998-09-28 | Semiconductor memory device for reducing a time needed for performing a protecting operation |
| KR10-1998-0043381A KR100430608B1 (ko) | 1998-01-27 | 1998-10-16 | 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1439098A JP3905204B2 (ja) | 1998-01-27 | 1998-01-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11213680A true JPH11213680A (ja) | 1999-08-06 |
| JP3905204B2 JP3905204B2 (ja) | 2007-04-18 |
Family
ID=11859743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1439098A Expired - Fee Related JP3905204B2 (ja) | 1998-01-27 | 1998-01-27 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6215717B1 (ja) |
| JP (1) | JP3905204B2 (ja) |
| KR (1) | KR100430608B1 (ja) |
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| WO2005109445A1 (ja) * | 2004-05-12 | 2005-11-17 | Spansion Llc | 半導体装置および半導体装置の制御方法 |
| WO2006046282A1 (ja) * | 2004-10-26 | 2006-05-04 | Spansion Llc | 不揮発性記憶装置 |
| KR100813629B1 (ko) | 2007-01-17 | 2008-03-14 | 삼성전자주식회사 | 향상된 섹터 보호 스킴 |
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| JP2008192212A (ja) * | 2007-02-01 | 2008-08-21 | Spansion Llc | 半導体装置およびその制御方法 |
| KR100965079B1 (ko) * | 2008-11-14 | 2010-06-21 | 주식회사 하이닉스반도체 | 불휘발성 메모리 장치 |
| CN103186448A (zh) * | 2011-12-29 | 2013-07-03 | 鸿富锦精密工业（深圳）有限公司 | 芯片保护电路 |
| JP7263101B2 (ja) * | 2019-04-26 | 2023-04-24 | キヤノン株式会社 | 情報処理装置、データ検証方法 |
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| JPH04311235A (ja) | 1991-04-09 | 1992-11-04 | Mitsubishi Electric Corp | Ｅｅｐｒｏｍデータ書き込み制御方法 |
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-
1998
- 1998-01-27 JP JP1439098A patent/JP3905204B2/ja not_active Expired - Fee Related
- 1998-09-28 US US09/161,262 patent/US6215717B1/en not_active Expired - Lifetime
- 1998-10-16 KR KR10-1998-0043381A patent/KR100430608B1/ko not_active IP Right Cessation
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|---|---|
| US6215717B1 (en) | 2001-04-10 |
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| KR100430608B1 (ko) | 2004-08-09 |
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