JP7263101B2 - 情報処理装置、データ検証方法 - Google Patents
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Description
図1は実施形態1に係る複合機10のハードウェア構成を説明するブロック図である。
本発明は、上述の実施形態の1以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける1つ以上のプロセッサがプログラムを読出し実行する処理でも実現可能である。また、1以上の機能を実現する回路(例えば、ASIC)によっても実現可能である。
Claims (18)
- 情報処理装置であって、
BIOSプログラムの先頭アドレスを開始アドレスとして記憶し、かつ、前記先頭アドレスから前記BIOSプログラムを記憶しているメモリと、
リセットが解除されると前記メモリの前記開始アドレスを参照し、前記BIOSプログラムの前記先頭アドレスを読み出し、前記読み出された先頭アドレスから前記BIOSプログラムを読み出して実行する第1のプロセッサと、
前記情報処理装置に電源が供給されることに従って、前記情報処理装置の起動処理を開始するブートプログラムを実行する第2のプロセッサと、を有し、
前記第2のプロセッサは、
前記ブートプログラムを実行することによって、
前記メモリに記憶されている前記BIOSプログラムおよび前記メモリの前記開始アドレスに記憶されている前記先頭アドレスに基づくデータが、正当であるか否かを検証することを特徴とする情報処理装置。 - 前記第2のプロセッサは、前記データが正真であると判定した場合に、前記第1のプロセッサのリセットを解除することを特徴とする請求項1に記載の情報処理装置。
- 前記データは、前記開始アドレスから前記BIOSプログラムの終了アドレスまでの連続したアドレスに記憶されたデータに基づくデータであることを特徴とする請求項1又は2に記載の情報処理装置。
- 前記メモリの前記開始アドレスは、前記第1のプロセッサのリセットベクタであることを特徴とする請求項1乃至3のいずれか1項に記載の情報処理装置。
- 前記メモリは、前記BIOSプログラムおよび前記先頭アドレスに基づくデータを記憶し、
前記BIOSプログラムおよび前記先頭アドレスに基づくデータは、前記BIOSプログラムおよび前記先頭アドレスを少なくとも含む署名であることを特徴とする請求項1乃至4のいずれか1項に記載の情報処理装置。 - 前記第2のプロセッサは、
前記署名を計算する計算手段を有し、
前記メモリから読み出した署名と前記計算された署名とが一致しているか否かに基づいて、前記検証を行うことを特徴とする請求項5に記載の情報処理装置。 - 前記メモリは、前記署名を秘密鍵で暗号化された状態で記憶し、
前記第2のプロセッサは、
前記暗号化された状態の前記署名を前記秘密鍵と対になる公開鍵で復号化する復号化手段を有し、
前記メモリから読み出して復号化された署名と、前記計算された署名とが一致しているか否かに基づいて、前記検証を行うことを特徴とする請求項6に記載の情報処理装置。 - 前記メモリは、
前記開始アドレスから前記BIOSプログラムの終了アドレスまで連続したアドレスに記憶されたデータを記憶し、
前記前記開始アドレスから前記BIOSプログラムの終了アドレスまで連続したアドレスに記憶されたデータに基づくデータは、前記開始アドレスから前記BIOSプログラムの終了アドレスまで連続したアドレスに記憶されたデータに基づく署名であることを特徴とする請求項1乃至7のいずれか1項に記載の情報処理装置。 - 前記署名とは、ハッシュ値であることを特徴とする請求項5乃至8のいずれか1項に記載の情報処理装置。
- 前記第1のプロセッサは、前記第2のプロセッサが前記ブートプログラムによって前記検証を行った後、前記BIOSプログラムを実行することを特徴とする請求項9に記載の情報処理装置。
- 前記第2のプロセッサは、前記検証を行なった後、前記第1のプロセッサをリセットおよび該リセットの解除を行い、
前記第1のプロセッサは、前記第2のプロセッサによってリセットが解除されると、前記BIOSプログラムを実行することを特徴とする請求項10に記載の情報処理装置。 - BIOSプログラムの先頭アドレスを開始アドレスとして記憶し、かつ、前記先頭アドレスから前記BIOSプログラムを記憶しているメモリと、リセットが解除されると前記メモリの前記開始アドレスを参照し、前記BIOSプログラムの前記先頭アドレスを読み出し、前記読み出された先頭アドレスから前記BIOSプログラムを読み出して実行する第1のプロセッサと、装置に電源が供給されることに従って、前記装置の起動処理を開始するブートプログラムを実行する第2のプロセッサと、を有する装置のデータ検証方法であって、
前記第2のプロセッサが前記ブートプログラムを実行する工程と、
前記メモリに記憶されている前記BIOSプログラムおよび前記メモリの前記開始アドレスに記憶されている前記先頭アドレスに基づくデータが、正当であるか否かを検証する工程を有することを特徴とするデータ検証方法。 - 前記検証によって前記データが正真であると判定した場合に、前記第1のプロセッサのリセットを解除する工程を有することを特徴とする請求項12に記載のデータ検証方法。
- 前記検証されるデータは、前記開始アドレスから前記BIOSプログラムの終了アドレスまで連続したアドレスに記憶されたデータに基づくデータであることを特徴とする請求項12又は13に記載のデータ検証方法。
- 前記メモリの前記開始アドレスは、前記第1のプロセッサのリセットベクタであることを特徴とする請求項12乃至14のいずれか1項に記載のデータ検証方法。
- 前記メモリは、
前記BIOSプログラムおよび前記先頭アドレスに基づくデータを記憶し、
前記BIOSプログラムおよび前記先頭アドレスに基づくデータは、前記BIOSプログラムおよび前記先頭アドレスを少なくとも含む署名であることを特徴とする請求項12乃至15のいずれか1項に記載のデータ検証方法。 - 前記第2のプロセッサは、
前記署名を計算する計算手段を有し、
前記メモリから読み出した署名と前記計算された署名とが一致しているか否かに基づいて、前記検証を行うことを特徴とする請求項16に記載のデータ検証方法。 - 前記メモリは、
前記開始アドレスから前記BIOSプログラムの終了アドレスまで連続したアドレスに記憶されたデータを記憶し、
前記前記開始アドレスから前記BIOSプログラムの終了アドレスまで連続したアドレスに記憶されたデータに基づくデータは、前記開始アドレスから前記BIOSプログラムの終了アドレスまで連続したアドレスに記憶されたデータに基づく署名であることを特徴とする請求項12乃至17のいずれか1項に記載のデータ検証方法。
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