JPH11211795A - Ｌｓｉスキャンテスト設計回路 - Google Patents
Ｌｓｉスキャンテスト設計回路Info
- Publication number
- JPH11211795A JPH11211795A JP10019316A JP1931698A JPH11211795A JP H11211795 A JPH11211795 A JP H11211795A JP 10019316 A JP10019316 A JP 10019316A JP 1931698 A JP1931698 A JP 1931698A JP H11211795 A JPH11211795 A JP H11211795A
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- JP
- Japan
- Prior art keywords
- circuit
- scan test
- lsi
- design
- latch circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 大規模ＬＳＩのスキャンテスト設計をＬＳＩ
回路に手を加えることなく、短期間かつ故障検出漏れの
少ない状態で実現することができるＬＳＩスキャンテス
ト設計回路を提供する。 【解決手段】 スキャンテストモード用の入力端子Ｔ
と、常時は順序回路であり、スキャンテスト時にはラッ
チ回路の各入力間での組合わせ動作的に出力が確定する
回路構成のスキャンテスト設計用のラッチ回路７を有
し、ラッチ回路７はスキャンテスト時のラッチ回路を通
常の組合わせ回路として扱い、ラッチ回路の各入力まで
の組合わせロジック回路に対してもスキャンテストの適
用を可能にしたものである。
回路に手を加えることなく、短期間かつ故障検出漏れの
少ない状態で実現することができるＬＳＩスキャンテス
ト設計回路を提供する。 【解決手段】 スキャンテストモード用の入力端子Ｔ
と、常時は順序回路であり、スキャンテスト時にはラッ
チ回路の各入力間での組合わせ動作的に出力が確定する
回路構成のスキャンテスト設計用のラッチ回路７を有
し、ラッチ回路７はスキャンテスト時のラッチ回路を通
常の組合わせ回路として扱い、ラッチ回路の各入力まで
の組合わせロジック回路に対してもスキャンテストの適
用を可能にしたものである。
Description
【０００１】
【発明の属する技術分野】本発明はＬＳＩのテスト手法
としてスキャンテストを実施する際のスキャンテスト設
計回路に関するものである。
としてスキャンテストを実施する際のスキャンテスト設
計回路に関するものである。
【０００２】
【従来の技術】近年のＬＳＩの微細化とそれに伴う回路
の大規模化により、ＬＳＩをテスト、スクリーニングす
る方法としてスキャンテスト手法が広く用いられてい
る。また、ＬＳＩ回路を自動的にスキャンテスト設計回
路に置き換え、スキャンテスト用の検証パターンを発生
させるソフトウェアツールも多数知られている。しか
し、すべてのＬＳＩ回路が自動的にスキャンテスト用に
変換できる訳ではなく、テスト設計時に設計者が前記ツ
ールに適用できるよう回路に一部変更を加えているのが
現状であり、このような変更を要する回路としてラッチ
回路を含むＬＳＩ回路がある。
の大規模化により、ＬＳＩをテスト、スクリーニングす
る方法としてスキャンテスト手法が広く用いられてい
る。また、ＬＳＩ回路を自動的にスキャンテスト設計回
路に置き換え、スキャンテスト用の検証パターンを発生
させるソフトウェアツールも多数知られている。しか
し、すべてのＬＳＩ回路が自動的にスキャンテスト用に
変換できる訳ではなく、テスト設計時に設計者が前記ツ
ールに適用できるよう回路に一部変更を加えているのが
現状であり、このような変更を要する回路としてラッチ
回路を含むＬＳＩ回路がある。
【０００３】図３は従来のラッチ回路を使用したスキャ
ン設計回路の一例を示すブロック図であり、データラッ
チ回路を含むＬＳＩにスキャンテスト設計を適用した場
合の例を示す。図中、１はスキャン設計適用可能な回路
ブロックで、スキャンテスト用第１フリップフロップ回
路２と、組合せロジック回路３と、スキャンテスト用第
２フリップフロップ回路から構成され、これらのフリッ
プフロップはスキャンテスト時にはスキャンテスト用の
フリップフロップに置き換わり、スキャンラインが自動
形成される。しかし、ラッチ回路５は、このままではス
キャンテストを適用できず、事前に回路的に変更（変更
箇所１として示す）を加え、スキャンテスト時、強制的
にデータ入力がスルーで出力されるようにしている。ま
た、ラッチのゲート入力までの組合わせロジック部にも
スキャンテストを適用させる場合には、セレクタ回路６
についての回路変更（変更箇所２として示す）を行って
いる。
ン設計回路の一例を示すブロック図であり、データラッ
チ回路を含むＬＳＩにスキャンテスト設計を適用した場
合の例を示す。図中、１はスキャン設計適用可能な回路
ブロックで、スキャンテスト用第１フリップフロップ回
路２と、組合せロジック回路３と、スキャンテスト用第
２フリップフロップ回路から構成され、これらのフリッ
プフロップはスキャンテスト時にはスキャンテスト用の
フリップフロップに置き換わり、スキャンラインが自動
形成される。しかし、ラッチ回路５は、このままではス
キャンテストを適用できず、事前に回路的に変更（変更
箇所１として示す）を加え、スキャンテスト時、強制的
にデータ入力がスルーで出力されるようにしている。ま
た、ラッチのゲート入力までの組合わせロジック部にも
スキャンテストを適用させる場合には、セレクタ回路６
についての回路変更（変更箇所２として示す）を行って
いる。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな構成では、ＬＳＩの大規模化に伴い、特にＬＳＩの
設計として機能記述設計手法（論理合成による回路生
成）が用いられるようになると、前記のようにスキャン
テスト設計に適さない箇所をテスト設計時に見つけ出し
て変更を加えることはますます困難になると共に、変更
工数も増加し、また、この変更を加えることにより、本
当にゲート入力系の回路からラッチ回路に信号が届いて
いるのかの確認がスキャンテスト時にできないことや、
高速動作を行う回路においては、変更回路によるクリテ
ィカルパス遅延の確保が問題となる等、多くの問題点が
あった。
うな構成では、ＬＳＩの大規模化に伴い、特にＬＳＩの
設計として機能記述設計手法（論理合成による回路生
成）が用いられるようになると、前記のようにスキャン
テスト設計に適さない箇所をテスト設計時に見つけ出し
て変更を加えることはますます困難になると共に、変更
工数も増加し、また、この変更を加えることにより、本
当にゲート入力系の回路からラッチ回路に信号が届いて
いるのかの確認がスキャンテスト時にできないことや、
高速動作を行う回路においては、変更回路によるクリテ
ィカルパス遅延の確保が問題となる等、多くの問題点が
あった。
【０００５】本発明は上記従来の問題点を解決するもの
であり、大規模ＬＳＩのスキャンテスト設計をＬＳＩ回
路に手を加えることなく、短期間かつ故障検出漏れの少
ない状態で実現することができるＬＳＩスキャンテスト
設計回路を提供することを目的とする。
であり、大規模ＬＳＩのスキャンテスト設計をＬＳＩ回
路に手を加えることなく、短期間かつ故障検出漏れの少
ない状態で実現することができるＬＳＩスキャンテスト
設計回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明のＬＳＩスキャン
テスト設計回路はスキャンテストモード用の入力端子
と、常時は順序回路であり、スキャンテスト時にはラッ
チ回路の各入力間での組合わせ動作的に出力が確定する
回路構成のスキャンテスト設計用のラッチ回路を有し、
前記ラッチ回路はスキャンテスト時のラッチ回路を通常
の組合わせ回路として扱い、ラッチ回路の各入力までの
組合わせロジック回路に対してもスキャンテストの適用
を可能にしたものである。
テスト設計回路はスキャンテストモード用の入力端子
と、常時は順序回路であり、スキャンテスト時にはラッ
チ回路の各入力間での組合わせ動作的に出力が確定する
回路構成のスキャンテスト設計用のラッチ回路を有し、
前記ラッチ回路はスキャンテスト時のラッチ回路を通常
の組合わせ回路として扱い、ラッチ回路の各入力までの
組合わせロジック回路に対してもスキャンテストの適用
を可能にしたものである。
【０００７】この発明によれば、大規模ＬＳＩのスキャ
ンテスト設計をＬＳＩ回路に手を加えることなく、短期
間かつ故障検出漏れの少ない状態で実現することができ
る。
ンテスト設計をＬＳＩ回路に手を加えることなく、短期
間かつ故障検出漏れの少ない状態で実現することができ
る。
【０００８】
【発明の実施の形態】以下本発明の一実施の形態につい
て図面を参照しながら説明する。なお、前記従来のもの
と同一部分については同一符号を用いるものとする。図
１は本発明のＬＳＩスキャンテスト設計回路の一実施の
形態における回路構成を示すブロック図であり、図中、
２はスキャンテスト用第１フリップフロップ回路、３は
組合せロジック回路、４はスキャンテスト用第２フリッ
プフロップ回路、７はラッチ回路である。これらのフリ
ップフロップはスキャンテスト時にはスキャンテスト用
のフリップフロップに置き換わり、スキャンラインが自
動形成される点は前記従来のものと同様である。本実施
の形態の骨子は従来の図３に示すラッチ回路５に変えて
ラッチ回路７を用いている点にあり、これにより、図３
の従来例と比べても分かるように、スキャンテスト用に
適用させるための回路の変更箇所がなく、入力端子Ｔに
スキャンテストモード入力を接続するという簡単な操作
でスキャンテスト設計回路が実現できるのであり、この
点について図２を参照して更に詳細に説明する。
て図面を参照しながら説明する。なお、前記従来のもの
と同一部分については同一符号を用いるものとする。図
１は本発明のＬＳＩスキャンテスト設計回路の一実施の
形態における回路構成を示すブロック図であり、図中、
２はスキャンテスト用第１フリップフロップ回路、３は
組合せロジック回路、４はスキャンテスト用第２フリッ
プフロップ回路、７はラッチ回路である。これらのフリ
ップフロップはスキャンテスト時にはスキャンテスト用
のフリップフロップに置き換わり、スキャンラインが自
動形成される点は前記従来のものと同様である。本実施
の形態の骨子は従来の図３に示すラッチ回路５に変えて
ラッチ回路７を用いている点にあり、これにより、図３
の従来例と比べても分かるように、スキャンテスト用に
適用させるための回路の変更箇所がなく、入力端子Ｔに
スキャンテストモード入力を接続するという簡単な操作
でスキャンテスト設計回路が実現できるのであり、この
点について図２を参照して更に詳細に説明する。
【０００９】図２は本発明のＬＳＩスキャンテスト設計
回路の一実施の形態におけるラッチ回路の構成を示すブ
ロック図及びその動作を示す真理値表であり、図１に示
したラッチ回路７の具体的回路構成を示している。ま
ず、図２（ａ）に示すゲート入力（Ｇ）がＬｏｗで、デ
ータ入力（Ｄ）側のトランスファーゲートとなるスイッ
チＳＷ１がオフ、データ出力（Ｑ）を保持するフィード
バックループ側のトランスファーゲートとなるスイッチ
ＳＷ２がオンとなる時、データ出力（Ｑ）を保持するフ
ィードバックループ側のスキャンテストモード入力（Ｓ
Ｔ）を持つゲート回路ＧＣでデータ出力（Ｑ）を確定さ
せるか保持状態にするかを選択させることにより、図２
（ｂ）の真理値表に示すようにスキャンテスト時（スキ
ャンテストモードがＨｉｇｈの時）には、順序回路（デ
ータ保持動作）としてではなく、データ入力（Ｄ）とゲ
ート入力（Ｇ）とのＯＲ回路として出力が確定する回路
を実現している。
回路の一実施の形態におけるラッチ回路の構成を示すブ
ロック図及びその動作を示す真理値表であり、図１に示
したラッチ回路７の具体的回路構成を示している。ま
ず、図２（ａ）に示すゲート入力（Ｇ）がＬｏｗで、デ
ータ入力（Ｄ）側のトランスファーゲートとなるスイッ
チＳＷ１がオフ、データ出力（Ｑ）を保持するフィード
バックループ側のトランスファーゲートとなるスイッチ
ＳＷ２がオンとなる時、データ出力（Ｑ）を保持するフ
ィードバックループ側のスキャンテストモード入力（Ｓ
Ｔ）を持つゲート回路ＧＣでデータ出力（Ｑ）を確定さ
せるか保持状態にするかを選択させることにより、図２
（ｂ）の真理値表に示すようにスキャンテスト時（スキ
ャンテストモードがＨｉｇｈの時）には、順序回路（デ
ータ保持動作）としてではなく、データ入力（Ｄ）とゲ
ート入力（Ｇ）とのＯＲ回路として出力が確定する回路
を実現している。
【００１０】このようにすれば、スキャンテスト時、ラ
ッチ回路を通常の組合わせ回路として扱い、ラッチ回路
の各入力までの組合わせロジック回路に対しても、スキ
ャンテストの適用が可能となる外、前記スキャン設計用
ソフトウェアツールへの適用組み込みが比較的容易に可
能となる。
ッチ回路を通常の組合わせ回路として扱い、ラッチ回路
の各入力までの組合わせロジック回路に対しても、スキ
ャンテストの適用が可能となる外、前記スキャン設計用
ソフトウェアツールへの適用組み込みが比較的容易に可
能となる。
【００１１】
【発明の効果】以上のように本発明によれば、スキャン
設計用ソフトウェアツールへの適用に際して回路に変更
を加えることなくスキャンテスト設計回路を実現でき、
その適用組み込みが比較的容易に可能となる外、スキャ
ンテスト回路設計の開発期間を短縮することができる。
また、回路の変更がないので、これがある場合に配慮し
なければならないクリティカルパス遅延増加分を特に意
識することもなく、故障検出漏れの少ないスキャンテス
ト設計回路を実現できるという有利な効果が得られる。
設計用ソフトウェアツールへの適用に際して回路に変更
を加えることなくスキャンテスト設計回路を実現でき、
その適用組み込みが比較的容易に可能となる外、スキャ
ンテスト回路設計の開発期間を短縮することができる。
また、回路の変更がないので、これがある場合に配慮し
なければならないクリティカルパス遅延増加分を特に意
識することもなく、故障検出漏れの少ないスキャンテス
ト設計回路を実現できるという有利な効果が得られる。
【図１】本発明のＬＳＩスキャンテスト設計回路の一実
施の形態における回路構成を示すブロック図
施の形態における回路構成を示すブロック図
【図２】本発明のＬＳＩスキャンテスト設計回路の一実
施の形態におけるラッチ回路の構成を示すブロック図及
びその動作を示す真理値表
施の形態におけるラッチ回路の構成を示すブロック図及
びその動作を示す真理値表
【図３】従来のラッチ回路を使用したスキャン設計回路
の一例を示すブロック図
の一例を示すブロック図
１ スキャン設計適用可能な回路ブロック ２ スキャンテスト用第１フリップフロップ回路 ３ 組合せロジック回路 ４ スキャンテスト用第２フリップフロップ回路 ５，７ ラッチ回路 ６ セレクタ回路 Ｔ 入力端子
Claims (1)
- 【請求項１】 スキャンテストモード用の入力端子と、
常時は順序回路であり、スキャンテスト時にはラッチ回
路の各入力間での組合わせ動作的に出力が確定する回路
構成のスキャンテスト設計用のラッチ回路を有し、前記
ラッチ回路はスキャンテスト時のラッチ回路を通常の組
合わせ回路として扱い、ラッチ回路の各入力までの組合
わせロジック回路に対してもスキャンテストの適用を可
能にしたことを特徴とするＬＳＩスキャンテスト設計回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10019316A JPH11211795A (ja) | 1998-01-30 | 1998-01-30 | Ｌｓｉスキャンテスト設計回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10019316A JPH11211795A (ja) | 1998-01-30 | 1998-01-30 | Ｌｓｉスキャンテスト設計回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11211795A true JPH11211795A (ja) | 1999-08-06 |
Family
ID=11996016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10019316A Pending JPH11211795A (ja) | 1998-01-30 | 1998-01-30 | Ｌｓｉスキャンテスト設計回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11211795A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100388002C (zh) * | 2004-02-27 | 2008-05-14 | 开曼群岛威睿电通股份有限公司 | 用于扫描模式执行静态时序分析的方法及装置 |
-
1998
- 1998-01-30 JP JP10019316A patent/JPH11211795A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100388002C (zh) * | 2004-02-27 | 2008-05-14 | 开曼群岛威睿电通股份有限公司 | 用于扫描模式执行静态时序分析的方法及装置 |
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