JPH11203194A - メモリ制御回路 - Google Patents
メモリ制御回路Info
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- JPH11203194A JPH11203194A JP2045598A JP2045598A JPH11203194A JP H11203194 A JPH11203194 A JP H11203194A JP 2045598 A JP2045598 A JP 2045598A JP 2045598 A JP2045598 A JP 2045598A JP H11203194 A JPH11203194 A JP H11203194A
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Abstract
ともにバーストアクセスをサポートするCPU10に使
用され、メモリ12に対するバーストアクセス時にDR
AMの性能を最大限にひきだし、外部メモリ12に対す
るアクセスの高速化を図る。 【解決手段】 バーストアクセス時にCPU10から出
力される最初のアクセスアドレスが入力されるのを基準
として、CPU10が出力するのと同一の順番でアドレ
スを自動生成可能とするアドレス生成部16を備えると
ともに、そのアドレス生成部16から出力されるアドレ
ス信号およびCAS信号の変化タイミングを、適用する
DRAMのアクセス速度に適合させて設定する。
Description
であって、特にCPUから外部メモリに対するアクセス
時において、所定範囲のアドレスのデータに対して一括
して連続アクセス可能とするものに関する。
アドレス範囲に記憶されることが一般的であり、またメ
モリそれ自体の制御タイミング上も、一旦リードサイク
ルに入ったのちは複数のデータを一括して連続的に読み
取る方が高速なメモリアクセスが可能であることを利用
し、「ページモード」ないしは「バーストモード」と呼
ばれる高速なメモリアクセス方法が適用されることが多
い。
CPUにあっては、読み出し開始のアドレスをセットし
てリードサイクルに入ったあと、上位アドレスを固定し
たまま予め設定した手順で下位アドレスを順次に変更す
ることにより、連続したアドレスのデータを外部メモリ
から一括して読み出すことを可能としている。
クセス速度が向上した結果、マスクROMやSRAMに
匹敵するアクセス速度のものも提供されている。しかし
ながら、上記した汎用的なCPUにおけるバーストモー
ドを利用してDRAMにメモリアクセスをさせようとす
ると、マスクROMと同一のアクセス速度のメモリチッ
プを使用した場合にあっても、その制御タイミング上ウ
ェイトが入ってしまい、そのアクセス速度を最大限に発
揮できない不都合が指摘されている。
った結果、以下の事実を知見した。すなわち、マスクR
OMはCPUから出力されるアドレスをそのまま利用で
きるために、メモリ制御のための周辺回路を殆ど必要と
しないのに対し、DRAMはリフレッシュやアドレスマ
ルチプレックス等のための回路を始めとする複雑な周辺
回路を必須とするため、汎用的なCPUにあっては、回
路構成ないしは制御タイミングの設計が簡単なマスクR
OMの制御を前提として回路設計がなされることが一般
的である。なお「アドレスマルチプレックス」とは、2
種類のアドレスRAS、CASが同一ライン上に重ねら
れていることを意味する。
れるアドレスの変化に連動して直接的に駆動されるた
め、出力データの有効期間はCPUからのアドレス出力
時期に対応して決定される結果、CPUから出力される
アドレスはある程度の持続時間を必要とする。
S、CAS信号の変更点でアドレスをラッチするため、
入力されるアドレスの変更点は出力データの有効期間に
影響を与えない。その結果、アドレスがラッチされたの
ちは直ちにアドレスを変更することができ、またラッチ
されるアドレスを速くするためには、CPUから出力さ
れるアドレスの変化をできるだけ速くする必要がある。
をサポートしている場合にあっても同様であり、CPU
から出力されるアドレス信号の変化点を基準としてDR
AM用の制御回路を設計しようとすると、アドレスの変
化点がマスクROMにあっては最適であってもDRAM
における最適値からは遅すぎ、メモリ制御上、余分なウ
ェイトを入れてCAS信号の変化を遅らせざるを得ず、
DRAMにおけるアクセス性能を十分に発揮することが
できないのである。
ものであって、CPUから出力される最初のアクセスア
ドレスが入力されるのを基準として、予め設定した手順
でアドレスを自動生成可能とする手段を備えることによ
り、DRAMにおける連続アクセス時にDRAMの性能
を最大限にひきだし、外部メモリに対するアクセスの高
速化を可能とするメモリ制御回路を提供することを目的
とする。
御回路14は、図1にその全体的な構成を概略的に示す
如く、CPU10によるアドレス指定と連動して、予め
設定した順序で複数のアドレスからなるアドレス群に対
応するデータを外部メモリ12から一括して連続的に読
み出し可能とする形式のメモリシステムに対応したもの
である。
アドレスをCPU10から受け取ると、上記したCPU
10から出力されるものと同一の順序であるが、適用す
る外部メモリ12に対応させて予め設定した所定の変化
割合でアドレス群における残りのアドレスを自動生成可
能とするアドレス生成部16を備えたことを特徴とす
る。
AMとし、CPU10から出力される一連のアドレス群
は上位アドレスが固定されて下位アドレスのみが予め設
定した順番で連続的に変化するものとする一方、上記し
たアドレス生成部16として、入力されたアドレスを基
点とした例えば2進のカウントアップ動作を行う図2に
例示する様なカウンタ32が使用できる。
スの変化タイミングが、アドレス変化でデータの読み出
しタイミングが決定されるメモリに対応して設計される
一方、上記したカウンタ32から出力されるアドレス信
号およびCAS信号の変化タイミングを、適用するDR
AMのアクセス速度に適合させて設定されることが好ま
しい。
出力される最初のアクセスアドレスが入力されるのを基
準として、予め設定した手順でアドレスを自動生成可能
とする手段を備えることにより、DRAMにおける連続
アクセス時にDRAMの性能を最大限にひきだし、外部
メモリ12に対するアクセスの高速化を可能とする。
路14を、EDOタイプのDRAMの様な非同期式の外
部メモリ12に対応させて実施した一例に基づいて説明
するが、SDRAMの様な同期式のDRAMにあっても
略同様に実施することができることは勿論である。ま
た、以下で詳細に説明する構成以外の部分については従
来のメモリコントローラと略同一なので、その説明は省
略する。
1および図2に示す如く、CPU10と外部メモリ12
間にあって、CPU10から出力される各種の信号を外
部メモリ12に適合した形式に変換可能とするものであ
る。
リ12と直接的に受け渡す一方、アドレス信号20と制
御信号22とをメモリ制御回路14を介して外部メモリ
12に印加することによって外部メモリ12との間でデ
ータの受け渡しを可能とする、従来と略同様な構成の汎
用的なものである。
に入力されるアドレス信号20の変更タイミングは、図
3に例示する様に、マスクROMやSRAMの様にアド
レス変化でデータの読み出しタイミングが決定される外
部メモリ12において最高の性能を発揮する様に設計さ
れている。
するいわゆる「バーストアクセスモード」をサポートす
るとともに、そのバーストアクセス時にCPU10から
出力されるアドレス変化の順序が一定の規則性を有する
ことにより、予めそのCPU10についての技術情報か
らアドレス変化の手順が予測できるものが使用される。
1を基準として、バス幅に対応した設定数ずつ単純にア
ドレス値を増大させるものが使用されているが、その変
更手順は規則性を有するものであれば限定されるもので
はない。
部メモリ12はEDOタイプのDRAMであって、従来
と略同様に、同一のアドレス端子に対して行アドレスR
OWと列アドレスCOLとを時間的にずらせて印加する
ことにより、ROMやSRAMの場合よりも少ないアド
レスライン数で必要なアドレス指定を可能とする。
は、RAS信号の立ち下がり時期と連動して行アドレス
ROWを確定したあと、確定した同一の行アドレスRO
W上で順次に変更される列アドレスCOLをCAS信号
の立ち下がり時期と連動してラッチして行くことによ
り、ラッチされたアドレスに対応した番地のデータを読
み出すとともに、その読み出したデータDOUTを次の立
ち下がり時期まで維持することができるものが使用され
る。
力される各種の信号は、従来のメモリコントローラにお
けるものと略同様であるが、データの読み出しタイミン
グが事実上決定されるCAS信号のサイクル時間および
変化タイミングを、ウェイトが入ることなく、使用され
る外部メモリ12の性能が最大限に発揮されるものとな
る様に予め設定される。
ドレス信号20のうち、バーストアクセス時に使用され
る下位のアドレス信号24は図2に示すアドレス生成部
16に入力され、メモリアクセスに必要な列アドレスC
OLが、上記の様にしてその制御波形が設定されたCA
S信号と連動して自動的に生成される様に構成してい
る。
ンタ32であって、CPU10から出力される列アドレ
スCOLのうち、バーストアクセス時に変更使用される
アドレスラインがその入力側に接続され、第1制御信号
26の入力時にCPU10から出力されているアドレス
値(第1アドレスCOL1)が初期値としてその内部に
ラッチされるとともに、カウンタ出力信号28として出
力側に取り出される。
して、上記した初期値COL1から出力値を第2アドレ
スCOL2・第3アドレスCOL3とカウントアップし
ていくことにより、カウンタ32から出力されるアドレ
ス信号28が、CPU10から出力されるアドレスと同
一の順序であるが、第2制御信号30の入力タイミング
で変更される様に構成している。
は、上記の様にして設定されたCAS信号の立ち下がり
時点を基準とし、外部メモリ12にアドレスが取り込ま
れると、できるだけ早い時期に次のアドレスへ変更させ
る様に設定している。
力されるアドレスラインを含む全アドレスラインは、2
対1のマルチプレクサ群からなるアドレス切替部34を
介して外部メモリ12のアドレス端子MA0〜MA9に
印加することにより、行および列アドレスを択一的に切
り替えながら外部メモリ12に対してアドレス信号35
が印加され、データの読み出しに必要なアドレス指定が
なされるのである。
入力側にも2対1のマルチプレクサ群からなるメモリ種
別切替部36を備え、アドレス生成部16の入力端に接
続されるアドレスラインを切り替え可能とすることによ
り、CPU10がアクセスする外部メモリ12のデータ
バス幅が16ビットと32ビットの様に異なったバス幅
の場合にあっても、回路構成を変えることなくそのまま
適用できる様にしている。適用する外部メモリ12の種
類を1種類に固定し、あるいは3種類以上に増加させる
ことも可能である。
レス変更手順が単純なアップ動作であるためにアドレス
生成部16もバイナリカウンタ32を使用したが、変更
手順が異なる場合にあっては、その手順に対応した構成
とすることは勿論である。構成する手段も、カウンタの
ような機能デバイスやロジック回路で具体的に回路構成
し、あるいはマイクロプログラムでソフトウェア的にそ
の機能を実現してもよい。
る。
示す電気回路図の一例である。
である。
Claims (3)
- 【請求項1】 CPU(10)によるアドレス指定と連
動して、予め設定した順序で複数のアドレスからなるア
ドレス群に対応するデータを外部メモリ(12)から連
続して読み出し可能とするメモリ制御回路であって、 その一連のアドレス群における最初のアドレスをCPU
(10)から受け取ると、上記したCPU(10)から
出力されるものと同一の順序であるが所定の変化タイミ
ングでアドレス群における残りのアドレスを自動生成可
能とするアドレス生成部(16)を備えたことを特徴と
するメモリ制御回路。 - 【請求項2】 上記した制御対象の外部メモリ(12)
はDRAMであって、CPUから出力される一連のアド
レス群は上位アドレスが固定されて下位アドレスのみが
予め設定した順番で連続的に変化するものであり、 上記したアドレス生成部(16)として、入力されたア
ドレスを基点としたカウント動作を行うカウンタ(3
2)が使用される請求項1記載のメモリ制御回路。 - 【請求項3】 上記したCPU(10)から出力される
アドレスの変化タイミングが、アドレス変化でデータの
読み出しタイミングが決定されるメモリに対応して設計
される一方、 上記したカウンタから出力されるアドレス信号およびC
AS信号の変化タイミングが、適用するDRAMのアク
セス速度に適合させて設定されている請求項2記載のメ
モリ制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02045598A JP3481447B2 (ja) | 1998-01-16 | 1998-01-16 | メモリ制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02045598A JP3481447B2 (ja) | 1998-01-16 | 1998-01-16 | メモリ制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11203194A true JPH11203194A (ja) | 1999-07-30 |
JP3481447B2 JP3481447B2 (ja) | 2003-12-22 |
Family
ID=12027557
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP02045598A Expired - Fee Related JP3481447B2 (ja) | 1998-01-16 | 1998-01-16 | メモリ制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3481447B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002288036A (ja) * | 2001-03-27 | 2002-10-04 | Nec Corp | メモリ読出し回路およびice |
-
1998
- 1998-01-16 JP JP02045598A patent/JP3481447B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2002288036A (ja) * | 2001-03-27 | 2002-10-04 | Nec Corp | メモリ読出し回路およびice |
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Publication number | Publication date |
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JP3481447B2 (ja) | 2003-12-22 |
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