JPH11203194A - メモリ制御回路 - Google Patents
メモリ制御回路Info
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- JPH11203194A JPH11203194A JP2045598A JP2045598A JPH11203194A JP H11203194 A JPH11203194 A JP H11203194A JP 2045598 A JP2045598 A JP 2045598A JP 2045598 A JP2045598 A JP 2045598A JP H11203194 A JPH11203194 A JP H11203194A
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- Japan
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- address
- cpu
- memory
- output
- control circuit
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Abstract
(57)【要約】
【課題】 ＤＲＡＭを外部メモリ１２として使用すると
ともにバーストアクセスをサポートするＣＰＵ１０に使
用され、メモリ１２に対するバーストアクセス時にＤＲ
ＡＭの性能を最大限にひきだし、外部メモリ１２に対す
るアクセスの高速化を図る。 【解決手段】 バーストアクセス時にＣＰＵ１０から出
力される最初のアクセスアドレスが入力されるのを基準
として、ＣＰＵ１０が出力するのと同一の順番でアドレ
スを自動生成可能とするアドレス生成部１６を備えると
ともに、そのアドレス生成部１６から出力されるアドレ
ス信号およびＣＡＳ信号の変化タイミングを、適用する
ＤＲＡＭのアクセス速度に適合させて設定する。
ともにバーストアクセスをサポートするＣＰＵ１０に使
用され、メモリ１２に対するバーストアクセス時にＤＲ
ＡＭの性能を最大限にひきだし、外部メモリ１２に対す
るアクセスの高速化を図る。 【解決手段】 バーストアクセス時にＣＰＵ１０から出
力される最初のアクセスアドレスが入力されるのを基準
として、ＣＰＵ１０が出力するのと同一の順番でアドレ
スを自動生成可能とするアドレス生成部１６を備えると
ともに、そのアドレス生成部１６から出力されるアドレ
ス信号およびＣＡＳ信号の変化タイミングを、適用する
ＤＲＡＭのアクセス速度に適合させて設定する。
Description
【０００１】
【発明の属する技術分野】この発明はメモリの制御回路
であって、特にＣＰＵから外部メモリに対するアクセス
時において、所定範囲のアドレスのデータに対して一括
して連続アクセス可能とするものに関する。
であって、特にＣＰＵから外部メモリに対するアクセス
時において、所定範囲のアドレスのデータに対して一括
して連続アクセス可能とするものに関する。
【０００２】
【従来の技術】メモリ上に記憶されるデータは連続した
アドレス範囲に記憶されることが一般的であり、またメ
モリそれ自体の制御タイミング上も、一旦リードサイク
ルに入ったのちは複数のデータを一括して連続的に読み
取る方が高速なメモリアクセスが可能であることを利用
し、「ページモード」ないしは「バーストモード」と呼
ばれる高速なメモリアクセス方法が適用されることが多
い。
アドレス範囲に記憶されることが一般的であり、またメ
モリそれ自体の制御タイミング上も、一旦リードサイク
ルに入ったのちは複数のデータを一括して連続的に読み
取る方が高速なメモリアクセスが可能であることを利用
し、「ページモード」ないしは「バーストモード」と呼
ばれる高速なメモリアクセス方法が適用されることが多
い。
【０００３】かかるメモリアクセス方法をサポートする
ＣＰＵにあっては、読み出し開始のアドレスをセットし
てリードサイクルに入ったあと、上位アドレスを固定し
たまま予め設定した手順で下位アドレスを順次に変更す
ることにより、連続したアドレスのデータを外部メモリ
から一括して読み出すことを可能としている。
ＣＰＵにあっては、読み出し開始のアドレスをセットし
てリードサイクルに入ったあと、上位アドレスを固定し
たまま予め設定した手順で下位アドレスを順次に変更す
ることにより、連続したアドレスのデータを外部メモリ
から一括して読み出すことを可能としている。
【０００４】
【発明が解決しようとする課題】ところでＤＲＡＭのア
クセス速度が向上した結果、マスクＲＯＭやＳＲＡＭに
匹敵するアクセス速度のものも提供されている。しかし
ながら、上記した汎用的なＣＰＵにおけるバーストモー
ドを利用してＤＲＡＭにメモリアクセスをさせようとす
ると、マスクＲＯＭと同一のアクセス速度のメモリチッ
プを使用した場合にあっても、その制御タイミング上ウ
ェイトが入ってしまい、そのアクセス速度を最大限に発
揮できない不都合が指摘されている。
クセス速度が向上した結果、マスクＲＯＭやＳＲＡＭに
匹敵するアクセス速度のものも提供されている。しかし
ながら、上記した汎用的なＣＰＵにおけるバーストモー
ドを利用してＤＲＡＭにメモリアクセスをさせようとす
ると、マスクＲＯＭと同一のアクセス速度のメモリチッ
プを使用した場合にあっても、その制御タイミング上ウ
ェイトが入ってしまい、そのアクセス速度を最大限に発
揮できない不都合が指摘されている。
【０００５】かかる不都合について本発明者は考察を行
った結果、以下の事実を知見した。すなわち、マスクＲ
ＯＭはＣＰＵから出力されるアドレスをそのまま利用で
きるために、メモリ制御のための周辺回路を殆ど必要と
しないのに対し、ＤＲＡＭはリフレッシュやアドレスマ
ルチプレックス等のための回路を始めとする複雑な周辺
回路を必須とするため、汎用的なＣＰＵにあっては、回
路構成ないしは制御タイミングの設計が簡単なマスクＲ
ＯＭの制御を前提として回路設計がなされることが一般
的である。なお「アドレスマルチプレックス」とは、２
種類のアドレスＲＡＳ、ＣＡＳが同一ライン上に重ねら
れていることを意味する。
った結果、以下の事実を知見した。すなわち、マスクＲ
ＯＭはＣＰＵから出力されるアドレスをそのまま利用で
きるために、メモリ制御のための周辺回路を殆ど必要と
しないのに対し、ＤＲＡＭはリフレッシュやアドレスマ
ルチプレックス等のための回路を始めとする複雑な周辺
回路を必須とするため、汎用的なＣＰＵにあっては、回
路構成ないしは制御タイミングの設計が簡単なマスクＲ
ＯＭの制御を前提として回路設計がなされることが一般
的である。なお「アドレスマルチプレックス」とは、２
種類のアドレスＲＡＳ、ＣＡＳが同一ライン上に重ねら
れていることを意味する。
【０００６】ここでマスクＲＯＭは、ＣＰＵから出力さ
れるアドレスの変化に連動して直接的に駆動されるた
め、出力データの有効期間はＣＰＵからのアドレス出力
時期に対応して決定される結果、ＣＰＵから出力される
アドレスはある程度の持続時間を必要とする。
れるアドレスの変化に連動して直接的に駆動されるた
め、出力データの有効期間はＣＰＵからのアドレス出力
時期に対応して決定される結果、ＣＰＵから出力される
アドレスはある程度の持続時間を必要とする。
【０００７】これに対してＤＲＡＭにあっては、ＲＡ
Ｓ、ＣＡＳ信号の変更点でアドレスをラッチするため、
入力されるアドレスの変更点は出力データの有効期間に
影響を与えない。その結果、アドレスがラッチされたの
ちは直ちにアドレスを変更することができ、またラッチ
されるアドレスを速くするためには、ＣＰＵから出力さ
れるアドレスの変化をできるだけ速くする必要がある。
Ｓ、ＣＡＳ信号の変更点でアドレスをラッチするため、
入力されるアドレスの変更点は出力データの有効期間に
影響を与えない。その結果、アドレスがラッチされたの
ちは直ちにアドレスを変更することができ、またラッチ
されるアドレスを速くするためには、ＣＰＵから出力さ
れるアドレスの変化をできるだけ速くする必要がある。
【０００８】上記の関係は、ＣＰＵがバーストアクセス
をサポートしている場合にあっても同様であり、ＣＰＵ
から出力されるアドレス信号の変化点を基準としてＤＲ
ＡＭ用の制御回路を設計しようとすると、アドレスの変
化点がマスクＲＯＭにあっては最適であってもＤＲＡＭ
における最適値からは遅すぎ、メモリ制御上、余分なウ
ェイトを入れてＣＡＳ信号の変化を遅らせざるを得ず、
ＤＲＡＭにおけるアクセス性能を十分に発揮することが
できないのである。
をサポートしている場合にあっても同様であり、ＣＰＵ
から出力されるアドレス信号の変化点を基準としてＤＲ
ＡＭ用の制御回路を設計しようとすると、アドレスの変
化点がマスクＲＯＭにあっては最適であってもＤＲＡＭ
における最適値からは遅すぎ、メモリ制御上、余分なウ
ェイトを入れてＣＡＳ信号の変化を遅らせざるを得ず、
ＤＲＡＭにおけるアクセス性能を十分に発揮することが
できないのである。
【０００９】本発明は上記した知見に基づいてなされた
ものであって、ＣＰＵから出力される最初のアクセスア
ドレスが入力されるのを基準として、予め設定した手順
でアドレスを自動生成可能とする手段を備えることによ
り、ＤＲＡＭにおける連続アクセス時にＤＲＡＭの性能
を最大限にひきだし、外部メモリに対するアクセスの高
速化を可能とするメモリ制御回路を提供することを目的
とする。
ものであって、ＣＰＵから出力される最初のアクセスア
ドレスが入力されるのを基準として、予め設定した手順
でアドレスを自動生成可能とする手段を備えることによ
り、ＤＲＡＭにおける連続アクセス時にＤＲＡＭの性能
を最大限にひきだし、外部メモリに対するアクセスの高
速化を可能とするメモリ制御回路を提供することを目的
とする。
【００１０】
【課題を解決するための手段】本発明にかかるメモリ制
御回路１４は、図１にその全体的な構成を概略的に示す
如く、ＣＰＵ１０によるアドレス指定と連動して、予め
設定した順序で複数のアドレスからなるアドレス群に対
応するデータを外部メモリ１２から一括して連続的に読
み出し可能とする形式のメモリシステムに対応したもの
である。
御回路１４は、図１にその全体的な構成を概略的に示す
如く、ＣＰＵ１０によるアドレス指定と連動して、予め
設定した順序で複数のアドレスからなるアドレス群に対
応するデータを外部メモリ１２から一括して連続的に読
み出し可能とする形式のメモリシステムに対応したもの
である。
【００１１】上記した一連のアドレス群における最初の
アドレスをＣＰＵ１０から受け取ると、上記したＣＰＵ
１０から出力されるものと同一の順序であるが、適用す
る外部メモリ１２に対応させて予め設定した所定の変化
割合でアドレス群における残りのアドレスを自動生成可
能とするアドレス生成部１６を備えたことを特徴とす
る。
アドレスをＣＰＵ１０から受け取ると、上記したＣＰＵ
１０から出力されるものと同一の順序であるが、適用す
る外部メモリ１２に対応させて予め設定した所定の変化
割合でアドレス群における残りのアドレスを自動生成可
能とするアドレス生成部１６を備えたことを特徴とす
る。
【００１２】上記した制御対象の外部メモリ１２をＤＲ
ＡＭとし、ＣＰＵ１０から出力される一連のアドレス群
は上位アドレスが固定されて下位アドレスのみが予め設
定した順番で連続的に変化するものとする一方、上記し
たアドレス生成部１６として、入力されたアドレスを基
点とした例えば２進のカウントアップ動作を行う図２に
例示する様なカウンタ３２が使用できる。
ＡＭとし、ＣＰＵ１０から出力される一連のアドレス群
は上位アドレスが固定されて下位アドレスのみが予め設
定した順番で連続的に変化するものとする一方、上記し
たアドレス生成部１６として、入力されたアドレスを基
点とした例えば２進のカウントアップ動作を行う図２に
例示する様なカウンタ３２が使用できる。
【００１３】上記したＣＰＵ１０から出力されるアドレ
スの変化タイミングが、アドレス変化でデータの読み出
しタイミングが決定されるメモリに対応して設計される
一方、上記したカウンタ３２から出力されるアドレス信
号およびＣＡＳ信号の変化タイミングを、適用するＤＲ
ＡＭのアクセス速度に適合させて設定されることが好ま
しい。
スの変化タイミングが、アドレス変化でデータの読み出
しタイミングが決定されるメモリに対応して設計される
一方、上記したカウンタ３２から出力されるアドレス信
号およびＣＡＳ信号の変化タイミングを、適用するＤＲ
ＡＭのアクセス速度に適合させて設定されることが好ま
しい。
【００１４】
【発明の効果】本発明は上記のごとく、ＣＰＵ１０から
出力される最初のアクセスアドレスが入力されるのを基
準として、予め設定した手順でアドレスを自動生成可能
とする手段を備えることにより、ＤＲＡＭにおける連続
アクセス時にＤＲＡＭの性能を最大限にひきだし、外部
メモリ１２に対するアクセスの高速化を可能とする。
出力される最初のアクセスアドレスが入力されるのを基
準として、予め設定した手順でアドレスを自動生成可能
とする手段を備えることにより、ＤＲＡＭにおける連続
アクセス時にＤＲＡＭの性能を最大限にひきだし、外部
メモリ１２に対するアクセスの高速化を可能とする。
【００１５】
【発明の実施の形態】以下本発明にかかるメモリ制御回
路１４を、ＥＤＯタイプのＤＲＡＭの様な非同期式の外
部メモリ１２に対応させて実施した一例に基づいて説明
するが、ＳＤＲＡＭの様な同期式のＤＲＡＭにあっても
略同様に実施することができることは勿論である。ま
た、以下で詳細に説明する構成以外の部分については従
来のメモリコントローラと略同一なので、その説明は省
略する。
路１４を、ＥＤＯタイプのＤＲＡＭの様な非同期式の外
部メモリ１２に対応させて実施した一例に基づいて説明
するが、ＳＤＲＡＭの様な同期式のＤＲＡＭにあっても
略同様に実施することができることは勿論である。ま
た、以下で詳細に説明する構成以外の部分については従
来のメモリコントローラと略同一なので、その説明は省
略する。
【００１６】本発明にかかるメモリ制御回路１４は、図
１および図２に示す如く、ＣＰＵ１０と外部メモリ１２
間にあって、ＣＰＵ１０から出力される各種の信号を外
部メモリ１２に適合した形式に変換可能とするものであ
る。
１および図２に示す如く、ＣＰＵ１０と外部メモリ１２
間にあって、ＣＰＵ１０から出力される各種の信号を外
部メモリ１２に適合した形式に変換可能とするものであ
る。
【００１７】ＣＰＵ１０は、データ信号１８を外部メモ
リ１２と直接的に受け渡す一方、アドレス信号２０と制
御信号２２とをメモリ制御回路１４を介して外部メモリ
１２に印加することによって外部メモリ１２との間でデ
ータの受け渡しを可能とする、従来と略同様な構成の汎
用的なものである。
リ１２と直接的に受け渡す一方、アドレス信号２０と制
御信号２２とをメモリ制御回路１４を介して外部メモリ
１２に印加することによって外部メモリ１２との間でデ
ータの受け渡しを可能とする、従来と略同様な構成の汎
用的なものである。
【００１８】更に、ＣＰＵ１０からメモリ制御回路１４
に入力されるアドレス信号２０の変更タイミングは、図
３に例示する様に、マスクＲＯＭやＳＲＡＭの様にアド
レス変化でデータの読み出しタイミングが決定される外
部メモリ１２において最高の性能を発揮する様に設計さ
れている。
に入力されるアドレス信号２０の変更タイミングは、図
３に例示する様に、マスクＲＯＭやＳＲＡＭの様にアド
レス変化でデータの読み出しタイミングが決定される外
部メモリ１２において最高の性能を発揮する様に設計さ
れている。
【００１９】また、データの連続的な読み出しを可能と
するいわゆる「バーストアクセスモード」をサポートす
るとともに、そのバーストアクセス時にＣＰＵ１０から
出力されるアドレス変化の順序が一定の規則性を有する
ことにより、予めそのＣＰＵ１０についての技術情報か
らアドレス変化の手順が予測できるものが使用される。
するいわゆる「バーストアクセスモード」をサポートす
るとともに、そのバーストアクセス時にＣＰＵ１０から
出力されるアドレス変化の順序が一定の規則性を有する
ことにより、予めそのＣＰＵ１０についての技術情報か
らアドレス変化の手順が予測できるものが使用される。
【００２０】本実施例にあっては、第１アドレスＣＯＬ
１を基準として、バス幅に対応した設定数ずつ単純にア
ドレス値を増大させるものが使用されているが、その変
更手順は規則性を有するものであれば限定されるもので
はない。
１を基準として、バス幅に対応した設定数ずつ単純にア
ドレス値を増大させるものが使用されているが、その変
更手順は規則性を有するものであれば限定されるもので
はない。
【００２１】一方、ＣＰＵ１０によりアクセスされる外
部メモリ１２はＥＤＯタイプのＤＲＡＭであって、従来
と略同様に、同一のアドレス端子に対して行アドレスＲ
ＯＷと列アドレスＣＯＬとを時間的にずらせて印加する
ことにより、ＲＯＭやＳＲＡＭの場合よりも少ないアド
レスライン数で必要なアドレス指定を可能とする。
部メモリ１２はＥＤＯタイプのＤＲＡＭであって、従来
と略同様に、同一のアドレス端子に対して行アドレスＲ
ＯＷと列アドレスＣＯＬとを時間的にずらせて印加する
ことにより、ＲＯＭやＳＲＡＭの場合よりも少ないアド
レスライン数で必要なアドレス指定を可能とする。
【００２２】更に上記したバーストアクセス時にあって
は、ＲＡＳ信号の立ち下がり時期と連動して行アドレス
ＲＯＷを確定したあと、確定した同一の行アドレスＲＯ
Ｗ上で順次に変更される列アドレスＣＯＬをＣＡＳ信号
の立ち下がり時期と連動してラッチして行くことによ
り、ラッチされたアドレスに対応した番地のデータを読
み出すとともに、その読み出したデータＤOUTを次の立
ち下がり時期まで維持することができるものが使用され
る。
は、ＲＡＳ信号の立ち下がり時期と連動して行アドレス
ＲＯＷを確定したあと、確定した同一の行アドレスＲＯ
Ｗ上で順次に変更される列アドレスＣＯＬをＣＡＳ信号
の立ち下がり時期と連動してラッチして行くことによ
り、ラッチされたアドレスに対応した番地のデータを読
み出すとともに、その読み出したデータＤOUTを次の立
ち下がり時期まで維持することができるものが使用され
る。
【００２３】本発明にかかるメモリ制御回路１４に入出
力される各種の信号は、従来のメモリコントローラにお
けるものと略同様であるが、データの読み出しタイミン
グが事実上決定されるＣＡＳ信号のサイクル時間および
変化タイミングを、ウェイトが入ることなく、使用され
る外部メモリ１２の性能が最大限に発揮されるものとな
る様に予め設定される。
力される各種の信号は、従来のメモリコントローラにお
けるものと略同様であるが、データの読み出しタイミン
グが事実上決定されるＣＡＳ信号のサイクル時間および
変化タイミングを、ウェイトが入ることなく、使用され
る外部メモリ１２の性能が最大限に発揮されるものとな
る様に予め設定される。
【００２４】一方、メモリ制御回路１４に入力されたア
ドレス信号２０のうち、バーストアクセス時に使用され
る下位のアドレス信号２４は図２に示すアドレス生成部
１６に入力され、メモリアクセスに必要な列アドレスＣ
ＯＬが、上記の様にしてその制御波形が設定されたＣＡ
Ｓ信号と連動して自動的に生成される様に構成してい
る。
ドレス信号２０のうち、バーストアクセス時に使用され
る下位のアドレス信号２４は図２に示すアドレス生成部
１６に入力され、メモリアクセスに必要な列アドレスＣ
ＯＬが、上記の様にしてその制御波形が設定されたＣＡ
Ｓ信号と連動して自動的に生成される様に構成してい
る。
【００２５】ここでアドレス生成部１６はバイナリカウ
ンタ３２であって、ＣＰＵ１０から出力される列アドレ
スＣＯＬのうち、バーストアクセス時に変更使用される
アドレスラインがその入力側に接続され、第１制御信号
２６の入力時にＣＰＵ１０から出力されているアドレス
値（第１アドレスＣＯＬ１）が初期値としてその内部に
ラッチされるとともに、カウンタ出力信号２８として出
力側に取り出される。
ンタ３２であって、ＣＰＵ１０から出力される列アドレ
スＣＯＬのうち、バーストアクセス時に変更使用される
アドレスラインがその入力側に接続され、第１制御信号
２６の入力時にＣＰＵ１０から出力されているアドレス
値（第１アドレスＣＯＬ１）が初期値としてその内部に
ラッチされるとともに、カウンタ出力信号２８として出
力側に取り出される。
【００２６】この後は、第２制御信号３０の入力と連動
して、上記した初期値ＣＯＬ１から出力値を第２アドレ
スＣＯＬ２・第３アドレスＣＯＬ３とカウントアップし
ていくことにより、カウンタ３２から出力されるアドレ
ス信号２８が、ＣＰＵ１０から出力されるアドレスと同
一の順序であるが、第２制御信号３０の入力タイミング
で変更される様に構成している。
して、上記した初期値ＣＯＬ１から出力値を第２アドレ
スＣＯＬ２・第３アドレスＣＯＬ３とカウントアップし
ていくことにより、カウンタ３２から出力されるアドレ
ス信号２８が、ＣＰＵ１０から出力されるアドレスと同
一の順序であるが、第２制御信号３０の入力タイミング
で変更される様に構成している。
【００２７】更に第２制御信号３０の出力タイミング
は、上記の様にして設定されたＣＡＳ信号の立ち下がり
時点を基準とし、外部メモリ１２にアドレスが取り込ま
れると、できるだけ早い時期に次のアドレスへ変更させ
る様に設定している。
は、上記の様にして設定されたＣＡＳ信号の立ち下がり
時点を基準とし、外部メモリ１２にアドレスが取り込ま
れると、できるだけ早い時期に次のアドレスへ変更させ
る様に設定している。
【００２８】上記の様にしてアドレス生成部１６から出
力されるアドレスラインを含む全アドレスラインは、２
対１のマルチプレクサ群からなるアドレス切替部３４を
介して外部メモリ１２のアドレス端子ＭＡ０〜ＭＡ９に
印加することにより、行および列アドレスを択一的に切
り替えながら外部メモリ１２に対してアドレス信号３５
が印加され、データの読み出しに必要なアドレス指定が
なされるのである。
力されるアドレスラインを含む全アドレスラインは、２
対１のマルチプレクサ群からなるアドレス切替部３４を
介して外部メモリ１２のアドレス端子ＭＡ０〜ＭＡ９に
印加することにより、行および列アドレスを択一的に切
り替えながら外部メモリ１２に対してアドレス信号３５
が印加され、データの読み出しに必要なアドレス指定が
なされるのである。
【００２９】なお本実施例では、アドレス生成部１６の
入力側にも２対１のマルチプレクサ群からなるメモリ種
別切替部３６を備え、アドレス生成部１６の入力端に接
続されるアドレスラインを切り替え可能とすることによ
り、ＣＰＵ１０がアクセスする外部メモリ１２のデータ
バス幅が１６ビットと３２ビットの様に異なったバス幅
の場合にあっても、回路構成を変えることなくそのまま
適用できる様にしている。適用する外部メモリ１２の種
類を１種類に固定し、あるいは３種類以上に増加させる
ことも可能である。
入力側にも２対１のマルチプレクサ群からなるメモリ種
別切替部３６を備え、アドレス生成部１６の入力端に接
続されるアドレスラインを切り替え可能とすることによ
り、ＣＰＵ１０がアクセスする外部メモリ１２のデータ
バス幅が１６ビットと３２ビットの様に異なったバス幅
の場合にあっても、回路構成を変えることなくそのまま
適用できる様にしている。適用する外部メモリ１２の種
類を１種類に固定し、あるいは３種類以上に増加させる
ことも可能である。
【００３０】また、本実施例におけるＣＰＵ１０のアド
レス変更手順が単純なアップ動作であるためにアドレス
生成部１６もバイナリカウンタ３２を使用したが、変更
手順が異なる場合にあっては、その手順に対応した構成
とすることは勿論である。構成する手段も、カウンタの
ような機能デバイスやロジック回路で具体的に回路構成
し、あるいはマイクロプログラムでソフトウェア的にそ
の機能を実現してもよい。
レス変更手順が単純なアップ動作であるためにアドレス
生成部１６もバイナリカウンタ３２を使用したが、変更
手順が異なる場合にあっては、その手順に対応した構成
とすることは勿論である。構成する手段も、カウンタの
ような機能デバイスやロジック回路で具体的に回路構成
し、あるいはマイクロプログラムでソフトウェア的にそ
の機能を実現してもよい。
【図１】本発明の全体的な構成を示すブロック図であ
る。
る。
【図２】アドレス制御回路と外部メモリとの接続状態を
示す電気回路図の一例である。
示す電気回路図の一例である。
【図３】アドレス制御回路の動作状況を説明する波形図
である。
である。
１０ ＣＰＵ １２ 外部メモリ １４ メモリ制御回路 １６ アドレス生成部 １８ データ信号 ２０ 入力側アドレス信号 ２２ 入力側制御信号 ２４ バーストアクセス用アドレス信号 ２６ 第１制御信号 ２８ カウンタ出力信号 ３０ 第２制御信号 ３２ カウンタ ３４ アドレス切替部 ３６ メモリ種別切替部
Claims (3)
- 【請求項１】 ＣＰＵ（１０）によるアドレス指定と連
動して、予め設定した順序で複数のアドレスからなるア
ドレス群に対応するデータを外部メモリ（１２）から連
続して読み出し可能とするメモリ制御回路であって、 その一連のアドレス群における最初のアドレスをＣＰＵ
（１０）から受け取ると、上記したＣＰＵ（１０）から
出力されるものと同一の順序であるが所定の変化タイミ
ングでアドレス群における残りのアドレスを自動生成可
能とするアドレス生成部（１６）を備えたことを特徴と
するメモリ制御回路。 - 【請求項２】 上記した制御対象の外部メモリ（１２）
はＤＲＡＭであって、ＣＰＵから出力される一連のアド
レス群は上位アドレスが固定されて下位アドレスのみが
予め設定した順番で連続的に変化するものであり、 上記したアドレス生成部（１６）として、入力されたア
ドレスを基点としたカウント動作を行うカウンタ（３
２）が使用される請求項１記載のメモリ制御回路。 - 【請求項３】 上記したＣＰＵ（１０）から出力される
アドレスの変化タイミングが、アドレス変化でデータの
読み出しタイミングが決定されるメモリに対応して設計
される一方、 上記したカウンタから出力されるアドレス信号およびＣ
ＡＳ信号の変化タイミングが、適用するＤＲＡＭのアク
セス速度に適合させて設定されている請求項２記載のメ
モリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02045598A JP3481447B2 (ja) | 1998-01-16 | 1998-01-16 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02045598A JP3481447B2 (ja) | 1998-01-16 | 1998-01-16 | メモリ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11203194A true JPH11203194A (ja) | 1999-07-30 |
| JP3481447B2 JP3481447B2 (ja) | 2003-12-22 |
Family
ID=12027557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02045598A Expired - Fee Related JP3481447B2 (ja) | 1998-01-16 | 1998-01-16 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3481447B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002288036A (ja) * | 2001-03-27 | 2002-10-04 | Nec Corp | メモリ読出し回路およびｉｃｅ |
-
1998
- 1998-01-16 JP JP02045598A patent/JP3481447B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002288036A (ja) * | 2001-03-27 | 2002-10-04 | Nec Corp | メモリ読出し回路およびｉｃｅ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3481447B2 (ja) | 2003-12-22 |
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