JPH11203194A - Memory control circuit - Google Patents
Memory control circuitInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明はメモリの制御回路
であって、特にＣＰＵから外部メモリに対するアクセス
時において、所定範囲のアドレスのデータに対して一括
して連続アクセス可能とするものに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory control circuit, and more particularly to a memory control circuit which enables continuous access to data in a predetermined range of addresses at the time of access from a CPU to an external memory.
【０００２】[0002]
【従来の技術】メモリ上に記憶されるデータは連続した
アドレス範囲に記憶されることが一般的であり、またメ
モリそれ自体の制御タイミング上も、一旦リードサイク
ルに入ったのちは複数のデータを一括して連続的に読み
取る方が高速なメモリアクセスが可能であることを利用
し、「ページモード」ないしは「バーストモード」と呼
ばれる高速なメモリアクセス方法が適用されることが多
い。2. Description of the Related Art In general, data stored in a memory is stored in a continuous address range, and a plurality of data are temporarily stored in a read cycle once the memory enters a read cycle. A high-speed memory access method called a “page mode” or a “burst mode” is often applied, taking advantage of the fact that high-speed memory access is possible when batch reading is performed continuously.
【０００３】かかるメモリアクセス方法をサポートする
ＣＰＵにあっては、読み出し開始のアドレスをセットし
てリードサイクルに入ったあと、上位アドレスを固定し
たまま予め設定した手順で下位アドレスを順次に変更す
ることにより、連続したアドレスのデータを外部メモリ
から一括して読み出すことを可能としている。In a CPU supporting such a memory access method, after setting a read start address and entering a read cycle, the lower address is sequentially changed in a preset procedure while the upper address is fixed. Thereby, it is possible to collectively read data of consecutive addresses from the external memory.
【０００４】[0004]
【発明が解決しようとする課題】ところでＤＲＡＭのア
クセス速度が向上した結果、マスクＲＯＭやＳＲＡＭに
匹敵するアクセス速度のものも提供されている。しかし
ながら、上記した汎用的なＣＰＵにおけるバーストモー
ドを利用してＤＲＡＭにメモリアクセスをさせようとす
ると、マスクＲＯＭと同一のアクセス速度のメモリチッ
プを使用した場合にあっても、その制御タイミング上ウ
ェイトが入ってしまい、そのアクセス速度を最大限に発
揮できない不都合が指摘されている。By the way, as a result of the improvement in the access speed of the DRAM, there is also provided a device having an access speed comparable to that of the mask ROM or the SRAM. However, if an attempt is made to make the DRAM access the memory using the burst mode of the general-purpose CPU described above, even when a memory chip having the same access speed as the mask ROM is used, the wait is low in terms of control timing. It has been pointed out that the access speed cannot be maximized.
【０００５】かかる不都合について本発明者は考察を行
った結果、以下の事実を知見した。すなわち、マスクＲ
ＯＭはＣＰＵから出力されるアドレスをそのまま利用で
きるために、メモリ制御のための周辺回路を殆ど必要と
しないのに対し、ＤＲＡＭはリフレッシュやアドレスマ
ルチプレックス等のための回路を始めとする複雑な周辺
回路を必須とするため、汎用的なＣＰＵにあっては、回
路構成ないしは制御タイミングの設計が簡単なマスクＲ
ＯＭの制御を前提として回路設計がなされることが一般
的である。なお「アドレスマルチプレックス」とは、２
種類のアドレスＲＡＳ、ＣＡＳが同一ライン上に重ねら
れていることを意味する。The present inventor has studied the above disadvantages and found the following facts. That is, the mask R
Since the OM can use the address output from the CPU as it is, it hardly needs a peripheral circuit for memory control. On the other hand, the DRAM has a complicated peripheral circuit such as a circuit for refreshing and address multiplexing. Since a circuit is indispensable, in a general-purpose CPU, a mask R that can easily design a circuit configuration or control timing is used.
Generally, circuit design is performed on the premise of OM control. “Address multiplex” is 2
This means that the types of addresses RAS and CAS are overlaid on the same line.
【０００６】ここでマスクＲＯＭは、ＣＰＵから出力さ
れるアドレスの変化に連動して直接的に駆動されるた
め、出力データの有効期間はＣＰＵからのアドレス出力
時期に対応して決定される結果、ＣＰＵから出力される
アドレスはある程度の持続時間を必要とする。Since the mask ROM is driven directly in response to a change in the address output from the CPU, the valid period of the output data is determined in accordance with the address output timing from the CPU. The address output from the CPU requires a certain duration.
【０００７】これに対してＤＲＡＭにあっては、ＲＡ
Ｓ、ＣＡＳ信号の変更点でアドレスをラッチするため、
入力されるアドレスの変更点は出力データの有効期間に
影響を与えない。その結果、アドレスがラッチされたの
ちは直ちにアドレスを変更することができ、またラッチ
されるアドレスを速くするためには、ＣＰＵから出力さ
れるアドレスの変化をできるだけ速くする必要がある。On the other hand, in a DRAM, RA
Since the address is latched at the change point of the S and CAS signals,
Changes in the input address do not affect the validity period of the output data. As a result, the address can be changed immediately after the address is latched, and in order to increase the latched address, it is necessary to change the address output from the CPU as quickly as possible.
【０００８】上記の関係は、ＣＰＵがバーストアクセス
をサポートしている場合にあっても同様であり、ＣＰＵ
から出力されるアドレス信号の変化点を基準としてＤＲ
ＡＭ用の制御回路を設計しようとすると、アドレスの変
化点がマスクＲＯＭにあっては最適であってもＤＲＡＭ
における最適値からは遅すぎ、メモリ制御上、余分なウ
ェイトを入れてＣＡＳ信号の変化を遅らせざるを得ず、
ＤＲＡＭにおけるアクセス性能を十分に発揮することが
できないのである。The above relationship is the same even when the CPU supports burst access.
DR based on the transition point of the address signal output from
When designing a control circuit for AM, even if the address change point is optimal in the mask ROM, the DRAM
Is too late from the optimal value in, and for memory control, an extra wait must be added to delay the change of the CAS signal.
The access performance in the DRAM cannot be sufficiently exhibited.
【０００９】本発明は上記した知見に基づいてなされた
ものであって、ＣＰＵから出力される最初のアクセスア
ドレスが入力されるのを基準として、予め設定した手順
でアドレスを自動生成可能とする手段を備えることによ
り、ＤＲＡＭにおける連続アクセス時にＤＲＡＭの性能
を最大限にひきだし、外部メモリに対するアクセスの高
速化を可能とするメモリ制御回路を提供することを目的
とする。The present invention has been made based on the above-mentioned knowledge, and means for automatically generating an address in a preset procedure based on the input of the first access address output from the CPU. It is an object of the present invention to provide a memory control circuit that maximizes the performance of a DRAM at the time of continuous access to the DRAM and enables high-speed access to an external memory.
【００１０】[0010]
【課題を解決するための手段】本発明にかかるメモリ制
御回路１４は、図１にその全体的な構成を概略的に示す
如く、ＣＰＵ１０によるアドレス指定と連動して、予め
設定した順序で複数のアドレスからなるアドレス群に対
応するデータを外部メモリ１２から一括して連続的に読
み出し可能とする形式のメモリシステムに対応したもの
である。As shown schematically in FIG. 1, the memory control circuit 14 according to the present invention includes a plurality of memory control circuits 14 arranged in a predetermined order in conjunction with address designation by the CPU 10. The present invention is compatible with a memory system in which data corresponding to an address group consisting of addresses can be collectively and continuously read from the external memory 12.
【００１１】上記した一連のアドレス群における最初の
アドレスをＣＰＵ１０から受け取ると、上記したＣＰＵ
１０から出力されるものと同一の順序であるが、適用す
る外部メモリ１２に対応させて予め設定した所定の変化
割合でアドレス群における残りのアドレスを自動生成可
能とするアドレス生成部１６を備えたことを特徴とす
る。When the first address in the series of address groups is received from the CPU 10, the CPU
An address generator 16 is provided which enables the remaining addresses in the address group to be automatically generated at a predetermined change rate set in advance in the same order as that output from the external memory 12 but corresponding to the external memory 12 to be applied. It is characterized by the following.
【００１２】上記した制御対象の外部メモリ１２をＤＲ
ＡＭとし、ＣＰＵ１０から出力される一連のアドレス群
は上位アドレスが固定されて下位アドレスのみが予め設
定した順番で連続的に変化するものとする一方、上記し
たアドレス生成部１６として、入力されたアドレスを基
点とした例えば２進のカウントアップ動作を行う図２に
例示する様なカウンタ３２が使用できる。The external memory 12 to be controlled is stored in the DR
In the series of addresses output from the CPU 10, the upper address is fixed and only the lower address changes continuously in a preset order. For example, a counter 32 as shown in FIG.
【００１３】上記したＣＰＵ１０から出力されるアドレ
スの変化タイミングが、アドレス変化でデータの読み出
しタイミングが決定されるメモリに対応して設計される
一方、上記したカウンタ３２から出力されるアドレス信
号およびＣＡＳ信号の変化タイミングを、適用するＤＲ
ＡＭのアクセス速度に適合させて設定されることが好ま
しい。The address change timing output from the CPU 10 is designed corresponding to the memory whose data read timing is determined by the address change, while the address signal and the CAS signal output from the counter 32 are set. The change timing of
It is preferable that the setting is made in accordance with the access speed of the AM.
【００１４】[0014]
【発明の効果】本発明は上記のごとく、ＣＰＵ１０から
出力される最初のアクセスアドレスが入力されるのを基
準として、予め設定した手順でアドレスを自動生成可能
とする手段を備えることにより、ＤＲＡＭにおける連続
アクセス時にＤＲＡＭの性能を最大限にひきだし、外部
メモリ１２に対するアクセスの高速化を可能とする。As described above, the present invention has a means for automatically generating an address in a preset procedure based on the input of the first access address output from the CPU 10, thereby providing a DRAM. At the time of continuous access, the performance of the DRAM is maximized and the speed of access to the external memory 12 can be increased.
【００１５】[0015]
【発明の実施の形態】以下本発明にかかるメモリ制御回
路１４を、ＥＤＯタイプのＤＲＡＭの様な非同期式の外
部メモリ１２に対応させて実施した一例に基づいて説明
するが、ＳＤＲＡＭの様な同期式のＤＲＡＭにあっても
略同様に実施することができることは勿論である。ま
た、以下で詳細に説明する構成以外の部分については従
来のメモリコントローラと略同一なので、その説明は省
略する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a memory control circuit 14 according to the present invention will be described based on an example in which the memory control circuit 14 is applied to an asynchronous external memory 12 such as an EDO type DRAM. It goes without saying that the present invention can be implemented in substantially the same manner in a DRAM of the formula. In addition, portions other than the configuration described in detail below are substantially the same as those of the conventional memory controller, and the description thereof is omitted.
【００１６】本発明にかかるメモリ制御回路１４は、図
１および図２に示す如く、ＣＰＵ１０と外部メモリ１２
間にあって、ＣＰＵ１０から出力される各種の信号を外
部メモリ１２に適合した形式に変換可能とするものであ
る。As shown in FIGS. 1 and 2, the memory control circuit 14 according to the present invention comprises a CPU 10 and an external memory 12.
In between, various signals output from the CPU 10 can be converted into a format suitable for the external memory 12.
【００１７】ＣＰＵ１０は、データ信号１８を外部メモ
リ１２と直接的に受け渡す一方、アドレス信号２０と制
御信号２２とをメモリ制御回路１４を介して外部メモリ
１２に印加することによって外部メモリ１２との間でデ
ータの受け渡しを可能とする、従来と略同様な構成の汎
用的なものである。The CPU 10 transfers the data signal 18 directly to the external memory 12 while applying an address signal 20 and a control signal 22 to the external memory 12 via the memory control circuit 14 to communicate with the external memory 12. This is a general-purpose device having a configuration substantially the same as that of the related art, which enables data to be transferred between devices.
【００１８】更に、ＣＰＵ１０からメモリ制御回路１４
に入力されるアドレス信号２０の変更タイミングは、図
３に例示する様に、マスクＲＯＭやＳＲＡＭの様にアド
レス変化でデータの読み出しタイミングが決定される外
部メモリ１２において最高の性能を発揮する様に設計さ
れている。Further, the memory control circuit 14
The change timing of the address signal 20 input to the external memory 12 is, as illustrated in FIG. 3, such that the highest performance is obtained in the external memory 12 in which the data read timing is determined by an address change like a mask ROM or an SRAM. Designed.
【００１９】また、データの連続的な読み出しを可能と
するいわゆる「バーストアクセスモード」をサポートす
るとともに、そのバーストアクセス時にＣＰＵ１０から
出力されるアドレス変化の順序が一定の規則性を有する
ことにより、予めそのＣＰＵ１０についての技術情報か
らアドレス変化の手順が予測できるものが使用される。In addition to supporting a so-called "burst access mode" that enables continuous reading of data, the order of address changes output from the CPU 10 at the time of the burst access has a certain regularity. The one that can predict the procedure of the address change from the technical information on the CPU 10 is used.
【００２０】本実施例にあっては、第１アドレスＣＯＬ
１を基準として、バス幅に対応した設定数ずつ単純にア
ドレス値を増大させるものが使用されているが、その変
更手順は規則性を有するものであれば限定されるもので
はない。In this embodiment, the first address COL
Although a method of simply increasing the address value by a set number corresponding to the bus width based on 1 is used, the change procedure is not limited as long as it has regularity.
【００２１】一方、ＣＰＵ１０によりアクセスされる外
部メモリ１２はＥＤＯタイプのＤＲＡＭであって、従来
と略同様に、同一のアドレス端子に対して行アドレスＲ
ＯＷと列アドレスＣＯＬとを時間的にずらせて印加する
ことにより、ＲＯＭやＳＲＡＭの場合よりも少ないアド
レスライン数で必要なアドレス指定を可能とする。On the other hand, the external memory 12 accessed by the CPU 10 is an EDO type DRAM, and the row address R is supplied to the same address terminal as in the prior art.
By applying the OW and the column address COL with a time lag, it is possible to specify a required address with a smaller number of address lines than in the case of a ROM or an SRAM.
【００２２】更に上記したバーストアクセス時にあって
は、ＲＡＳ信号の立ち下がり時期と連動して行アドレス
ＲＯＷを確定したあと、確定した同一の行アドレスＲＯ
Ｗ上で順次に変更される列アドレスＣＯＬをＣＡＳ信号
の立ち下がり時期と連動してラッチして行くことによ
り、ラッチされたアドレスに対応した番地のデータを読
み出すとともに、その読み出したデータＤOUTを次の立
ち下がり時期まで維持することができるものが使用され
る。Further, at the time of the above-mentioned burst access, after the row address ROW is determined in conjunction with the falling timing of the RAS signal, the same row address ROW is determined.
By latching the column address COL that is sequentially changed on W in conjunction with the falling edge of the CAS signal, the data at the address corresponding to the latched address is read, and the read data DOUT is stored in the next address. Is used that can be maintained until the falling time.
【００２３】本発明にかかるメモリ制御回路１４に入出
力される各種の信号は、従来のメモリコントローラにお
けるものと略同様であるが、データの読み出しタイミン
グが事実上決定されるＣＡＳ信号のサイクル時間および
変化タイミングを、ウェイトが入ることなく、使用され
る外部メモリ１２の性能が最大限に発揮されるものとな
る様に予め設定される。Various signals input to and output from the memory control circuit 14 according to the present invention are substantially the same as those in the conventional memory controller. The change timing is set in advance so that the performance of the external memory 12 to be used is maximized without adding a wait.
【００２４】一方、メモリ制御回路１４に入力されたア
ドレス信号２０のうち、バーストアクセス時に使用され
る下位のアドレス信号２４は図２に示すアドレス生成部
１６に入力され、メモリアクセスに必要な列アドレスＣ
ＯＬが、上記の様にしてその制御波形が設定されたＣＡ
Ｓ信号と連動して自動的に生成される様に構成してい
る。On the other hand, of the address signals 20 input to the memory control circuit 14, the lower address signal 24 used during burst access is input to the address generator 16 shown in FIG. C
OL is the CA whose control waveform is set as described above.
It is configured to be automatically generated in conjunction with the S signal.
【００２５】ここでアドレス生成部１６はバイナリカウ
ンタ３２であって、ＣＰＵ１０から出力される列アドレ
スＣＯＬのうち、バーストアクセス時に変更使用される
アドレスラインがその入力側に接続され、第１制御信号
２６の入力時にＣＰＵ１０から出力されているアドレス
値（第１アドレスＣＯＬ１）が初期値としてその内部に
ラッチされるとともに、カウンタ出力信号２８として出
力側に取り出される。Here, the address generator 16 is a binary counter 32, of the column address COL output from the CPU 10, an address line which is changed and used at the time of burst access is connected to its input side, and the first control signal 26 The address value (first address COL1) output from the CPU 10 at the time of input is latched therein as an initial value, and is taken out to the output side as a counter output signal 28.
【００２６】この後は、第２制御信号３０の入力と連動
して、上記した初期値ＣＯＬ１から出力値を第２アドレ
スＣＯＬ２・第３アドレスＣＯＬ３とカウントアップし
ていくことにより、カウンタ３２から出力されるアドレ
ス信号２８が、ＣＰＵ１０から出力されるアドレスと同
一の順序であるが、第２制御信号３０の入力タイミング
で変更される様に構成している。Thereafter, in conjunction with the input of the second control signal 30, the output value is counted up from the initial value COL1 to the second address COL2 and the third address COL3, whereby the output from the counter 32 is increased. The address signal 28 is in the same order as the address output from the CPU 10, but is changed at the input timing of the second control signal 30.
【００２７】更に第２制御信号３０の出力タイミング
は、上記の様にして設定されたＣＡＳ信号の立ち下がり
時点を基準とし、外部メモリ１２にアドレスが取り込ま
れると、できるだけ早い時期に次のアドレスへ変更させ
る様に設定している。The output timing of the second control signal 30 is based on the fall time of the CAS signal set as described above, and when an address is fetched into the external memory 12, the output to the next address is started as soon as possible. It is set to change.
【００２８】上記の様にしてアドレス生成部１６から出
力されるアドレスラインを含む全アドレスラインは、２
対１のマルチプレクサ群からなるアドレス切替部３４を
介して外部メモリ１２のアドレス端子ＭＡ０〜ＭＡ９に
印加することにより、行および列アドレスを択一的に切
り替えながら外部メモリ１２に対してアドレス信号３５
が印加され、データの読み出しに必要なアドレス指定が
なされるのである。As described above, all the address lines including the address lines output from the address generator 16 are 2
By applying the signals to the address terminals MA0 to MA9 of the external memory 12 via the address switching unit 34 comprising a pair of multiplexer groups, the address signal 35 is supplied to the external memory 12 while selectively switching the row and column addresses.
Is applied, and an address necessary for reading data is specified.
【００２９】なお本実施例では、アドレス生成部１６の
入力側にも２対１のマルチプレクサ群からなるメモリ種
別切替部３６を備え、アドレス生成部１６の入力端に接
続されるアドレスラインを切り替え可能とすることによ
り、ＣＰＵ１０がアクセスする外部メモリ１２のデータ
バス幅が１６ビットと３２ビットの様に異なったバス幅
の場合にあっても、回路構成を変えることなくそのまま
適用できる様にしている。適用する外部メモリ１２の種
類を１種類に固定し、あるいは３種類以上に増加させる
ことも可能である。In this embodiment, the input side of the address generation unit 16 is also provided with a memory type switching unit 36 composed of a 2-to-1 multiplexer group, so that the address line connected to the input terminal of the address generation unit 16 can be switched. Thus, even when the data bus width of the external memory 12 accessed by the CPU 10 is different, such as 16 bits and 32 bits, the present invention can be applied without changing the circuit configuration. The type of the external memory 12 to be applied may be fixed to one type or may be increased to three or more types.
【００３０】また、本実施例におけるＣＰＵ１０のアド
レス変更手順が単純なアップ動作であるためにアドレス
生成部１６もバイナリカウンタ３２を使用したが、変更
手順が異なる場合にあっては、その手順に対応した構成
とすることは勿論である。構成する手段も、カウンタの
ような機能デバイスやロジック回路で具体的に回路構成
し、あるいはマイクロプログラムでソフトウェア的にそ
の機能を実現してもよい。Further, since the address change procedure of the CPU 10 in this embodiment is a simple up operation, the address generation section 16 also uses the binary counter 32. Needless to say, such a configuration is adopted. The configuration means may be specifically configured by a functional device such as a counter or a logic circuit, or the function may be realized by software using a microprogram.
【図１】本発明の全体的な構成を示すブロック図であ
る。FIG. 1 is a block diagram showing the overall configuration of the present invention.
【図２】アドレス制御回路と外部メモリとの接続状態を
示す電気回路図の一例である。FIG. 2 is an example of an electric circuit diagram showing a connection state between an address control circuit and an external memory.
【図３】アドレス制御回路の動作状況を説明する波形図
である。FIG. 3 is a waveform diagram illustrating an operation state of an address control circuit.
１０ ＣＰＵ １２ 外部メモリ １４ メモリ制御回路 １６ アドレス生成部 １８ データ信号 ２０ 入力側アドレス信号 ２２ 入力側制御信号 ２４ バーストアクセス用アドレス信号 ２６ 第１制御信号 ２８ カウンタ出力信号 ３０ 第２制御信号 ３２ カウンタ ３４ アドレス切替部 ３６ メモリ種別切替部 Reference Signs List 10 CPU 12 external memory 14 memory control circuit 16 address generation unit 18 data signal 20 input side address signal 22 input side control signal 24 burst access address signal 26 first control signal 28 counter output signal 30 second control signal 32 counter 34 address Switching unit 36 Memory type switching unit
Claims (3)
動して、予め設定した順序で複数のアドレスからなるア
ドレス群に対応するデータを外部メモリ（１２）から連
続して読み出し可能とするメモリ制御回路であって、 その一連のアドレス群における最初のアドレスをＣＰＵ
（１０）から受け取ると、上記したＣＰＵ（１０）から
出力されるものと同一の順序であるが所定の変化タイミ
ングでアドレス群における残りのアドレスを自動生成可
能とするアドレス生成部（１６）を備えたことを特徴と
するメモリ制御回路。1. A memory control circuit capable of continuously reading data corresponding to an address group consisting of a plurality of addresses from an external memory (12) in a preset order in conjunction with address designation by a CPU (10). And the first address in the series of addresses is
An address generator (16) is provided which, when received from (10), automatically generates the remaining addresses in the address group in the same order as that output from the CPU (10) but at a predetermined change timing. A memory control circuit.
はＤＲＡＭであって、ＣＰＵから出力される一連のアド
レス群は上位アドレスが固定されて下位アドレスのみが
予め設定した順番で連続的に変化するものであり、 上記したアドレス生成部（１６）として、入力されたア
ドレスを基点としたカウント動作を行うカウンタ（３
２）が使用される請求項１記載のメモリ制御回路。2. An external memory to be controlled as described above.
Is a DRAM. In a series of addresses output from the CPU, the upper address is fixed and only the lower address continuously changes in a preset order. As the address generator (16), A counter that performs a counting operation based on the input address (3
2. The memory control circuit according to claim 1, wherein 2) is used.
アドレスの変化タイミングが、アドレス変化でデータの
読み出しタイミングが決定されるメモリに対応して設計
される一方、 上記したカウンタから出力されるアドレス信号およびＣ
ＡＳ信号の変化タイミングが、適用するＤＲＡＭのアク
セス速度に適合させて設定されている請求項２記載のメ
モリ制御回路。3. The change timing of the address output from the CPU (10) is designed corresponding to a memory in which the data read timing is determined by the address change, while the address output from the counter is set. Signal and C
3. The memory control circuit according to claim 2, wherein a change timing of the AS signal is set so as to be adapted to an access speed of a DRAM to be applied.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02045598A JP3481447B2 (en) | 1998-01-16 | 1998-01-16 | Memory control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02045598A JP3481447B2 (en) | 1998-01-16 | 1998-01-16 | Memory control circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11203194A true JPH11203194A (en) | 1999-07-30 |
| JP3481447B2 JP3481447B2 (en) | 2003-12-22 |
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ID=12027557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02045598A Expired - Fee Related JP3481447B2 (en) | 1998-01-16 | 1998-01-16 | Memory control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3481447B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002288036A (en) * | 2001-03-27 | 2002-10-04 | Nec Corp | Memory reading circuit and ice |
-
1998
- 1998-01-16 JP JP02045598A patent/JP3481447B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002288036A (en) * | 2001-03-27 | 2002-10-04 | Nec Corp | Memory reading circuit and ice |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3481447B2 (en) | 2003-12-22 |
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