JPH11191626A - Fabrication of liquid crystal display - Google Patents
Fabrication of liquid crystal displayInfo
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- JPH11191626A JPH11191626A JP35865097A JP35865097A JPH11191626A JP H11191626 A JPH11191626 A JP H11191626A JP 35865097 A JP35865097 A JP 35865097A JP 35865097 A JP35865097 A JP 35865097A JP H11191626 A JPH11191626 A JP H11191626A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は液晶表示装置の製造
方法に関し、特に液晶表示装置の製造工程の内のアレイ
工程に特徴を有する液晶表示装置の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a liquid crystal display device, and more particularly to a method for manufacturing a liquid crystal display device characterized by an array process in the process for manufacturing a liquid crystal display device.
【０００２】[0002]
【従来の技術】アレイ工程でのＴＦＴ（薄膜トランジス
タ）の製造方法は、一般に図９〜１１に示すようなもの
である。すなわち、まず、図９（ａ）に示すように、た
とえばガラス基板１に透明導電膜（ＩＴＯ）２を画素電
極として所望の部分に形成する。次に、図９（ｂ）に示
すように、後述のゲート電極と透明導電膜２とを絶縁す
るため、透明導電膜２上にＳｉＯ2 ３を形成する。次
に、図９（ｃ）に示すように、ゲート電極としてＡｌ
４、ＡｌＴａ５を形成し、ゲート電極上に陽極酸化膜６
を形成する。次に、図９（ｄ）に示すように、ゲート電
極上に保護膜としてＴａＯｘ膜１９を形成する。2. Description of the Related Art A method of manufacturing a TFT (thin film transistor) in an array process is generally as shown in FIGS. That is, first, as shown in FIG. 9A, a transparent conductive film (ITO) 2 is formed in a desired portion as a pixel electrode on a glass substrate 1, for example. Next, as shown in FIG. 9B, SiO 2 3 is formed on the transparent conductive film 2 in order to insulate a gate electrode described later from the transparent conductive film 2. Next, as shown in FIG. 9C, Al is used as a gate electrode.
4. An AlTa5 film is formed, and an anodic oxide film 6 is formed on the gate electrode.
To form Next, as shown in FIG. 9D, a TaOx film 19 is formed on the gate electrode as a protective film.
【０００３】さらに、図１０（ａ）に示すように、ゲー
ト窒化膜（ＳｉＮｘ）７と、ｉ層ａ−Ｓｉ８と、チャン
ネルストップ用窒化膜（ＳｉＮｘ）９とを連続成長し、
所望のパターンをウェットエッチングにより形成する。
次に、図１０（ｂ）に示すように、ｉ層ａ−Ｓｉ８と後
述のソース電極とをオーミック接続するためｎ＋層ａ−
Ｓｉ１１を形成する。また、図１０（ｃ）に示すよう
に、ソース電極とゲート電極との接続のためのコンタク
トホール２１を形成する。次に、図１１（ａ）に示すよ
うにソース電極としてＴｉ１２、Ａｌ１３を形成し、図
１１（ｂ）に示すように保護膜１４を選択的に形成す
る。Further, as shown in FIG. 10A, a gate nitride film (SiNx) 7, an i-layer a-Si 8 and a channel stop nitride film (SiNx) 9 are continuously grown.
A desired pattern is formed by wet etching.
Next, as shown in FIG. 10B, an n + layer a- is formed for ohmic connection between the i-layer a-Si8 and a source electrode described later.
Form Si11. Further, as shown in FIG. 10C, a contact hole 21 for connecting the source electrode and the gate electrode is formed. Next, Ti12 and Al13 are formed as source electrodes as shown in FIG. 11A, and a protective film 14 is selectively formed as shown in FIG. 11B.
【０００４】[0004]
【発明が解決しようとする課題】このような従来の技術
においては、チャンネルストップ用窒化膜９のパターニ
ングをウェットエッチングで行うため、ゲート窒化膜７
のパーティクルの影響によりｉ層ａ−Ｓｉ８に欠陥があ
ると、そこからエッチング液が侵入する。したがって、
ＴａＯｘ膜１９が存在しないとゲート電極上の陽極酸化
膜６もエッチングされ、ゲート電極とソース電極がショ
ートすることがある。そのため従来の技術においてはＴ
ａＯｘ膜１９が必要であったが、工程の合理化によるコ
スト削減の要請から、ＴａＯｘ膜１９を省略することが
検討されている。In such a conventional technique, since the patterning of the channel stop nitride film 9 is performed by wet etching, the gate nitride film 7 is formed.
If there is a defect in the i-layer a-Si8 due to the influence of the particles, the etchant intrudes therefrom. Therefore,
If the TaOx film 19 does not exist, the anodic oxide film 6 on the gate electrode is also etched, and the gate electrode and the source electrode may be short-circuited. Therefore, in the prior art, T
Although the aOx film 19 was necessary, it has been studied to omit the TaOx film 19 from the demand for cost reduction by streamlining the process.
【０００５】そのため、チャンネルストップ用窒化膜９
をウェットエッチングする代わりに、ドライエッチング
を行うことにより、エッチング液の侵入を防止でき、シ
ョートを防止できることがわかっている。Therefore, the nitride film 9 for channel stop is used.
It has been found that by performing dry etching instead of wet etching, it is possible to prevent the intrusion of the etchant and to prevent short circuit.
【０００６】しかし、ドライエッチングを行う場合は、
エッチング均一性が悪く、ガラス基板１の周辺でｉ層ａ
−Ｓｉ８がエッチングされ、それによってゲート窒化膜
７が露出する。この状態でその上にｎ＋層ａ−Ｓｉ１１
が形成されると、このｎ＋層ａ−Ｓｉ１１とゲート窒化
膜７との密着性が悪いため、その上に形成されるソース
電極と共に膜はがれが起こることがあるという問題点が
存在する。However, when dry etching is performed,
Poor etching uniformity, i layer a around glass substrate 1
−Si 8 is etched, thereby exposing the gate nitride film 7. In this state, an n + layer a-Si11 is formed thereon.
Is formed, since the adhesion between the n + layer a-Si 11 and the gate nitride film 7 is poor, there is a problem that the film may peel off together with the source electrode formed thereon.
【０００７】そこで本発明は、この膜はがれを解決し、
ＴａＯｘ膜１９の省略を可能としようとするものであ
る。Therefore, the present invention solves this film peeling,
The TaOx film 19 is to be omitted.
【０００８】[0008]
【課題を解決するための手段】このため本発明は、アレ
イ製造工程において、ゲート電極上の絶縁膜の上に第１
のｉ層ａ−Ｓｉを形成する工程と、この第１のｉ層ａ−
Ｓｉの上にｎ＋層ａ−Ｓｉを形成する前に第２のｉ層ａ
−Ｓｉを形成し、連続してｎ＋層ａ−Ｓｉを形成する工
程とを含むものである。According to the present invention, there is provided a semiconductor device comprising:
Forming the i-layer a-Si of the first i-layer a-Si.
Before forming an n + layer a-Si on Si, a second i-layer a
And forming a continuous n + layer a-Si.
【０００９】こうすることにより、たとえ第１のｉ層ａ
−Ｓｉがドライエッチングによりエッチングされ、下層
の絶縁膜が露出したとしても、第２のｉ層ａ−Ｓｉが形
成されるので、絶縁膜とｎ＋層ａ−Ｓｉとが接触するこ
とがなく、膜のはがれが生じない。また第１のｉ層ａ−
Ｓｉ上には連続成膜すなわち脱酸素状態で第２のｉ層ａ
−Ｓｉとｎ＋層ａ−Ｓｉとが形成されるため、絶縁膜が
介在することがなく、したがってオーミックコンタクト
が良好である。By doing so, even if the first i-layer a
Even if -Si is etched by dry etching and the underlying insulating film is exposed, the second i-layer a-Si is formed, so that the insulating film does not contact the n + layer a-Si, No peeling occurs. The first i-layer a-
The second i-layer a is continuously formed on Si, that is, in a deoxidized state.
Since -Si and the n + layer a-Si are formed, the insulating film does not intervene, and the ohmic contact is good.
【００１０】[0010]
【発明の実施の形態】請求項１記載の本発明は、アレイ
製造工程において、ゲート電極上の絶縁膜の上に第１の
ｉ層ａ−Ｓｉを形成する工程と、この第１のｉ層ａ−Ｓ
ｉの上にｎ＋層ａ−Ｓｉを形成する前に第２のｉ層ａ−
Ｓｉを形成し、連続してｎ＋層ａ−Ｓｉを形成する工程
とを含むものである。According to the first aspect of the present invention, in an array manufacturing process, a step of forming a first i-layer a-Si on an insulating film on a gate electrode, and a step of forming the first i-layer a-S
Before forming an n + layer a-Si on i, a second i-layer a-
Forming Si and continuously forming an n + layer a-Si.
【００１１】こうすることにより、たとえ第１のｉ層ａ
−Ｓｉがドライエッチングによりエッチングされ、下層
の絶縁膜が露出したとしても、第２のｉ層ａ−Ｓｉが形
成されるので、絶縁膜とｎ＋層ａ−Ｓｉとが接触するこ
とがなく、膜のはがれが生じない。また第１のｉ層ａ−
Ｓｉ上には連続成膜すなわち脱酸素状態で第２のｉ層ａ
−Ｓｉとｎ＋層ａ−Ｓｉとが形成されるため、絶縁膜が
介在することがなく、したがってオーミックコンタクト
が良好である。By doing so, even if the first i-layer a
Even if -Si is etched by dry etching and the underlying insulating film is exposed, the second i-layer a-Si is formed, so that the insulating film does not contact the n + layer a-Si, No peeling occurs. The first i-layer a-
The second i-layer a is continuously formed on Si, that is, in a deoxidized state.
Since -Si and the n + layer a-Si are formed, the insulating film does not intervene, and the ohmic contact is good.
【００１２】請求項２記載の本発明は、アレイ製造工程
において、基板に形成されたゲート電極上にゲート絶縁
膜を形成する工程と、このゲート絶縁膜上に第１のｉ層
ａ−Ｓｉを形成する工程と、この第１のｉ層ａ−Ｓｉ上
に絶縁膜を形成する工程と、この絶縁膜を選択的にエッ
チングする工程と、このエッチング面に第２のｉ層ａ−
Ｓｉを形成し、連続してｎ＋層ａ−Ｓｉを形成する工程
と、このｎ＋層ａ−Ｓｉ上にソース電極を形成する工程
と、その後に選択的にｎ＋層ａ−Ｓｉまでエッチングす
る工程と、を含むものである。According to a second aspect of the present invention, in the array manufacturing process, a step of forming a gate insulating film on a gate electrode formed on a substrate, and forming a first i-layer a-Si on the gate insulating film. Forming, forming an insulating film on the first i-layer a-Si, selectively etching the insulating film, and forming a second i-layer a-
A step of forming Si and continuously forming an n + layer a-Si, a step of forming a source electrode on the n + layer a-Si, and a step of selectively etching the n + layer a-Si thereafter , Is included.
【００１３】こうすることにより、同様に、ドライエッ
チングが行われることによって下層の絶縁膜が露出した
としても、第２のｉ層ａ−Ｓｉが形成されるので、絶縁
膜とｎ＋層ａ−Ｓｉとが接触することがなく、膜のはが
れが生じない利点がある。また第１のｉ層ａ−Ｓｉ上に
は連続成膜すなわち脱酸素状態で第２のｉ層ａ−Ｓｉと
ｎ＋層ａ−Ｓｉとが形成されるため、絶縁膜が介在する
ことがなく、したがってオーミックコンタクトが良好で
ある。In this manner, even if the lower insulating film is similarly exposed by dry etching, the second i-layer a-Si is formed. Therefore, the insulating film and the n + layer a-Si are formed. Has the advantage that the film does not come off and the film does not peel off. Further, since the second i-layer a-Si and the n + -layer a-Si are formed on the first i-layer a-Si in a continuous film formation, that is, in a deoxidized state, no insulating film is interposed. Therefore, the ohmic contact is good.
【００１４】請求項３記載の本発明は、絶縁膜を選択的
にエッチングする工程のエッチング方式がドライエッチ
ングであるようにしたものである。こうすることによ
り、上述のように下層の絶縁膜が露出したとしても、第
２のｉ層ａ−Ｓｉが形成されるので、絶縁膜とｎ＋層ａ
−Ｓｉとが接触することがなく、膜のはがれが生じない
利点がある。According to a third aspect of the present invention, the etching method of the step of selectively etching the insulating film is dry etching. By doing so, even if the lower insulating film is exposed as described above, the second i-layer a-Si is formed, so that the insulating film and the n + layer a
There is an advantage that the film does not come into contact with -Si and the film does not peel off.
【００１５】請求項４記載の本発明は、第２のｉ層ａ−
Ｓｉの膜厚を１０ｎｍ以下とするものである。こうする
ことにより、表面段差と光透過度との関係上、良好な第
２のｉ層ａ−Ｓｉを形成することができる。According to a fourth aspect of the present invention, there is provided the second i-layer a-
The thickness of Si is set to 10 nm or less. This makes it possible to form a favorable second i-layer a-Si in relation to the surface step and the light transmittance.
【００１６】請求項５記載の本発明は、ソース電極とし
て、ｎ＋層ａ−Ｓｉ上に、Ｔｉ、Ａｌ、Ｔｉをこの順で
形成するものである。こうすることにより、最上部にＴ
ｉが存在し、したがって画素電極を後付けする場合にコ
ンタクト部で高抵抗部をつくらない利点がある。According to a fifth aspect of the present invention, Ti, Al, and Ti are formed in this order on the n + layer a-Si as a source electrode. By doing this, T
There is an advantage that a high resistance portion is not formed at the contact portion when i exists and therefore the pixel electrode is retrofitted.
【００１７】請求項６記載の本発明は、ソース電極とし
て、ｎ＋層ａ−Ｓｉ上に、Ｔｉ、Ａｌ、Ｍｏをこの順で
形成するものである。こうすることにより、最上部にＭ
ｏが存在し、したがって画素電極を後付けする場合にコ
ンタクト部で高抵抗部をつくらない利点がある。According to a sixth aspect of the present invention, Ti, Al, and Mo are formed in this order on an n + layer a-Si as a source electrode. By doing this, M
There is an advantage that o is present, so that when a pixel electrode is retrofitted, a high resistance portion is not formed in the contact portion.
【００１８】[0018]
【実施例】次に本発明の実施例について説明する。 （実施例１）以下、図１〜図３にしたがって説明する。
図１（ａ）に示すように、たとえばガラス基板１の上に
透明導電膜（ＩＴＯ）２を１４５ｎｍの厚さでスパッタ
リングにより形成し、フォト工程、ウェットエッチング
（ヨウ化水素による）により、所望の領域にＩＴＯパタ
ーンを形成する。そして、図１（ｂ）に示すように、透
明導電膜２の表面に常圧ＣＶＤによりＳｉＯ2 ３を１０
０ｎｍの厚さで成長させる。次に、図１（ｃ）に示すよ
うに、ゲート電極として、Ａｌ４を２３０ｎｍ、ＡｌＴ
ａ５を５０ｎｍ成膜し、フォト工程、ウェットエッチン
グ（リン酸等）により所望の領域に形成する。次に、図
１（ｄ）に示すように、前記電極を陽極酸化して陽極酸
化膜６を１５０ｎｍ形成する。Next, an embodiment of the present invention will be described. (Embodiment 1) A description will be given below with reference to FIGS.
As shown in FIG. 1A, for example, a transparent conductive film (ITO) 2 is formed on a glass substrate 1 by sputtering to a thickness of 145 nm, and a desired process is performed by a photo process and wet etching (with hydrogen iodide). An ITO pattern is formed in the region. Then, as shown in FIG. 1B, 10 μm of SiO 2 3 is applied to the surface of the transparent conductive film 2 by atmospheric pressure CVD.
Grow at a thickness of 0 nm. Next, as shown in FIG. 1 (c), as a gate electrode,
a5 is formed to a thickness of 50 nm, and is formed in a desired region by a photo process and wet etching (phosphoric acid or the like). Next, as shown in FIG. 1D, the electrode is anodized to form an anodic oxide film 6 having a thickness of 150 nm.
【００１９】そして、図２（ａ）に示すように、ＰＣＶ
Ｄ法により、ゲート窒化膜（ＳｉＮｘ）７を３００ｎ
ｍ、ｉ層ａ−Ｓｉ８を５５ｎｍ、チャンネルストップ用
窒化膜（ＳｉＮｘ）９を１５０ｎｍ、連続成膜する。フ
ォト工程後、ドライエッチングによりチャンネルストッ
プ用窒化膜９の所望のパターンを形成する。次に、図２
（ｂ）に示すように、後述のソース電極とａ−Ｓｉとの
オーミックコンタクトをとり、かつソース電極の膜はが
れを防止するために、ｉ層ａ−Ｓｉ１０を５ｎｍ形成
し、連続してｎ＋層ａ−Ｓｉ１１を５５ｎｍ成長させ
る。発明者の実験によると、表面段差と光透過度との関
係からi 層ａ−Ｓｉ１０のデポ膜厚は１０ｎｍ以下が望
ましい。次に、図２（ｃ）に示すように、ゲート電極と
ソース電極および画素電極との接続のために、ドライエ
ッチングによって接続ホール２１を形成する。Then, as shown in FIG.
According to the D method, the gate nitride film (SiNx) 7 is
The m- and i-layers a-Si8 are continuously formed to a thickness of 55 nm, and the channel stop nitride film (SiNx) 9 is formed to a thickness of 150 nm. After the photo step, a desired pattern of the channel stop nitride film 9 is formed by dry etching. Next, FIG.
As shown in (b), to make ohmic contact between a source electrode and a-Si described later and prevent the source electrode film from peeling off, an i-layer a-Si10 is formed to a thickness of 5 nm, and an n + layer is continuously formed. a-Si11 is grown to 55 nm. According to an experiment by the inventor, the thickness of the deposited layer of the i-layer a-Si10 is desirably 10 nm or less from the relationship between the surface step and the light transmittance. Next, as shown in FIG. 2C, a connection hole 21 is formed by dry etching to connect the gate electrode with the source electrode and the pixel electrode.
【００２０】次に、図３（ａ）に示すように、ソース電
極として、Ｔｉ１２を８０ｎｍ、Ａｌ１３を３５０ｎ
ｍ、スパッタリングにより形成し、フォト工程、ウェッ
トエッチング、ドライエッチングにより、所望のパター
ンを形成する。そして、図３（ｂ）に示すように、パッ
シベーション膜１４をプラズマ方式により３６０ｎｍの
厚さで形成し、アレイ工程を完了させる。 （実施例２）以下、図４〜図５にしたがって説明する。
図４（ａ）に示すように、たとえばガラス基板１に、ゲ
ート電極として、Ａｌ４／ＡｌＴａ５／Ｔｉ１５の構成
で、それぞれ膜厚２３０／５０／５０ｎｍを、スパッタ
リング、フォト、エッチングで、所望のところに形成す
る。次に、図４（ｂ）に示すように、ＰＣＶＤ法によっ
て、ゲート窒化膜（ＳｉＮｘ）７を３００ｎｍ、ｉ層ａ
−Ｓｉ８を５５ｎｍ、チャンネルストップ用窒化膜（Ｓ
ｉＮｘ）９を１５０ｎｍ、連続成膜する。フォト工程
後、ドライエッチングによりチャンネルストップ用窒化
膜９の所望のパターンを形成する。次に、図４（ｃ）に
示すように、後述のソース電極とａ−Ｓｉとのオーミッ
クコンタクトをとり、かつソース電極の膜はがれを防止
するために、i 層ａ−Ｓｉ１０を５ｎｍ形成し、連続し
てｎ＋層ａ−Ｓｉ１１を５５ｎｍ成長させる。発明者の
実験によると、表面段差と光透過度との関係からi 層ａ
−Ｓｉ１０のデポ膜厚は１０ｎｍ以下が望ましい。次
に、図４（ｄ）に示すように、ソース電極としてＴｉ１
２／Ａｌ１３／Ｔｉ１６を５０／３００／１００ｎｍの
厚さでスパッタリングにより形成し、フォト工程、ウェ
トエッチング、ドライエッチングにより所望のパターン
を形成する。ここで、Ｔｉ１６の役割は、ＩＴＯの画素
電極が後付けであるため、コンタクト部でＡｌ、ＩＴＯ
の高抵抗部をつくらないようにするためである。Next, as shown in FIG. 3A, Ti12 is 80 nm and Al13 is 350 n as a source electrode.
m, formed by sputtering, and a desired pattern is formed by a photo process, wet etching, and dry etching. Then, as shown in FIG. 3B, a passivation film 14 is formed with a thickness of 360 nm by a plasma method, and the array process is completed. (Embodiment 2) A description will be given below with reference to FIGS.
As shown in FIG. 4 (a), for example, on a glass substrate 1, a gate electrode having a structure of Al4 / AlTa5 / Ti15 is formed to a thickness of 230/50/50 nm by sputtering, photo, and etching to a desired position. Form. Next, as shown in FIG. 4B, the gate nitride film (SiNx) 7 is formed to a thickness of 300 nm and the i-layer a by the PCVD method.
-Si8 55 nm, nitride film for channel stop (S
iNx) 9 is continuously formed to a thickness of 150 nm. After the photo step, a desired pattern of the channel stop nitride film 9 is formed by dry etching. Next, as shown in FIG. 4C, an i-layer a-Si 10 is formed to a thickness of 5 nm in order to make ohmic contact between a source electrode described later and a-Si, and to prevent the source electrode film from peeling off. Successively, an n + layer a-Si11 is grown to a thickness of 55 nm. According to the experiment of the inventor, the i-layer a
The deposition thickness of -Si10 is desirably 10 nm or less. Next, as shown in FIG. 4D, Ti1 is used as a source electrode.
2 / Al13 / Ti16 is formed by sputtering at a thickness of 50/300/100 nm, and a desired pattern is formed by a photo process, wet etching, and dry etching. Here, the role of Ti16 is that the ITO pixel electrode is added later, so that Al, ITO
This is to prevent the formation of a high resistance part of the above.
【００２１】次に、図５（ａ）に示すように、ソースお
よびゲート電極を取り出すため、感光性アクリル樹脂１
７によりパターニングを行い、ゲート窒化膜７をエッチ
ングする。次に、図５（ｂ）に示すように、透明導電膜
２を４５ｎｍの厚さでスパッタにより形成し、フォト、
ウェットエッチングにより所望のパターンを形成し、ア
レイ工程を完了させる。 （実施例３）以下、図６〜図８にしたがって説明する。
図６（ａ）に示すように、たとえばガラス基板１にゲー
ト電極としてＡｌ４／ＡｌＴａの構成で、それぞれ膜厚
２３０／５０ｎｍを、スパッタリング、フォト、エッチ
ングで、所望のところに形成する。次に、図６（ｂ）に
示すように、前記電極を陽極酸化して陽極酸化膜６を１
５０ｎｍの厚さで形成し、図６（ｃ）に示すように、Ｐ
ＣＶＤ法によりゲート窒化膜（ＳｉＮｘ）７を３００ｎ
ｍ、ｉ層ａ−Ｓｉ８を５５ｎｍ、チャンネルストップ用
窒化膜（ＳｉＮｘ）９を１５０ｎｍ、連続成膜する。ま
た、フォト工程後、ドライエッチングによりチャンネル
ストップ用窒化膜９の所望のパターンを形成する。次
に、図６（ｄ）に示すように、後述のソース電極とａ−
Ｓｉとのオーミックコンタクトをとり、かつソース電極
の膜はがれを防止するために、i 層ａ−Ｓｉ１０を５ｎ
ｍ形成し、連続してｎ＋層ａ−Ｓｉ１１を５５ｎｍ成長
させる。発明者の実験によると、表面段差と光透過度と
の関係からi 層ａ−Ｓｉ１０のデポ膜厚は１０ｎｍ以下
が望ましい。Next, as shown in FIG. 5A, the photosensitive acrylic resin 1 is used to take out the source and gate electrodes.
Then, the gate nitride film 7 is etched. Next, as shown in FIG. 5B, a transparent conductive film 2 is formed by sputtering to a thickness of 45 nm,
A desired pattern is formed by wet etching, and the array process is completed. (Embodiment 3) A description will be given below with reference to FIGS.
As shown in FIG. 6A, for example, a gate electrode of Al4 / AlTa is formed on a glass substrate 1 to a desired thickness of 230/50 nm by sputtering, photo, and etching. Next, as shown in FIG. 6 (b), the electrode is anodized to form an
It is formed with a thickness of 50 nm, and as shown in FIG.
300 n of gate nitride film (SiNx) 7 by CVD
The m- and i-layers a-Si8 are continuously formed to a thickness of 55 nm, and the channel stop nitride film (SiNx) 9 is formed to a thickness of 150 nm. After the photo step, a desired pattern of the channel stop nitride film 9 is formed by dry etching. Next, as shown in FIG. 6D, a source electrode and an a-
In order to make ohmic contact with Si and prevent the source electrode film from peeling off, the i-layer a-Si 10
m is formed, and an n + layer a-Si11 is continuously grown to a thickness of 55 nm. According to an experiment by the inventor, the thickness of the deposited layer of the i-layer a-Si10 is desirably 10 nm or less from the relationship between the surface step and the light transmittance.
【００２２】次に、図７（ａ）に示すように、ゲート電
極とソース電極との接続のために、ドライエッチングに
よって接続ホール２１を形成する。また、図７（ｂ）に
示すように、ソース電極としてＴｉ１２／Ａｌ１３／Ｍ
ｏ１８を１００／３５０／５０ｎｍの厚さでスパッタリ
ングにより形成し、フォト工程、ウェトエッチング、ド
ライエッチングにより所望のパターンを形成する。Ｍｏ
１８の役割は、ＩＴＯの画素電極が後付であるため、コ
ンタクト部でＡＬ、ＩＴＯの高抵抗部をつくらないよう
にするためである。Next, as shown in FIG. 7A, a connection hole 21 is formed by dry etching for connection between the gate electrode and the source electrode. Further, as shown in FIG. 7B, Ti12 / Al13 / M
o18 is formed with a thickness of 100/350/50 nm by sputtering, and a desired pattern is formed by a photo process, wet etching, and dry etching. Mo
The role of 18 is to prevent the formation of the AL and ITO high-resistance portions in the contact portions since the ITO pixel electrodes are retrofitted.
【００２３】次に、図８（ａ）に示すように、ソース電
極と画素電極のＩＴＯとを所望の所で接続するために、
感光性アクリル樹脂１７によりパターニングを行う。さ
らに、図８（ｂ）に示すように、ＩＴＯすなわち透明導
電膜２を７５ｎｍの厚さでスパッタにより形成し、フォ
ト、ウェットエッチングにより所望のパターンを形成
し、アレイ工程を完了させる。Next, as shown in FIG. 8A, in order to connect the source electrode and the ITO of the pixel electrode at a desired place,
Patterning is performed with the photosensitive acrylic resin 17. Further, as shown in FIG. 8B, ITO, that is, a transparent conductive film 2 is formed to a thickness of 75 nm by sputtering, a desired pattern is formed by photolithography and wet etching, and the array process is completed.
【００２４】[0024]
【発明の効果】以上のように本発明によると、チャンネ
ルストップ用窒化膜のドライエッチングの際のエッチン
グ不均一のためにａ−Ｓｉがエッチングされてゲート窒
化膜が露出し、そこにｎ＋層が形成されることによるソ
ース電極の膜はがれを効果的に防止できる。そのためチ
ャンネルストップ用窒化膜のドライエッチング化が可能
となり、従来から使われていたゲート、ソースショート
防止のためのＴa Ｏｘ絶縁膜を廃止することができ、こ
のために工程簡略化が可能となり、ＴＦＴアレイ製造工
程の製造コストダウンに寄与することができる。As described above, according to the present invention, a-Si is etched to expose a gate nitride film due to non-uniform etching in dry etching of a channel stop nitride film, and an n + layer is formed there. The peeling of the film of the source electrode due to the formation can be effectively prevented. Therefore, dry etching of the channel stop nitride film can be performed, and the conventionally used Ta Ox insulating film for preventing gate and source short circuits can be eliminated, thereby simplifying the process. This can contribute to a reduction in the manufacturing cost of the array manufacturing process.
【図１】本発明の実施例１の液晶表示装置の製造方法を
説明する断面図である。FIG. 1 is a cross-sectional view illustrating a method for manufacturing a liquid crystal display device according to a first embodiment of the present invention.
【図２】図１の次の工程を示す断面図である。FIG. 2 is a cross-sectional view showing a step subsequent to FIG.
【図３】図２の次の工程を示す断面図である。FIG. 3 is a sectional view showing a step subsequent to FIG. 2;
【図４】本発明の実施例２の液晶表示装置の製造方法を
説明する断面図である。FIG. 4 is a cross-sectional view illustrating a method for manufacturing a liquid crystal display device according to a second embodiment of the present invention.
【図５】図４の次の工程を示す断面図である。FIG. 5 is a sectional view showing a step subsequent to FIG. 4;
【図６】本発明の実施例３の液晶表示装置の製造方法を
説明する断面図である。FIG. 6 is a cross-sectional view illustrating a method for manufacturing a liquid crystal display device of Example 3 of the present invention.
【図７】図６の次の工程を示す断面図である。FIG. 7 is a sectional view showing a step subsequent to FIG. 6;
【図８】図７の次の工程を示す断面図である。FIG. 8 is a sectional view showing a step subsequent to that of FIG. 7;
【図９】従来の液晶表示装置の製造方法を説明する断面
図である。FIG. 9 is a cross-sectional view illustrating a method for manufacturing a conventional liquid crystal display device.
【図１０】図９の次の工程を示す断面図である。FIG. 10 is a sectional view showing a step subsequent to FIG. 9;
【図１１】図１０の次の工程を示す断面図である。FIG. 11 is a sectional view showing a step subsequent to FIG. 10;
４ Ａｌ ５ ＡｌＴａ ７ ゲート窒化膜 ８ ｉ層ａ−Ｓｉ １０ ｉ層ａ−Ｓｉ １１ ｎ＋層ａ−Ｓｉ １２ Ｔｉ １３ Ａｌ 4 Al 5 AlTa 7 Gate nitride film 8 i-layer a-Si 10 i-layer a-Si 11 n + layer a-Si 12 Ti 13 Al
Claims (6)
の選択的にエッチングされた絶縁膜の上に第１のｉ層ａ
−Ｓｉを形成する工程と、この第１のｉ層ａ−Ｓｉの上
にｎ＋層ａ−Ｓｉを形成する前に第２のｉ層ａ−Ｓｉを
形成し、連続してｎ＋層ａ−Ｓｉを形成する工程とを含
むことを特徴とする液晶表示装置の製造方法。In an array manufacturing process, a first i-layer a is formed on a selectively etched insulating film on a gate electrode.
Forming a second i-layer a-Si before forming the n + layer a-Si on the first i-layer a-Si, and continuously forming the n + layer a-Si Forming a liquid crystal display device.
る工程と、 このゲート絶縁膜上に第１のｉ層ａ−Ｓｉを形成する工
程と、 この第１のｉ層ａ−Ｓｉ上に絶縁膜を形成する工程と、 この絶縁膜を選択的にエッチングする工程と、 このエッチング面に第２のｉ層ａ−Ｓｉを形成し、連続
してｎ＋層ａ−Ｓｉを形成する工程と、 このｎ＋層ａ−Ｓｉ上にソース電極を形成する工程と、 その後に選択的にｎ＋層ａ−Ｓｉまでエッチングする工
程と、を含むことを特徴とする液晶表示装置の製造方
法。A step of forming a gate insulating film on a gate electrode formed on the substrate; a step of forming a first i-layer a-Si on the gate insulating film; Forming an insulating film on the first i-layer a-Si, selectively etching the insulating film, forming a second i-layer a-Si on the etched surface, and continuously forming an n + layer a liquid crystal display comprising: a step of forming an a-Si; a step of forming a source electrode on the n + layer a-Si; and a step of selectively etching up to the n + layer a-Si. Device manufacturing method.
エッチング方式がドライエッチングであることを特徴と
する請求項１または２記載の液晶表示装置の製造方法。3. The method for manufacturing a liquid crystal display device according to claim 1, wherein the etching method in the step of selectively etching the insulating film is dry etching.
下とすることを特徴とする請求項１から３までのいずれ
か１項記載の液晶表示装置の製造方法。4. The method for manufacturing a liquid crystal display device according to claim 1, wherein the thickness of the second i-layer a-Si is 10 nm or less.
に、Ｔｉ、Ａｌ、Ｔｉをこの順で形成することを特徴と
する請求項２から４までのいずれか１項記載の液晶表示
装置の製造方法。5. The liquid crystal display device according to claim 2, wherein Ti, Al, and Ti are formed in this order on the n + layer a-Si as a source electrode. Production method.
に、Ｔｉ、Ａｌ、Ｍｏをこの順で形成することを特徴と
する請求項２から４までのいずれか１項記載の液晶表示
装置の製造方法。6. The liquid crystal display device according to claim 2, wherein Ti, Al, and Mo are formed in this order on the n + layer a-Si as a source electrode. Production method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35865097A JPH11191626A (en) | 1997-12-26 | 1997-12-26 | Fabrication of liquid crystal display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35865097A JPH11191626A (en) | 1997-12-26 | 1997-12-26 | Fabrication of liquid crystal display |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11191626A true JPH11191626A (en) | 1999-07-13 |
Family
ID=18460417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35865097A Pending JPH11191626A (en) | 1997-12-26 | 1997-12-26 | Fabrication of liquid crystal display |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11191626A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009088537A (en) * | 2001-03-27 | 2009-04-23 | Semiconductor Energy Lab Co Ltd | Semiconductor device and its fabrication process |
| JP2011054949A (en) * | 2009-08-07 | 2011-03-17 | Semiconductor Energy Lab Co Ltd | Semiconductor device and method for manufacturing semiconductor device |
-
1997
- 1997-12-26 JP JP35865097A patent/JPH11191626A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009088537A (en) * | 2001-03-27 | 2009-04-23 | Semiconductor Energy Lab Co Ltd | Semiconductor device and its fabrication process |
| JP2011054949A (en) * | 2009-08-07 | 2011-03-17 | Semiconductor Energy Lab Co Ltd | Semiconductor device and method for manufacturing semiconductor device |
| JP2015109476A (en) * | 2009-08-07 | 2015-06-11 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| US9202851B2 (en) | 2009-08-07 | 2015-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
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