JPH11191574A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 チップ電極とバンプとの接続不良を防止す
る。 【解決手段】 一方の面に所望のパタンの配線2aが形
成されたTABテープ2と、その他方の面に設置される
とともにチップ電極4を有する半導体チップ1とを備
え、配線2aとチップ電極4とが、スルーホール中に形
成されたバンプ5,6を介して電気的に接続されてい
る。そして、半導体チップ1は、配線層3に接続された
2個以上のチップ電極4を有し、配線3は、2個以上の
チップ電極4のそれぞれに対向して設けられたバンプ
5,6を介して、チップ電極4と接続されている。
る。 【解決手段】 一方の面に所望のパタンの配線2aが形
成されたTABテープ2と、その他方の面に設置される
とともにチップ電極4を有する半導体チップ1とを備
え、配線2aとチップ電極4とが、スルーホール中に形
成されたバンプ5,6を介して電気的に接続されてい
る。そして、半導体チップ1は、配線層3に接続された
2個以上のチップ電極4を有し、配線3は、2個以上の
チップ電極4のそれぞれに対向して設けられたバンプ
5,6を介して、チップ電極4と接続されている。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にチップ電極と配線基板上の配線との接続不良を
防止する半導体装置に関するものである。
し、特にチップ電極と配線基板上の配線との接続不良を
防止する半導体装置に関するものである。
【0002】
【従来の技術】従来、チップサイズパッケージ(以下、
CSP:Chip Size Packageという)と呼ばれ、パッケ
ージの大きさを、半導体チップの大きさとほとんど同じ
くらいになるまで小さくしたものがある。
CSP:Chip Size Packageという)と呼ばれ、パッケ
ージの大きさを、半導体チップの大きさとほとんど同じ
くらいになるまで小さくしたものがある。
【0003】ところで、このようなCSPには、半導体
チップを搭載するためのインターポーザの種類に応じて
複数の形態があり、その中の一つにフィルムキャリアを
用いたものがある。ところが、インターポーザにフィル
ムキャリアを用いた場合、フィルムキャリア上の配線
と、半導体チップに設けられたチップ電極とを熱圧着に
よって接続すると、接続後に生じた応力によって接続部
が離れて電気的にオープンしてしまうことがあった。
チップを搭載するためのインターポーザの種類に応じて
複数の形態があり、その中の一つにフィルムキャリアを
用いたものがある。ところが、インターポーザにフィル
ムキャリアを用いた場合、フィルムキャリア上の配線
と、半導体チップに設けられたチップ電極とを熱圧着に
よって接続すると、接続後に生じた応力によって接続部
が離れて電気的にオープンしてしまうことがあった。
【0004】図7は、従来からある一般的なCSPの構
成を示す斜視図である。同図に示すように、半導体チッ
プ1とTABテープ2とは、大きさがそれぞれほぼ等し
く、半導体チップ1はフィルムキャリアであるTABテ
ープ2の上に設置されている。この半導体チップ1のA
l製のチップ電極(図示せず)は、TABテープ2に開
口されたスルーホール中のバンプ(図示せず)を介して
バンプ9と電気的に接続されている。そして、半導体チ
ップ1の全体は、エポキシ等からなる封止樹脂8によっ
て封止されている。
成を示す斜視図である。同図に示すように、半導体チッ
プ1とTABテープ2とは、大きさがそれぞれほぼ等し
く、半導体チップ1はフィルムキャリアであるTABテ
ープ2の上に設置されている。この半導体チップ1のA
l製のチップ電極(図示せず)は、TABテープ2に開
口されたスルーホール中のバンプ(図示せず)を介して
バンプ9と電気的に接続されている。そして、半導体チ
ップ1の全体は、エポキシ等からなる封止樹脂8によっ
て封止されている。
【0005】図8は、図7のVIII-VIII'線における断面
図を示す。同図において、図7における同一または同等
のものには、同一符号を付しており、TABテープ2は
ベースとなるポリイミドテープ2bと、その上に形成さ
れた銅箔からなる配線2aとから構成されており、半導
体チップ1を搭載するためのフィルムキャリア(配線基
板)として機能する。
図を示す。同図において、図7における同一または同等
のものには、同一符号を付しており、TABテープ2は
ベースとなるポリイミドテープ2bと、その上に形成さ
れた銅箔からなる配線2aとから構成されており、半導
体チップ1を搭載するためのフィルムキャリア(配線基
板)として機能する。
【0006】配線2aは、ポリイミドテープ2b上に予
め形成された所望の配線パタンであり、バンプ6はポリ
イミドテープ2bに開口されたスルーホール中に銅を蒸
着することによって形成されている。そして、バンプ6
の露出した表面には、NiまたはAu等からなるバンプ
5がメッキによってさらに形成されている。一方、チッ
プ電極4は半導体チップ1中の配線層3に電気的に接続
されており、半導体チップ1の表面は、このチップ電極
4が露出するようにしてチップカバー膜12によって覆
われている。
め形成された所望の配線パタンであり、バンプ6はポリ
イミドテープ2bに開口されたスルーホール中に銅を蒸
着することによって形成されている。そして、バンプ6
の露出した表面には、NiまたはAu等からなるバンプ
5がメッキによってさらに形成されている。一方、チッ
プ電極4は半導体チップ1中の配線層3に電気的に接続
されており、半導体チップ1の表面は、このチップ電極
4が露出するようにしてチップカバー膜12によって覆
われている。
【0007】以上のようにして作られたフィルムキャリ
アは、半導体パッケージの組立において次のようにして
用いられる。まず、バンプ5とチップ電極4とが対向す
るようにして位置合わせをしてから、バンプ6直上の配
線2aをボンディングツールにより、超音波振動や熱を
加えながら押圧する。すると、バンプ5は変形して接触
面でAu・Al合金が形成され、チップ電極4とバンプ
5とは熱圧着される。また、半導体チップ1とチップカ
バー膜12とは接着材11によって接着され、以上の結
果、半導体パッケージができあがる。なお、露出してい
る配線2a等の表面にはソルダーレジスト10が塗布さ
れ、腐食等から保護されている。
アは、半導体パッケージの組立において次のようにして
用いられる。まず、バンプ5とチップ電極4とが対向す
るようにして位置合わせをしてから、バンプ6直上の配
線2aをボンディングツールにより、超音波振動や熱を
加えながら押圧する。すると、バンプ5は変形して接触
面でAu・Al合金が形成され、チップ電極4とバンプ
5とは熱圧着される。また、半導体チップ1とチップカ
バー膜12とは接着材11によって接着され、以上の結
果、半導体パッケージができあがる。なお、露出してい
る配線2a等の表面にはソルダーレジスト10が塗布さ
れ、腐食等から保護されている。
【0008】
【発明が解決しようとする課題】しかしながら、従来に
おいてはバンプ5とチップ電極4との熱圧着して接続し
た後に、TABテープ2等の応力によってその接続部が
離れてしまい、組立後の検査においてオープン不良が発
見されるという問題点があった。本発明は、このような
課題を解決するためのものであり、チップ電極とバンプ
との接続不良を防止した半導体装置を提供することを目
的とする。
おいてはバンプ5とチップ電極4との熱圧着して接続し
た後に、TABテープ2等の応力によってその接続部が
離れてしまい、組立後の検査においてオープン不良が発
見されるという問題点があった。本発明は、このような
課題を解決するためのものであり、チップ電極とバンプ
との接続不良を防止した半導体装置を提供することを目
的とする。
【0009】
【課題を解決するための手段】このような目的を達成す
るために、請求項1に係る本発明の半導体装置は、一方
の面に所望のパタンの配線が形成された配線基板と、上
記配線基板の他方の面に設置されるとともにチップ電極
を有する半導体チップとを備え、上記配線と上記チップ
電極とが、上記配線基板のスルーホール中に形成された
バンプを介して電気的に接続された半導体装置におい
て、上記半導体チップは、この半導体チップ中の同一配
線層に接続された2個以上のチップ電極を有し、上記配
線基板の一の配線は、上記2個以上のチップ電極のそれ
ぞれに対向して設けられたバンプを介して、上記チップ
電極と接続されたものである。また、請求項2に係る本
発明の半導体装置は、一方の面に所望のパタンの配線が
形成された配線基板と、上記配線基板の上記一方の面に
設置されるとともにチップ電極を有する半導体チップと
を備え、上記配線と上記チップ電極とが、バンプを介し
て電気的に接続された半導体装置において、上記半導体
チップは、この半導体チップ中の同一配線層に接続され
た2個以上のチップ電極を有し、上記配線基板の一の配
線は、上記2個以上のチップ電極のそれぞれに対向して
設けられたバンプを介して、上記チップ電極と接続され
たものである。また、請求項3に係る本発明の半導体装
置は、請求項1または2において、上記チップ電極は、
上記半導体チップの縁から上記半導体チップの内側にか
けて配列されていることを特徴とする半導体装置。ま
た、請求項4に係る本発明の半導体装置は、請求項1ま
たは2において、上記チップ電極は、上記半導体チップ
の縁と平行に配列され、上記配線は、少なくとも1箇所
が折れ曲がったものである。また、請求項5に係る本発
明の半導体装置は、請求項1または2において、上記チ
ップ電極は、上記半導体チップの縁と平行に配列され、
上記配線は、その先端の幅が上記配列されたチップ電極
の間隔以上である。また、請求項6に係る本発明の半導
体装置は、請求項1または2において、上記チップ電極
は、上記半導体チップの接地端子、電源端子または信号
端子の少なくとも何れか一つである。このように構成す
ることにより本発明は、同一配線層に対して少なくとも
2組のチップ端子およびバンプを備えているため、仮に
1箇所の接続が離れてしまってもその他の箇所で接続さ
れており、オープン不良を生じにくいという効果を有す
る。
るために、請求項1に係る本発明の半導体装置は、一方
の面に所望のパタンの配線が形成された配線基板と、上
記配線基板の他方の面に設置されるとともにチップ電極
を有する半導体チップとを備え、上記配線と上記チップ
電極とが、上記配線基板のスルーホール中に形成された
バンプを介して電気的に接続された半導体装置におい
て、上記半導体チップは、この半導体チップ中の同一配
線層に接続された2個以上のチップ電極を有し、上記配
線基板の一の配線は、上記2個以上のチップ電極のそれ
ぞれに対向して設けられたバンプを介して、上記チップ
電極と接続されたものである。また、請求項2に係る本
発明の半導体装置は、一方の面に所望のパタンの配線が
形成された配線基板と、上記配線基板の上記一方の面に
設置されるとともにチップ電極を有する半導体チップと
を備え、上記配線と上記チップ電極とが、バンプを介し
て電気的に接続された半導体装置において、上記半導体
チップは、この半導体チップ中の同一配線層に接続され
た2個以上のチップ電極を有し、上記配線基板の一の配
線は、上記2個以上のチップ電極のそれぞれに対向して
設けられたバンプを介して、上記チップ電極と接続され
たものである。また、請求項3に係る本発明の半導体装
置は、請求項1または2において、上記チップ電極は、
上記半導体チップの縁から上記半導体チップの内側にか
けて配列されていることを特徴とする半導体装置。ま
た、請求項4に係る本発明の半導体装置は、請求項1ま
たは2において、上記チップ電極は、上記半導体チップ
の縁と平行に配列され、上記配線は、少なくとも1箇所
が折れ曲がったものである。また、請求項5に係る本発
明の半導体装置は、請求項1または2において、上記チ
ップ電極は、上記半導体チップの縁と平行に配列され、
上記配線は、その先端の幅が上記配列されたチップ電極
の間隔以上である。また、請求項6に係る本発明の半導
体装置は、請求項1または2において、上記チップ電極
は、上記半導体チップの接地端子、電源端子または信号
端子の少なくとも何れか一つである。このように構成す
ることにより本発明は、同一配線層に対して少なくとも
2組のチップ端子およびバンプを備えているため、仮に
1箇所の接続が離れてしまってもその他の箇所で接続さ
れており、オープン不良を生じにくいという効果を有す
る。
【0010】
【発明の実施の形態】次に、本発明の一つの実施の形態
について図を用いて説明する。図1は、本発明の一つの
実施の形態を示す平面図である。同図において、図8に
おける同一または同等の部品には同一符号を付してお
り、半導体チップ1の同一配線層3には2個のチップ電
極4(例えば、Alで作られている)が接続されてい
る。一方、これらのチップ電極4は、何れともTABテ
ープ2上の同一配線2aに接続され、また配線2aの末
端にはバンプを取り付けるためのパッド2cが形成され
ている。なお、配線2aは銅で形成された所望パタンの
配線である。
について図を用いて説明する。図1は、本発明の一つの
実施の形態を示す平面図である。同図において、図8に
おける同一または同等の部品には同一符号を付してお
り、半導体チップ1の同一配線層3には2個のチップ電
極4(例えば、Alで作られている)が接続されてい
る。一方、これらのチップ電極4は、何れともTABテ
ープ2上の同一配線2aに接続され、また配線2aの末
端にはバンプを取り付けるためのパッド2cが形成され
ている。なお、配線2aは銅で形成された所望パタンの
配線である。
【0011】ここで、図1に係る半導体装置の製造工程
について説明する。図2は、図1のII-II'線における断
面図であり、図1に係る半導体装置の製造工程を示す。
同図において、図1における同一または同等の部品には
同一符号を付しており、図2(a),(b)はそれぞれ
製造工程の各段階を示している。
について説明する。図2は、図1のII-II'線における断
面図であり、図1に係る半導体装置の製造工程を示す。
同図において、図1における同一または同等の部品には
同一符号を付しており、図2(a),(b)はそれぞれ
製造工程の各段階を示している。
【0012】まず、図2(a)において、フィルムキャ
リアであるTABテープ2は、ベースとなるポリイミド
テープ2bと、その上に形成された銅箔からなる配線2
aとから構成されている。そして、バンプ5とチップ電
極4とを位置合わせしてからバンプ6直上の配線2aを
2個のボンディングツール7によって超音波振動や熱を
加えながら押圧して、半導体チップ1をTABテープ2
上に搭載する。
リアであるTABテープ2は、ベースとなるポリイミド
テープ2bと、その上に形成された銅箔からなる配線2
aとから構成されている。そして、バンプ5とチップ電
極4とを位置合わせしてからバンプ6直上の配線2aを
2個のボンディングツール7によって超音波振動や熱を
加えながら押圧して、半導体チップ1をTABテープ2
上に搭載する。
【0013】すると、図2(b)に示すように、加わっ
た圧力によってバンプ5が変形し、接触面ではAu・A
l合金が形成され、2組のバンプ5とチップ電極4とは
互いに熱圧着される。なお、より強い接合強度を望むの
で有れば、3箇所以上にバンプ5,6およびそれらに対
応するチップ電極4を設けてもよいことは明らかであ
る。
た圧力によってバンプ5が変形し、接触面ではAu・A
l合金が形成され、2組のバンプ5とチップ電極4とは
互いに熱圧着される。なお、より強い接合強度を望むの
で有れば、3箇所以上にバンプ5,6およびそれらに対
応するチップ電極4を設けてもよいことは明らかであ
る。
【0014】図3は、図1に係る構造を用いた半導体パ
ッケージを示す断面図である。同図において、図1にお
ける同一または同等の部品には同一符号を付しており、
配線2aはバンプ5,6を介して、2箇所でチップ電極
4と接続されている。そして、配線2aの末端にはパッ
ド2cが形成され、このパッド2cには実装基板と接続
するためのバンプ9が設けられている。
ッケージを示す断面図である。同図において、図1にお
ける同一または同等の部品には同一符号を付しており、
配線2aはバンプ5,6を介して、2箇所でチップ電極
4と接続されている。そして、配線2aの末端にはパッ
ド2cが形成され、このパッド2cには実装基板と接続
するためのバンプ9が設けられている。
【0015】次に、本発明のその他の実施の形態につい
て説明する。図4,5は、本発明のその他の実施の形態
を示す平面図である。同図において、図3における同一
または同等の部品には同一符号を付しており、これらの
実施の形態においては、同一配線層3に接続された2個
のチップ電極4が半導体チップ1の縁に対して平行に配
列されている点に特徴がある。
て説明する。図4,5は、本発明のその他の実施の形態
を示す平面図である。同図において、図3における同一
または同等の部品には同一符号を付しており、これらの
実施の形態においては、同一配線層3に接続された2個
のチップ電極4が半導体チップ1の縁に対して平行に配
列されている点に特徴がある。
【0016】このような場合、図1に記載したような直
線状の配線2aの代わりに、先端の一部を折り曲げた
(ここでは90゜)配線2a(図4)を用いたり、先端
の幅をチップ電極4の間隔よりも広くした配線2a(図
5)を用いたりして、2個のチップ電極4に配線2aを
接合する。もちろん、配線2aとチップ電極4とは、バ
ンプを介して接続される。
線状の配線2aの代わりに、先端の一部を折り曲げた
(ここでは90゜)配線2a(図4)を用いたり、先端
の幅をチップ電極4の間隔よりも広くした配線2a(図
5)を用いたりして、2個のチップ電極4に配線2aを
接合する。もちろん、配線2aとチップ電極4とは、バ
ンプを介して接続される。
【0017】なお、本発明は半導体チップ1に設けられ
ているあらゆる端子、すなわち電源端子(VCC)、接
地端子(GND)、信号端子に適用できることは明らか
である。特に、接地端子に関して述べると以下のような
効果が得られることがわかる。
ているあらゆる端子、すなわち電源端子(VCC)、接
地端子(GND)、信号端子に適用できることは明らか
である。特に、接地端子に関して述べると以下のような
効果が得られることがわかる。
【0018】すなわち、通常、電源端子および接地端子
は複数設けられており、1箇所程度オープン不良を起こ
しても実際の機能として支障をきたすことはない。しか
し、ユーザによる製品の受け入れ検査においては、1箇
所でもオープン不良が生じると、技術力等に対する信用
問題が生じることがある。そこで、上記に記載したよう
な本発明を少なくとも電源端子や接地端子のみについて
だけでも適用しておけば、このような事態を回避するこ
とができる。もちろん、チップ電極の占有面積が大きく
なってしまうという若干のデメリットはあるが、電源端
子や接地端子にのみに用いるのであればそれほど問題と
はならないし、また確実な接続が得られるので占有面積
を多少犠牲にしてでも適用する価値はある。
は複数設けられており、1箇所程度オープン不良を起こ
しても実際の機能として支障をきたすことはない。しか
し、ユーザによる製品の受け入れ検査においては、1箇
所でもオープン不良が生じると、技術力等に対する信用
問題が生じることがある。そこで、上記に記載したよう
な本発明を少なくとも電源端子や接地端子のみについて
だけでも適用しておけば、このような事態を回避するこ
とができる。もちろん、チップ電極の占有面積が大きく
なってしまうという若干のデメリットはあるが、電源端
子や接地端子にのみに用いるのであればそれほど問題と
はならないし、また確実な接続が得られるので占有面積
を多少犠牲にしてでも適用する価値はある。
【0019】また、上記実施の形態においては、半導体
チップ1の裏面に搭載した例について述べたが、配線2
aとバンプ5とを向かい合わせるようにしたものにおい
ても、本発明を適用できることは明らかであり、例えば
図6に示されるような構成となる。
チップ1の裏面に搭載した例について述べたが、配線2
aとバンプ5とを向かい合わせるようにしたものにおい
ても、本発明を適用できることは明らかであり、例えば
図6に示されるような構成となる。
【0020】
【発明の効果】以上説明したように本発明は、配線基板
上の配線と、半導体チップの同一配線層に接続された2
個以上のチップ電極とを接続するようにしたので、仮に
1箇所の接続が離れてしまってもその他の箇所で接続さ
れているため、オープン不良を生じにくいという効果を
有する。
上の配線と、半導体チップの同一配線層に接続された2
個以上のチップ電極とを接続するようにしたので、仮に
1箇所の接続が離れてしまってもその他の箇所で接続さ
れているため、オープン不良を生じにくいという効果を
有する。
【図1】 本発明の一つの実施の形態を示す平面図であ
る。
る。
【図2】 図1に係る半導体装置の製造工程を示す断面
図である。
図である。
【図3】 図1の構成を採用したパッケージを示す部分
断面図である。
断面図である。
【図4】 本発明のその他の実施の形態を示す平面図で
ある。
ある。
【図5】 本発明のその他の実施の形態を示す平面図で
ある。
ある。
【図6】 本発明のその他の実施の形態を示す部分断面
図である。
図である。
【図7】 一般的なCSPの構成を示す斜視図である。
【図8】 図7のVIII-VIII'線における部分断面図。
1…半導体チップ、2…TABテープ、2a…配線、2
bポリイミドテ−プ、、2c…パッド、3…配線層、4
…チップ電極、5,6,9…バンプ、7…ボンディング
ツール、8…封止樹脂、10…ソルダーレジスト、11
…接着材、12…チップカバー膜。
bポリイミドテ−プ、、2c…パッド、3…配線層、4
…チップ電極、5,6,9…バンプ、7…ボンディング
ツール、8…封止樹脂、10…ソルダーレジスト、11
…接着材、12…チップカバー膜。
Claims (6)
- 【請求項1】 一方の面に所望のパタンの配線が形成さ
れた配線基板と、前記配線基板の他方の面に設置される
とともにチップ電極を有する半導体チップとを備え、前
記配線と前記チップ電極とが、前記配線基板のスルーホ
ール中に形成されたバンプを介して電気的に接続された
半導体装置において、 前記半導体チップは、この半導体チップ中の同一配線層
に接続された2個以上のチップ電極を有し、 前記配線基板の一の配線は、前記2個以上のチップ電極
のそれぞれに対向して設けられたバンプを介して、前記
チップ電極と接続されていることを特徴とする半導体装
置。 - 【請求項2】 一方の面に所望のパタンの配線が形成さ
れた配線基板と、前記配線基板の前記一方の面に設置さ
れるとともにチップ電極を有する半導体チップとを備
え、前記配線と前記チップ電極とが、バンプを介して電
気的に接続された半導体装置において、 前記半導体チップは、この半導体チップ中の同一配線層
に接続された2個以上のチップ電極を有し、 前記配線基板の一の配線は、前記2個以上のチップ電極
のそれぞれに対向して設けられたバンプを介して、前記
チップ電極と接続されていることを特徴とする半導体装
置。 - 【請求項3】 請求項1または2において、 前記チップ電極は、前記半導体チップの縁から前記半導
体チップの内側にかけて配列されていることを特徴とす
る半導体装置。 - 【請求項4】 請求項1または2において、 前記チップ電極は、前記半導体チップの縁と平行に配列
され、 前記配線は、少なくとも1箇所が折れ曲がっていること
を特徴とする半導体装置。 - 【請求項5】 請求項1または2において、 前記チップ電極は、前記半導体チップの縁と平行に配列
され、 前記配線は、その先端の幅が前記配列されたチップ電極
の間隔以上であることを特徴とする半導体装置。 - 【請求項6】 請求項1または2において、 前記チップ電極は、前記半導体チップの接地端子、電源
端子または信号端子の少なくとも何れか一つであること
を特徴とする半導体装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9359478A JP3065010B2 (ja) | 1997-12-26 | 1997-12-26 | 半導体装置 |
EP98124527A EP0928028A3 (en) | 1997-12-26 | 1998-12-22 | Semiconductor device comprising a wiring substrate |
TW087121489A TW396467B (en) | 1997-12-26 | 1998-12-22 | Semiconductor device |
KR1019980058330A KR100349957B1 (ko) | 1997-12-26 | 1998-12-24 | 반도체장치 |
CN98126502A CN1225509A (zh) | 1997-12-26 | 1998-12-28 | 半导体器件 |
US09/222,524 US6794750B2 (en) | 1997-12-26 | 1998-12-28 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9359478A JP3065010B2 (ja) | 1997-12-26 | 1997-12-26 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11191574A true JPH11191574A (ja) | 1999-07-13 |
JP3065010B2 JP3065010B2 (ja) | 2000-07-12 |
Family
ID=18464710
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country | Link |
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EP (1) | EP0928028A3 (ja) |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6791195B2 (en) | 2000-04-24 | 2004-09-14 | Nec Electronics Corporation | Semiconductor device and manufacturing method of the same |
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---|---|---|---|---|
US6077766A (en) * | 1999-06-25 | 2000-06-20 | International Business Machines Corporation | Variable thickness pads on a substrate surface |
US7253510B2 (en) | 2003-01-16 | 2007-08-07 | International Business Machines Corporation | Ball grid array package construction with raised solder ball pads |
KR100510518B1 (ko) * | 2003-01-30 | 2005-08-26 | 삼성전자주식회사 | 반도체 장치 및 반도체 장치의 패키지 방법 |
KR100541649B1 (ko) * | 2003-09-03 | 2006-01-11 | 삼성전자주식회사 | 테이프 배선 기판과 그를 이용한 반도체 칩 패키지 |
KR100608364B1 (ko) * | 2004-04-29 | 2006-08-08 | 주식회사 하이닉스반도체 | 반도체 칩 패키지 |
KR100805289B1 (ko) * | 2005-08-22 | 2008-02-20 | 세이코 엡슨 가부시키가이샤 | 전기 영동 장치 및 전자 기기 |
TWM524553U (zh) * | 2016-03-21 | 2016-06-21 | Team Expert Man Consulting Service Ltd | 半導體封裝結構 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
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US5399898A (en) * | 1992-07-17 | 1995-03-21 | Lsi Logic Corporation | Multi-chip semiconductor arrangements using flip chip dies |
JPH0563029A (ja) * | 1991-09-02 | 1993-03-12 | Fujitsu Ltd | 半導体素子 |
US5548091A (en) * | 1993-10-26 | 1996-08-20 | Tessera, Inc. | Semiconductor chip connection components with adhesives and methods for bonding to the chip |
JP2833996B2 (ja) * | 1994-05-25 | 1998-12-09 | 日本電気株式会社 | フレキシブルフィルム及びこれを有する半導体装置 |
US5635761A (en) * | 1994-12-14 | 1997-06-03 | International Business Machines, Inc. | Internal resistor termination in multi-chip module environments |
JPH08236586A (ja) * | 1994-12-29 | 1996-09-13 | Nitto Denko Corp | 半導体装置及びその製造方法 |
US5707894A (en) * | 1995-10-27 | 1998-01-13 | United Microelectronics Corporation | Bonding pad structure and method thereof |
US5844317A (en) * | 1995-12-21 | 1998-12-01 | International Business Machines Corporation | Consolidated chip design for wire bond and flip-chip package technologies |
KR0182510B1 (ko) * | 1996-02-17 | 1999-04-15 | 김광호 | 탭 테이프를 적용한 칩 스케일 패키지 |
US5686764A (en) * | 1996-03-20 | 1997-11-11 | Lsi Logic Corporation | Flip chip package with reduced number of package layers |
US5925930A (en) * | 1996-05-21 | 1999-07-20 | Micron Technology, Inc. | IC contacts with palladium layer and flexible conductive epoxy bumps |
US5952726A (en) * | 1996-11-12 | 1999-09-14 | Lsi Logic Corporation | Flip chip bump distribution on die |
US6441487B2 (en) * | 1997-10-20 | 2002-08-27 | Flip Chip Technologies, L.L.C. | Chip scale package using large ductile solder balls |
US6064114A (en) * | 1997-12-01 | 2000-05-16 | Motorola, Inc. | Semiconductor device having a sub-chip-scale package structure and method for forming same |
-
1997
- 1997-12-26 JP JP9359478A patent/JP3065010B2/ja not_active Expired - Fee Related
-
1998
- 1998-12-22 TW TW087121489A patent/TW396467B/zh active
- 1998-12-22 EP EP98124527A patent/EP0928028A3/en not_active Withdrawn
- 1998-12-24 KR KR1019980058330A patent/KR100349957B1/ko not_active IP Right Cessation
- 1998-12-28 CN CN98126502A patent/CN1225509A/zh active Pending
- 1998-12-28 US US09/222,524 patent/US6794750B2/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6791195B2 (en) | 2000-04-24 | 2004-09-14 | Nec Electronics Corporation | Semiconductor device and manufacturing method of the same |
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---|---|
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KR100349957B1 (ko) | 2002-11-18 |
EP0928028A2 (en) | 1999-07-07 |
CN1225509A (zh) | 1999-08-11 |
US20020000654A1 (en) | 2002-01-03 |
TW396467B (en) | 2000-07-01 |
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