JPH11186861A - 可変利得アンプ - Google Patents

Abstract

(57)【要約】 【課題】 回路の簡素化と低消費電力及び低雑音化を実
現した可変利得アンプを提供する。 【解決手段】 正相の入力信号を受ける第１の差動増幅
素子の出力ノードに、基準電圧を受ける第３と第４の差
動素子と、利得制御電圧を受ける第５の差動素子を設
け、逆相の入力信号を受ける第２の差動増幅素子の出力
ノードに、基準電圧を受ける第７と第８の差動素子と、
利得制御電圧を受ける第６の差動素子を設け、上記第
３、第６及び第７の差動素子の出力ノードに共通に第１
の負荷抵抗を設け、上記第４、第５及び第８の差動素子
の出力ノードに共通に第２の負荷抵抗を設け、上記第３
と第４及び第７と第８の差動素子のサイズを同一に形成
し、上記第５と第６の差動素子を上記第３、第４、第７
及び第８の差動素子に対して２倍のサイズに形成して上
記第１と第２の負荷抵抗で発生した電圧差を出力電圧と
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、可変利得アンプ
に関し、主として磁気ディスク装置用信号処理回路に含
まれる読み出し信号を一定の信号振幅に増幅する可変利
得アンプ（ＶＧＡ）に利用して有効な技術に関するもの
である。

【０００２】

【従来の技術】利得制御電圧の変化による出力バイアス
電圧変動を防止した可変利得アンプとして、アイ・イー
・イー・イー ジャーナル オブ ソリット−ステート
サーキッツ（IEEE Jounal of Solid-State Circuit
s)、Vol.SC-8,pp.275-282 、Aug.1993年の第４図に示さ
れたものがある。

【０００３】

【発明が解決しようとする課題】上記可変利得アンプ
は、平衡差動回路からなる掛け算回路を用いて可変利得
動作を行うものである。したがって、差動増幅トランジ
スタのコレクタに設けられ、利得調整用の差動トランジ
スタのベースに供給される制御電圧ＶＢが０Ｖのときに
は互いに逆相の信号が合成されて出力電圧が０になり、
上記電圧ＶＢを大きくすると、それに対応して出力電圧
が大きくなる。可変利得アンプは、正の電圧Ｖccと負電
圧−Ｖ_EEの２電源で動作させられ、差動トランジスタに
は基準電圧として回路の接地電位が与えられる。これに
より、上記制御電圧ＶＢが負電圧にならないようにされ
ている。したがって、正の電源電圧Ｖccと回路の接地電
位とで動作させられる１電源回路においては、上記制御
電圧ＶＢが基準電圧に対して負電圧になると、位相が逆
転して負電圧の増加に対して出力信号が再び増加してし
まう。このように上記可変利得アンプでは、ＡＧＣ電圧
の制御範囲が狭く、制御電圧ＶＢの小さな変化により出
力電圧が大きく変化してしまうとともに、上記１電源で
動作させる場合には、上記制御電圧ＶＢが上記基準電圧
に対して負電圧にならないような制御回路を用いるか、
上記文献のように正負の２電源で動作させるような特別
な配慮を必要とするものである。

【０００４】本願発明者等は、この発明に先立って図５
に示したような可変利得アンプを検討した。この可変利
得アンプでは、差動増幅トランジスタＱ１とＱ２で形成
された互いに逆位相の出力信号Ｉ＋ΔｉとＩ−Δｉを利
得制御電圧ＶＡＧＣでそれぞれ電流分配し、その電流分
配により生じた負荷抵抗で発生する直流電圧の変動分を
ダミー回路で形成された直流電流で補うようにして出力
信号の直流電圧を一定にするものである。この構成で
は、基準電圧ＶＲＥＦに対して利得制御電圧ＶＡＧＣを
正負に変化させ、互いに逆位相の出力信号Ｉ＋ΔｉとＩ
−Δｉが合成されることなく、差動トランジスタの基準
電圧ＶＲＥＦと利得制御電圧ＶＡＧＣとの差電圧に対応
した広い制御電圧範囲での電流分配比により利得制御を
行うようにすることができる。

【０００５】しかしながら、図５の回路では、素子数が
増加してしまうことの他、素子数の増加に伴って消費電
力が増加することとともに、各素子において熱雑音を発
生するものであるために信号対雑音比が悪くなる。特
に、記録密度を高くした磁気ディスクメモリ装置では、
読み出し信号レベルが小さくなり、上記雑音との相対的
なレベル差が小さくなるので、磁気ディスクメモリから
の読み出し信号を増幅する可変利得アンプでは低雑音化
が必須となるものである。

【０００６】この発明の目的は、回路の簡素化と低消費
電力及び低雑音化を実現した可変利得アンプを提供する
ことにある。この発明の前記ならびにそのほかの目的と
新規な特徴は、本明細書の記述および添付図面から明ら
かになるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、正相の入力信号を受ける第
１の差動増幅素子の出力ノードに、基準電圧を受ける第
３と第４の差動素子と、利得制御電圧を受ける第５の差
動素子を設け、逆相の入力信号を受ける第２の差動増幅
素子の出力ノードに、基準電圧を受ける第７と第８の差
動素子と、利得制御電圧を受ける第６の差動素子を設
け、上記第３、第６及び第７の差動素子の出力ノードに
共通に第１の負荷抵抗を設け、上記第４、第５及び第８
の差動素子の出力ノードに共通に第２の負荷抵抗を設
け、上記第３と第４及び第７と第８の差動素子のサイズ
を同一に形成し、上記第５と第６の差動素子を上記第
３、第４、第７及び第８の差動素子に対して２倍のサイ
ズに形成して上記第１と第２の負荷抵抗で発生した電圧
差を出力電圧とする。

【０００８】

【発明の実施の形態】図１には、この発明に係る可変利
得アンプの一実施例の回路図が示されている。同図の各
素子は、公知の半導体集積回路の製造技術により、図示
しないバイアス回路、制御電圧回路及び他の回路ブロッ
クとともに１つの半導体基板上に形成される。

【０００９】端子ＩＮＸとＩＮＹから供給される入力信
号ΔＶは、差動増幅トランジスタＱ１とＱ２のベースに
供給される。これらの差動増幅トランジスタＱ１とＱ２
のエミッタには、それぞれエミッタ抵抗Ｒ３とＲ４が設
けられる。これらのエミッタ抵抗Ｒ３とＲ４の共通接続
された他端と回路の接地電位ＧＮＤとの間には、動作電
流を流す定電流源Ｉ１が設けられる。

【００１０】一方の差動増幅トランジスタＱ１の出力ノ
ードであるコレクタには、利得制御動作を行う差動トラ
ンジスタＱ３、Ｑ４及びＱ５の共通接続されたエミッタ
が接続される。他方の差動増幅トランジスタＱ２の出力
ノードであるコレクタには、利得制御動作を行う差動ト
ランジスタＱ６、Ｑ７及びＱ８の共通接続されたエミッ
タが接続される。

【００１１】上記差動トランジスタＱ３〜Ｑ８のうち、
差動トランジスタＱ３とＱ４、Ｑ７とＱ８のベースに
は、基準電圧ＶＲＥＦが供給される。残りの差動トラン
ジスタＱ５とＱ６のベースには、利得制御電圧ＶＡＧＣ
が供給される。そして、上記差動トランジスタＱ３とＱ
６及びＱ７の共通接続されたコレクタと電源電圧ＶＣＣ
との間に負荷抵抗Ｒ１が設けられる。残りの差動トラン
ジスタＱ４とＱ５及びＱ８の共通接続されたコレクタと
電源電圧ＶＣＣとの間に負荷抵抗Ｒ２が設けられる。

【００１２】この実施例では、上記トランジスタＱ３と
Ｑ４及びＱ７とＱ８は、少なくとも実質的なエミッタサ
イズが等しく形成されることにより、同じ入力条件では
同じ電流が流れるようにされる。これに対して、上記ト
ランジスタＱ５とＱ６は、その少なくとも実質的なエミ
ッタサイズが上記トランジスタＱ３とＱ４及びＱ７とＱ
８に対して２倍に形成されることにより、上記と同じ入
力条件のときには２倍の電流が流れるようにされる。つ
まり、基準電圧ＶＲＥＦと利得制御電圧ＶＡＧＣとが等
しいとき、トランジスタＱ６に流れる電流ｉ２とトラン
ジスタＱ７に流れる電流ｉ３との電流比は、２：１のよ
うになる。

【００１３】上記負荷抵抗Ｒ１とＲ２の出力ノード、つ
まり負荷抵抗Ｒ１と差動トランジスタＱ３、Ｑ６、Ｑ７
のコレクタとの接続点、及び負荷抵抗Ｒ２と差動トラン
ジスタＱ４、Ｑ５、Ｑ８のコレクタとの接続点はそれぞ
れ出力端子ＯＸとＯＹに接続され、これらの出力端子Ｏ
ＸとＯＹにおける電圧差である上記負荷抵抗Ｒ１とＲ２
とで発生した電圧の差分が出力信号として取り出され
る。

【００１４】この実施例の大まかな利得制御動作は次の
通りである。一方の差動増幅トランジスタＱ１の出力ノ
ードであるコレクタに流れる電流がＩ＋Δｉで、他方の
差動トランジスタＱ２の出力ノードであるコレクタに流
れる電流がＩ−Δｉであるとする。上記電流Ｉは直流成
分であり、＋Δｉと−Δｉは信号成分である。

【００１５】利得制御回路において、基準電圧ＶＲＥＦ
に対して利得制御電圧ＶＡＧＣが低い電圧とされ、約−
０．２Ｖ以下のときには上記基準電圧ＶＲＥＦがベース
に供給された差動トランジスタＱ３、Ｑ４、Ｑ７、Ｑ８
がオン状態にされ、上記利得制御電圧ＶＡＧＣがベース
に供給された差動トランジスタＱ５とＱ６はオフ状態に
される。

【００１６】上記差動増幅トランジスタＱ１のコレクタ
直流電流Ｉは、オン状態の差動トランジスタＱ３とＱ４
により１／２ずつに分配されて負荷抵抗Ｒ１とＲ２に流
れるようにされる。差動増幅トランジスタＱ２のコレク
タ直流電流Ｉは、オン状態の差動トランジスタＱ７とＱ
８により１／２ずつに分配されて負荷抵抗Ｒ１とＲ２に
流れるようにされる。したがって、負荷抵抗Ｒ１とＲ２
には、それぞれＩ／２＋Ｉ／２＝Ｉの等しい電流が流れ
て直流バイアス電圧の変化は生じない。

【００１７】上記差動増幅トランジスタＱ１のコレクタ
信号電流＋Δｉは、オン状態の差動トランジスタＱ３と
Ｑ４により１／２ずつに分配されて負荷抵抗Ｒ１とＲ２
に流れるようにされる。差動増幅トランジスタＱ２のコ
レクタ信号電流−Δｉは、オン状態の差動トランジスタ
Ｑ７とＱ８により１／２ずつに分配されて負荷抵抗Ｒ１
とＲ２に流れるようにされる。したがって、負荷抵抗Ｒ
１とＲ２には、それぞれ＋Δｉ／２−Δｉ／２＝０とな
り信号成分の利得が零にされる。

【００１８】利得制御回路において、基準電圧ＶＲＥＦ
に対して利得制御電圧ＶＡＧＣを等しく設定して０Ｖに
したときには上記基準電圧ＶＲＥＦがベースに供給され
た差動トランジスタＱ３〜Ｑ８のベース電位の全て等し
くされて、上記各トランジスタのエミッタサイズ比例し
て電流の分配が行われる。

【００１９】上記差動増幅トランジスタＱ１のコレクタ
直流電流Ｉは、上記差動トランジスタＱ３、Ｑ４、Ｑ５
により１：１：２の比率で分配される。同様に差動増幅
トランジスタＱ２のコレクタ直流電流Ｉも、上記差動ト
ランジスタＱ６、Ｑ７、Ｑ８により２：１：１の比率で
分配される。したがって、負荷抵抗Ｒ１に流れる電流ｉ
Ａの直流電流について説明すると、トランジスタＱ３を
通して流れる電流ｉ１と、トランジスタＱ６を通して流
れる電流ｉ２と、トランジスタＱ７を通して流れる電流
ｉ３の和（ｉ１＋ｉ２＋ｉ３）となる。上記電流ｉ１と
ｉ３は、上記分配比によりＩ／４であり、上記電流ｉ２
は、上記分配比によりＩ／２である。したがって、抵抗
Ｒ１に流れる電流ｉＡの直流成分は、Ｉ／４＋Ｉ／４＋
Ｉ／２＝Ｉとなり、前記の場合と同様であり直流電圧の
変化はない。他方の負荷抵抗Ｒ２にも上記抵抗Ｒ１と同
様の電流Ｉが流れるるため、直流バイアス電圧の変化は
生じない。

【００２０】上記差動増幅トランジスタＱ１のコレクタ
信号電流＋Δｉも、上記同様に差動トランジスタＱ３、
Ｑ４、Ｑ５により１：１：２の比率で分配される。同様
に差動増幅トランジスタＱ２のコレクタ信号電流−Δｉ
も、上記差動トランジスタＱ６、Ｑ７、Ｑ８により２：
１：１の比率で分配される。ここで注目すべきは、直流
電流と異なり上記差動増幅トランジスタＱ１とＱ２のコ
レクタ信号電流が互いに逆位相の電流＋Δｉと−Δｉで
ある。したがって、上記負荷抵抗Ｒ１に流れる電流ｉＡ
の交流電流についてみると、（ｉ１＋ｉ２＋ｉ３）は、
＋Δｉ／４−Δｉ／２−Δｉ／４＝−Δｉ／２となる。
また、上記負荷抵抗Ｒ２に流れる交流電流は、＋Δｉ／
４＋Δｉ／２−Δｉ／４＝＋Δｉ／２となる。つまり、
上記差動増幅トランジスタＱ１とＱ２で形成された信号
電流が半分ずつ出力され、利得制御範囲の１／２に設定
される。

【００２１】利得制御回路において、基準電圧ＶＲＥＦ
に対して利得制御電圧ＶＡＧＣを高く電圧とし、約＋
０．２Ｖ以上のときには上記基準電圧ＶＲＥＦがベース
に供給された差動トランジスタＱ３、Ｑ４、Ｑ７、Ｑ８
がオフ状態にされ、上記利得制御電圧ＶＡＧＣがベース
に供給された差動トランジスタＱ５とＱ６はオン状態に
される。

【００２２】上記差動増幅トランジスタＱ１のコレクタ
直流電流Ｉは、オン状態の差動トランジスタＱ５負荷抵
抗Ｒ２に流れるようにされる。差動増幅トランジスタＱ
２のコレクタ直流電流Ｉは、オン状態の差動トランジス
タＱ６負荷抵抗Ｒ１に流れるようにされる。したがっ
て、負荷抵抗Ｒ１とＲ２には、それぞれ上記直流電流Ｉ
の等しい電流が流れるようにされて、直流バイアス電圧
の変化は生じない。

【００２３】上記差動増幅トランジスタＱ１のコレクタ
信号電流＋Δｉは、オン状態の差動トランジスタＱ５に
より負荷抵抗Ｒ１流れるようにされる。差動増幅トラン
ジスタＱ２のコレクタ信号電流−Δｉは、オン状態の差
動トランジスタＱ６により負荷抵抗Ｒ２に流れるように
される。したがって、負荷抵抗Ｒ１とＲ２には、それぞ
れ−Δｉと＋Δｉの信号電流が流れて最大利得の出力電
圧を得ることができる。

【００２４】以上は、最も回路動作が理解しやてい利得
制御電圧ＶＡＧＣについて定性的説明したが、これを定
量的に説明するなら次のようになる。

【００２５】前記入力端子ＩＮＸとＩＮＹとの間にΔＶ
の入力信号が印加されたときの差動増幅トランジスタの
コレクタ電流をＩ＋Δｉとする。ここで、Δｉ＝ΔＶ／
Ｒ３で求められる。同様に、差動増幅トランジスタのコ
レクタ電流をＩ−Δｉとする。ここで、Δｉ＝ΔＶ／Ｒ
４で求められる。つまり、上記差動増幅トランジスタＱ
１とＱ２のエミッタ抵抗Ｒ３とＲ４の抵抗値は等しく設
定される。

【００２６】上記基準電圧ＶＲＥＦと利得制御電圧ＶＡ
ＧＣとの差電圧による電流分配比をｋ：（１−ｋ）とす
る。ただし、ｋ≦１である。このとき、一方の負荷抵抗
Ｒ１に流れる電流ｉＡを決定する差動トランジスタＱ
３、Ｑ６、Ｑ７の各電流ｉ１、ｉ２、ｉ３を求めると次
式（１）〜（３）のようになる。 ｉ１＝ｋ／２×（Ｉ＋Δｉ） ・・・・・・・・（１） ｉ２＝（１−ｋ）×（Ｉ−Δｉ） ・・・・・・・・（２） ｉ３＝ｋ／２×（Ｉ−Δｉ） ・・・・・・・・（１）

【００２７】したがって、上記負荷抵抗Ｒ１に流れる電
流ｉＡは、次式（４）のように表すことができる。 ｉＡ＝（ｋ／２×Ｉ＋ｋ／２＋Δｉ） ＋（Ｉ−Δｉ−ｋ×Ｉ＋ｋ×Δｉ） ＋（ｋ／２×Ｉ−ｋ／２＋Δｉ） ・・・・・（４） つまり、右辺第２項と第３項でアンダーラインで示した
−ｋ×Ｉとｋ／２×Ｉが電流分配比（ゲイン）ｋによる
出力バイアスレベルを変動させる成分であるが、それを
右辺第１項のアンダーラインで示したｋ／２×Ｉを加え
ることによりキャンセルさせるように作用することがが
判る。信号成分Δｉは、上記第１項と第３項がキャンセ
ルされて第２項が出力される。

【００２８】他方の負荷抵抗Ｒ２については、説明を省
略するが、直流電流Ｉに関しては上記抵抗Ｒ１と同様で
あり、交流成分に関しては上記信号成分Δｉの符号が＋
と−が逆になるだけで同様であるので説明を省略する。
上記のようにして、負荷抵抗Ｒ１には、Ｉ−（１−ｋ）
×Δｉの電流ｉＡが流れ、負荷抵抗Ｒ２には、Ｉ＋（１
−ｋ）×Δｉの電流が流れて利得制御動作が行われる。

【００２９】図２には、この発明に係る可変利得アンプ
の他の一実施例の回路図が示されている。この実施例で
は、利得制御を行うトランジスタＱ５とＱ６とがそれぞ
れ並列接続された２つのトランジスタＱ５とＱ５’及び
Ｑ６とＱ６’により構成される。つまり、トランジスタ
Ｑ３〜Ｑ８、Ｑ５’とＱ６’とは全てが同一のサイズに
形成される。上記同一のサイズのトランジスタを用い、
それを並列接続させることで、上記のような同一の入力
条件のときに２倍の電流ｉ２を流すような回路構成にす
るものである。

【００３０】この発明に係る可変利得アンプにおいて
は、利得制御電圧ＶＡＧＣを基準電圧ＶＲＥＦに対して
正負の電圧範囲で変化させ、電流分配制御を行う差動ト
ランジスタＱ３〜Ｑ８をオン状態からオフ状態まで、あ
るいは逆にオフ状態からオン状態まで切り換えるように
して利得制御動作を行うようにするものであり、利得制
御電圧範囲を広くすることができる。そして、前記のよ
うに１電源電圧で動作させるようにし、基準電圧ＶＲＥ
Ｆを中間電圧とした場合でも、上記利得制御電圧ＶＡＧ
Ｃが上記基準電圧ＶＲＥＦに対して負電圧にならないよ
うな特別な回路が不要にできるので使い勝手を良くする
ことができる。

【００３１】この実施例では、図５に示した可変利得ア
ンプに比べて、その素子数及び動作電流源を大幅に低減
させている。この結果、消費電力を低減できることの
他、熱雑音の発生源であるトランジスタや抵抗の数を少
なくできるため、回路全体で発生する雑音を低減でき
る。したがって、入力端子ＩＮＸとＩＮＹに供給される
入力信号ΔＶに対する上記総合の熱雑音を相対的に小さ
くできる。言い換えるならぱ、微小な入力信号ΔＶまで
せ増幅することができる高感度化を実現することができ
るものとなる。ちなみに、図５の可変利得アンプとの入
力換算雑音を比較すると、上記図５の回路を１とする
と、本願発明では０．７７のように大幅に低減できる。

【００３２】図３には、この発明に係る可変利得アンプ
を用いた自動利得制御回路の一実施例のブロック図が示
されている。上記のような可変利得アンプＶＡＧの一対
の入力端子ＩＮＸとＩＮＹに入力信号が供給される。上
記可変利得アンプＶＡＧの出力端子ＯＸとＯＹの出力信
号は振幅検出回路に入力される。振幅検出回路は、上記
出力端子ＯＸとＯＹから得られる信号振幅が所望の電圧
となるように上記基準電圧ＶＲＥＦに対する利得制御電
圧ＶＡＧＣを発生させる。このような負帰還径路を挿入
することにより、入力信号の変化に対しも一定の出力信
号を得ることができる自動利得制御回路を得ることがで
きる。

【００３３】図４には、この発明に係る可変利得アンプ
ＶＡＧを用いた磁気ディスク装置の一実施例の概略ブロ
ック図が示されている。磁気ディスクからリード／ライ
ト回路（Ｒ／Ｗ ＬＳＩ）を介して読み出された信号
は、信号処理回路（ＰＲＭＬ）に搭載された上記可変利
得アンプＶＡＧにより一定の信号振幅に増幅される。上
記可変利得アンプＶＡＧの出力信号は、ロウパスフィル
タＬＰＦを通してアナログ／ディジタル変換回路ＡＤＣ
に供給され、ディジタル信号に変換されてコントローラ
等に出力される。

【００３４】サーボ回路は、上記ディスクの回転制御を
行うものであり、上記読み出し信号に含まれるクロック
信号に検知し、上記ディスクを回転させるモータの回転
制御を行う。ＶＣＯは、電圧制御発信回路であり、ディ
スクに書き込まれたクロックに同期したクロック信号を
発生させ、上記ＡＤＣやディジタル回路部に供給する。
書き込みディジタル信号は、書き込みパルス発生回路Ｗ
ＰＣによりＮＲＺ等の符号変換が行われて上記リード／
ライト回路（Ｒ／Ｗ ＬＳＩ）を介してディスクに書き
込まれる。

【００３５】上記のような磁気ディクス信号処理回路に
おいては、高記録密度化のために読み出し信号振幅は小
さくなり、上記可変利得アンプＶＡＧの低雑音化が要求
される傾向にある。したがって、本願発明に係る低雑音
化の可変利得アンプＶＡＧを搭載することで、高記録密
度化したディスク装置においても安定した読み出し動作
を行うにすることができる。

【００３６】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 正相の入力信号を受ける第１の差動増幅素子の
出力ノードに、基準電圧を受ける第３と第４の差動素子
と、利得制御電圧を受ける第５の差動素子を設け、逆相
の入力信号を受ける第２の差動増幅素子の出力ノード
に、基準電圧を受ける第７と第８の差動素子と、利得制
御電圧を受ける第６の差動素子を設け、上記第３、第６
及び第７の差動素子の出力ノードに共通に第１の負荷抵
抗を設け、上記第４、第５及び第８の差動素子の出力ノ
ードに共通に第２の負荷抵抗を設け、上記第３と第４及
び第７と第８の差動素子のサイズを同一に形成し、上記
第５と第６の差動素子を上記第３、第４、第７及び第８
の差動素子に対して２倍のサイズに形成して上記第１と
第２の負荷抵抗で発生した電圧差を出力電圧とすること
により、素子数及び消費電流を低減しつつ出力直流電圧
を一定にすることができるという効果が得られる。

【００３７】（２） 上記素子数の低減により低雑音化
が可能となり、高感度の可変利得アンプを得ることがで
きるという効果が得られる。

【００３８】（３） 上記第５と第６の差動素子は、上
記第上記第３、第４、第７及び第８の差動素子と同じサ
イズに形成された差動素子を２個並列接続することによ
り、トランジスタの整合性をより高くすることができる
という効果が得られる。

【００３９】（４） 上記可変利得アンプは、磁気ディ
スク装置用の信号処理回路に設けられ、磁気ディスクか
らの読み出し信号を一定の信号振幅に増幅するものに用
いることより、より高記録密度のものまで適用範囲を拡
大することができるという効果が得られる。

【００４０】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、増幅
素子はバイポーラ型トランジスタの他ＭＯＳＦＥＴ（絶
縁ゲート型電界効果トランジスタ）を用いるものであっ
てもよい。電流分配比を決めるサイズは、バイポーラ型
トランジスタの場合には実質的なエミッタ面積であり、
上記ＭＯＳＦＥＴの場合には等しいチャンネル長のとで
のチャンネル幅となるものである。出力信号は、利得が
半分になってしまうが、上記負荷抵抗Ｒ１又はＲ２をダ
ミーとし或いは省略して一方の抵抗Ｒ２又はＲ１で形成
された電圧としてもよい。この発明は、可変利得アンプ
として広く利用できる。

【００４１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、正相の入力信号を受ける第
１の差動増幅素子の出力ノードに、基準電圧を受ける第
３と第４の差動素子と、利得制御電圧を受ける第５の差
動素子を設け、逆相の入力信号を受ける第２の差動増幅
素子の出力ノードに、基準電圧を受ける第７と第８の差
動素子と、利得制御電圧を受ける第６の差動素子を設
け、上記第３、第６及び第７の差動素子の出力ノードに
共通に第１の負荷抵抗を設け、上記第４、第５及び第８
の差動素子の出力ノードに共通に第２の負荷抵抗を設
け、上記第３と第４及び第７と第８の差動素子のサイズ
を同一に形成し、上記第５と第６の差動素子を上記第
３、第４、第７及び第８の差動素子に対して２倍のサイ
ズに形成して上記第１と第２の負荷抵抗で発生した電圧
差を出力電圧とすることにより、素子数及び消費電流を
低減しつつ出力直流電圧を一定にすることができる。

【図面の簡単な説明】

【図１】この発明に係る可変利得アンプの一実施例を示
す回路図である。

【図２】この発明に係る可変利得アンプの他の一実施例
を示す回路図である。

【図３】この発明に係る可変利得アンプを用いた自動利
得制御回路の一実施例を示すブロック図である。

【図４】この発明に係る可変利得アンプが用いられる磁
気ディスク装置の一実施例の概略ブロック図である。

【図５】この発明に先立って検討された可変利得アンプ
の回路図である。

【符号の説明】

Ｑ１〜Ｑ８…トランジスタ、Ｒ１〜Ｒ４…抵抗、ＶＧＡ
…可変利得アンプ、ＬＰＦ…ロウパフィルタ、ＡＤＣ…
アナログ／ディジタル変換回路、ＶＣＯ…電圧制御型発
振回路、ＷＰＣ…書き込みパルス発生回路、Ｒ／Ｗ Ｌ
ＳＩ…リード／ライト集積回路、Ｉ１〜１４…電流源。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 入力信号が入力ノードに供給された一対
   からなる第１と第２の差動増幅素子と、 上記第１の差動増幅素子の出力ノードに設けられ、基準
   電圧を受ける第３と第４の差動素子と、利得制御電圧を
   受ける第５の差動素子と、 上記第２の差動増幅素子の出力ノードに設けられ、基準
   電圧を受ける第７と第８の差動素子と、利得制御電圧を
   受ける第６の差動素子と、 上記第３、第６及び第７の差動素子の出力ノードに共通
   に設けられた第１の負荷抵抗と、 上記第４、第５及び第８の差動素子の出力ノードに共通
   に設けられた第２の負荷抵抗と備え、 上記第３と第４及び第７と第８の差動素子のサイズを同
   一に形成し、上記第５と第６の差動素子を上記第３、第
   ４、第７及び第８の差動素子に対して２倍のサイズに形
   成し、 上記第１と第２の負荷抵抗で発生した電圧差を出力電圧
   とすることを特徴とする可変利得アンプ。
2. 【請求項２】 上記第５と第６の差動素子は、上記第上
   記第３、第４、第７及び第８の差動素子と同じサイズに
   形成された差動素子を２個並列接続して用いるものであ
   ることを特徴とする請求項１の可変利得アンプ。
3. 【請求項３】 上記差動増幅素子及び差動素子は、バイ
   ポーラ型トランジスタにより構成されるものであること
   を特徴とする請求項１又は請求項２の可変利得アンプ。
4. 【請求項４】 上記可変利得アンプは、磁気ディスク装
   置用の信号処理回路に設けられ、磁気ディスクからの読
   み出し信号を一定の信号振幅に増幅するものであること
   を特徴とする請求項１の可変利得アンプ。