JPH11186861A - Variable gain amplifier - Google Patents

Abstract

PROBLEM TO BE SOLVED: To simplify a circuit, to lower power consumption and to lower noise by using a differential amplification transistor and specifying the constitution of the circuit for distributing a current by a gain control voltage. SOLUTION: For transistors Q5 and Q6, by forming the at least practical emitter size to be double to the transistors Q3, Q4, Q7 and Q8, a double current is made to flow at the time of the same input condition. The collector DC current I of the differential amplification transistor Q1 is distributed by 1/2 each by the differential transistors Q3 and Q4 in an ON state and made to flow to load resistors R1 and R2. The collector DC current I of the differential amplification transistor Q2 is distributed by 1/2 each by the differential transistors Q7 and Q8 in the ON state and made to flow to the load resistors R1 and R2. Thus, the equal current of I/2+I/2=I is respectively made to flow to the load resistors R1 and R2 and the change of a DC bias voltage is not generated.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】この発明は、可変利得アンプ
に関し、主として磁気ディスク装置用信号処理回路に含
まれる読み出し信号を一定の信号振幅に増幅する可変利
得アンプ（ＶＧＡ）に利用して有効な技術に関するもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a variable gain amplifier and, more particularly, to a technology effectively applied to a variable gain amplifier (VGA) for amplifying a read signal included in a signal processing circuit for a magnetic disk drive to a constant signal amplitude. It is about.

【０００２】[0002]

【従来の技術】利得制御電圧の変化による出力バイアス
電圧変動を防止した可変利得アンプとして、アイ・イー
・イー・イー ジャーナル オブ ソリット−ステート
サーキッツ（IEEE Jounal of Solid-State Circuit
s)、Vol.SC-8,pp.275-282 、Aug.1993年の第４図に示さ
れたものがある。2. Description of the Related Art As a variable gain amplifier for preventing a variation in output bias voltage due to a change in a gain control voltage, an IEEE EE Journal of Solid-State Circuits (IEEE) has been developed.
s), Vol. SC-8, pp. 275-282, and FIG. 4 of Aug. 1993.

【０００３】[0003]

【発明が解決しようとする課題】上記可変利得アンプ
は、平衡差動回路からなる掛け算回路を用いて可変利得
動作を行うものである。したがって、差動増幅トランジ
スタのコレクタに設けられ、利得調整用の差動トランジ
スタのベースに供給される制御電圧ＶＢが０Ｖのときに
は互いに逆相の信号が合成されて出力電圧が０になり、
上記電圧ＶＢを大きくすると、それに対応して出力電圧
が大きくなる。可変利得アンプは、正の電圧Ｖccと負電
圧−Ｖ_EEの２電源で動作させられ、差動トランジスタに
は基準電圧として回路の接地電位が与えられる。これに
より、上記制御電圧ＶＢが負電圧にならないようにされ
ている。したがって、正の電源電圧Ｖccと回路の接地電
位とで動作させられる１電源回路においては、上記制御
電圧ＶＢが基準電圧に対して負電圧になると、位相が逆
転して負電圧の増加に対して出力信号が再び増加してし
まう。このように上記可変利得アンプでは、ＡＧＣ電圧
の制御範囲が狭く、制御電圧ＶＢの小さな変化により出
力電圧が大きく変化してしまうとともに、上記１電源で
動作させる場合には、上記制御電圧ＶＢが上記基準電圧
に対して負電圧にならないような制御回路を用いるか、
上記文献のように正負の２電源で動作させるような特別
な配慮を必要とするものである。The variable gain amplifier performs a variable gain operation using a multiplication circuit composed of a balanced differential circuit. Therefore, when the control voltage VB provided at the collector of the differential amplifying transistor and supplied to the base of the differential transistor for gain adjustment is 0 V, signals having mutually opposite phases are combined and the output voltage becomes 0,
When the voltage VB is increased, the output voltage is correspondingly increased. Variable gain amplifier, are operated by two power supply positive voltage Vcc and a negative voltage -V _EE, the ground potential of the circuit is supplied as a reference voltage to the differential transistors. This prevents the control voltage VB from becoming negative. Therefore, in one power supply circuit operated with the positive power supply voltage Vcc and the ground potential of the circuit, when the control voltage VB becomes a negative voltage with respect to the reference voltage, the phase is reversed and the control voltage VB is increased with respect to an increase in the negative voltage. The output signal increases again. As described above, in the variable gain amplifier, the control range of the AGC voltage is narrow, the output voltage greatly changes due to a small change in the control voltage VB, and when operating with the single power supply, the control voltage VB is reduced. Use a control circuit that does not become negative with respect to the reference voltage,
Special considerations such as operation with two positive and negative power supplies are required as in the above document.

【０００４】本願発明者等は、この発明に先立って図５
に示したような可変利得アンプを検討した。この可変利
得アンプでは、差動増幅トランジスタＱ１とＱ２で形成
された互いに逆位相の出力信号Ｉ＋ΔｉとＩ−Δｉを利
得制御電圧ＶＡＧＣでそれぞれ電流分配し、その電流分
配により生じた負荷抵抗で発生する直流電圧の変動分を
ダミー回路で形成された直流電流で補うようにして出力
信号の直流電圧を一定にするものである。この構成で
は、基準電圧ＶＲＥＦに対して利得制御電圧ＶＡＧＣを
正負に変化させ、互いに逆位相の出力信号Ｉ＋ΔｉとＩ
−Δｉが合成されることなく、差動トランジスタの基準
電圧ＶＲＥＦと利得制御電圧ＶＡＧＣとの差電圧に対応
した広い制御電圧範囲での電流分配比により利得制御を
行うようにすることができる。[0004] Prior to the present invention, the inventors of the present application have shown in FIG.
The variable gain amplifier shown in FIG. In this variable gain amplifier, the output signals I + Δi and I−Δi having opposite phases formed by the differential amplifier transistors Q1 and Q2 are respectively distributed by the gain control voltage VAGC, and are generated by the load resistance generated by the current distribution. The variation of the DC voltage is compensated for by the DC current formed by the dummy circuit to make the DC voltage of the output signal constant. In this configuration, the gain control voltage VAGC is changed to positive or negative with respect to the reference voltage VREF, and the output signals I + Δi and I +
The gain control can be performed by the current distribution ratio in a wide control voltage range corresponding to the difference voltage between the reference voltage VREF of the differential transistor and the gain control voltage VAGC without combining −Δi.

【０００５】しかしながら、図５の回路では、素子数が
増加してしまうことの他、素子数の増加に伴って消費電
力が増加することとともに、各素子において熱雑音を発
生するものであるために信号対雑音比が悪くなる。特
に、記録密度を高くした磁気ディスクメモリ装置では、
読み出し信号レベルが小さくなり、上記雑音との相対的
なレベル差が小さくなるので、磁気ディスクメモリから
の読み出し信号を増幅する可変利得アンプでは低雑音化
が必須となるものである。However, in the circuit of FIG. 5, in addition to the increase in the number of elements, the power consumption increases with the increase in the number of elements, and thermal noise is generated in each element. Poor signal-to-noise ratio. In particular, in a magnetic disk memory device with a high recording density,
Since the read signal level decreases and the relative level difference from the noise decreases, it is essential to reduce noise in a variable gain amplifier that amplifies a read signal from a magnetic disk memory.

【０００６】この発明の目的は、回路の簡素化と低消費
電力及び低雑音化を実現した可変利得アンプを提供する
ことにある。この発明の前記ならびにそのほかの目的と
新規な特徴は、本明細書の記述および添付図面から明ら
かになるであろう。An object of the present invention is to provide a variable gain amplifier which realizes a simplified circuit, low power consumption and low noise. The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

【０００７】[0007]

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、正相の入力信号を受ける第
１の差動増幅素子の出力ノードに、基準電圧を受ける第
３と第４の差動素子と、利得制御電圧を受ける第５の差
動素子を設け、逆相の入力信号を受ける第２の差動増幅
素子の出力ノードに、基準電圧を受ける第７と第８の差
動素子と、利得制御電圧を受ける第６の差動素子を設
け、上記第３、第６及び第７の差動素子の出力ノードに
共通に第１の負荷抵抗を設け、上記第４、第５及び第８
の差動素子の出力ノードに共通に第２の負荷抵抗を設
け、上記第３と第４及び第７と第８の差動素子のサイズ
を同一に形成し、上記第５と第６の差動素子を上記第
３、第４、第７及び第８の差動素子に対して２倍のサイ
ズに形成して上記第１と第２の負荷抵抗で発生した電圧
差を出力電圧とする。The following is a brief description of an outline of a typical invention among the inventions disclosed in the present application. That is, third and fourth differential elements for receiving a reference voltage and a fifth differential element for receiving a gain control voltage are provided at an output node of the first differential amplifying element that receives a positive-phase input signal, Seventh and eighth differential elements for receiving a reference voltage and a sixth differential element for receiving a gain control voltage are provided at an output node of the second differential amplifying element that receives an input signal of the opposite phase. A first load resistor is provided commonly to the output nodes of the third, sixth and seventh differential elements, and the fourth, fifth and eighth load elements are provided.
A second load resistance is provided in common to the output nodes of the differential elements, and the sizes of the third and fourth and the seventh and eighth differential elements are formed to be the same. The moving element is formed twice as large as the third, fourth, seventh and eighth differential elements, and the voltage difference generated between the first and second load resistors is used as the output voltage.

【０００８】[0008]

【発明の実施の形態】図１には、この発明に係る可変利
得アンプの一実施例の回路図が示されている。同図の各
素子は、公知の半導体集積回路の製造技術により、図示
しないバイアス回路、制御電圧回路及び他の回路ブロッ
クとともに１つの半導体基板上に形成される。FIG. 1 is a circuit diagram showing one embodiment of a variable gain amplifier according to the present invention. Each element in the figure is formed on one semiconductor substrate together with a bias circuit, a control voltage circuit, and other circuit blocks (not shown) by a known semiconductor integrated circuit manufacturing technique.

【０００９】端子ＩＮＸとＩＮＹから供給される入力信
号ΔＶは、差動増幅トランジスタＱ１とＱ２のベースに
供給される。これらの差動増幅トランジスタＱ１とＱ２
のエミッタには、それぞれエミッタ抵抗Ｒ３とＲ４が設
けられる。これらのエミッタ抵抗Ｒ３とＲ４の共通接続
された他端と回路の接地電位ＧＮＤとの間には、動作電
流を流す定電流源Ｉ１が設けられる。The input signal ΔV supplied from the terminals INX and INY is supplied to the bases of the differential amplifier transistors Q1 and Q2. These differential amplifying transistors Q1 and Q2
Are provided with emitter resistors R3 and R4, respectively. A constant current source I1 for flowing an operating current is provided between the other end of the emitter resistors R3 and R4, which are connected in common, and the ground potential GND of the circuit.

【００１０】一方の差動増幅トランジスタＱ１の出力ノ
ードであるコレクタには、利得制御動作を行う差動トラ
ンジスタＱ３、Ｑ４及びＱ５の共通接続されたエミッタ
が接続される。他方の差動増幅トランジスタＱ２の出力
ノードであるコレクタには、利得制御動作を行う差動ト
ランジスタＱ６、Ｑ７及びＱ８の共通接続されたエミッ
タが接続される。A collector, which is an output node of one differential amplifier transistor Q1, is connected to commonly connected emitters of differential transistors Q3, Q4 and Q5 for performing a gain control operation. The collector, which is the output node of the other differential amplification transistor Q2, is connected to the commonly connected emitters of the differential transistors Q6, Q7, and Q8 that perform a gain control operation.

【００１１】上記差動トランジスタＱ３〜Ｑ８のうち、
差動トランジスタＱ３とＱ４、Ｑ７とＱ８のベースに
は、基準電圧ＶＲＥＦが供給される。残りの差動トラン
ジスタＱ５とＱ６のベースには、利得制御電圧ＶＡＧＣ
が供給される。そして、上記差動トランジスタＱ３とＱ
６及びＱ７の共通接続されたコレクタと電源電圧ＶＣＣ
との間に負荷抵抗Ｒ１が設けられる。残りの差動トラン
ジスタＱ４とＱ５及びＱ８の共通接続されたコレクタと
電源電圧ＶＣＣとの間に負荷抵抗Ｒ２が設けられる。Of the differential transistors Q3 to Q8,
A reference voltage VREF is supplied to the bases of the differential transistors Q3 and Q4 and Q7 and Q8. The gain control voltage VAGC is applied to the bases of the remaining differential transistors Q5 and Q6.
Is supplied. The differential transistors Q3 and Q3
6 and Q7 commonly connected collector and power supply voltage VCC
Is provided with a load resistor R1. A load resistor R2 is provided between the power supply voltage VCC and the commonly connected collectors of the remaining differential transistors Q4, Q5 and Q8.

【００１２】この実施例では、上記トランジスタＱ３と
Ｑ４及びＱ７とＱ８は、少なくとも実質的なエミッタサ
イズが等しく形成されることにより、同じ入力条件では
同じ電流が流れるようにされる。これに対して、上記ト
ランジスタＱ５とＱ６は、その少なくとも実質的なエミ
ッタサイズが上記トランジスタＱ３とＱ４及びＱ７とＱ
８に対して２倍に形成されることにより、上記と同じ入
力条件のときには２倍の電流が流れるようにされる。つ
まり、基準電圧ＶＲＥＦと利得制御電圧ＶＡＧＣとが等
しいとき、トランジスタＱ６に流れる電流ｉ２とトラン
ジスタＱ７に流れる電流ｉ３との電流比は、２：１のよ
うになる。In this embodiment, the transistors Q3 and Q4 and the transistors Q7 and Q8 are formed to have at least substantially the same emitter size, so that the same current flows under the same input condition. On the other hand, the transistors Q5 and Q6 have at least a substantial emitter size of the transistors Q3 and Q4 and the transistors Q7 and Q6.
8, the current is twice as large under the same input conditions as described above. That is, when the reference voltage VREF is equal to the gain control voltage VAGC, the current ratio between the current i2 flowing through the transistor Q6 and the current i3 flowing through the transistor Q7 is 2: 1.

【００１３】上記負荷抵抗Ｒ１とＲ２の出力ノード、つ
まり負荷抵抗Ｒ１と差動トランジスタＱ３、Ｑ６、Ｑ７
のコレクタとの接続点、及び負荷抵抗Ｒ２と差動トラン
ジスタＱ４、Ｑ５、Ｑ８のコレクタとの接続点はそれぞ
れ出力端子ＯＸとＯＹに接続され、これらの出力端子Ｏ
ＸとＯＹにおける電圧差である上記負荷抵抗Ｒ１とＲ２
とで発生した電圧の差分が出力信号として取り出され
る。The output nodes of the load resistors R1 and R2, that is, the load resistor R1 and the differential transistors Q3, Q6, Q7
And the connection point between the load resistor R2 and the collectors of the differential transistors Q4, Q5 and Q8 are connected to output terminals OX and OY, respectively.
The load resistances R1 and R2, which are the voltage difference between X and OY.
And a difference between the voltages generated in the steps (1) and (2) is extracted as an output signal.

【００１４】この実施例の大まかな利得制御動作は次の
通りである。一方の差動増幅トランジスタＱ１の出力ノ
ードであるコレクタに流れる電流がＩ＋Δｉで、他方の
差動トランジスタＱ２の出力ノードであるコレクタに流
れる電流がＩ−Δｉであるとする。上記電流Ｉは直流成
分であり、＋Δｉと−Δｉは信号成分である。The rough gain control operation of this embodiment is as follows. It is assumed that the current flowing through the collector, which is the output node of one differential amplifier transistor Q1, is I + Δi, and the current flowing through the collector, which is the output node of the other differential transistor Q2, is I−Δi. The current I is a DC component, and + Δi and −Δi are signal components.

【００１５】利得制御回路において、基準電圧ＶＲＥＦ
に対して利得制御電圧ＶＡＧＣが低い電圧とされ、約−
０．２Ｖ以下のときには上記基準電圧ＶＲＥＦがベース
に供給された差動トランジスタＱ３、Ｑ４、Ｑ７、Ｑ８
がオン状態にされ、上記利得制御電圧ＶＡＧＣがベース
に供給された差動トランジスタＱ５とＱ６はオフ状態に
される。In the gain control circuit, the reference voltage VREF
Is lower than the gain control voltage VAGC,
When the voltage is equal to or lower than 0.2 V, the differential transistors Q3, Q4, Q7, Q8 supplied with the reference voltage VREF at the base.
Are turned on, and the differential transistors Q5 and Q6 supplied with the gain control voltage VAGC to the base are turned off.

【００１６】上記差動増幅トランジスタＱ１のコレクタ
直流電流Ｉは、オン状態の差動トランジスタＱ３とＱ４
により１／２ずつに分配されて負荷抵抗Ｒ１とＲ２に流
れるようにされる。差動増幅トランジスタＱ２のコレク
タ直流電流Ｉは、オン状態の差動トランジスタＱ７とＱ
８により１／２ずつに分配されて負荷抵抗Ｒ１とＲ２に
流れるようにされる。したがって、負荷抵抗Ｒ１とＲ２
には、それぞれＩ／２＋Ｉ／２＝Ｉの等しい電流が流れ
て直流バイアス電圧の変化は生じない。The collector DC current I of the differential amplifying transistor Q1 is equal to the on-state differential transistors Q3 and Q4.
, And the current is distributed to the load resistors R1 and R2. The collector direct current I of the differential amplifier transistor Q2 is equal to the differential transistors Q7 and Q
8 so that the current is distributed to the load resistors R1 and R2 in half. Therefore, the load resistances R1 and R2
, A current equal to I / 2 + I / 2 = I flows, and no change in the DC bias voltage occurs.

【００１７】上記差動増幅トランジスタＱ１のコレクタ
信号電流＋Δｉは、オン状態の差動トランジスタＱ３と
Ｑ４により１／２ずつに分配されて負荷抵抗Ｒ１とＲ２
に流れるようにされる。差動増幅トランジスタＱ２のコ
レクタ信号電流−Δｉは、オン状態の差動トランジスタ
Ｑ７とＱ８により１／２ずつに分配されて負荷抵抗Ｒ１
とＲ２に流れるようにされる。したがって、負荷抵抗Ｒ
１とＲ２には、それぞれ＋Δｉ／２−Δｉ／２＝０とな
り信号成分の利得が零にされる。The collector signal current + Δi of the differential amplifying transistor Q1 is divided in half by the differential transistors Q3 and Q4 in the on state, and the load resistors R1 and R2
It is made to flow to. The collector signal current -Δi of the differential amplifier transistor Q2 is divided into に by the differential transistors Q7 and Q8 in the ON state, and the load resistance R1
And R2. Therefore, the load resistance R
For 1 and R2, + Δi / 2−Δi / 2 = 0, and the gain of the signal component is set to zero.

【００１８】利得制御回路において、基準電圧ＶＲＥＦ
に対して利得制御電圧ＶＡＧＣを等しく設定して０Ｖに
したときには上記基準電圧ＶＲＥＦがベースに供給され
た差動トランジスタＱ３〜Ｑ８のベース電位の全て等し
くされて、上記各トランジスタのエミッタサイズ比例し
て電流の分配が行われる。In the gain control circuit, the reference voltage VREF
When the gain control voltage VAGC is set equal to 0 V, the reference voltage VREF is made equal to all the base potentials of the differential transistors Q3 to Q8 supplied to the base, and is proportional to the emitter size of each transistor. Current distribution is performed.

【００１９】上記差動増幅トランジスタＱ１のコレクタ
直流電流Ｉは、上記差動トランジスタＱ３、Ｑ４、Ｑ５
により１：１：２の比率で分配される。同様に差動増幅
トランジスタＱ２のコレクタ直流電流Ｉも、上記差動ト
ランジスタＱ６、Ｑ７、Ｑ８により２：１：１の比率で
分配される。したがって、負荷抵抗Ｒ１に流れる電流ｉ
Ａの直流電流について説明すると、トランジスタＱ３を
通して流れる電流ｉ１と、トランジスタＱ６を通して流
れる電流ｉ２と、トランジスタＱ７を通して流れる電流
ｉ３の和（ｉ１＋ｉ２＋ｉ３）となる。上記電流ｉ１と
ｉ３は、上記分配比によりＩ／４であり、上記電流ｉ２
は、上記分配比によりＩ／２である。したがって、抵抗
Ｒ１に流れる電流ｉＡの直流成分は、Ｉ／４＋Ｉ／４＋
Ｉ／２＝Ｉとなり、前記の場合と同様であり直流電圧の
変化はない。他方の負荷抵抗Ｒ２にも上記抵抗Ｒ１と同
様の電流Ｉが流れるるため、直流バイアス電圧の変化は
生じない。The collector DC current I of the differential amplifier transistor Q1 is equal to the differential transistors Q3, Q4, Q5
In a 1: 1: 2 ratio. Similarly, the collector DC current I of the differential amplifier transistor Q2 is also distributed at a ratio of 2: 1: 1 by the differential transistors Q6, Q7 and Q8. Therefore, the current i flowing through the load resistor R1
The DC current of A will be described as the sum (i1 + i2 + i3) of the current i1 flowing through the transistor Q3, the current i2 flowing through the transistor Q6, and the current i3 flowing through the transistor Q7. The currents i1 and i3 are I / 4 due to the distribution ratio, and the current i2
Is I / 2 according to the above distribution ratio. Therefore, the DC component of the current iA flowing through the resistor R1 is I / 4 + I / 4 +
I / 2 = I, which is similar to the above case, and there is no change in the DC voltage. Since the same current I as that of the resistor R1 flows through the other load resistor R2, the DC bias voltage does not change.

【００２０】上記差動増幅トランジスタＱ１のコレクタ
信号電流＋Δｉも、上記同様に差動トランジスタＱ３、
Ｑ４、Ｑ５により１：１：２の比率で分配される。同様
に差動増幅トランジスタＱ２のコレクタ信号電流−Δｉ
も、上記差動トランジスタＱ６、Ｑ７、Ｑ８により２：
１：１の比率で分配される。ここで注目すべきは、直流
電流と異なり上記差動増幅トランジスタＱ１とＱ２のコ
レクタ信号電流が互いに逆位相の電流＋Δｉと−Δｉで
ある。したがって、上記負荷抵抗Ｒ１に流れる電流ｉＡ
の交流電流についてみると、（ｉ１＋ｉ２＋ｉ３）は、
＋Δｉ／４−Δｉ／２−Δｉ／４＝−Δｉ／２となる。
また、上記負荷抵抗Ｒ２に流れる交流電流は、＋Δｉ／
４＋Δｉ／２−Δｉ／４＝＋Δｉ／２となる。つまり、
上記差動増幅トランジスタＱ１とＱ２で形成された信号
電流が半分ずつ出力され、利得制御範囲の１／２に設定
される。The collector signal current + Δi of the differential amplifying transistor Q1 is also equal to the differential transistor Q3,
It is distributed in a ratio of 1: 1: 2 by Q4 and Q5. Similarly, the collector signal current −Δi of the differential amplification transistor Q2
Is also determined by the differential transistors Q6, Q7 and Q8 as follows:
Dispensed in a 1: 1 ratio. It should be noted here that, unlike the DC current, the collector signal currents of the differential amplification transistors Q1 and Q2 are currents + Δi and −Δi having phases opposite to each other. Therefore, the current iA flowing through the load resistor R1
Looking at the AC current of (i1 + i2 + i3),
+ Δi / 4−Δi / 2−Δi / 4 = −Δi / 2.
The AC current flowing through the load resistor R2 is + Δi /
4 + Δi / 2−Δi / 4 = + Δi / 2. That is,
The signal current formed by the differential amplifier transistors Q1 and Q2 is output by half, and is set to a half of the gain control range.

【００２１】利得制御回路において、基準電圧ＶＲＥＦ
に対して利得制御電圧ＶＡＧＣを高く電圧とし、約＋
０．２Ｖ以上のときには上記基準電圧ＶＲＥＦがベース
に供給された差動トランジスタＱ３、Ｑ４、Ｑ７、Ｑ８
がオフ状態にされ、上記利得制御電圧ＶＡＧＣがベース
に供給された差動トランジスタＱ５とＱ６はオン状態に
される。In the gain control circuit, the reference voltage VREF
, The gain control voltage VAGC is set to a higher voltage, and about +
When the voltage is 0.2 V or more, the differential transistors Q3, Q4, Q7, Q8 supplied with the reference voltage VREF at the base.
Are turned off, and the differential transistors Q5 and Q6 supplied with the gain control voltage VAGC to the base are turned on.

【００２２】上記差動増幅トランジスタＱ１のコレクタ
直流電流Ｉは、オン状態の差動トランジスタＱ５負荷抵
抗Ｒ２に流れるようにされる。差動増幅トランジスタＱ
２のコレクタ直流電流Ｉは、オン状態の差動トランジス
タＱ６負荷抵抗Ｒ１に流れるようにされる。したがっ
て、負荷抵抗Ｒ１とＲ２には、それぞれ上記直流電流Ｉ
の等しい電流が流れるようにされて、直流バイアス電圧
の変化は生じない。The collector direct current I of the differential amplifying transistor Q1 is caused to flow through the on-state differential transistor Q5 load resistor R2. Differential amplification transistor Q
2 is made to flow through the load resistance R1 of the differential transistor Q6 in the ON state. Therefore, the DC current I
Are made to flow, and no change occurs in the DC bias voltage.

【００２３】上記差動増幅トランジスタＱ１のコレクタ
信号電流＋Δｉは、オン状態の差動トランジスタＱ５に
より負荷抵抗Ｒ１流れるようにされる。差動増幅トラン
ジスタＱ２のコレクタ信号電流−Δｉは、オン状態の差
動トランジスタＱ６により負荷抵抗Ｒ２に流れるように
される。したがって、負荷抵抗Ｒ１とＲ２には、それぞ
れ−Δｉと＋Δｉの信号電流が流れて最大利得の出力電
圧を得ることができる。The collector signal current + Δi of the differential amplifier transistor Q1 is caused to flow through the load resistor R1 by the ON-state differential transistor Q5. The collector signal current −Δi of the differential amplification transistor Q2 is caused to flow to the load resistor R2 by the differential transistor Q6 in the ON state. Therefore, signal currents of -Δi and + Δi flow through the load resistors R1 and R2, respectively, and an output voltage having the maximum gain can be obtained.

【００２４】以上は、最も回路動作が理解しやてい利得
制御電圧ＶＡＧＣについて定性的説明したが、これを定
量的に説明するなら次のようになる。Although the gain control voltage VAGC has been explained qualitatively because the circuit operation is most understood above, the following is a quantitative explanation of the gain control voltage VAGC.

【００２５】前記入力端子ＩＮＸとＩＮＹとの間にΔＶ
の入力信号が印加されたときの差動増幅トランジスタの
コレクタ電流をＩ＋Δｉとする。ここで、Δｉ＝ΔＶ／
Ｒ３で求められる。同様に、差動増幅トランジスタのコ
レクタ電流をＩ−Δｉとする。ここで、Δｉ＝ΔＶ／Ｒ
４で求められる。つまり、上記差動増幅トランジスタＱ
１とＱ２のエミッタ抵抗Ｒ３とＲ４の抵抗値は等しく設
定される。ΔV is applied between the input terminals INX and INY.
Is the collector current of the differential amplification transistor when the input signal is applied as I + Δi. Here, Δi = ΔV /
It is determined by R3. Similarly, let the collector current of the differential amplifier transistor be I-Δi. Here, Δi = ΔV / R
Required by 4. That is, the differential amplifier transistor Q
The resistance values of the emitter resistors R3 and R4 of 1 and Q2 are set equal.

【００２６】上記基準電圧ＶＲＥＦと利得制御電圧ＶＡ
ＧＣとの差電圧による電流分配比をｋ：（１−ｋ）とす
る。ただし、ｋ≦１である。このとき、一方の負荷抵抗
Ｒ１に流れる電流ｉＡを決定する差動トランジスタＱ
３、Ｑ６、Ｑ７の各電流ｉ１、ｉ２、ｉ３を求めると次
式（１）〜（３）のようになる。 ｉ１＝ｋ／２×（Ｉ＋Δｉ） ・・・・・・・・（１） ｉ２＝（１−ｋ）×（Ｉ−Δｉ） ・・・・・・・・（２） ｉ３＝ｋ／２×（Ｉ−Δｉ） ・・・・・・・・（１）The reference voltage VREF and the gain control voltage VA
The current distribution ratio based on the difference voltage from GC is k: (1−k). However, k ≦ 1. At this time, the differential transistor Q that determines the current iA flowing through one load resistor R1
The following equations (1) to (3) are obtained when the currents i1, i2, and i3 of 3, Q6, and Q7 are obtained. i1 = k / 2 × (I + Δi) (1) i2 = (1−k) × (I−Δi) (2) i3 = k / 2 × (I-Δi) (1)

【００２７】したがって、上記負荷抵抗Ｒ１に流れる電
流ｉＡは、次式（４）のように表すことができる。 ｉＡ＝（ｋ／２×Ｉ＋ｋ／２＋Δｉ） ＋（Ｉ−Δｉ−ｋ×Ｉ＋ｋ×Δｉ） ＋（ｋ／２×Ｉ−ｋ／２＋Δｉ） ・・・・・（４） つまり、右辺第２項と第３項でアンダーラインで示した
−ｋ×Ｉとｋ／２×Ｉが電流分配比（ゲイン）ｋによる
出力バイアスレベルを変動させる成分であるが、それを
右辺第１項のアンダーラインで示したｋ／２×Ｉを加え
ることによりキャンセルさせるように作用することがが
判る。信号成分Δｉは、上記第１項と第３項がキャンセ
ルされて第２項が出力される。Therefore, the current iA flowing through the load resistor R1 can be expressed by the following equation (4). iA = ( k / 2 × I + k / 2 + Δi) + (I−Δi− k × I + k × Δi) + ( k / 2 × I− k / 2 + Δi) (4) That is, the second on the right side -K × I and k / 2 × I, which are underlined in the term and the third term, are components that fluctuate the output bias level depending on the current distribution ratio (gain) k. It can be seen that the addition of k / 2 × I shown in FIG. As for the signal component Δi, the first and third terms are canceled and the second term is output.

【００２８】他方の負荷抵抗Ｒ２については、説明を省
略するが、直流電流Ｉに関しては上記抵抗Ｒ１と同様で
あり、交流成分に関しては上記信号成分Δｉの符号が＋
と−が逆になるだけで同様であるので説明を省略する。
上記のようにして、負荷抵抗Ｒ１には、Ｉ−（１−ｋ）
×Δｉの電流ｉＡが流れ、負荷抵抗Ｒ２には、Ｉ＋（１
−ｋ）×Δｉの電流が流れて利得制御動作が行われる。The description of the other load resistor R2 is omitted, but the DC current I is the same as the resistor R1, and the AC component has a sign of the signal component Δi of +.
And-are the same except that they are reversed.
As described above, the load resistance R1 has I- (1-k)
A current iA of × Δi flows, and I + (1
−k) × Δi flows, and the gain control operation is performed.

【００２９】図２には、この発明に係る可変利得アンプ
の他の一実施例の回路図が示されている。この実施例で
は、利得制御を行うトランジスタＱ５とＱ６とがそれぞ
れ並列接続された２つのトランジスタＱ５とＱ５’及び
Ｑ６とＱ６’により構成される。つまり、トランジスタ
Ｑ３〜Ｑ８、Ｑ５’とＱ６’とは全てが同一のサイズに
形成される。上記同一のサイズのトランジスタを用い、
それを並列接続させることで、上記のような同一の入力
条件のときに２倍の電流ｉ２を流すような回路構成にす
るものである。FIG. 2 is a circuit diagram showing another embodiment of the variable gain amplifier according to the present invention. In this embodiment, the transistors Q5 and Q6 for controlling the gain are each composed of two transistors Q5 and Q5 'and Q6 and Q6' connected in parallel. That is, the transistors Q3 to Q8, Q5 'and Q6' are all formed in the same size. Using transistors of the same size as above,
By connecting them in parallel, the circuit configuration is such that twice the current i2 flows under the same input conditions as described above.

【００３０】この発明に係る可変利得アンプにおいて
は、利得制御電圧ＶＡＧＣを基準電圧ＶＲＥＦに対して
正負の電圧範囲で変化させ、電流分配制御を行う差動ト
ランジスタＱ３〜Ｑ８をオン状態からオフ状態まで、あ
るいは逆にオフ状態からオン状態まで切り換えるように
して利得制御動作を行うようにするものであり、利得制
御電圧範囲を広くすることができる。そして、前記のよ
うに１電源電圧で動作させるようにし、基準電圧ＶＲＥ
Ｆを中間電圧とした場合でも、上記利得制御電圧ＶＡＧ
Ｃが上記基準電圧ＶＲＥＦに対して負電圧にならないよ
うな特別な回路が不要にできるので使い勝手を良くする
ことができる。In the variable gain amplifier according to the present invention, the gain control voltage VAGC is changed in a positive / negative voltage range with respect to the reference voltage VREF, and the differential transistors Q3 to Q8 for controlling the current distribution are changed from the on state to the off state. Alternatively, the gain control operation is performed by switching from the off state to the on state, and the gain control voltage range can be widened. Then, as described above, the operation is performed with one power supply voltage, and the reference voltage VRE is applied.
Even when F is an intermediate voltage, the gain control voltage VAG
Since a special circuit for preventing C from becoming a negative voltage with respect to the reference voltage VREF can be eliminated, usability can be improved.

【００３１】この実施例では、図５に示した可変利得ア
ンプに比べて、その素子数及び動作電流源を大幅に低減
させている。この結果、消費電力を低減できることの
他、熱雑音の発生源であるトランジスタや抵抗の数を少
なくできるため、回路全体で発生する雑音を低減でき
る。したがって、入力端子ＩＮＸとＩＮＹに供給される
入力信号ΔＶに対する上記総合の熱雑音を相対的に小さ
くできる。言い換えるならぱ、微小な入力信号ΔＶまで
せ増幅することができる高感度化を実現することができ
るものとなる。ちなみに、図５の可変利得アンプとの入
力換算雑音を比較すると、上記図５の回路を１とする
と、本願発明では０．７７のように大幅に低減できる。In this embodiment, the number of elements and the operating current source are greatly reduced as compared with the variable gain amplifier shown in FIG. As a result, power consumption can be reduced, and the number of transistors and resistors that are sources of thermal noise can be reduced, so that noise generated in the entire circuit can be reduced. Therefore, the total thermal noise with respect to the input signal ΔV supplied to the input terminals INX and INY can be relatively reduced. In other words, ぱ, it is possible to realize a high sensitivity that can amplify even a small input signal ΔV. By the way, comparing the input conversion noise with the variable gain amplifier of FIG. 5, when the circuit of FIG. 5 is set to 1, the present invention can greatly reduce it to 0.77.

【００３２】図３には、この発明に係る可変利得アンプ
を用いた自動利得制御回路の一実施例のブロック図が示
されている。上記のような可変利得アンプＶＡＧの一対
の入力端子ＩＮＸとＩＮＹに入力信号が供給される。上
記可変利得アンプＶＡＧの出力端子ＯＸとＯＹの出力信
号は振幅検出回路に入力される。振幅検出回路は、上記
出力端子ＯＸとＯＹから得られる信号振幅が所望の電圧
となるように上記基準電圧ＶＲＥＦに対する利得制御電
圧ＶＡＧＣを発生させる。このような負帰還径路を挿入
することにより、入力信号の変化に対しも一定の出力信
号を得ることができる自動利得制御回路を得ることがで
きる。FIG. 3 is a block diagram showing one embodiment of an automatic gain control circuit using the variable gain amplifier according to the present invention. An input signal is supplied to a pair of input terminals INX and INY of the variable gain amplifier VAG as described above. Output signals from the output terminals OX and OY of the variable gain amplifier VAG are input to an amplitude detection circuit. The amplitude detection circuit generates a gain control voltage VAGC for the reference voltage VREF so that the signal amplitude obtained from the output terminals OX and OY becomes a desired voltage. By inserting such a negative feedback path, it is possible to obtain an automatic gain control circuit capable of obtaining a constant output signal even when the input signal changes.

【００３３】図４には、この発明に係る可変利得アンプ
ＶＡＧを用いた磁気ディスク装置の一実施例の概略ブロ
ック図が示されている。磁気ディスクからリード／ライ
ト回路（Ｒ／Ｗ ＬＳＩ）を介して読み出された信号
は、信号処理回路（ＰＲＭＬ）に搭載された上記可変利
得アンプＶＡＧにより一定の信号振幅に増幅される。上
記可変利得アンプＶＡＧの出力信号は、ロウパスフィル
タＬＰＦを通してアナログ／ディジタル変換回路ＡＤＣ
に供給され、ディジタル信号に変換されてコントローラ
等に出力される。FIG. 4 is a schematic block diagram showing one embodiment of a magnetic disk drive using the variable gain amplifier VAG according to the present invention. A signal read from a magnetic disk via a read / write circuit (R / W LSI) is amplified to a constant signal amplitude by the variable gain amplifier VAG mounted on a signal processing circuit (PRML). An output signal of the variable gain amplifier VAG is passed through a low pass filter LPF to an analog / digital conversion circuit ADC.
And converted into a digital signal and output to a controller or the like.

【００３４】サーボ回路は、上記ディスクの回転制御を
行うものであり、上記読み出し信号に含まれるクロック
信号に検知し、上記ディスクを回転させるモータの回転
制御を行う。ＶＣＯは、電圧制御発信回路であり、ディ
スクに書き込まれたクロックに同期したクロック信号を
発生させ、上記ＡＤＣやディジタル回路部に供給する。
書き込みディジタル信号は、書き込みパルス発生回路Ｗ
ＰＣによりＮＲＺ等の符号変換が行われて上記リード／
ライト回路（Ｒ／Ｗ ＬＳＩ）を介してディスクに書き
込まれる。The servo circuit controls the rotation of the disk, detects the clock signal included in the read signal, and controls the rotation of the motor that rotates the disk. The VCO is a voltage control transmission circuit that generates a clock signal synchronized with the clock written on the disk and supplies the clock signal to the ADC and the digital circuit unit.
The write digital signal is generated by the write pulse generation circuit W.
The code conversion such as NRZ is performed by the PC and the read /
The data is written to the disk via a write circuit (R / W LSI).

【００３５】上記のような磁気ディクス信号処理回路に
おいては、高記録密度化のために読み出し信号振幅は小
さくなり、上記可変利得アンプＶＡＧの低雑音化が要求
される傾向にある。したがって、本願発明に係る低雑音
化の可変利得アンプＶＡＧを搭載することで、高記録密
度化したディスク装置においても安定した読み出し動作
を行うにすることができる。In the magnetic disk signal processing circuit as described above, the read signal amplitude is reduced in order to increase the recording density, and the noise of the variable gain amplifier VAG tends to be required to be reduced. Therefore, by mounting the low-gain variable gain amplifier VAG according to the present invention, a stable read operation can be performed even in a disk device with a high recording density.

【００３６】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 正相の入力信号を受ける第１の差動増幅素子の
出力ノードに、基準電圧を受ける第３と第４の差動素子
と、利得制御電圧を受ける第５の差動素子を設け、逆相
の入力信号を受ける第２の差動増幅素子の出力ノード
に、基準電圧を受ける第７と第８の差動素子と、利得制
御電圧を受ける第６の差動素子を設け、上記第３、第６
及び第７の差動素子の出力ノードに共通に第１の負荷抵
抗を設け、上記第４、第５及び第８の差動素子の出力ノ
ードに共通に第２の負荷抵抗を設け、上記第３と第４及
び第７と第８の差動素子のサイズを同一に形成し、上記
第５と第６の差動素子を上記第３、第４、第７及び第８
の差動素子に対して２倍のサイズに形成して上記第１と
第２の負荷抵抗で発生した電圧差を出力電圧とすること
により、素子数及び消費電流を低減しつつ出力直流電圧
を一定にすることができるという効果が得られる。The functions and effects obtained from the above embodiment are as follows. (1) Third and fourth differential elements receiving a reference voltage and a fifth differential element receiving a gain control voltage are provided at an output node of the first differential amplifier element that receives a positive-phase input signal. A seventh differential element for receiving a reference voltage and a sixth differential element for receiving a gain control voltage are provided at an output node of the second differential amplifying element for receiving an input signal of opposite phase; 3rd, 6th
And a first load resistor is provided in common to the output nodes of the seventh and seventh differential elements, and a second load resistor is provided in common to the output nodes of the fourth, fifth and eighth differential elements. The third, fourth, seventh and eighth differential elements are formed to have the same size, and the fifth and sixth differential elements are replaced with the third, fourth, seventh and eighth differential elements.
The size of the differential element is twice as large as that of the differential element, and the voltage difference generated by the first and second load resistors is used as the output voltage. This has the effect of being able to be constant.

【００３７】（２） 上記素子数の低減により低雑音化
が可能となり、高感度の可変利得アンプを得ることがで
きるという効果が得られる。(2) By reducing the number of elements, it is possible to reduce noise and obtain an effect that a highly sensitive variable gain amplifier can be obtained.

【００３８】（３） 上記第５と第６の差動素子は、上
記第上記第３、第４、第７及び第８の差動素子と同じサ
イズに形成された差動素子を２個並列接続することによ
り、トランジスタの整合性をより高くすることができる
という効果が得られる。(3) As the fifth and sixth differential elements, two differential elements formed in the same size as the third, fourth, seventh and eighth differential elements are arranged in parallel. The connection has an effect that the matching of the transistor can be further improved.

【００３９】（４） 上記可変利得アンプは、磁気ディ
スク装置用の信号処理回路に設けられ、磁気ディスクか
らの読み出し信号を一定の信号振幅に増幅するものに用
いることより、より高記録密度のものまで適用範囲を拡
大することができるという効果が得られる。(4) The variable gain amplifier is provided in a signal processing circuit for a magnetic disk device, and is used for amplifying a read signal from a magnetic disk to a constant signal amplitude. The effect that the application range can be expanded up to this is obtained.

【００４０】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、増幅
素子はバイポーラ型トランジスタの他ＭＯＳＦＥＴ（絶
縁ゲート型電界効果トランジスタ）を用いるものであっ
てもよい。電流分配比を決めるサイズは、バイポーラ型
トランジスタの場合には実質的なエミッタ面積であり、
上記ＭＯＳＦＥＴの場合には等しいチャンネル長のとで
のチャンネル幅となるものである。出力信号は、利得が
半分になってしまうが、上記負荷抵抗Ｒ１又はＲ２をダ
ミーとし或いは省略して一方の抵抗Ｒ２又はＲ１で形成
された電圧としてもよい。この発明は、可変利得アンプ
として広く利用できる。Although the invention made by the inventor has been specifically described based on the embodiments, the invention of the present application is not limited to the above-described embodiments, and various modifications can be made without departing from the gist of the invention. Needless to say. For example, the amplifying element may use a MOSFET (insulated gate field effect transistor) in addition to a bipolar transistor. The size that determines the current distribution ratio is a substantial emitter area in the case of a bipolar transistor,
In the case of the above-mentioned MOSFET, the channel width becomes equal to the channel length. Although the output signal has a gain halved, the load resistor R1 or R2 may be a dummy or may be omitted and a voltage formed by one resistor R2 or R1. The present invention can be widely used as a variable gain amplifier.

【００４１】[0041]

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、正相の入力信号を受ける第
１の差動増幅素子の出力ノードに、基準電圧を受ける第
３と第４の差動素子と、利得制御電圧を受ける第５の差
動素子を設け、逆相の入力信号を受ける第２の差動増幅
素子の出力ノードに、基準電圧を受ける第７と第８の差
動素子と、利得制御電圧を受ける第６の差動素子を設
け、上記第３、第６及び第７の差動素子の出力ノードに
共通に第１の負荷抵抗を設け、上記第４、第５及び第８
の差動素子の出力ノードに共通に第２の負荷抵抗を設
け、上記第３と第４及び第７と第８の差動素子のサイズ
を同一に形成し、上記第５と第６の差動素子を上記第
３、第４、第７及び第８の差動素子に対して２倍のサイ
ズに形成して上記第１と第２の負荷抵抗で発生した電圧
差を出力電圧とすることにより、素子数及び消費電流を
低減しつつ出力直流電圧を一定にすることができる。The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows. That is, third and fourth differential elements for receiving a reference voltage and a fifth differential element for receiving a gain control voltage are provided at an output node of the first differential amplifying element that receives a positive-phase input signal, Seventh and eighth differential elements for receiving a reference voltage and a sixth differential element for receiving a gain control voltage are provided at an output node of the second differential amplifying element that receives an input signal of the opposite phase. A first load resistor is provided commonly to the output nodes of the third, sixth and seventh differential elements, and the fourth, fifth and eighth load elements are provided.
A second load resistance is provided in common to the output nodes of the differential elements, and the sizes of the third and fourth and the seventh and eighth differential elements are formed to be the same. The moving element is formed twice as large as the third, fourth, seventh, and eighth differential elements, and a voltage difference generated between the first and second load resistors is used as an output voltage. Accordingly, the output DC voltage can be kept constant while reducing the number of elements and current consumption.

【図面の簡単な説明】[Brief description of the drawings]

【図１】この発明に係る可変利得アンプの一実施例を示
す回路図である。FIG. 1 is a circuit diagram showing one embodiment of a variable gain amplifier according to the present invention.

【図２】この発明に係る可変利得アンプの他の一実施例
を示す回路図である。FIG. 2 is a circuit diagram showing another embodiment of the variable gain amplifier according to the present invention.

【図３】この発明に係る可変利得アンプを用いた自動利
得制御回路の一実施例を示すブロック図である。FIG. 3 is a block diagram showing one embodiment of an automatic gain control circuit using the variable gain amplifier according to the present invention.

【図４】この発明に係る可変利得アンプが用いられる磁
気ディスク装置の一実施例の概略ブロック図である。FIG. 4 is a schematic block diagram of an embodiment of a magnetic disk drive using the variable gain amplifier according to the present invention.

【図５】この発明に先立って検討された可変利得アンプ
の回路図である。FIG. 5 is a circuit diagram of a variable gain amplifier studied prior to the present invention.

【符号の説明】[Explanation of symbols]

Ｑ１〜Ｑ８…トランジスタ、Ｒ１〜Ｒ４…抵抗、ＶＧＡ
…可変利得アンプ、ＬＰＦ…ロウパフィルタ、ＡＤＣ…
アナログ／ディジタル変換回路、ＶＣＯ…電圧制御型発
振回路、ＷＰＣ…書き込みパルス発生回路、Ｒ／Ｗ Ｌ
ＳＩ…リード／ライト集積回路、Ｉ１〜１４…電流源。Q1 to Q8: transistors, R1 to R4: resistors, VGA
... variable gain amplifier, LPF ... low-pass filter, ADC ...
Analog / digital conversion circuit, VCO: voltage-controlled oscillation circuit, WPC: write pulse generation circuit, R / W L
SI: read / write integrated circuit; I1-14: current source.

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 入力信号が入力ノードに供給された一対
からなる第１と第２の差動増幅素子と、 上記第１の差動増幅素子の出力ノードに設けられ、基準
電圧を受ける第３と第４の差動素子と、利得制御電圧を
受ける第５の差動素子と、 上記第２の差動増幅素子の出力ノードに設けられ、基準
電圧を受ける第７と第８の差動素子と、利得制御電圧を
受ける第６の差動素子と、 上記第３、第６及び第７の差動素子の出力ノードに共通
に設けられた第１の負荷抵抗と、 上記第４、第５及び第８の差動素子の出力ノードに共通
に設けられた第２の負荷抵抗と備え、 上記第３と第４及び第７と第８の差動素子のサイズを同
一に形成し、上記第５と第６の差動素子を上記第３、第
４、第７及び第８の差動素子に対して２倍のサイズに形
成し、 上記第１と第２の負荷抵抗で発生した電圧差を出力電圧
とすることを特徴とする可変利得アンプ。An input signal is supplied to an input node, a pair of first and second differential amplifier elements, and a third differential amplifier element provided at an output node of the first differential amplifier element and receiving a reference voltage. A fourth differential element, a fifth differential element receiving a gain control voltage, and a seventh and eighth differential element provided at an output node of the second differential amplifier element and receiving a reference voltage A sixth differential element for receiving a gain control voltage; a first load resistor commonly provided to the output nodes of the third, sixth, and seventh differential elements; And a second load resistor commonly provided to the output node of the eighth differential element, wherein the third and fourth and seventh and eighth differential elements are formed to have the same size, The fifth and sixth differential elements are formed twice as large as the third, fourth, seventh and eighth differential elements, and the first and second differential elements are formed. A variable gain amplifier, wherein a voltage difference generated by a second load resistor is used as an output voltage. 【請求項２】 上記第５と第６の差動素子は、上記第上
記第３、第４、第７及び第８の差動素子と同じサイズに
形成された差動素子を２個並列接続して用いるものであ
ることを特徴とする請求項１の可変利得アンプ。2. The fifth and sixth differential elements are connected in parallel by two differential elements formed in the same size as the third, fourth, seventh and eighth differential elements. 2. The variable gain amplifier according to claim 1, wherein the variable gain amplifier is used as a variable gain amplifier. 【請求項３】 上記差動増幅素子及び差動素子は、バイ
ポーラ型トランジスタにより構成されるものであること
を特徴とする請求項１又は請求項２の可変利得アンプ。3. The variable gain amplifier according to claim 1, wherein said differential amplifying element and said differential element are constituted by bipolar transistors. 【請求項４】 上記可変利得アンプは、磁気ディスク装
置用の信号処理回路に設けられ、磁気ディスクからの読
み出し信号を一定の信号振幅に増幅するものであること
を特徴とする請求項１の可変利得アンプ。4. The variable gain amplifier according to claim 1, wherein said variable gain amplifier is provided in a signal processing circuit for a magnetic disk device and amplifies a read signal from the magnetic disk to a constant signal amplitude. Gain amplifier.