JPH11184427A

JPH11184427A - Ｐｄｐの駆動方法

Info

Publication number: JPH11184427A
Application number: JP9356910A
Authority: JP
Inventors: Hitoshi Hirakawa; 仁平川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-12-25
Filing date: 1997-12-25
Publication date: 1999-07-09

Abstract

(57)【要約】【課題】アドレッシングに係わる放電条件を均等化し、
表示の乱れを無くすことを目的とする。【解決手段】行方向に延び誘電体層で覆われた電極どう
しによって面放電を生じさせる構造のＡＣ型のＰＤＰに
よるマトリクス表示に際して、画面の各行を複数の群Ｋ
１，Ｋ２，Ｋ３に分類し、帯電分布を一様化するアドレ
ッシング準備及び表示内容に応じた帯電分布を形成する
アドレッシングを各群Ｋ１，Ｋ２，Ｋ３毎に時分割で行
う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、面放電構造のＡＣ
型ＰＤＰ（Plasma Display Panel：プラズマディスプレ
イパネル）の駆動方法に関する。

【０００２】ＰＤＰにおいては、ハイビジョンへの応用
に向けて画面の高精細化及び大型化が進められており、
セル数（すなわち画素数）が増加する傾向にある。画面
の行数（ライン数）が多くなるにつれて、アドレッシン
グの所要時間は長くなる。

【０００３】

【従来の技術】カラー表示デバイスとして３電極面放電
構造のＡＣ型ＰＤＰが商品化されている。これは、マト
リクス表示の行毎に点灯維持のための一対の主電極が配
置され、列毎にアドレス電極が配置されたものである。
ＡＣ型であるので、表示に際しては主電極を覆う誘電体
層のメモリ機能が利用される。すなわち、表示内容に応
じた帯電状態を形成するアドレッシングを行い、その後
に全ての主電極対に対して一斉に交番極性の点灯維持電
圧Ｖｓを印加する。これにより、壁電荷の存在するセル
のみにおいて実効電圧（セル電圧ともいう）Ｖeff が放
電開始電圧Ｖｆを越えて基板面に沿った面放電が生じ
る。

【０００４】時系列の画像の表示に際しては、ある画像
の点灯維持の終了から次の画像のアドレッシングまでの
期間に、アドレッシング準備として、いったんセルの帯
電状態を初期化するのが望ましい。各セルの放電条件を
一定化するのである。いわゆる消去アドレッシングを行
う場合のアドレッシング準備は、前回のアドレッシング
で壁電荷が消去されたか否かに係わらず各セルに適量の
壁電荷を帯電させる処理である。また、書込みアドレッ
シングを行う場合のアドレッシング準備は、セルを無帯
電状態とする処理である。なお、消去アドレッシングは
点灯不要のセルのみでアドレス放電を生じさせて壁電荷
を消去する処理であり、書込みアドレッシングは点灯す
べきセルのみでアドレス放電を生じさせて壁電荷を帯電
させる処理である。

【０００５】アドレッシング準備は、アドレッシングと
は違って１行ずつ順に行う必要はない。従来では、全て
の行に対して同時に所定の電圧を印加して放電を生じさ
せることによって、画面の全体の帯電状態を一斉に一様
化するアドレッシング準備が行われていた。

【０００６】

【発明が解決しようとする課題】従来においては、上述
のように全ての行を対象に一斉にアドレッシング準備を
行っていたので、その後のアドレッシングで最初に選択
される行と最後に選択される行とで、アドレッシング準
備からアドレッシングまでの経過時間が大きく異なって
いた。すなわち、最後の行のアドレッシングは、最初の
行のアドレッシングから走査周期（例えば１．５μｓ）
の概ね行数倍の時間も遅れてしまう。このため、特に消
去アドレッシングの場合には、アドレッシングの時期が
遅れるほど壁電荷が減衰して放電確率が低下するので
（具体的にはアドレス放電の開始電圧が５〜１０Ｖ程度
高くなる）、アドレッシングの駆動電圧マージンの確保
が難しいという問題があった。

【０００７】高精細のフルカラー動画表示を行うには、
書込みアドレッシングよりも高速性に優れた消去アドレ
ッシングを用いる必要がある。しかし、従来の駆動方法
では画面中のアドレッシングの後端側部分でアドレス放
電ミスに因る表示の乱れが生じ易い。

【０００８】本発明は、アドレッシングに係わる放電条
件を均等化し、表示の乱れを無くすことを目的としてい
る。

【０００９】

【課題を解決するための手段】請求項１の発明の方法
は、行方向に延び誘電体層で覆われた電極どうしによっ
て面放電を生じさせる構造のＡＣ型のＰＤＰの駆動方法
であって、画面の各行を行数より少ない複数の群のいず
れかに属するように分類し、帯電分布を一様化するアド
レッシング準備及び表示内容に応じた帯電分布を形成す
るアドレッシングを前記各群毎に時分割で行うものであ
る。

【００１０】請求項２の発明の駆動方法において、前記
アドレッシング準備はセルに壁電荷を帯電させる処理で
あり、前記アドレッシングは行毎に点灯不要のセルの壁
電荷を消去する処理である。

【００１１】請求項３の発明の駆動方法は、前記各群
どうしの間のアドレッシング準備及びアドレッシングを
行う順序関係を定期的に変更するものである。請求項４
の発明の駆動方法は、全ての群のアドレッシングが終了
した後、前記各行を画定する前記電極の対に対して点灯
維持のための電圧を一斉に印加するものである。

【００１２】請求項５の発明の駆動方法は、前記各群毎
に独立に制御可能な駆動回路を設け、前記アドレッシン
グの終わった群については、他の群のアドレッシングと
並行して点灯維持のための電圧印加を行うものである。

【００１３】

【発明の実施の形態】図１は第１の実施形態に係るプラ
ズマ表示装置１００の構成図である。プラズマ表示装置
１００は、フラット型のカラー表示デバイスであるＡＣ
型のＰＤＰ１と、画面（スクリーン）ＳＣを構成する縦
横に並んだセルＣを選択的に点灯させるための駆動ユニ
ット８０とから構成されており、壁掛け式テレビジョン
受像機、コンピュータシステムのモニターなどとして利
用される。

【００１４】ＰＤＰ１は、対をなす第１及び第２の主電
極としてのサステイン電極Ｘ，Ｙが平行配置され、各セ
ルＣにおいてサステイン電極Ｘ，Ｙと第３の電極として
のアドレス電極Ａとが交差する面放電構造のＰＤＰであ
る。サステイン電極Ｘ，Ｙは画面の行方向（水平方向）
に延び、一方のサステイン電極Ｙはアドレッシングに際
して行単位にセルＣを選択するためのスキャン電極とし
て用いられる。アドレス電極Ａは列方向（垂直方向）に
延びており、列単位にセルＣを選択するためのデータ電
極として用いられる。サステイン電極群とアドレス電極
群とが交差する領域が表示領域、すなわち画面ＳＣであ
る。

【００１５】駆動ユニット８０は、コントローラ８１、
フレームメモリ８２、データ処理回路８３、サブフィー
ルドメモリ８４、電源回路８５、Ｘドライバ回路８７、
Ｙドライバ回路８８、及びアドレスドライバ回路８９
Ａ，８９Ｂを有している。駆動ユニット８０には、ＴＶ
チューナ、コンピュータなどの外部装置からＲ，Ｇ，Ｂ
の各色の輝度レベル（階調レベル）を示す画素単位のフ
ィールドデータＤＦが各種の同期信号とともに入力され
る。

【００１６】フィールドデータＤＦは、フレームメモリ
８２に一旦格納された後、データ処理回路８３へ送られ
る。データ処理回路８３は、後述のようにフィールドを
所定数のサブフィールドに分割して階調表示を行うため
のデータ変換手段であり、フィールドデータＤＦに応じ
たサブフィールドデータＤｓｆを出力する。サブフィー
ルドデータＤｓｆはサブフィールドメモリ８４に格納さ
れる。サブフィールドデータＤｓｆの各ビットの値は、
サブフィールドにおけるセルの点灯の要否を示す情報、
厳密にはアドレス放電の要否を示す情報である。

【００１７】Ｘドライバ回路８７はサステイン電極Ｘに
駆動電圧を印加し、Ｙドライバ回路８８はサステイン電
極Ｙに駆動電圧を印加する。アドレスドライバ回路８９
Ａ，８９Ｂはアドレス電極Ａに駆動電圧を印加する。こ
れらドライバ回路には電源回路８５から所定の電力が供
給される。

【００１８】なお、駆動ユニット８０はＰＤＰ１の背面
側に配置され、各ドライバ回路と電極とが図示しないフ
レキシブルケーブルで電気的に接続される。その接続強
度の均一化を図るため、各ドライバ回路毎に３〜５枚の
フレキシブルケーブルが用いられる。

【００１９】図２はＰＤＰ１の内部構造を示す斜視図で
ある。ＰＤＰ１では、前面側のガラス基板１１の内面
に、行Ｌ毎に一対ずつサステイン電極Ｘ，Ｙが配列され
ている。行Ｌは画面における水平方向のセル列である。
サステイン電極Ｘ，Ｙは、それぞれが透明導電膜４１と
金属膜（バス導体）４２とからなり、低融点ガラスから
なる厚さ３０μｍ程度の誘電体層１７で被覆されてい
る。誘電体層１７の表面にはマグネシア（ＭｇＯ）から
なる厚さ数千オングストロームの保護膜１８が設けられ
ている。アドレス電極Ａは、背面側のガラス基板２１の
内面を覆う下地層２２の上に配列されており、厚さ１０
μｍ程度の誘電体層２４によって被覆されている。誘電
体層２４の上には、高さ１５０μｍの平面視直線帯状の
隔壁２９が、各アドレス電極Ａの間に１つずつ設けられ
ている。これらの隔壁２９によって放電空間３０が行方
向にサブピクセル（単位発光領域）毎に区画され、且つ
放電空間３０の間隙寸法が規定されている。そして、ア
ドレス電極Ａの上方及び隔壁２９の側面を含めて背面側
の内面を被覆するように、カラー表示のためのＲ，Ｇ，
Ｂの３色の蛍光体層２８Ｒ，２８Ｇ，２８Ｂが設けられ
ている。放電空間３０には主成分のネオンにキセノンを
混合した放電ガスが充填されており、蛍光体層２８Ｒ，
２８Ｇ，２８Ｂは放電時にキセノンが放つ紫外線によっ
て局部的に励起されて発光する。表示の１ピクセル（画
素）は行方向に並ぶ３個のサブピクセルで構成される。
各サブピクセル内の構造体がセル（表示素子）Ｃであ
る。隔壁２９の配置パターンがストライプパターンであ
ることから、放電空間３０のうちの各列に対応した部分
は全ての行Ｌに跨がって列方向に連続している。

【００２０】以下、プラズマ表示装置１００におけるＰ
ＤＰ１の駆動方法を説明する。図３はフィールド構成と
基本の駆動シーケンスとを示す図である。例えばテレビ
ジョン映像の表示においては、２値の点灯制御によって
階調再現を行うために、入力画像である時系列の各フィ
ールドｆ（符号の添字は表示順位を表す）を例えば８個
のサブフレームｓｆ１，ｓｆ２，ｓｆ３，ｓｆ４，ｓｆ
５，ｓｆ６，ｓｆ７，ｓｆ８に分割する。言い換えれ
ば、フレームＦを構成する各フィールドｆを８個のサブ
フレームｓｆ１〜ｓｆ８の集合に置き換える。ただし、
コンピュータ出力などのノンインタレース形式の画像を
再生する場合には、各フレームを８分割する。そして、
これらサブフィールドｓｆ１〜ｓｆ８における輝度の相
対比率が１：２：４：８：１６：３２：６４：１２８と
なるように重み付けをして各サブフィールドｓｆ１〜ｓ
ｆ８のサステイン放電回数を設定する。サブフィールド
単位の点灯／非点灯の組合せでＲＧＢの各色毎に２５６
段階の輝度設定を行うことができるので、表示可能な色
の数は２５６³となる。なお、サブフィールドｓｆ１〜
ｓｆ８を輝度の重みの順に表示する必要はない。例えば
重みの大きいサブフィールドｓｆ８を表示期間の中間に
配置するといった最適化を行うことができる。

【００２１】各サブフィールドｓｆ１〜ｓｆ８に割り当
てるサブフィールド期間Ｔｓｆは、アドレッシング準備
期間ＴＲ、アドレス期間ＴＡ、及びサステイン期間ＴＳ
からなる。サステイン期間ＴＳは階調レベルに応じた輝
度を確保するために点灯状態を維持する期間である。各
サブフィールド期間Ｔｓｆにおいて、リセット期間ＴＲ
及びアドレス期間ＴＡの長さは輝度の重みに係わらず一
定であるが、サステイン期間ＴＳの長さは輝度の重みが
大きいほど長い。つまり、１つのフィールドｆに対応す
る８つのサブフィールド期間Ｔｓｆの長さは互いに異な
る。

【００２２】アドレッシング準備期間ＴＲにおいては、
サステイン電極Ｘに正極性の電圧パルスＰｒを印加する
第１過程と、サステイン電極Ｘに正極性の電圧パルスＰ
ｒｘを印加し且つサステイン電極Ｙに負極性の電圧パル
スＰｒｙを印加する第２過程とによって、１つ前のサブ
フィールドにおいて点灯した“前回点灯セル”及び点灯
しなかった“前回非点灯セル”に所定の極性の壁電荷が
形成される。なお、第１過程ではアドレス電極Ａを５０
〜１２０Ｖ程度の正電位にバイアスし、アドレス電極Ａ
とサステイン電極Ｘとの間の不要の放電を防止する。第
２過程に続いて、帯電の均一性を高めるため、サステイ
ン電極Ｙに正極性の電圧パルスＰｒｓを印加して全ての
セルで面放電を生じさせる。この面放電によって帯電極
性は反転する。その後、電荷の消失を避けるため、サス
テイン電極Ｙの電位を所定値まで緩やかに低減させる。

【００２３】アドレス期間ＴＡにおいては、１行ずつ順
に各行を選択し、該当するサステイン電極Ｙに負極性の
スキャンパルスＰｙを印加する。行の選択と同時に、非
点灯とすべきセル（今回非点灯セル）に対応したアドレ
ス電極Ａに対して正極性のアドレスパルスＰａを印加す
る。選択された行におけるアドレスパルスＰａの印加さ
れたセルでは、サステイン電極Ｙとアドレス電極Ａとの
間で対向放電が起こって誘電体層１７の壁電荷が消失す
る。アドレスパルスＰａの印加時点ではサステイン電極
Ｘの近傍には正極性の壁電荷が存在するので、その壁電
圧でアドレスパルスＰａが打ち消され、サステイン電極
Ｘとアドレス電極Ａとの間では放電は起きない。このよ
うな消去アドレッシングは、書込み形式と違って電荷の
再形成が不要であるので、高速化に適している。

【００２４】サステイン期間ＴＳにおいては、不要の放
電を防止するために全てのアドレス電極Ａを正極性の電
位にバイアスし、最初に全てのサステイン電極Ｘに正極
性のサステインパルスＰｓを印加する。その後、サステ
イン電極Ｙとサステイン電極Ｘとに対して交互にサステ
インパルスＰｓを印加する。本実施形態では、最終のサ
ステインパルスＰｓはサステイン電極Ｙに印加される。
サステインパルスＰｓの印加によって、アドレス期間Ｔ
Ａにおいて壁電荷の残されたセル（今回点灯セル）で面
放電が生じる。

【００２５】各パルスの波高値及びパルス幅の一例を表
１に示す。

【００２６】

【表１】

【００２７】図４は駆動シーケンスを示す図である。プ
ラズマ表示装置１００においては、アドレッシング準備
及びアドレッシングが全ての行Ｌについて一斉に行われ
ず、画面を列方向に例えば３分割したブロックＫ１，Ｋ
２，Ｋ３毎に時分割で行われる。図４の例では行の総数
が４８０であって、各ブロックＫ１〜Ｋ３の行数は１６
０である。画面の分割数が多いほど行選択（走査）の先
頭行と最終行との間におけるアドレス放電の時間的ずれ
が少なくなるが、１サブフィールド当たりのアドレッシ
ング準備の回数は多くなる。分割数の選定には、このこ
とを考慮する必要がある。また、回路構成及び組み立て
の観点からみると、各サステイン電極Ｙと駆動ユニット
８０との接続に用いるフレキシブルケーブルの枚数に分
割数を合わせ、各フレキシブルケーブルへの行Ｌの振り
分けに合わせて画面を区画するのが望ましい。

【００２８】図４の例では、第１のブロックＫ１→第２
のブロックＫ２→第３のブロックＫ３の順にアドレッシ
ングが行われ、その後に全てのブロックＫ１〜Ｋ３で一
斉にサステイン（点灯維持）が行われる。つまり、アド
レッシング準備期間、アドレッシング期間、及びサステ
イン期間は時間的に完全に分離されている。アドレッシ
ング準備及びアドレッシングを行う順序については、ラ
イン番号の昇順（図示の順序）に限らず、例えばライン
番号の降順（Ｋ３→Ｋ２→Ｋ１）でもよい。また、サブ
フィールド毎又はフィールド毎に昇順と降順とを交互に
切り換えてもよいし、乱数を利用した不特定の順序とし
てもよい。

【００２９】図５は主電極への電圧印加の模式図であ
る。Ｘドライバ回路８７には電圧パルスＰｒ，Ｐｒｘ
（電圧Ｖｗｘ）の印加を制御するスイッチングデバイス
がブロックＫ１〜Ｋ３毎に設けられている。Ｙドライバ
回路８８にも電圧パルスＰｒ，Ｐｒｘ（電圧Ｖｗｙ）の
印加を制御するスイッチングデバイスがブロックＫ１〜
Ｋ３毎に設けられている。これにより、上述のとおりア
ドレッシング準備及びアドレッシングを時分割で行うこ
とができる。なお、サステインパルスＰｓ（電圧Ｖｓ）
は、ブロックＫ１〜Ｋ３を区別することなく、全ての行
Ｌに対して共通に印加される。

【００３０】図６は第２の実施形態に係るプラズマ表示
装置２００の要部の構成図である。プラズマ表示装置２
００は、上述した構造のＰＤＰ１とそのセルを選択的に
点灯させる駆動ユニットとから構成されている。プラズ
マ表示装置２００では、サステイン電極Ｘに駆動電圧を
印加するために、画面を列方向に３分割した各ブロック
毎に１個ずつ互いに独立に制御可能なＸドライバ回路９
７Ａ，９７Ｂ，９７Ｃが設けられている。また、同様に
サステイン電極Ｙについても、ブロック毎にＹドライバ
回路９８Ａ，９８Ｂ，９８Ｃが設けられている。２個の
アドレスドライバ回路９９Ａ，９９Ｂを有しているが、
これはアドレス電極Ａの外部接続端子を基板２１の両端
に振り分けて設けているためである。各列のアドレス電
極Ａは３つのブロックに跨がっており、全ての行に共通
である。

【００３１】図７は第２の実施形態の駆動シーケンスを
示す図である。プラズマ表示装置２００においても、ア
ドレッシング準備及びアドレッシングは上述の実施形態
と同様に各ブロック毎に時分割で行われる。しかし、サ
ステインは、全ての行に対するアドレッシングの終了を
待たずに、アドレッシングの終了したブロックから順に
逐次に行われる。すなわち、あるブロックＫ２，Ｋ３の
アドレッシングとそれ以前にアドレッシングの終了した
ブロックＫ１，Ｋ２のサステインとが並行して行われ
る。なお、サステインの終了したブロックから順に次の
サブフィールドのアドレッシング準備を開始してもよい
し、全てのブロックＫ１〜Ｋ３のサステインが終了する
のを待って次のサブフィールドのアドレッシング準備を
開始してもよい。

【００３２】以上の実施形態によれば、アドレッシング
準備に係る駆動回路部品に要求される電流容量が従来の
１／３になるので、駆動ユニットの低価格化を図ること
ができる。

【００３３】上述の実施形態によれば、列方向に並ぶブ
ロックＫ１〜Ｋ３毎にアドレッシング準備を行うので、
駆動回路の配線が簡単である。ただし、必ずしも各回の
アドレッシング準備の対象となる一定数（例示は１６
０）の行が互いに隣接している必要はなく、任意に行を
選んで群分けすることができる。各群の行数は互いに異
なってもよい。

【００３４】上述の実施形態においては、アドレス放電
による蛍光体の劣化を軽減するためにアドレスパルスＰ
ａを正極性と定めて他のパルスの極性を設定し、また、
片方のサステイン電極のみに正極性のサステインパルス
を印加するようにして駆動回路を簡単化した例を挙げた
が、これに限定されるものではない。つまり、印加電圧
の極性の変更は可能である。アドレッシング準備におけ
る第２過程の電圧パルスＰｒｘ，Ｐｒｙについては、波
高値の割り振りは任意であるが、回路構成の上では例示
の同等に割り振るＶｓと−Ｖｓの組合せにするのが有利
である。

【００３５】

【発明の効果】請求項１乃至請求項５の発明によれば、
アドレッシングに係わる放電条件を均等化し、表示の乱
れを無くすことができる。

【図面の簡単な説明】

【図１】第１の実施形態に係るプラズマ表示装置の構成
図である。

【図２】ＰＤＰの内部構造を示す斜視図である。

【図３】フィールド構成と基本の駆動シーケンスとを示
す図である。

【図４】駆動シーケンスを示す図である。

【図５】主電極への電圧印加の模式図である。

【図６】第２の実施形態に係るプラズマ表示装置の要部
の構成図である。

【図７】第２の実施形態の駆動シーケンスを示す図であ
る。

【符号の説明】

１ＰＤＰＸ，Ｙサステイン電極（電極）１７Ｌ行Ｋ１，Ｋ２，Ｋ３群ＣセルＰｓサステインパルス（点灯維持のための電圧）９７Ａ〜ＢＸドライバ回路（駆動回路）９８Ａ〜ＢＹドライバ回路（駆動回路）

Claims

【特許請求の範囲】

【請求項１】行方向に延び誘電体層で覆われた電極どう
しによって面放電を生じさせる構造のＡＣ型のＰＤＰの
駆動方法であって、画面の各行を行数より少ない複数の群のいずれかに属す
るように分類し、帯電分布を一様化するアドレッシング
準備及び表示内容に応じた帯電分布を形成するアドレッ
シングを、前記各群毎に時分割で行うことを特徴とする
ＰＤＰの駆動方法。
【請求項２】前記アドレッシング準備は、セルに壁電荷
を帯電させる処理であり、前記アドレッシングは、行毎に点灯不要のセルの壁電荷
を消去する処理である請求項１記載のＰＤＰの駆動方
法。
【請求項３】前記各群どうしの間のアドレッシング準備
及びアドレッシングを行う順序関係を定期的に変更する
請求項１又は請求項２記載のＰＤＰの駆動方法。
【請求項４】全ての群のアドレッシングが終了した後、
前記各行を画定する前記電極の対に対して点灯維持のた
めの電圧を一斉に印加する請求項１乃至請求項３のいず
れかに記載のＰＤＰの駆動方法。
【請求項５】前記各群毎に独立に制御可能な駆動回路を
設け、前記アドレッシングの終わった群については、他の群の
アドレッシングと並行して点灯維持のための電圧印加を
行う請求項１乃至請求項３のいずれかに記載のＰＤＰの
駆動方法。