JPH1117976A - データポイントの格納及びアクセス方法 - Google Patents
データポイントの格納及びアクセス方法Info
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- JPH1117976A JPH1117976A JP10152613A JP15261398A JPH1117976A JP H1117976 A JPH1117976 A JP H1117976A JP 10152613 A JP10152613 A JP 10152613A JP 15261398 A JP15261398 A JP 15261398A JP H1117976 A JPH1117976 A JP H1117976A
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- 230000015654 memory Effects 0.000 claims abstract description 66
- 239000007787 solid Substances 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 14
- 230000009977 dual effect Effects 0.000 description 10
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 6
- 101150046378 RAM1 gene Proteins 0.000 description 6
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 4
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 3
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 2
- COCAUCFPFHUGAA-MGNBDDOMSA-N n-[3-[(1s,7s)-5-amino-4-thia-6-azabicyclo[5.1.0]oct-5-en-7-yl]-4-fluorophenyl]-5-chloropyridine-2-carboxamide Chemical compound C=1C=C(F)C([C@@]23N=C(SCC[C@@H]2C3)N)=CC=1NC(=O)C1=CC=C(Cl)C=N1 COCAUCFPFHUGAA-MGNBDDOMSA-N 0.000 description 2
- WPNJAUFVNXKLIM-UHFFFAOYSA-N Moxonidine Chemical compound COC1=NC(C)=NC(Cl)=C1NC1=NCCN1 WPNJAUFVNXKLIM-UHFFFAOYSA-N 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T3/00—Geometric image transformations in the plane of the image
- G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting
- G06T3/4007—Scaling of whole images or parts thereof, e.g. expanding or contracting based on interpolation, e.g. bilinear interpolation
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Image Processing (AREA)
- Color Image Communication Systems (AREA)
- Facsimile Image Signal Circuits (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】 従来のものと同容量のメモリを用いて４つの
出力を並行して行うプリンタメモリ回路を提供する。 【解決手段】４つのデータポイントに並行して（同時
に）アクセスすることができるように、従来のメモリの
４分の１の大きさの４つの独立したメモリ２２、２３、
２４及び２５から成る回路で、四面体補間に必要な４つ
のデータポイントがそれぞれ常に別々のメモリ内に格納
する方法を有することを特徴とする回路。
出力を並行して行うプリンタメモリ回路を提供する。 【解決手段】４つのデータポイントに並行して（同時
に）アクセスすることができるように、従来のメモリの
４分の１の大きさの４つの独立したメモリ２２、２３、
２４及び２５から成る回路で、四面体補間に必要な４つ
のデータポイントがそれぞれ常に別々のメモリ内に格納
する方法を有することを特徴とする回路。
Description
【０００１】
【発明の属する技術分野】本発明は、四面体補間によっ
てデータを１つのカラー空間から別のカラー空間に変換
するための変換要素のテーブルを格納するためのプリン
タメモリ回路及び方法に関し、更に詳細には、４つの入
力値のそれぞれが別々のメモリにロードされるように配
置された４つの独立したメモリを有する回路で、４つの
データポイントは全て並行して取り出すことができる回
路に関する。
てデータを１つのカラー空間から別のカラー空間に変換
するための変換要素のテーブルを格納するためのプリン
タメモリ回路及び方法に関し、更に詳細には、４つの入
力値のそれぞれが別々のメモリにロードされるように配
置された４つの独立したメモリを有する回路で、４つの
データポイントは全て並行して取り出すことができる回
路に関する。
【０００２】
【従来の技術】印刷業においては、データを１つのカラ
ー空間から別のカラー空間へ変換することがしばしば必
要である。例えば、スキャナは多くの場合レッド、グリ
ーン及びブルー（ＲＧＢ）の出力を行うが、一方でカラ
ープリンタは多くの場合シアン、イエロー、マゼンタ及
びブラック（ＣＹＭＫ）でプリントを行う。故にカラー
空間の変換が必要である。この例では、完全な変換は４
つの同一の計算即ち、ＣＹＭ及びＫのそれぞれに対して
１つの計算、を必要とする。簡単にするために、ここで
の記載はシアン出力の場合を想定する。
ー空間から別のカラー空間へ変換することがしばしば必
要である。例えば、スキャナは多くの場合レッド、グリ
ーン及びブルー（ＲＧＢ）の出力を行うが、一方でカラ
ープリンタは多くの場合シアン、イエロー、マゼンタ及
びブラック（ＣＹＭＫ）でプリントを行う。故にカラー
空間の変換が必要である。この例では、完全な変換は４
つの同一の計算即ち、ＣＹＭ及びＫのそれぞれに対して
１つの計算、を必要とする。簡単にするために、ここで
の記載はシアン出力の場合を想定する。
【０００３】一般に用いられる変換技術の１つに四面体
補間を使うものがある。それについては数値的な例を用
いて以下に説明される。ｎ×ｎ×ｎ個のワードを蓄える
容量をもつメモリを想定する（ここでｎ＝１７であ
る）。データポイントが直交線により立方体を形成する
ように結合されるならばメモリ内には１６×１６×１６
個の立方体が含まれ、各立方体はその角に位置する合わ
せて８つのデータポイントを有する。
補間を使うものがある。それについては数値的な例を用
いて以下に説明される。ｎ×ｎ×ｎ個のワードを蓄える
容量をもつメモリを想定する（ここでｎ＝１７であ
る）。データポイントが直交線により立方体を形成する
ように結合されるならばメモリ内には１６×１６×１６
個の立方体が含まれ、各立方体はその角に位置する合わ
せて８つのデータポイントを有する。
【０００４】メモリは３つのＲＧＢ値を表す３つの数字
によってアドレスされる。例えば、どの数字も整数部分
を意味する５つの最上位ビット（ｍｓｂ）と小数部分を
表す３つの最下位ビット（ｌｓｂ）を有してもよい。従
って、３つの整数部分は立方体を指定し、３つの小数部
分は指定された補間されるべき立方体の中のポイントを
表す。
によってアドレスされる。例えば、どの数字も整数部分
を意味する５つの最上位ビット（ｍｓｂ）と小数部分を
表す３つの最下位ビット（ｌｓｂ）を有してもよい。従
って、３つの整数部分は立方体を指定し、３つの小数部
分は指定された補間されるべき立方体の中のポイントを
表す。
【０００５】補間のアルゴリズムは四面体を決定する立
方体の４つのデータポイントから出力値（シアン）を計
算し、入力の３つの小数部分を計算する。この基本的な
プロセスは米国特許第４，２７５，４１３号”色補正の
ための線形補間装置（LinearInterpolator for Color C
orrection）”に開示されており、参照として本明細書
中に援用される。
方体の４つのデータポイントから出力値（シアン）を計
算し、入力の３つの小数部分を計算する。この基本的な
プロセスは米国特許第４，２７５，４１３号”色補正の
ための線形補間装置（LinearInterpolator for Color C
orrection）”に開示されており、参照として本明細書
中に援用される。
【０００６】
【発明が解決しようとする課題】このシステムにおける
問題は、補間を行うのに必要な４つのデータポイントを
取り出すのに４つのメモリサイクルを要する点である。
代替案の一つとして、４つの独立したメモリを準備して
４つのデータポイントを並行して出力できるようにする
ことがあるが、しかしこれは４倍の数のメモリを必要と
する。同じ容量のメモリを用いて４つの出力を並行して
行う回路が改良案となろう。
問題は、補間を行うのに必要な４つのデータポイントを
取り出すのに４つのメモリサイクルを要する点である。
代替案の一つとして、４つの独立したメモリを準備して
４つのデータポイントを並行して出力できるようにする
ことがあるが、しかしこれは４倍の数のメモリを必要と
する。同じ容量のメモリを用いて４つの出力を並行して
行う回路が改良案となろう。
【０００７】
【課題を解決するための手段】本発明はＡからＤの記号
で示される４つの別々のメモリから成る回路の発明であ
る。各メモリは上に記した一つのメモリの４分の１の容
量で、４つのデータポイントのそれぞれが常に別々のメ
モリ内にあることが保証されるように配置されたデータ
を格納する。その手順を以下に記す。ここでは上に示さ
れたような単一のデータブロックを想定する。Ｘ＝Ｙ＝
Ｚ＝０のデータポイントを何らかの文字でラベル付けす
る。ここではＡとする。それからＸ，Ｙ，Ｚの各方向に
Ｂ，Ｃ，Ｄ，Ａ，Ｂ，Ｃ，Ｄ，Ａ……のように連続した
文字を付与する。この順序をデータテーブル全体にわた
って続ける。ここで、四面体を決定する立方体上の４つ
の点が特定されると、４つのうち１つはＡとラベル付け
された位置に入り、１つはＢとラベル付けされた位置に
入り、１つはＣとラベル付けされた位置に入り、そして
１つはＤとラベル付けされた位置に入る。Ａとラベル付
けされたデータポイントは全てメモリＡに入り、Ｂとラ
ベル付けされたデータポイントは全てメモリＢに入り、
…と続けられると想定すると、４つのデータポイントは
常にそれぞれ別々のメモリの中にあって並行してアクセ
スすることが可能となる。
で示される４つの別々のメモリから成る回路の発明であ
る。各メモリは上に記した一つのメモリの４分の１の容
量で、４つのデータポイントのそれぞれが常に別々のメ
モリ内にあることが保証されるように配置されたデータ
を格納する。その手順を以下に記す。ここでは上に示さ
れたような単一のデータブロックを想定する。Ｘ＝Ｙ＝
Ｚ＝０のデータポイントを何らかの文字でラベル付けす
る。ここではＡとする。それからＸ，Ｙ，Ｚの各方向に
Ｂ，Ｃ，Ｄ，Ａ，Ｂ，Ｃ，Ｄ，Ａ……のように連続した
文字を付与する。この順序をデータテーブル全体にわた
って続ける。ここで、四面体を決定する立方体上の４つ
の点が特定されると、４つのうち１つはＡとラベル付け
された位置に入り、１つはＢとラベル付けされた位置に
入り、１つはＣとラベル付けされた位置に入り、そして
１つはＤとラベル付けされた位置に入る。Ａとラベル付
けされたデータポイントは全てメモリＡに入り、Ｂとラ
ベル付けされたデータポイントは全てメモリＢに入り、
…と続けられると想定すると、４つのデータポイントは
常にそれぞれ別々のメモリの中にあって並行してアクセ
スすることが可能となる。
【０００８】残された問題は、立方体において考えられ
る６つの四面体のうち、どれを用いて８つのデータポイ
ントのうちの４つを供給するか、という点である。即
ち、補間されるべきポイントはどの四面体にあるか、と
いうことである。一つの方法としては四面体を１から６
にラベル付けし、ＲＧＢ入力の小数部分（xf,yf 及びz
f）について比較を行う方法がある。例えば、xfがyfよ
りも大きくyfがzfよりも大きい場合、補間されるべきポ
イントは四面体１にあり、それによって４つのデータポ
イントが指定される。
る６つの四面体のうち、どれを用いて８つのデータポイ
ントのうちの４つを供給するか、という点である。即
ち、補間されるべきポイントはどの四面体にあるか、と
いうことである。一つの方法としては四面体を１から６
にラベル付けし、ＲＧＢ入力の小数部分（xf,yf 及びz
f）について比較を行う方法がある。例えば、xfがyfよ
りも大きくyfがzfよりも大きい場合、補間されるべきポ
イントは四面体１にあり、それによって４つのデータポ
イントが指定される。
【０００９】このシステムを用いると、補間の計算のた
めの４つのデータポイントは全て必要とされるメモリの
総容量を増やすことなくそれぞれ並行して与えられるこ
とができる。
めの４つのデータポイントは全て必要とされるメモリの
総容量を増やすことなくそれぞれ並行して与えられるこ
とができる。
【００１０】本発明の請求項１の態様では、１つのカラ
ー空間から別のカラー空間へデータを変換するために四
面体補間に用いられる４つのデータポイントを４つの別
々のメモリに格納し、データポイントにアクセスする方
法であって、各四面体を形成する４つのポイントがそれ
ぞれ別々の１つのメモリにロードされるように、４つの
データポイントを４つのメモリにロードするステップ
と、最初のカラー空間で３つのカラー値を受信して、各
値を整数部分と小数部分とを有するアドレスに変換し、
整数部分をテーブル上の立方体の位置を定めるのに用
い、小数部分を立方体における四面体を決定するのに用
い、補間において用いられる四面体の４つの角に格納さ
れる値にアクセスすることによって、４つの値に並行し
てアクセスするステップと、を有する。
ー空間から別のカラー空間へデータを変換するために四
面体補間に用いられる４つのデータポイントを４つの別
々のメモリに格納し、データポイントにアクセスする方
法であって、各四面体を形成する４つのポイントがそれ
ぞれ別々の１つのメモリにロードされるように、４つの
データポイントを４つのメモリにロードするステップ
と、最初のカラー空間で３つのカラー値を受信して、各
値を整数部分と小数部分とを有するアドレスに変換し、
整数部分をテーブル上の立方体の位置を定めるのに用
い、小数部分を立方体における四面体を決定するのに用
い、補間において用いられる四面体の４つの角に格納さ
れる値にアクセスすることによって、４つの値に並行し
てアクセスするステップと、を有する。
【００１１】
【発明の実施の形態】図１はここでの記載において番号
を付与するために用いられるシステムで、このシステム
によりメモリの立方体の８つの角が指定される。よっ
て、P000は立方体の起点であり、P100はＸ方向における
P000+1であり、P010はＹ方向におけるP0 00+1である、な
どである。
を付与するために用いられるシステムで、このシステム
によりメモリの立方体の８つの角が指定される。よっ
て、P000は立方体の起点であり、P100はＸ方向における
P000+1であり、P010はＹ方向におけるP0 00+1である、な
どである。
【００１２】ここにおいて、立方体の起点をP000とする
と、考えられる次の点は、３つの最下位ビット（ｌｓ
ｂ）において、必ず”１”を１つもたねばならない。す
なわちP100、P010及びP001である。同様に、考えられる
その次の点P110、P101及びP011は”１”を２つもち、最
終点P111は”１”を３つもつ。故に、４つの別々のメモ
リが準備され、同数の”１”をもつデータポイントは全
て同じメモリに入れられるならば、４つの値が常に別々
のメモリ内にあり、それらの値は並行して取り出すこと
が可能であることが保証される。
と、考えられる次の点は、３つの最下位ビット（ｌｓ
ｂ）において、必ず”１”を１つもたねばならない。す
なわちP100、P010及びP001である。同様に、考えられる
その次の点P110、P101及びP011は”１”を２つもち、最
終点P111は”１”を３つもつ。故に、４つの別々のメモ
リが準備され、同数の”１”をもつデータポイントは全
て同じメモリに入れられるならば、４つの値が常に別々
のメモリ内にあり、それらの値は並行して取り出すこと
が可能であることが保証される。
【００１３】これらのメモリはＡ，Ｂ，Ｃ，及びＤとラ
ベル付けされ、データはそれぞれ最下位ビットの”１”
の数に応じて格納される。例えば、所与の立方体で”
１”をもたないデータポイントがメモリＢに格納される
とすると、”１”を１つもった３つのデータポイントは
メモリＣに格納され、”１”を２つもったデータポイン
トはメモリＤに格納され、”１”を３つもったデータポ
イントはメモリＡに格納される。このことは４つのデー
タポイントが常に別々のメモリ内にあることを保証する
であろう。
ベル付けされ、データはそれぞれ最下位ビットの”１”
の数に応じて格納される。例えば、所与の立方体で”
１”をもたないデータポイントがメモリＢに格納される
とすると、”１”を１つもった３つのデータポイントは
メモリＣに格納され、”１”を２つもったデータポイン
トはメモリＤに格納され、”１”を３つもったデータポ
イントはメモリＡに格納される。このことは４つのデー
タポイントが常に別々のメモリ内にあることを保証する
であろう。
【００１４】図２は４つのメモリがどのようにデータ値
の格納に使われるかを示す線図である。この特定の例は
データテーブルの３×３×３個の立方体セクションを示
す線図であり、この図で図１の立方体は強調表示（太
線）で示されている。直交線のそれぞれの交差部はメモ
リ内のデータワードを示す。Ａとラベル付けされるもの
はメモリＡに格納され、Ｂとラベル付けされるものはメ
モリＢに格納される、などである。示されたように、
Ａ，Ｂ，Ｃ，Ｄ，Ａ，Ｂ，Ｃ，Ｄ，Ａ……の順序はデー
タテーブル全体にわたって左から右、下から上、前から
後ろ、の方向に進む。例えば、図１、２を合わせて考え
ると、図１の強調表示された立方体の位置P0 00はメモリ
Ｂに格納される。最終的な結果では１６個のＡ値、すな
わちA000からA332はメモリＡにロードされ、１６個のＢ
値、すなわちB100からB333はメモリＢにロードされ、１
６個のＣ値、すなわちC200からC330はメモリＣにロード
され、１６個のＤ値、すなわちD300からD331はメモリＤ
にロードされる。
の格納に使われるかを示す線図である。この特定の例は
データテーブルの３×３×３個の立方体セクションを示
す線図であり、この図で図１の立方体は強調表示（太
線）で示されている。直交線のそれぞれの交差部はメモ
リ内のデータワードを示す。Ａとラベル付けされるもの
はメモリＡに格納され、Ｂとラベル付けされるものはメ
モリＢに格納される、などである。示されたように、
Ａ，Ｂ，Ｃ，Ｄ，Ａ，Ｂ，Ｃ，Ｄ，Ａ……の順序はデー
タテーブル全体にわたって左から右、下から上、前から
後ろ、の方向に進む。例えば、図１、２を合わせて考え
ると、図１の強調表示された立方体の位置P0 00はメモリ
Ｂに格納される。最終的な結果では１６個のＡ値、すな
わちA000からA332はメモリＡにロードされ、１６個のＢ
値、すなわちB100からB333はメモリＢにロードされ、１
６個のＣ値、すなわちC200からC330はメモリＣにロード
され、１６個のＤ値、すなわちD300からD331はメモリＤ
にロードされる。
【００１５】これらのメモリＡ２２からメモリＤ２５ま
での４つのメモリは図２及び図３に示されるような方法
でロードされアクセスされる。まず、６４個のデータポ
イントがメモリＡ２２からメモリＤ２５にロードされ
る。それぞれのデータポイントはｘ，ｙ，及びｚ座標に
よって指定される。ｘ，ｙ，及びｚの項は合計され、そ
のモジュロ４（その合計を４で割った時の余り）が以下
のようにロードされる。合計のモジュロ４が０の場合、
メモリＡが使われる。合計のモジュロ４が１の場合、メ
モリＢが使われる、などである。
での４つのメモリは図２及び図３に示されるような方法
でロードされアクセスされる。まず、６４個のデータポ
イントがメモリＡ２２からメモリＤ２５にロードされ
る。それぞれのデータポイントはｘ，ｙ，及びｚ座標に
よって指定される。ｘ，ｙ，及びｚの項は合計され、そ
のモジュロ４（その合計を４で割った時の余り）が以下
のようにロードされる。合計のモジュロ４が０の場合、
メモリＡが使われる。合計のモジュロ４が１の場合、メ
モリＢが使われる、などである。
【００１６】データにアクセスするために、スキャナー
２８によるＲＧＢ出力は整数部分（ｉｎｔ）と小数部分
（ｆ）をもったｘ，ｙ及びｚアドレスへのアドレスジェ
ネレータ２９によってメモリアドレスにされる。３つの
整数部分とその増分値はロジック２１に入力される。ロ
ジックの最初の仕事は選択された立方体の起点P000をア
ドレスすることであり、これはｘ，ｙ及びｚの整数部分
を結合してP000アドレスとすることにより簡単になされ
る。図１を続けて参照すると、３つの整数部分はカレン
ト（現在）の立方体の起点のメモリＢにおけるアドレス
を生成するであろう。
２８によるＲＧＢ出力は整数部分（ｉｎｔ）と小数部分
（ｆ）をもったｘ，ｙ及びｚアドレスへのアドレスジェ
ネレータ２９によってメモリアドレスにされる。３つの
整数部分とその増分値はロジック２１に入力される。ロ
ジックの最初の仕事は選択された立方体の起点P000をア
ドレスすることであり、これはｘ，ｙ及びｚの整数部分
を結合してP000アドレスとすることにより簡単になされ
る。図１を続けて参照すると、３つの整数部分はカレン
ト（現在）の立方体の起点のメモリＢにおけるアドレス
を生成するであろう。
【００１７】選択された立方体の補間プロセスに必要な
他の３つの点（残りの７つの点のうち）は図４から図９
で示されるように四面体セレクタロジック２０によって
選択される。図４から図９の６つのプロセスは同一であ
り、故に四面体１についてのみ説明する。まず、３つの
入力の小数部分に関して比較が行われる。xfがyfより大
きく、yfがzfより大きいならば、補間されるべきポイン
トは四面体１にあり、使われるべき他の３つのポイント
はP100，P110及びP111である。これは図３で示される例
であり、その例においてはロジック２１の出力はP111,
P000，P100，P1 10である。図３に関して、P100はP000が
Ｘ方向には増分されるがＹ及びＺ方向には増分されない
場合に決定されるメモリアドレスである。故に、ロジッ
ク２１のP100出力はxint+1, yint及びzintの結合によっ
てアドレスされる。他の２つの出力も同様に生成され
る。
他の３つの点（残りの７つの点のうち）は図４から図９
で示されるように四面体セレクタロジック２０によって
選択される。図４から図９の６つのプロセスは同一であ
り、故に四面体１についてのみ説明する。まず、３つの
入力の小数部分に関して比較が行われる。xfがyfより大
きく、yfがzfより大きいならば、補間されるべきポイン
トは四面体１にあり、使われるべき他の３つのポイント
はP100，P110及びP111である。これは図３で示される例
であり、その例においてはロジック２１の出力はP111,
P000，P100，P1 10である。図３に関して、P100はP000が
Ｘ方向には増分されるがＹ及びＺ方向には増分されない
場合に決定されるメモリアドレスである。故に、ロジッ
ク２１のP100出力はxint+1, yint及びzintの結合によっ
てアドレスされる。他の２つの出力も同様に生成され
る。
【００１８】図３のメモリ２２からメモリ２５によって
出力された４つのデータポイントは図１０でさらに詳細
に示される補間回路２６に入力される。図４の四面体１
の例を続けて参照すると、メモリ内のデータポイントP
000及びP100から得られるデータ値は減算（ＤＩＦ）ロ
ジック５１で減算され、その値は乗算器（ＭＵＬＴ）５
４でｘの小数部分を乗じられ、加算器（ＳＵＭ）５７に
入力される。同様に、P1 00とP110との差はｙに、P110と
P111との差はｚに用いられる。その結果は加算器（ＳＵ
Ｍ）５８においてメモリのP000から得られる値（ＰＯ）
に加えられ、この例ではシアンの最終値となる。図１０
における残りのレジスタ（ＲＥＧ）は、タイミング用で
ある。
出力された４つのデータポイントは図１０でさらに詳細
に示される補間回路２６に入力される。図４の四面体１
の例を続けて参照すると、メモリ内のデータポイントP
000及びP100から得られるデータ値は減算（ＤＩＦ）ロ
ジック５１で減算され、その値は乗算器（ＭＵＬＴ）５
４でｘの小数部分を乗じられ、加算器（ＳＵＭ）５７に
入力される。同様に、P1 00とP110との差はｙに、P110と
P111との差はｚに用いられる。その結果は加算器（ＳＵ
Ｍ）５８においてメモリのP000から得られる値（ＰＯ）
に加えられ、この例ではシアンの最終値となる。図１０
における残りのレジスタ（ＲＥＧ）は、タイミング用で
ある。
【００１９】ここで、図３のロジック２１について更に
詳しく説明する。
詳しく説明する。
【００２０】従来技術では、図１１に示すように単一の
ＬＵＴ（ルックアップテーブル）が用いられていた。数
値的な例では、５１２エントリのＬＵＴで、ロジック６
０によって出力されるアドレスは逐次的で９ビット長の
ものであろう。アドレスは、x2x1x0y2y1y0z2z1z0という
一般的な形式をとるであろう。故に、アドレス000 000
000 はエントリ０としてロードされ、アドレス000 000
001 はエントリ１としてロードされる、などである。こ
の場合、４つのシーケンシャル（逐次）アドレスが用い
られなければならない。ＲＧＢ入力はそれぞれ８ビット
を想定して、単一ＲＡＭアドレスロジック６０に入力さ
れ、それぞれ９ビット長の４つのアドレスを生成する。
これらはＬＵＴ６２を４回アドレスして１つの四面体を
指定する４つのデータ出力を生成するのに用いられる。
補間回路６１において１つの補間ステップが用いられ、
最終出力（ここではシアンを想定している）を生成す
る。
ＬＵＴ（ルックアップテーブル）が用いられていた。数
値的な例では、５１２エントリのＬＵＴで、ロジック６
０によって出力されるアドレスは逐次的で９ビット長の
ものであろう。アドレスは、x2x1x0y2y1y0z2z1z0という
一般的な形式をとるであろう。故に、アドレス000 000
000 はエントリ０としてロードされ、アドレス000 000
001 はエントリ１としてロードされる、などである。こ
の場合、４つのシーケンシャル（逐次）アドレスが用い
られなければならない。ＲＧＢ入力はそれぞれ８ビット
を想定して、単一ＲＡＭアドレスロジック６０に入力さ
れ、それぞれ９ビット長の４つのアドレスを生成する。
これらはＬＵＴ６２を４回アドレスして１つの四面体を
指定する４つのデータ出力を生成するのに用いられる。
補間回路６１において１つの補間ステップが用いられ、
最終出力（ここではシアンを想定している）を生成す
る。
【００２１】メモリは２つ又は４つの部分に分けること
もできる。図１２に示すように、それぞれが典型的な１
つのテーブルの半分のサイズをもつ２つのルックアップ
テーブルを用いると、半分の時間でＲＡＭデータの検索
を行うことができる。故に、４つのデータポイントを出
力するためには、２つのサイクルが必要である。アドレ
スロジック７２に入力されたＲＧＢ入力は、それぞれが
８ビット長の４つの出力アドレスとなる。これらはロジ
ック７３において生成され、そのうちの２つはＲＡＭ１
に入力され、他の２つはＲＡＭ２に入力される。２つの
メモリサイクルにおいて４つの出力が生成される。
もできる。図１２に示すように、それぞれが典型的な１
つのテーブルの半分のサイズをもつ２つのルックアップ
テーブルを用いると、半分の時間でＲＡＭデータの検索
を行うことができる。故に、４つのデータポイントを出
力するためには、２つのサイクルが必要である。アドレ
スロジック７２に入力されたＲＧＢ入力は、それぞれが
８ビット長の４つの出力アドレスとなる。これらはロジ
ック７３において生成され、そのうちの２つはＲＡＭ１
に入力され、他の２つはＲＡＭ２に入力される。２つの
メモリサイクルにおいて４つの出力が生成される。
【００２２】バイナリアドレスx2x1x0y2y1y0z2z1z0によ
って決定される５１２エントリの単一ＲＡＭアドレスス
キームを用いて、図１２の二重（２分割の：dual）ＲＡ
Ｍロジック７３はr0の値を決めることによって２つのう
ちどちらのＲＡＭを用いるかを決定する。ここにおいて
r1r0=x0+y0+z0 である。例えば、単一ＲＡＭバイナリア
ドレスが000 010 101 ならば、方程式は 0+0+1=1（r0=
1）となり、ＲＡＭ１が用いられる。単一ＲＡＭアドレ
スが本来有するビット数や単一のＬＵＴのサイズに関わ
らず、上記の方程式で定義されたものと同一のアドレス
ビットがこの二重（２分割の：dual）ＲＡＭの場合にお
いてどちらのＲＡＭを用いるかを決定するのに必要な情
報を生み出すであろうということに注意したい。
って決定される５１２エントリの単一ＲＡＭアドレスス
キームを用いて、図１２の二重（２分割の：dual）ＲＡ
Ｍロジック７３はr0の値を決めることによって２つのう
ちどちらのＲＡＭを用いるかを決定する。ここにおいて
r1r0=x0+y0+z0 である。例えば、単一ＲＡＭバイナリア
ドレスが000 010 101 ならば、方程式は 0+0+1=1（r0=
1）となり、ＲＡＭ１が用いられる。単一ＲＡＭアドレ
スが本来有するビット数や単一のＬＵＴのサイズに関わ
らず、上記の方程式で定義されたものと同一のアドレス
ビットがこの二重（２分割の：dual）ＲＡＭの場合にお
いてどちらのＲＡＭを用いるかを決定するのに必要な情
報を生み出すであろうということに注意したい。
【００２３】二重（２分割の：dual）ＲＡＭをロードす
る方法は、単一ＲＡＭ（サイズに関わらず）の各アドレ
スを逐次的にトラバース（走査）し、データをロードす
るのに適切なＲＡＭを決定するために上記の方程式を用
いることを含む。単一のＬＵＴがトラバースされると、
カレント（現在）のアドレスロケーションにおける各エ
ントリは上記の方程式によって決定された二重（２分割
の：dual）ＲＡＭにおいて逐次格納される。
る方法は、単一ＲＡＭ（サイズに関わらず）の各アドレ
スを逐次的にトラバース（走査）し、データをロードす
るのに適切なＲＡＭを決定するために上記の方程式を用
いることを含む。単一のＬＵＴがトラバースされると、
カレント（現在）のアドレスロケーションにおける各エ
ントリは上記の方程式によって決定された二重（２分割
の：dual）ＲＡＭにおいて逐次格納される。
【００２４】２５６エントリの二重（２分割の：dual）
のＬＵＴ（５１２エントリの単一ＲＡＭ構成に基づく）
の例を以下に記す。二重（２分割の：dual）ＲＡＭ回路
のアドレスを生成するために、最下位ビット（z0）は切
り捨てられる。 バイナリアドレス 二重（２分割の：dual）ＲＡＭのデータ（ ５１２エントリの単一ＲＡＭより） x2x1x0y2y1y0z2z1(z0)， 000 000 00(0) ＲＡＭ０ エントリ０ 000 000 00(1) ＲＡＭ１ エントリ１ 000 000 01(0) ＲＡＭ０ エントリ２ ‥‥‥‥ 111 111 11(1) ＲＡＭ１ エントリ５１１
のＬＵＴ（５１２エントリの単一ＲＡＭ構成に基づく）
の例を以下に記す。二重（２分割の：dual）ＲＡＭ回路
のアドレスを生成するために、最下位ビット（z0）は切
り捨てられる。 バイナリアドレス 二重（２分割の：dual）ＲＡＭのデータ（ ５１２エントリの単一ＲＡＭより） x2x1x0y2y1y0z2z1(z0)， 000 000 00(0) ＲＡＭ０ エントリ０ 000 000 00(1) ＲＡＭ１ エントリ１ 000 000 01(0) ＲＡＭ０ エントリ２ ‥‥‥‥ 111 111 11(1) ＲＡＭ１ エントリ５１１
【００２５】適切な二重（２分割の：dual）ＲＡＭから
のデータを検索するためには、適切なバイナリアドレス
並びに二重（２分割の：dual）ＲＡＭの選択のための方
程式から得られる結果のみが、先に挙げた例に示すよう
に四面体補間に必要な画素データをダウンロードするの
に必要である。上記のアドレス及びＲＡＭ選択スキーム
から最大限の利益を得るためには、必要な４つのアドレ
ス（ビットの切捨てを行う前のもとのアドレス）のうち
少なくとも２つのアドレスがハードウェアにおいて同時
に生成されなければならない。これは１クロックタイム
に相当するであろう。
のデータを検索するためには、適切なバイナリアドレス
並びに二重（２分割の：dual）ＲＡＭの選択のための方
程式から得られる結果のみが、先に挙げた例に示すよう
に四面体補間に必要な画素データをダウンロードするの
に必要である。上記のアドレス及びＲＡＭ選択スキーム
から最大限の利益を得るためには、必要な４つのアドレ
ス（ビットの切捨てを行う前のもとのアドレス）のうち
少なくとも２つのアドレスがハードウェアにおいて同時
に生成されなければならない。これは１クロックタイム
に相当するであろう。
【００２６】図１３に示すように、それぞれが典型的な
１つのテーブルの４分の１の大きさの４つのルックアッ
プテーブルを用いることにより、ＲＡＭデータの検索に
要する時間を４分の１にすることが可能である。この例
は図３に示される。故に、１つのサイクルで４つのデー
タポイントを出力する必要がある。アドレスロジック１
２に入力されたＲＧＢ入力はそれぞれが７ビット長の４
つの出力アドレスとなる。これらはロジック８６の出力
であり、１つの出力が一つのメモリ内のそれぞれのＲＡ
Ｍ回路０から３までに適用され４つの出力を並行して生
成する。
１つのテーブルの４分の１の大きさの４つのルックアッ
プテーブルを用いることにより、ＲＡＭデータの検索に
要する時間を４分の１にすることが可能である。この例
は図３に示される。故に、１つのサイクルで４つのデー
タポイントを出力する必要がある。アドレスロジック１
２に入力されたＲＧＢ入力はそれぞれが７ビット長の４
つの出力アドレスとなる。これらはロジック８６の出力
であり、１つの出力が一つのメモリ内のそれぞれのＲＡ
Ｍ回路０から３までに適用され４つの出力を並行して生
成する。
【００２７】四重（４分割の：quad）ＲＡＭは、単一Ｒ
ＡＭと同様に逐次アドレスを有しているが、四重（４分
割の：quad）ＲＡＭの場合は各アドレスのビット数は単
一ＲＡＭに比べ２ビット少ない。もう一つの違いはＬＵ
Ｔ毎のエントリ数の違いである。例えば、５１２エント
リの単一ＬＵＴが用いられる場合、四重（４分割の：qu
ad）ＬＵＴでそれに相当するデータは４つのＲＡＭ回路
のそれぞれにおいて１２８エントリを有するであろう。
４つのＬＵＴのそれぞれのアドレスは７ビット長であろ
う。７ビット長は、最下位ビット２桁を切り捨てた場合
に単一ＲＡＭ回路の９ビットアドレスの中で最も大き
い。しかし、ビットの切捨てを行う前に、単一ＲＡＭ構
造のアドレスビットはどの四重（４分割の：quad）ＲＡ
Ｍ（ＲＡＭ０からＲＡＭ３）を用いるかを決定するため
に使われなければならない。この四重（４分割の：qua
d）ＲＡＭに画素データがロードされ、また画素データ
がそこから検索される。
ＡＭと同様に逐次アドレスを有しているが、四重（４分
割の：quad）ＲＡＭの場合は各アドレスのビット数は単
一ＲＡＭに比べ２ビット少ない。もう一つの違いはＬＵ
Ｔ毎のエントリ数の違いである。例えば、５１２エント
リの単一ＬＵＴが用いられる場合、四重（４分割の：qu
ad）ＬＵＴでそれに相当するデータは４つのＲＡＭ回路
のそれぞれにおいて１２８エントリを有するであろう。
４つのＬＵＴのそれぞれのアドレスは７ビット長であろ
う。７ビット長は、最下位ビット２桁を切り捨てた場合
に単一ＲＡＭ回路の９ビットアドレスの中で最も大き
い。しかし、ビットの切捨てを行う前に、単一ＲＡＭ構
造のアドレスビットはどの四重（４分割の：quad）ＲＡ
Ｍ（ＲＡＭ０からＲＡＭ３）を用いるかを決定するため
に使われなければならない。この四重（４分割の：qua
d）ＲＡＭに画素データがロードされ、また画素データ
がそこから検索される。
【００２８】バイナリアドレスx2x1x0y2y1y0z2z1z0によ
って定義される５１２エントリの単一ＲＡＭアドレスス
キームを用いることによって、四重（４分割の：quad）
ＲＡＭの選択は方程式x1x0+y1y0+z1z0=r2r1r0 によって
決定される。そしてr1r0は用いられるＲＡＭを決定す
る。例えば、単一ＲＡＭバイナリアドレスが000 010 10
1 だったならば、方程式は00+10+01=11 である。ここで
はr1r0=11 なので、ＲＡＭ３が用いられる。
って定義される５１２エントリの単一ＲＡＭアドレスス
キームを用いることによって、四重（４分割の：quad）
ＲＡＭの選択は方程式x1x0+y1y0+z1z0=r2r1r0 によって
決定される。そしてr1r0は用いられるＲＡＭを決定す
る。例えば、単一ＲＡＭバイナリアドレスが000 010 10
1 だったならば、方程式は00+10+01=11 である。ここで
はr1r0=11 なので、ＲＡＭ３が用いられる。
【００２９】以下に示すのは１２８エントリのＬＵＴ
（５１２エントリの単一ＲＡＭ構成に基づく）の例であ
る。四重（４分割の：quad）ＲＡＭのアドレスを生成す
るために、最下位アドレスビット（Z1Z0）は切り捨てら
れる。 バイナリアドレス 四重（４分割の：quad）ＲＡＭのデータ（５ １２エントリの単一ＲＡＭより） x2x1x0y2y1y0z2(z1z0)， 000 000 0(00) ＲＡＭ０ エントリ０ 000 000 0(01) ＲＡＭ１ エントリ１ 000 000 0(10) ＲＡＭ２ エントリ２ 000 000 0(11) ＲＡＭ３ エントリ３ ‥‥‥‥ 000 001 0(00) ＲＡＭ１ エントリ８ 000 001 0(01) ＲＡＭ２ エントリ９ 000 001 0(10) ＲＡＭ３ エントリ１０ 000 001 0(11) ＲＡＭ０ エントリ１１ ‥‥‥‥ 111 111 1(00) ＲＡＭ２ エントリ５０８ 111 111 1(01) ＲＡＭ３ エントリ５０９ 111 111 1(10) ＲＡＭ０ エントリ５１０ 111 111 1(11) ＲＡＭ１ エントリ５１１
（５１２エントリの単一ＲＡＭ構成に基づく）の例であ
る。四重（４分割の：quad）ＲＡＭのアドレスを生成す
るために、最下位アドレスビット（Z1Z0）は切り捨てら
れる。 バイナリアドレス 四重（４分割の：quad）ＲＡＭのデータ（５ １２エントリの単一ＲＡＭより） x2x1x0y2y1y0z2(z1z0)， 000 000 0(00) ＲＡＭ０ エントリ０ 000 000 0(01) ＲＡＭ１ エントリ１ 000 000 0(10) ＲＡＭ２ エントリ２ 000 000 0(11) ＲＡＭ３ エントリ３ ‥‥‥‥ 000 001 0(00) ＲＡＭ１ エントリ８ 000 001 0(01) ＲＡＭ２ エントリ９ 000 001 0(10) ＲＡＭ３ エントリ１０ 000 001 0(11) ＲＡＭ０ エントリ１１ ‥‥‥‥ 111 111 1(00) ＲＡＭ２ エントリ５０８ 111 111 1(01) ＲＡＭ３ エントリ５０９ 111 111 1(10) ＲＡＭ０ エントリ５１０ 111 111 1(11) ＲＡＭ１ エントリ５１１
【図１】立方体におけるデータポイントのラベル付けの
仕方を示す図である。
仕方を示す図である。
【図２】データテーブル全体を、並行してアクセスする
ための複数のより小さいメモリに分ける分け方を示す図
である。
ための複数のより小さいメモリに分ける分け方を示す図
である。
【図３】回路のブロック図である。
【図４】図３で示された四面体セレクタの更に詳細な図
である。
である。
【図５】図３で示された四面体セレクタの更に詳細な図
である。
である。
【図６】図３で示された四面体セレクタの更に詳細な図
である。
である。
【図７】図３で示された四面体セレクタの更に詳細な図
である。
である。
【図８】図３で示された四面体セレクタの更に詳細な図
である。
である。
【図９】図３で示された四面体セレクタの更に詳細な図
である。
である。
【図１０】図３の補間回路の略図である。
【図１１】従来技術の単一ＲＡＭ回路のブロック図であ
る。
る。
【図１２】二重（２分割の：dual）ＲＡＭ回路のブロッ
ク図である。
ク図である。
【図１３】四重（４分割の：quad）ＲＡＭ回路のブロッ
ク図である。
ク図である。
２２〜２５ メモリＡ〜Ｄ Ｒ レッド Ｇ グリーン Ｂ ブルー
フロントページの続き (72)発明者 グエンドレン エル．ヘンブロック アメリカ合衆国 90277 カリフォルニア 州 レッドオンドゥー ビーチ サウス プロスペクト アベニュー 314 ナンバ ー９
Claims (1)
- 【請求項１】１つのカラー空間から別のカラー空間へデ
ータを変換するために四面体補間に用いられる４つのデ
ータポイントを４つの別々のメモリに格納し、データポ
イントにアクセスする方法であって、 Ａ．各四面体を記述する４つのポイントのそれぞれが別
々の１つのメモリにロードされるように、４つのデータ
ポイントを４つのメモリにロードするステップを有し、 Ｂ．第１のカラー空間の３つのカラー値を受信して、 各値を整数部と小数部分とを有するアドレスに変換し、 整数部をテーブル上の立方体の位置を定めるのに用い、 小数部分を立方体における四面体を決定するのに用い、 補間において用いられる四面体の４つの角に格納される
値にアクセスすることによって、 メモリから４つの値を並行にアクセスするステップ、を
有する、 データポイントの格納及びアクセス方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US87349397A | 1997-06-12 | 1997-06-12 | |
| US873493 | 1997-06-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117976A true JPH1117976A (ja) | 1999-01-22 |
Family
ID=25361744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10152613A Pending JPH1117976A (ja) | 1997-06-12 | 1998-06-02 | データポイントの格納及びアクセス方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0896298A3 (ja) |
| JP (1) | JPH1117976A (ja) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4929978A (en) * | 1987-10-23 | 1990-05-29 | Matsushita Electric Industrial Co., Ltd. | Color correction method for color copier utilizing correction table derived from printed color samples |
| JPH0313066A (ja) * | 1989-06-09 | 1991-01-22 | Matsushita Electric Ind Co Ltd | 色修正方法及びその装置 |
| JP2666523B2 (ja) * | 1990-05-16 | 1997-10-22 | 松下電器産業株式会社 | 色変換装置 |
| US5296923A (en) * | 1991-01-09 | 1994-03-22 | Konica Corporation | Color image reproducing device and method |
| JP2903807B2 (ja) * | 1991-10-17 | 1999-06-14 | 富士ゼロックス株式会社 | 色信号変換方法および装置 |
| JPH0877341A (ja) * | 1994-08-29 | 1996-03-22 | Xerox Corp | カラー画像処理装置及び方法 |
-
1998
- 1998-06-02 JP JP10152613A patent/JPH1117976A/ja active Pending
- 1998-06-09 EP EP98110565A patent/EP0896298A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0896298A3 (en) | 1999-11-17 |
| EP0896298A2 (en) | 1999-02-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990629 |