JPH1117541A - Test circuit for d/a converter - Google Patents
Test circuit for d/a converterInfo
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- JPH1117541A JPH1117541A JP16766597A JP16766597A JPH1117541A JP H1117541 A JPH1117541 A JP H1117541A JP 16766597 A JP16766597 A JP 16766597A JP 16766597 A JP16766597 A JP 16766597A JP H1117541 A JPH1117541 A JP H1117541A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は、D/A変換器の
単調性をテストするテスト回路に関する。The present invention relates to a test circuit for testing the monotonicity of a D / A converter.
【0002】[0002]
【従来の技術】一般にD/A変換器の精度を表わすのに
単調性が用いられる。この単調性をテストするテスト回
路の先願として特開平5−335950号が開示されて
いる。図5は、特開平5−335950号に記載されて
いるD/A変換器のテスト回路のブロック図である。2. Description of the Related Art In general, monotonicity is used to express the accuracy of a D / A converter. Japanese Patent Application Laid-Open No. 5-335950 discloses a test circuit for testing the monotonicity. FIG. 5 is a block diagram of a test circuit of a D / A converter described in Japanese Patent Application Laid-Open No. 5-335950.
【0003】この図において、D/A変換器31のアナ
ログ信号出力をデジタル量に変換する単調性の保障され
たA/D変換器32のデジタル出力をラッチ33で記憶
し、このラッチ33で1つ前のクロックで記憶されたデ
ータの全ビットをXOR回路34の出力値にインクリメ
ント回路35で1を加える。このインクリメント回路3
5の出力をラッチ36に記憶し、インクリメントされた
結果と、その次のクロックで最初のラッチ33に記憶さ
れた値と加算する加算器37で構成されている。In FIG. 1, a digital output of an A / D converter 32 for converting an analog signal output of a D / A converter 31 into a digital quantity, whose monotonicity is guaranteed, is stored in a latch 33. The increment circuit 35 adds 1 to the output value of the XOR circuit 34 for all bits of the data stored in the previous clock. This increment circuit 3
5 is stored in a latch 36, and the adder 37 is configured to add the incremented result to the value stored in the first latch 33 at the next clock.
【0004】以上のように構成された図5の回路につい
て、以下にその動作を説明する。このD/A変換器のテ
スト回路は、テストを行うD/A変換器31のアナログ
値を単調性の保障されたA/D変換器32でデジタル値
に変換する。前記A/D変換器32のデジタル値が2の
補数コードとすると、A/D変換器32のデジタル値を
ラッチ33で記憶する。前記ラッチ33の出力を2入力
の片側が電源(VDD)に接続されたXOR回路34に
入力することにより全ビットを反転させる。[0004] The operation of the circuit of FIG. 5 configured as described above will be described below. The test circuit of the D / A converter converts an analog value of the D / A converter 31 to be tested into a digital value by the A / D converter 32 which is guaranteed monotonic. If the digital value of the A / D converter 32 is a two's complement code, the digital value of the A / D converter 32 is stored in the latch 33. By inputting the output of the latch 33 to an XOR circuit 34 having one of two inputs connected to a power supply (VDD), all bits are inverted.
【0005】次にXOR回路34の出力値にインクリメ
ント回路35によって1を加える。このインクリメント
回路35の出力をラッチ36で記憶する。前記演算によ
りラッチ33に記憶された値を2の補数コードの逆の極
性に変換することとなる。加算器37への入力は、A/
D変換器32のデジタル値の極性を反転したラッチ36
の出力値と、A/D変換器32のデジタル値の次のクロ
ックでラッチ33へ記憶された値となる。D/A変換器
31に入力するデジタル信号を最小値から最大値へと変
化させた時、加算器37で計算された結果が、0または
正値となれば単調性が保たれたこととなる。Next, 1 is added to the output value of the XOR circuit 34 by the increment circuit 35. The output of the increment circuit 35 is stored in the latch 36. The above operation converts the value stored in the latch 33 into the opposite polarity of the two's complement code. The input to the adder 37 is A /
Latch 36 with inverted polarity of digital value of D converter 32
And the value stored in the latch 33 at the next clock of the digital value of the A / D converter 32. When the digital signal input to the D / A converter 31 is changed from the minimum value to the maximum value, if the result calculated by the adder 37 becomes 0 or a positive value, monotonicity is maintained. .
【0006】[0006]
【発明が解決しようとする課題】上述の方法による問題
点は、回路規模が大きくなるということである。その理
由は、D/A変換器のアナログ出力を、単調性が保障さ
れたA/D変換器でデジタル値に変換し、そのデジタル
値をインクリメント回路、加算回路器等を用いて単調性
が保障されているかどうかを判定していたためである。
本発明はこのような背景の下になされたもので、回路規
模の小さなD/A変換器のテスト回路を提供することを
目的とする。The problem with the above method is that the circuit scale becomes large. The reason is that the analog output of the D / A converter is converted into a digital value by an A / D converter whose monotonicity is guaranteed, and the digital value is guaranteed monotonicity by using an increment circuit, an adder circuit or the like. This is because it has been determined whether or not it has been performed.
The present invention has been made under such a background, and an object of the present invention is to provide a D / A converter test circuit having a small circuit scale.
【0007】[0007]
【課題を解決するための手段】請求項1に記載の発明
は、D/A変換器のテスト回路において、デジタル信号
が入力された被試験DA変換器のアナログ出力が、サン
プルホールド回路を備えたコンパレータ回路の+入力側
および−入力側に入力され、前記サンプルホールド回路
を備えたコンパレータ回路により、前記+入力側に入力
された値と、前記−入力側に入力された値とを比較し、
比較結果を出力することを特徴とするD/A変換器のテ
スト回路を提供する。According to a first aspect of the present invention, in a test circuit of a D / A converter, an analog output of a D / A converter under test to which a digital signal is input has a sample hold circuit. A comparator circuit that is input to the + input side and the − input side of the comparator circuit and includes the sample and hold circuit, compares a value input to the + input side with a value input to the − input side,
Provided is a test circuit for a D / A converter, which outputs a comparison result.
【0008】請求項2に記載の発明は、前記サンプルホ
ールド回路を備えたコンパレータ回路において、前記−
入力側が第1のスイッチ回路の第1端子に接続され、前
記+入力側が第2のスイッチ回路の第1端子に接続さ
れ、前記第1のスイッチ回路の第2端子は、第1のコン
デンサの第1電極および第3のスイッチ回路の第1端子
に接続され、前記第2のスイッチ回路の第2端子は、第
2のコンデンサの第1電極および前記第3のスイッチ回
路の第2端子に接続され、前記第1のコンデンサの第2
電極は、第4のスイッチ回路の第1端子、第6のスイッ
チ回路の第1端子および第1のインバータ回路の入力端
子に接続され、前記第2のコンデンサの第2電極は、第
5のスイッチ回路の第1端子、第7のスイッチ回路の第
1端子および第2のインバータ回路の入力端子に接続さ
れ、前記第1のインバータ回路の出力端子は、前記第4
のスイッチ回路の第2端子、前記第7のスイッチ回路の
第2端子および第3のインバータ回路の入力端子に接続
され、前記第2のインバータ回路の出力端子は、前記第
5のスイッチ回路の第2端子、前記第6スイッチ回路の
第2端子および第4のインバータ回路の入力端子に接続
され、前記第3のインバータ回路の出力端子は、第1の
NAND回路の第1入力端子に接続され、前記第4のイ
ンバータ回路の出力端子は、第2のNAND回路の第1
入力端子に接続され、前記第2のNAND回路の出力端
子は、前記第1のNAND回路の第2入力側に接続さ
れ、前記第1のNAND回路の出力端子は、前記第2の
NAND回路の第2入力端子に接続され、前記第1のN
AND回路の出力端子から前記比較結果を出力すること
を特徴とする請求項1に記載のD/A変換器のテスト回
路。According to a second aspect of the present invention, in the comparator circuit including the sample and hold circuit,
An input side is connected to a first terminal of a first switch circuit, the + input side is connected to a first terminal of a second switch circuit, and a second terminal of the first switch circuit is connected to a first terminal of a first capacitor. One electrode is connected to a first terminal of a third switch circuit, and a second terminal of the second switch circuit is connected to a first electrode of a second capacitor and a second terminal of the third switch circuit. , The second of the first capacitor
The electrode is connected to a first terminal of a fourth switch circuit, a first terminal of a sixth switch circuit, and an input terminal of a first inverter circuit, and a second electrode of the second capacitor is connected to a fifth switch. A first terminal of the circuit, a first terminal of a seventh switch circuit, and an input terminal of a second inverter circuit, and an output terminal of the first inverter circuit is connected to the fourth terminal.
The second terminal of the switch circuit, the second terminal of the seventh switch circuit, and the input terminal of the third inverter circuit, and the output terminal of the second inverter circuit is connected to the third terminal of the fifth switch circuit. Two terminals, a second terminal of the sixth switch circuit, and an input terminal of a fourth inverter circuit; an output terminal of the third inverter circuit is connected to a first input terminal of a first NAND circuit; The output terminal of the fourth inverter circuit is connected to the first terminal of the second NAND circuit.
An output terminal of the second NAND circuit is connected to an input terminal, an output terminal of the second NAND circuit is connected to a second input side of the first NAND circuit, and an output terminal of the first NAND circuit is connected to the second NAND circuit. A first input terminal connected to a second input terminal;
2. The test circuit for a D / A converter according to claim 1, wherein the comparison result is output from an output terminal of an AND circuit.
【0009】請求項3に記載の発明は、前記第1のイン
バータ回路スレッシホールド電圧と前記第2のインバー
タ回路のスレッシホールド電圧とは等しく、前記第3の
インバータ回路のスレッシホールド電圧と前記第4のイ
ンバータ回路のスレッシホールド電圧とは等しく、前記
第1のインバータ回路および前記第2のインバータ回路
のスレッシホールド電圧は、前記第3のインバータ回路
および前記第4のインバータ回路のスレッシホールド電
圧より低い電圧であることを特徴とする請求項2に記載
のD/A変換器のテスト回路を提供する。According to a third aspect of the present invention, the threshold voltage of the first inverter circuit is equal to the threshold voltage of the second inverter circuit, and the threshold voltage of the third inverter circuit is equal to the threshold voltage of the third inverter circuit. The threshold voltage of the fourth inverter circuit is equal to the threshold voltage of the fourth inverter circuit, and the threshold voltage of the first inverter circuit and the threshold voltage of the second inverter circuit are equal to the threshold voltages of the third inverter circuit and the fourth inverter circuit. 3. A test circuit for a D / A converter according to claim 2, wherein the test circuit has a voltage lower than the hold voltage.
【0010】請求項4に記載の発明は、前記サンプルホ
ールド回路を備えたコンパレータ回路において、前記−
入力側が、第1のスイッチ回路の第1端子に接続され、
前記+入力側が、第2のスイッチ回路の第1端子に接続
され、前記第1のスイッチ回路の第2端子が、第1のコ
ンデンサの第1電極および第3のスイッチ回路の第1端
子に接続され、前記第2のスイッチ回路の第2端子が、
第2のコンデンサの第1電極および第4のスイッチ回路
の第1端子に接続され、前記第3のスイッチ回路の第2
端子が、コンパレータ回路の−入力端子に接続され、前
記第4のスイッチ回路の第2端子が、前記コンパレータ
回路の+入力端子に接続され、前記コンパレータ回路の
出力端子から前記比較結果を出力することを特徴とする
請求項1に記載のD/A変換器のテスト回路を提供す
る。According to a fourth aspect of the present invention, in the comparator circuit including the sample and hold circuit,
An input side is connected to a first terminal of the first switch circuit,
The + input side is connected to a first terminal of a second switch circuit, and the second terminal of the first switch circuit is connected to a first electrode of a first capacitor and a first terminal of a third switch circuit. And the second terminal of the second switch circuit is
A second terminal connected to a first electrode of the second capacitor and a first terminal of the fourth switch circuit;
A terminal connected to a negative input terminal of the comparator circuit, a second terminal of the fourth switch circuit connected to a positive input terminal of the comparator circuit, and outputting the comparison result from an output terminal of the comparator circuit. A test circuit for a D / A converter according to claim 1, wherein:
【0011】[0011]
【発明の実施の形態】本発明の一実施形態によるD/A
変換器のテスト回路について図面を参照して詳細に説明
する。図1は本発明の一実施形態の構成を示すブロック
図である。この図において、符号1は被試験用D/A変
換器であり、デジタル信号を入力する事により、アナロ
グ信号が出力される。2はサンプルホールド回路を備え
たコンパレータ回路であり、データは+入力側および−
入力側に入力され、前記+入力側に入力された値と、前
記−入力側に入力された値とを比較して、比較結果を出
力する。DESCRIPTION OF THE PREFERRED EMBODIMENTS D / A according to one embodiment of the present invention
The test circuit of the converter will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing the configuration of one embodiment of the present invention. In this figure, reference numeral 1 denotes a D / A converter under test, which outputs an analog signal by inputting a digital signal. Reference numeral 2 denotes a comparator circuit having a sample-and-hold circuit.
The value input to the input side, the value input to the + input side is compared with the value input to the-input side, and a comparison result is output.
【0012】図2は、図1のサンプルホールド回路を備
えたコンパレータ回路2の内部回路図である。この図に
おいて、−入力側はスイッチ回路3の第1端子に接続さ
れ、このスイッチ回路3の第2端子はコンデンサ10の
第1電極およびスイッチ回路5の第1端子に接続されて
いる。また、前記+入力側はスイッチ回路4の第1端子
に接続され、このスイッチ回路4の第2端子はコンデン
サ11の第1電極および前記スイッチ回路5の第2端子
に接続されている。FIG. 2 is an internal circuit diagram of the comparator circuit 2 including the sample and hold circuit of FIG. In this figure, the − input side is connected to the first terminal of the switch circuit 3, and the second terminal of the switch circuit 3 is connected to the first electrode of the capacitor 10 and the first terminal of the switch circuit 5. The + input side is connected to a first terminal of the switch circuit 4, and a second terminal of the switch circuit 4 is connected to a first electrode of the capacitor 11 and a second terminal of the switch circuit 5.
【0013】前記コンデンサ10の第2電極は、スイッ
チ回路6の第1端子、スイッチ回路8の第1端子および
インバータ回路12の入力端子に接続されている。ま
た、前記コンデンサ11の第2電極は、スイッチ回路7
の第1端子、スイッチ回路9の第1端子およびインバー
タ回路13の入力端子に接続されている。前記インバー
タ回路12の出力端子は、前記スイッチ回路4の第2端
子、前記スイッチ回路9の第2端子およびインバータ回
路14の入力端子に接続されている。また、前記インバ
ータ回路13の出力端子は、前記スイッチ回路7の第2
端子、前記スイッチ回路8の第2端子およびインバータ
回路15の入力端子に接続されている。The second electrode of the capacitor 10 is connected to a first terminal of the switch circuit 6, a first terminal of the switch circuit 8, and an input terminal of the inverter circuit 12. The second electrode of the capacitor 11 is connected to the switch circuit 7.
, The first terminal of the switch circuit 9, and the input terminal of the inverter circuit 13. An output terminal of the inverter circuit 12 is connected to a second terminal of the switch circuit 4, a second terminal of the switch circuit 9, and an input terminal of the inverter circuit 14. The output terminal of the inverter circuit 13 is connected to the second terminal of the switch circuit 7.
Terminal, a second terminal of the switch circuit 8 and an input terminal of the inverter circuit 15.
【0014】前記インバータ回路14の出力端子は、N
AND回路16の第1入力端子に接続され、前記インバ
ータ回路15の出力端子は、NAND回路17の第1入
力端子に接続され、このNAND回路17の出力端子
は、前記NAND回路16の第2入力端子に接続され、
このNAND回路16の出力端子は、前記NAND回路
17の第2入力端子に接続され、比較結果が出力端子O
UTより出力される構成となっている。The output terminal of the inverter circuit 14 is N
An output terminal of the inverter circuit 15 is connected to a first input terminal of a NAND circuit 17, and an output terminal of the NAND circuit 17 is connected to a second input terminal of the NAND circuit 16. Connected to the terminal,
The output terminal of the NAND circuit 16 is connected to the second input terminal of the NAND circuit 17, and the comparison result is output to the output terminal O.
The output is from the UT.
【0015】次に図1および図2の回路動作を図3のタ
イミングチャートを参照して説明する。被試験用D/A
変換器1に加えられるデジタル入力値は、所定の周期で
最小値から1LSB分づつ増加する。図3の期間T1で
は、被試験用D/A変換器1にデジタル信号が入力さ
れ、アナログ電圧値に変換された電圧(V1)がサンプ
ルホールド回路を備えたコンパレータ回路2の+入力側
および−入力側に入力される。Next, the circuit operation of FIGS. 1 and 2 will be described with reference to the timing chart of FIG. D / A for test
The digital input value applied to the converter 1 increases by 1 LSB from the minimum value in a predetermined cycle. In a period T1 in FIG. 3, a digital signal is input to the D / A converter 1 under test, and a voltage (V1) converted into an analog voltage value is supplied to the + input side and-of the comparator circuit 2 including the sample and hold circuit. Input to the input side.
【0016】この時、スイッチ回路3、スイッチ回路6
およびスイッチ回路7がON状態、スイッチ回路4、ス
イッチ回路5、スイッチ回路8およびスイッチ回路9が
OFF状態とし、コンデンサ10の第1電極側には、被
試験用D/A変換器1で変換されたアナログ電圧(V
1)が印加され、インバータ回路12には帰還がかかっ
ているため、前記コンデンサ10の第2電極側には、イ
ンバータ回路12のスレッシホールド電圧(VTH1)
が加わる。At this time, the switching circuit 3 and the switching circuit 6
The switch circuit 7 is turned on, the switch circuits 4, 5, 8, and 9 are turned off. The D / A converter 1 under test converts the first electrode of the capacitor 10 to the D / A converter 1. Analog voltage (V
1) is applied and feedback is applied to the inverter circuit 12, so that the threshold voltage (VTH1) of the inverter circuit 12 is provided on the second electrode side of the capacitor 10.
Is added.
【0017】次に期間T2では、被試験用D/A変換器
1に1LSB分増加させたデジタル入力信号が入力さ
れ、変換されたアナログ電圧(V2)がサンプルホール
ド回路を備えたコンパレータ回路2の+入力側および−
入力側に入力される。この時、スイッチ回路4、スイッ
チ回路6およびスイッチ回路7はON状態、スイッチ回
路3、スイッチ回路5、スイッチ回路8およびスイッチ
回路9はOFF状態とし、コンデンサ10は直前の状態
を保持し、コンデンサ11の第1電極側には、アナログ
電圧(V2)が充電され、インバータ回路13には帰還
がかかっているため、前記コンデンサ11の第2電極側
には、インバータ回路13のスレッシホールド電圧(V
TH2)が加わる。Next, in a period T2, a digital input signal increased by 1 LSB is input to the D / A converter 1 under test, and the converted analog voltage (V2) is supplied to the comparator circuit 2 having a sample and hold circuit. + Input side and-
Input to the input side. At this time, the switch circuits 4, 6, and 7 are turned on, the switch circuits 3, 5, 8, and 9 are turned off, the capacitor 10 keeps its previous state, Since the analog voltage (V2) is charged on the first electrode side and the feedback is applied to the inverter circuit 13, the threshold voltage (V2) of the inverter circuit 13 is provided on the second electrode side of the capacitor 11.
TH2) is added.
【0018】この場合、インバータ回路12のスレッシ
ホールド電圧(VTH1)と、インバータ回路13のス
レッシホールド電圧(VTH2)とは等しく、インバー
タ回路12およびインバータ回路13のスレッシホール
ド電圧(VTH1、VTH2)は、インバータ回路14
およびインバータ回路15のスレッシホールド電圧より
低く、インバータ回路14のスレッシホールド電圧と、
インバータ回路15のスレッシホールド電圧は等しくな
るように設定されている。In this case, the threshold voltage (VTH1) of the inverter circuit 12 is equal to the threshold voltage (VTH2) of the inverter circuit 13, and the threshold voltages (VTH1, VTH2) of the inverter circuits 12 and 13 are equal. ) Indicates the inverter circuit 14
And a threshold voltage lower than the threshold voltage of the inverter circuit 15 and the threshold voltage of the inverter circuit 14;
The threshold voltages of the inverter circuits 15 are set to be equal.
【0019】次に期間T3では、スイッチ回路5、スイ
ッチ回路8およびスイッチ回路9はON状態、スイッチ
回路3、スイッチ回路4、スイッチ回路6およびスイッ
チ回路7はOFF状態とし、コンデンサ10の第1電極
とコンデンサ11の第1電極がショートとなり、電圧は
(V1+V2)/2となる。コンデンサ10の第2電極
の電圧は(VTH1−V1)+(V1+V2)/2=V
TH1+V2/2−V1/2、コンデンサ11の第2電
極の電圧は(VTH2−V2)+(V1+V2)/2=
VTH2+V1/2−V2/2となる。Next, in the period T3, the switch circuits 5, 8, and 9 are turned on, the switch circuits 3, 4, 6, and 7 are turned off, and the first electrode of the capacitor 10 is turned off. And the first electrode of the capacitor 11 is short-circuited, and the voltage becomes (V1 + V2) / 2. The voltage of the second electrode of the capacitor 10 is (VTH1−V1) + (V1 + V2) / 2 = V
TH1 + V2 / 2−V1 / 2, and the voltage of the second electrode of the capacitor 11 is (VTH2−V2) + (V1 + V2) / 2 =
VTH2 + V1 / 2−V2 / 2.
【0020】インバータ回路12の入力側に加わる電圧
はVTH1+V2/2−V1/2となり、インバータ回
路12のスレッシホールド電圧VTH1より高いた
め、、インバータ回路12は、Lowを出力する。ま
た、インバータ回路13の入力側に加わる電圧はVTH
2+V1/2−V2/2となり、インバータ回路13の
スレッシホールド電圧VTH2より低いため、インバー
タ回路13はhighを出力する。従って、サンプルホ
ールド回路を備えたコンパレータ回路2の出力はLow
となる。また、期間T4では、全てのスイッチ回路をO
FF状態とする。The voltage applied to the input side of the inverter circuit 12 is VTH1 + V2 / 2−V1 / 2, which is higher than the threshold voltage VTH1 of the inverter circuit 12, so that the inverter circuit 12 outputs Low. The voltage applied to the input side of the inverter circuit 13 is VTH
2 + V1 / 2−V2 / 2, which is lower than the threshold voltage VTH2 of the inverter circuit 13, so that the inverter circuit 13 outputs high. Therefore, the output of the comparator circuit 2 including the sample and hold circuit is Low.
Becomes Further, in the period T4, all the switch circuits are turned off.
FF state.
【0021】上述の期間T1〜T4の動作を順次繰り返
していき、サンプルホールド回路を備えたコンパレータ
回路2の出力が常にLowならば、D/A変換器は単調
性が保障されたことになり、1回でもHighを出力す
るときは単調性が保障されていないことになる。The above operations of the periods T1 to T4 are sequentially repeated, and if the output of the comparator circuit 2 including the sample-and-hold circuit is always low, the D / A converter is guaranteed monotonic. When High is output even once, monotonicity is not guaranteed.
【0022】次に、本発明のサンプルホールド回路を備
えたコンパレータ回路の第2の実施の形態について、図
4の回路図を用いて説明する。図4において、コンデン
サ26、コンデンサ27は、スイッチ回路22、スイッ
チ回路23がON状態の時、D/A変換器の出力電圧に
充電される。コンパレータ回路28は、スイッチ回路2
4、スイッチ回路25がON状態の時、コンデンサ2
6、コンデンサ27の電荷が入力され、比較結果を出力
する。Next, a second embodiment of the comparator circuit having the sample and hold circuit of the present invention will be described with reference to the circuit diagram of FIG. In FIG. 4, the capacitors 26 and 27 are charged to the output voltage of the D / A converter when the switch circuits 22 and 23 are ON. The comparator circuit 28 includes the switch circuit 2
4. When the switch circuit 25 is ON, the capacitor 2
6. The charge of the capacitor 27 is input, and the comparison result is output.
【0023】次に、図4の回路の動作を説明する。被試
験用D/A変換器1に加えるデジタル入力値を最小値か
ら1LSB分づつ増加させていく。被試験用D/A変換
器1にデジタル信号を入力し、アナログ電圧値に変換さ
れた電圧(V1)がサンプルホールド回路の+入力側お
よび−入力側に入力される。この時、スイッチ回路22
がON状態、スイッチ回路23、スイッチ回路24およ
びスイッチ回路25がOFF状態とし、コンデンサ26
には、被試験用D/A変換器1で変換されたアナログ電
圧(Vl)が充電される。Next, the operation of the circuit of FIG. 4 will be described. The digital input value applied to the D / A converter under test 1 is increased by 1 LSB from the minimum value. A digital signal is input to the D / A converter 1 under test, and the voltage (V1) converted into an analog voltage value is input to the + input side and the − input side of the sample and hold circuit. At this time, the switch circuit 22
Are turned on, the switch circuits 23, 24 and 25 are turned off, and the capacitor 26
Is charged with the analog voltage (Vl) converted by the D / A converter under test 1.
【0024】次に、被試験用D/A変換器1に1LSB
分増加させたデジタル入力信号を入力し、変換されたア
ナログ電圧(V2)が+入力側および−入力側に入力さ
れる。この時、スイッチ回路23はON状態、スイッチ
回路22、スイッチ回路24およびスイッチ回路25が
OFF状態とし、コンデンサC3は直前の状態を保持
し、コンデンサC4には、アナログ電圧(V2)が充電
される。Next, 1 LSB is applied to the D / A converter 1 under test.
A digital input signal increased by an amount is input, and the converted analog voltage (V2) is input to the + input side and the − input side. At this time, the switch circuit 23 is turned on, the switch circuits 22, 24 and 25 are turned off, the capacitor C3 keeps the previous state, and the capacitor C4 is charged with the analog voltage (V2). .
【0025】次に、スイッチ回路24およびスイッチ回
路25はON状態、スイッチ回路22およびスイッチ回
路23はOFF状態であるため、コンデンサ26に貯え
られた電荷はコンパレータ回路28の入力側に、コンデ
ンサ27に貯えられた電荷はコンパレータ回路28の+
入力側に与えられ、コンパレータ回路28で比較され、
比較結果を出力する。その出力結果が常にLowなら
ば、単調性は保障されたことになり、期間T1、T2、
T3の動作を順次繰り返していき、サンプルホールド回
路を備えたコンパレータ回路2の出力が常にLowなら
ば、D/A変換器は単調性が保障されたことになる。Next, since the switch circuits 24 and 25 are in the ON state and the switch circuits 22 and 23 are in the OFF state, the charge stored in the capacitor 26 is supplied to the input side of the comparator circuit 28 and stored in the capacitor 27. The stored electric charge is +
Applied to the input side and compared by a comparator circuit 28,
Output the comparison result. If the output result is always Low, the monotonicity is guaranteed, and the periods T1, T2,
The operation of T3 is sequentially repeated, and if the output of the comparator circuit 2 including the sample and hold circuit is always Low, it means that the D / A converter has guaranteed monotonicity.
【0026】以上、本発明の一実施形態の動作を図面を
参照して詳述してきたが、本発明はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。The operation of one embodiment of the present invention has been described above in detail with reference to the drawings. However, the present invention is not limited to this embodiment, and a design change or the like may be made without departing from the gist of the present invention. The present invention is also included in the present invention.
【0027】[0027]
【発明の効果】これまでに説明したように、この発明に
よれば、小さな回路規模のテスト回路によって、D/A
変換器の単調性をテストすることができる。その理由
は、従来技術では、A/D変換器、XOR回路、インク
リメント回路、加算回路、ラッチ回路が必要であった
が、本発明はサンプルホールド回路を備えたコンパレー
タ回路を使用し、スイッチ回路を上述のようなタイミン
グで切り替えれば、従来技術と同等の単調性のテストが
可能である。例えば、8ビットのD/A変換器の単調性
をテストする場合、従来技術では XOR回路:10素子×8ビット=80素子 インクリメント回路:36素子×8ビット=360素子 加算回路:34素子×8ビット=340素子 ラッチ回路:8素子×8ビット×2=128素子 合計=768素子 となり、さらに単調性が保障されたA/D変換器が必要
である。As described above, according to the present invention, D / A can be performed by a test circuit having a small circuit scale.
The converter can be tested for monotonicity. The reason is that in the prior art, an A / D converter, an XOR circuit, an increment circuit, an adder circuit, and a latch circuit were required. However, the present invention uses a comparator circuit having a sample and hold circuit, and uses a switch circuit. By switching at the above timing, a monotonicity test equivalent to that of the related art can be performed. For example, when testing the monotonicity of an 8-bit D / A converter, in the prior art, XOR circuit: 10 elements × 8 bits = 80 elements Increment circuit: 36 elements × 8 bits = 360 elements Adder circuit: 34 elements × 8 Bit = 340 elements Latch circuit: 8 elements × 8 bits × 2 = 128 elements Total = 768 elements, and further requires an A / D converter with guaranteed monotonicity.
【0028】本発明の第1の実施の形態の素子数は、 スイッチ回路:1素子×7個=7素子 INV回路:2素子×4個=8素子 NAND回路:4素子×2個=8素子 コンデンサ:l素子×2個=2素子 合計=25素子 となり、従来例に比べ約1/30の素子数で同等の単調
性のテストが実現できるという効果が得られる。The number of elements in the first embodiment of the present invention is as follows: switch circuit: 1 element × 7 = 7 elements INV circuit: 2 elements × 4 = 8 elements NAND circuit: 4 elements × 2 = 8 elements Capacitor: 1 element × 2 = 2 elements Total = 25 elements, and the effect that a monotonic test equivalent to the conventional example can be realized with about 1/30 the number of elements can be obtained.
【図1】 本発明の実施の形態を示すブロック図であ
る。FIG. 1 is a block diagram showing an embodiment of the present invention.
【図2】 本発明の実施の形態を示すブロック図のサン
プルホールド回路を備えたコンパレータ回路の第1の実
施形態を示す回路図である。FIG. 2 is a circuit diagram showing a first embodiment of a comparator circuit including a sample and hold circuit of a block diagram showing an embodiment of the present invention.
【図3】 本発明の第1の実施の形態における動作タイ
ミング図である。FIG. 3 is an operation timing chart according to the first embodiment of the present invention.
【図4】 本発明の実施の形態を示すブロック図のサン
プルホールド回路を備えたコンパレータ回路の第2の実
施形態を示す回路図である。FIG. 4 is a circuit diagram showing a second embodiment of the comparator circuit including the sample hold circuit of the block diagram showing the embodiment of the present invention.
【図5】 従来技術の構成を示すブロック図である。FIG. 5 is a block diagram showing a configuration of a conventional technique.
【図6】 一般的に使用されるインクリメント回路を示
す回路図である。FIG. 6 is a circuit diagram showing a commonly used increment circuit.
【図7】 一般的に使用される加算回路(1ビット)を
示す回路図である。FIG. 7 is a circuit diagram showing a commonly used addition circuit (1 bit).
1、31 D/A変換器 2 サンプルホールド回路を備えたコンパレータ回路 3、4、5、6、7、8、9、22、23、24、25
スイッチ回路 10、11、26、27 コンデンサ 12、13、14、15 インバータ回路 16、17 NAND回路 28 コンパレータ回路 32 A/D変換器 33、36 ラッチ 34 XOR回路 35 インクリメント回路 37 加算器1, 31 D / A converter 2 Comparator circuit provided with sample hold circuit 3, 4, 5, 6, 7, 8, 9, 22, 23, 24, 25
Switch circuit 10, 11, 26, 27 Capacitor 12, 13, 14, 15 Inverter circuit 16, 17 NAND circuit 28 Comparator circuit 32 A / D converter 33, 36 Latch 34 XOR circuit 35 Increment circuit 37 Adder
Claims (4)
出力が、サンプルホールド回路を備えたコンパレータ回
路の+入力側および−入力側に入力され、 前記サンプルホールド回路を備えたコンパレータ回路に
より、前記+入力側に入力された値と、前記−入力側に
入力された値とを比較し、比較結果を出力することを特
徴とするD/A変換器のテスト回路。In a test circuit of a D / A converter, an analog output of a DA converter under test to which a digital signal is input is input to a + input side and a − input side of a comparator circuit having a sample and hold circuit. A comparator circuit provided with the sample-and-hold circuit, compares the value input to the + input side with the value input to the-input side, and outputs a comparison result. Transducer test circuit.
パレータ回路は、 前記−入力側が第1のスイッチ回路の第1端子に接続さ
れ、 前記+入力側が第2のスイッチ回路の第1端子に接続さ
れ、 前記第1のスイッチ回路の第2端子は、第1のコンデン
サの第1電極および第3のスイッチ回路の第1端子に接
続され、 前記第2のスイッチ回路の第2端子は、第2のコンデン
サの第1電極および前記第3のスイッチ回路の第2端子
に接続され、 前記第1のコンデンサの第2電極は、第4のスイッチ回
路の第1端子、第6のスイッチ回路の第1端子および第
1のインバータ回路の入力端子に接続され、 前記第2のコンデンサの第2電極は、第5のスイッチ回
路の第1端子、第7のスイッチ回路の第1端子および第
2のインバータ回路の入力端子に接続され、 前記第1のインバータ回路の出力端子は、前記第4のス
イッチ回路の第2端子、前記第7のスイッチ回路の第2
端子および第3のインバータ回路の入力端子に接続さ
れ、 前記第2のインバータ回路の出力端子は、前記第5のス
イッチ回路の第2端子、前記第6スイッチ回路の第2端
子および第4のインバータ回路の入力端子に接続され、 前記第3のインバータ回路の出力端子は、第1のNAN
D回路の第1入力端子に接続され、 前記第4のインバータ回路の出力端子は、第2のNAN
D回路の第1入力端子に接続され、 前記第2のNAND回路の出力端子は、前記第1のNA
ND回路の第2入力側に接続され、 前記第1のNAND回路の出力端子は、前記第2のNA
ND回路の第2入力端子に接続され、 前記第1のNAND回路の出力端子から前記比較結果を
出力することを特徴とする請求項1に記載のD/A変換
器のテスト回路。2. The comparator circuit including the sample and hold circuit, wherein the-input side is connected to a first terminal of a first switch circuit, the + input side is connected to a first terminal of a second switch circuit, A second terminal of the first switch circuit is connected to a first electrode of a first capacitor and a first terminal of a third switch circuit, and a second terminal of the second switch circuit is connected to a second capacitor Is connected to the first electrode of the third switch circuit and the second terminal of the third switch circuit, and the second electrode of the first capacitor is connected to the first terminal of the fourth switch circuit, the first terminal of the sixth switch circuit, The second electrode of the second capacitor is connected to an input terminal of the first inverter circuit, and the second electrode of the second capacitor is connected to the first terminal of the fifth switch circuit, the first terminal of the seventh switch circuit, and the input of the second inverter circuit. To the terminal The output terminal of the first inverter circuit is connected to the second terminal of the fourth switch circuit and the second terminal of the seventh switch circuit.
An output terminal of the second inverter circuit, a second terminal of the fifth switch circuit, a second terminal of the sixth switch circuit, and a fourth inverter. An output terminal of the third inverter circuit is connected to an input terminal of the third inverter circuit.
The fourth inverter circuit is connected to a first input terminal of a D circuit, and an output terminal of the fourth inverter circuit is connected to a second NAN.
A first input terminal of the D circuit; an output terminal of the second NAND circuit;
An output terminal of the first NAND circuit is connected to a second input side of the ND circuit.
2. The test circuit for a D / A converter according to claim 1, wherein the test circuit is connected to a second input terminal of the ND circuit, and outputs the comparison result from an output terminal of the first NAND circuit.
ルド電圧と前記第2のインバータ回路のスレッシホール
ド電圧とは等しく、 前記第3のインバータ回路のスレッシホールド電圧と前
記第4のインバータ回路のスレッシホールド電圧とは等
しく、 前記第1のインバータ回路および前記第2のインバータ
回路のスレッシホールド電圧は、前記第3のインバータ
回路および前記第4のインバータ回路のスレッシホール
ド電圧より低い電圧であることを特徴とする請求項2に
記載のD/A変換器のテスト回路。3. The threshold voltage of the first inverter circuit is equal to the threshold voltage of the second inverter circuit, and the threshold voltage of the third inverter circuit is equal to the threshold voltage of the fourth inverter circuit. The threshold voltage of the first inverter circuit and the threshold voltage of the second inverter circuit are lower than the threshold voltage of the third inverter circuit and the threshold voltage of the fourth inverter circuit. 3. The test circuit for a D / A converter according to claim 2, wherein:
パレータ回路は、 前記−入力側が、第1のスイッチ回路の第1端子に接続
され、 前記+入力側が、第2のスイッチ回路の第1端子に接続
され、 前記第1のスイッチ回路の第2端子が、第1のコンデン
サの第1電極および第3のスイッチ回路の第1端子に接
続され、 前記第2のスイッチ回路の第2端子が、第2のコンデン
サの第1電極および第4のスイッチ回路の第1端子に接
続され、 前記第3のスイッチ回路の第2端子が、コンパレータ回
路の−入力端子に接続され、 前記第4のスイッチ回路の第2端子が、前記コンパレー
タ回路の+入力端子に接続され、 前記コンパレータ回路の出力端子から前記比較結果を出
力することを特徴とする請求項1に記載のD/A変換器
のテスト回路。4. The comparator circuit including the sample and hold circuit, wherein the-input side is connected to a first terminal of a first switch circuit, and the + input side is connected to a first terminal of a second switch circuit. A second terminal of the first switch circuit is connected to a first electrode of a first capacitor and a first terminal of a third switch circuit; and a second terminal of the second switch circuit is connected to a second terminal of the second switch circuit. The first terminal of the capacitor and the first terminal of the fourth switch circuit, the second terminal of the third switch circuit is connected to the-input terminal of the comparator circuit, the fourth terminal of the fourth switch circuit 2. The test circuit for a D / A converter according to claim 1, wherein two terminals are connected to a + input terminal of the comparator circuit, and the comparison result is output from an output terminal of the comparator circuit.
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JPH1117541A true JPH1117541A (en) | 1999-01-22 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001029971A3 (en) * | 1999-10-15 | 2001-11-01 | Koninkl Philips Electronics Nv | Built-in self test for integrated digital-to-analog converters |
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WO2001029971A3 (en) * | 1999-10-15 | 2001-11-01 | Koninkl Philips Electronics Nv | Built-in self test for integrated digital-to-analog converters |
US6320528B1 (en) | 1999-10-15 | 2001-11-20 | Koninklijke Philips Electronics Nv | Built-in self test for integrated digital-to-analog converters |
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