JPH11175363A - Doubled control unit - Google Patents
Doubled control unitInfo
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- JPH11175363A JPH11175363A JP9345623A JP34562397A JPH11175363A JP H11175363 A JPH11175363 A JP H11175363A JP 9345623 A JP9345623 A JP 9345623A JP 34562397 A JP34562397 A JP 34562397A JP H11175363 A JPH11175363 A JP H11175363A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、プロセスの制御
を行う分散型制御システム等に適用して好適な二重化制
御装置に関し、さらに詳しくはＣＰＵユニットを二重化
することで一方のＣＰＵユニットで故障が発生したとき
の信頼性を確保できる二重化制御装置に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a redundant control device suitable for a distributed control system for controlling a process and the like, and more specifically, a failure occurs in one CPU unit by duplicating CPU units. The present invention relates to a redundant control device that can ensure the reliability when the control is performed.
【０００２】[0002]
【従来の技術】従来の二重化制御装置では、電源投入
時、制御系として演算を開始する系は、前回制御してい
た系、すなわち電源オフ時に制御を実行していた系を固
定して、次の電源投入時にプラントコントローラは前記
固定した系により動作を開始する。これは、各系のシス
テム監視カードが「制御系」であるという情報を電源オ
フ時にラッチ式リレーに格納しており、電源投入時に前
記情報に基づき前記「制御系」である系により動作を開
始するからである。2. Description of the Related Art In a conventional redundant control device, when a power supply is turned on, a system which starts an operation as a control system is a system which was previously controlled, that is, a system which executed control when the power was turned off, is fixed. When the power is turned on, the plant controller starts operating by the fixed system. This is because the information that the system monitoring card of each system is the “control system” is stored in the latching relay when the power is turned off, and when the power is turned on, the operation by the system that is the “control system” is started based on the information. Because you do.
【０００３】また、従来の二重化制御装置では、制御系
ＣＰＵユニット内のＣＰＵカードのデータメモリに格納
してある演算結果データを、待機系ＣＰＵユニット内の
ＣＰＵカードのデータメモリに書き込み、制御系および
待機系、両系のデータメモリが常に同一値となるように
するため、制御系ＣＰＵユニット内のＣＰＵカード中の
マイクロプロセッサは制御系ＣＰＵユニット内のＣＰＵ
カードのデータメモリに演算結果データを書き込むのと
同時に、待機系ＣＰＵユニット内のＣＰＵカードのデー
タメモリにも書き込みを行う。Further, in the conventional redundant control device, the operation result data stored in the data memory of the CPU card in the control system CPU unit is written into the data memory of the CPU card in the standby system CPU unit, and the control system and the CPU are controlled by the CPU. To ensure that the data memories of the standby system and the two systems always have the same value, the microprocessor in the CPU card in the control system CPU unit uses the CPU in the control system CPU unit.
At the same time as writing the operation result data to the data memory of the card, the data is also written to the data memory of the CPU card in the standby CPU unit.
【０００４】[0004]
【発明が解決しようとする課題】従来の二重化制御装置
は以上のように構成されていたので、前者の二重化制御
装置では、Ａ系のＣＰＵユニットによる制御とＢ系のＣ
ＰＵユニットによる制御の優先関係が同等であるプラン
ト、つまり起動する際のＣＰＵユニットがいずれの系の
ＣＰＵユニットでもよいプラントには問題なく適用でき
るが、Ｂ系のＣＰＵユニットよりもＡ系のＣＰＵユニッ
トによる制御が優先される、起動時には必ずＡ系のＣＰ
Ｕユニットの制御により立ち上がらなければならないプ
ラントなどの場合には、常に優先されるＡ系のＣＰＵユ
ニットにより起動する必要があり、このようなプラント
には適用できないという課題があった。Since the conventional redundant control device is configured as described above, the former redundant control device controls the A system CPU unit and the B system C unit.
The present invention can be applied to a plant in which the priority relationship of control by the PU units is the same, that is, a plant in which the CPU unit at the time of starting may be any system CPU unit. Control is prioritized. When starting up, make sure that the A system CP
In the case of a plant which must be started up by the control of the U unit, it must be started by the A-system CPU unit which is always given priority, and there is a problem that the system cannot be applied to such a plant.
【０００５】また、後者の二重化制御装置では、制御系
ＣＰＵユニット内のＣＰＵカード中の演算用のマイクロ
プロセッサが、制御系ＣＰＵユニット内のＣＰＵカード
のデータメモリに演算結果データを書き込むのと同時
に、待機系ＣＰＵユニット内のＣＰＵカードのデータメ
モリにも書き込みを行っており、待機系ＣＰＵユニット
内のＣＰＵカードのデータメモリに書き込む動作に時間
を費やし、本来の制御のための動作速度に影響を与える
という課題があった。In the latter redundant control device, an arithmetic microprocessor in a CPU card in a control system CPU unit writes operation result data in a data memory of the CPU card in the control system CPU unit at the same time. Writing to the data memory of the CPU card in the standby CPU unit is also performed, and time is spent writing to the data memory of the CPU card in the standby CPU unit, which affects the operation speed for the original control. There was a problem that.
【０００６】この発明は上記のような課題を解決するた
めになされたもので、制御するＣＰＵユニットの優先関
係が同等であるプラント、および、一方のＣＰＵユニッ
トによる制御よりも他方のＣＰＵユニットによる制御が
電源投入時には必ず優先されるプラント、いずれに対し
ても適用できる二重化制御装置を得ることを目的とす
る。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and has a plant in which the priority relationships of the CPU units to be controlled are the same, and a control by the other CPU unit rather than the control by one CPU unit. It is an object of the present invention to obtain a redundant control device that can be applied to any of the plants that are always prioritized when the power is turned on.
【０００７】また、この発明は、「制御系」のＣＰＵユ
ニット内のＣＰＵカード中の演算用マイクロプロセッサ
の負荷を軽減し、プラント制御の際の演算処理性能の向
上を図ることの可能な二重化制御装置を得ることを目的
とする。Further, the present invention provides a dual control system capable of reducing the load on an arithmetic microprocessor in a CPU card in a "control system" CPU unit and improving arithmetic processing performance in plant control. The aim is to obtain a device.
【０００８】[0008]
【課題を解決するための手段】この発明に係る二重化制
御装置は、自系のＣＰＵユニットが、制御系と待機系と
に二重化された系のうちのいずれの系であるかを識別し
認識する自系認識手段と、制御系ＣＰＵユニット固定モ
ードを設定する固定モード設定手段と、制御系ＣＰＵユ
ニットを設定する前回制御系モード設定手段と、電源投
入を検出する電源投入検出手段と、前記自系認識手段に
よる識別結果と、前記固定モード設定手段および前記前
回制御系モード設定手段における設定結果と、前記電源
投入検出手段による検出結果とをもとに、電源投入時に
起動させるＣＰＵユニットを決定し、該決定結果に応じ
て自系のＣＰＵユニットの前記電源投入時における起動
／非起動を制御して、前記自系のＣＰＵユニットを制御
系ＣＰＵユニットまたは待機系ＣＰＵユニットに設定す
る判定回路とを備えた各系のＣＰＵユニット毎に設けら
れたシステム監視手段と、一方の系のＣＰＵユニットの
システム監視手段および他方の系のＣＰＵユニットのシ
ステム監視手段の監視出力をもとにＣＰＵユニットの故
障状態を検出すると正常なＣＰＵユニットによる制御へ
切り替える切替ユニットとを備えるようにしたものであ
る。SUMMARY OF THE INVENTION A redundant control device according to the present invention identifies and recognizes which of a redundant system of a control system and a standby system has its own CPU unit. Self-system recognition means; fixed mode setting means for setting a control system CPU unit fixed mode; previous control system mode setting means for setting a control system CPU unit; power-on detection means for detecting power-on; Based on the identification result by the recognizing means, the setting result in the fixed mode setting means and the previous control system mode setting means, and the detection result by the power-on detecting means, determine a CPU unit to be started at power-on, Controlling the activation / deactivation of the self-system CPU unit at the time of power-on according to the result of the determination so that the self-system CPU unit is controlled by the control system CPU unit Or a system monitoring means provided for each system CPU unit having a determination circuit to be set in the standby system CPU unit, a system monitoring means of one system CPU unit and a system monitoring of the other system CPU unit. A switching unit for switching to control by a normal CPU unit when a failure state of the CPU unit is detected based on the monitoring output of the means.
【０００９】この発明に係る二重化制御装置は、制御系
ＣＰＵユニット内のＣＰＵカード内に搭載されたデータ
メモリに演算結果データが書き込まれる毎に、前記デー
タメモリに格納された演算結果データとプログラムカウ
ンタ値を、待機系ＣＰＵユニット内のＣＰＵカードに搭
載されたデータメモリに書き込むデータ書込回路を備え
るようにしたものである。The duplicate control device according to the present invention is characterized in that each time operation result data is written to a data memory mounted on a CPU card in a control system CPU unit, the operation result data stored in the data memory and a program counter are stored. A data writing circuit for writing a value to a data memory mounted on a CPU card in a standby CPU unit is provided.
【００１０】この発明に係る二重化制御装置は、制御系
ＣＰＵユニット内のＣＰＵカード内に搭載されたデータ
メモリへ書き込まれた演算結果データを、一定周期毎の
プログラムカウンタ値とともに待機系ＣＰＵユニット内
のＣＰＵカードに搭載されたデータメモリにチェックポ
イントデータをもとに、一定量書き込むデータ書込回路
を備えるようにしたものである。[0010] The redundant control device according to the present invention uses the operation result data written in the data memory mounted in the CPU card in the control CPU unit together with the program counter value at regular intervals in the standby CPU unit. A data writing circuit for writing a fixed amount based on checkpoint data in a data memory mounted on a CPU card is provided.
【００１１】この発明に係る二重化制御装置は、待機系
ＣＰＵユニットが制御系ＣＰＵユニットへ切り替えられ
ると、該制御系ＣＰＵユニットによるプログラム動作を
プログラムの先頭番地から実行させるプログラム実行動
作制御手段を備えるようにしたものである。The dual control device according to the present invention includes a program execution operation control means for executing a program operation by the control CPU unit from the start address of the program when the standby CPU unit is switched to the control CPU unit. It was made.
【００１２】[0012]
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１のＡ系
とＢ系の２つの制御系をもった二重化制御装置を有した
プラントコントローラの構成を示すブロック図である。
図において、１は一方の系の演算制御を実行するＣＰＵ
カード、２は自系のＣＰＵユニット内の各カードの故障
検出を行うシステム監視カード（システム監視手段）、
３はＩ／Ｏカードに対し入出力される各種信号をＩ／Ｏ
バスを介して送受信するためのＩ／Ｏバスインタフェー
スカード（以下、Ｉ／ＯバスＩ／Ｆカードという）、４
は制御対象であるプラント内に分散配置されたプラント
コントローラ間の通信を行う制御バスインタフェースカ
ード（以下、制御バスＩ／Ｆカードという）、１７はＣ
ＰＵカード１、システム監視カード２、Ｉ／ＯバスＩ／
Ｆカード３、制御バスＩ／Ｆカード４などを備えたＡ系
のＣＰＵユニットである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below. Embodiment 1 FIG. FIG. 1 is a block diagram showing a configuration of a plant controller having a redundant control device having two control systems of an A system and a B system according to Embodiment 1 of the present invention.
In the figure, reference numeral 1 denotes a CPU that executes arithmetic control of one system
Card 2, a system monitoring card (system monitoring means) for detecting failure of each card in its own CPU unit;
Reference numeral 3 denotes I / O for various signals input / output to / from the I / O card.
I / O bus interface card for transmitting and receiving via a bus (hereinafter referred to as I / O bus I / F card), 4
Is a control bus interface card (hereinafter, referred to as a control bus I / F card) for performing communication between plant controllers distributed in a plant to be controlled, and 17 is a control bus interface card.
PU card 1, system monitoring card 2, I / O bus I /
This is an A-type CPU unit including an F card 3, a control bus I / F card 4, and the like.
【００１３】５は他方の系の演算制御を実行するＣＰＵ
カード、６は自系のＣＰＵユニット内の各カードの故障
検出を行うシステム監視カード（システム監視手段）、
７はＩ／Ｏカードに対し入出力される各種信号をＩ／Ｏ
バスを介して送受信するためのＩ／ＯバスＩ／Ｆカー
ド、８は制御対象であるプラント内に分散配置されたプ
ラントコントローラ間の通信を行う制御バスＩ／Ｆカー
ド、９はＣＰＵカード５、システム監視カード６、Ｉ／
ＯバスＩ／Ｆカード７、制御バスＩ／Ｆカード８などを
備えたＢ系のＣＰＵユニットである。１０はＡ系のＣＰ
Ｕユニット１７のシステム監視カード２およびＢ系のＣ
ＰＵユニット９のシステム監視カード６の監視出力をも
とに各ＣＰＵユニット１７，９の状態表示を行う表示カ
ード、１０ａは表示カード１０に設けられ、Ａ系のＣＰ
Ｕユニット１７のシステム監視カード２およびＢ系のＣ
ＰＵユニット９のシステム監視カード６の監視出力をも
とにＣＰＵユニットの故障状態を検出すると正常なＣＰ
Ｕユニットによる制御へ切り替える切替ユニット、１１
はＡ系のＣＰＵユニット１７のＩ／ＯバスＩ／Ｆカード
３およびＢ系のＣＰＵユニット９のＩ／ＯバスＩ／Ｆカ
ード７と接続されたＩ／ＯバスＩ／Ｆカード、１２は各
種制御対象に対する制御信号や各種制御対象から出力さ
れる状態信号などの入出力を行うＩ／Ｏカードである。
１３および１４は制御バス、１５はＡ系のＣＰＵユニッ
ト１７のＩ／ＯバスＩ／Ｆカード３とＩ／ＯバスＩ／Ｆ
カード１１との間のＩ／Ｏバス、１６はＢ系のＣＰＵユ
ニット９のＩ／ＯバスＩ／Ｆカード７とＩ／ＯバスＩ／
Ｆカード１１との間のＩ／Ｏバスである。5 is a CPU for executing arithmetic control of the other system.
A card 6, a system monitoring card (system monitoring means) for detecting a failure of each card in the own CPU unit;
Reference numeral 7 denotes I / O for various signals input / output to / from the I / O card.
An I / O bus I / F card for transmitting and receiving via a bus; 8, a control bus I / F card for performing communication between plant controllers distributed in a plant to be controlled; 9, a CPU card 5; System monitoring card 6, I /
This is a B-type CPU unit provided with an O bus I / F card 7, a control bus I / F card 8, and the like. 10 is CP of A system
System monitoring card 2 of U unit 17 and C of B system
A display card 10a for displaying the status of each CPU unit 17, 9 based on the monitoring output of the system monitoring card 6 of the PU unit 9 is provided on the display card 10, and the A system CP
System monitoring card 2 of U unit 17 and C of B system
When a failure state of the CPU unit is detected based on the monitoring output of the system monitoring card 6 of the PU unit 9, a normal CP
Switching unit for switching to control by U unit, 11
Is an I / O bus I / F card connected to the I / O bus I / F card 3 of the A system CPU unit 17 and the I / O bus I / F card 7 of the B system CPU unit 9; It is an I / O card that inputs and outputs control signals to control objects and status signals output from various control objects.
13 and 14 are control buses, and 15 is an I / O bus I / F card 3 and an I / O bus I / F of the CPU unit 17 of the A system.
An I / O bus 16 between the card 11 and the I / O bus I / F card 7 of the CPU unit 9 of the B system and an I / O bus I / O 16
This is an I / O bus to and from the F card 11.
【００１４】図２は、前記Ａ系のＣＰＵユニット１７お
よび前記Ｂ系のＣＰＵユニット９のシステム監視カード
２，６の構成を示すブロック図であり、図において２０
は例えば自系のＣＰＵユニットの各カードの装着コネク
タの位置から自系のＣＰＵユニットがＡ系であるかＢ系
であるかを識別し認識する自系認識手段、２１は電源投
入時に動作する制御系をＡ系のＣＰＵユニット１７に固
定するモードに設定するためのＡ系固定モード設定手段
（固定モード設定手段）、２２は電源投入時に動作する
制御系を前回の電源オフ時に制御系となっていたＣＰＵ
ユニットに設定するための前回制御系モード設定手段、
２３はＤＣ電源がオンになったことを検出するＤＣ電源
オン検出手段（電源投入検出手段）、２４は自系認識手
段２０の識別結果、Ａ系固定モード設定手段２１および
前回制御系モード設定手段２２における設定状態、さら
にＤＣ電源オン検出手段２３による検出出力をもとに、
ＤＣ電源がオンになったときに自系のＣＰＵユニットを
制御系または待機系に決め、待機系であった自系を制御
系に決めたときには自系のＣＰＵユニットを制御系ＣＰ
Ｕユニットとして起動させる制御系信号Ｓを出力する判
定回路である。FIG. 2 is a block diagram showing the configuration of the system monitoring cards 2 and 6 of the A-system CPU unit 17 and the B-system CPU unit 9. In FIG.
Is self-system recognition means for identifying and recognizing, for example, whether the self-system CPU unit is A system or B system from the position of the mounting connector of each card of the self-system CPU unit. A-system fixed mode setting means (fixed mode setting means) 22 for setting the system to the mode for fixing the CPU to the A-system CPU unit 17 is a control system that operates when the power is turned on and is a control system when the power is last turned off. CPU
Previous control system mode setting means for setting to the unit,
Reference numeral 23 denotes DC power-on detecting means (power-on detecting means) for detecting that the DC power has been turned on. Reference numeral 24 denotes an identification result of the self-system recognizing means 20, an A-system fixed mode setting means 21, and a previous control system mode setting means. Based on the setting state at 22 and the detection output by the DC power on detection means 23,
When the DC power supply is turned on, the own CPU unit is determined as the control system or the standby system, and when the standby system is determined as the control system, the own CPU unit is determined as the control system CP.
This is a determination circuit that outputs a control system signal S to be activated as a U unit.
【００１５】次に動作について説明する。Ａ系のＣＰＵ
ユニット１７およびＢ系のＣＰＵユニット９の各システ
ム監視カード２，６には同一のモード内容があらかじめ
設定されている。先ず、Ａ系のＣＰＵユニット１７およ
びＢ系のＣＰＵユニット９の各システム監視カード２，
６のＤＣ電源オン検出手段２３がＤＣ電源がオンになっ
たことを検出すると、判定回路２４はＤＣ電源ＯＮ時に
Ａ系固定モードか、前回制御モードかを読み込む。この
Ａ系固定モードか、あるいは前回制御モードかは各シス
テム監視カード２，６のＡ系固定モード設定手段２１、
前回制御系モード設定手段２２にあらかじめ設定されて
いる。この結果、Ａ系固定であればＡ系のＣＰＵユニッ
ト１７のシステム監視カード２は、自系のＣＰＵカード
１がＡ系であることを自系認識手段２０により知り、Ａ
系のＣＰＵユニット１７のシステム監視カード２から自
系のＣＰＵカード１へ制御系信号Ｓが出力され、Ａ系の
ＣＰＵカード１が前記ＤＣ電源ＯＮ時に演算を開始す
る。このとき、前記Ａ系のＣＰＵカード１により制御さ
れるプラントなどの制御対象は、起動時には必ずＡ系の
ＣＰＵユニット１７の制御により立ち上がる必要のある
プラントである。Next, the operation will be described. A system CPU
The same mode contents are set in advance in the system monitoring cards 2 and 6 of the unit 17 and the CPU unit 9 of the B system. First, each system monitoring card 2 of the A-system CPU unit 17 and the B-system CPU unit 9
When the DC power-on detecting means 23 detects that the DC power is turned on, the determination circuit 24 reads the A-system fixed mode or the previous control mode when the DC power is turned on. Whether the A-system fixed mode or the previous control mode is used, the A-system fixed mode setting means 21 of each system monitoring card 2, 6
It is previously set in the control system mode setting means 22 last time. As a result, if the A system is fixed, the system monitoring card 2 of the A system CPU unit 17 knows that the own system CPU card 1 is the A system by the own system recognition means 20, and
The control system signal S is output from the system monitoring card 2 of the system CPU unit 17 to the system CPU card 1, and the A system CPU card 1 starts the operation when the DC power is turned on. At this time, a control target such as a plant controlled by the A-system CPU card 1 is a plant that must be started up by the control of the A-system CPU unit 17 at the time of startup.
【００１６】一方、また前回制御モードが前回制御系モ
ード設定手段２２にあらかじめ設定されていると、電源
オフ時に制御系であった系のＣＰＵユニットのシステム
監視カードの判定回路２４から制御系信号Ｓが自系のＣ
ＰＵカードへ出力され、前記ＣＰＵカードが演算を開始
し、プラントなどの制御対象を立ち上げる。On the other hand, if the previous control mode is previously set in the previous control system mode setting means 22, the control system signal S from the determination circuit 24 of the system monitoring card of the CPU unit which was the control system when the power was turned off. Is my own C
The data is output to the PU card, and the CPU card starts the operation, and starts up a control target such as a plant.
【００１７】また、Ａ系およびＢ系のシステム監視カー
ド２，６は、Ａ系固定モードであっても、Ａ系のＣＰＵ
ユニット１７が故障状態もしくは電源オフ状態でＢ系の
ＣＰＵユニット９が正常であるときには、切替ユニット
１０ａがＡ系のＣＰＵユニット１７のシステム監視カー
ド２およびＢ系のＣＰＵユニット９のシステム監視カー
ド６の監視出力をもとにＡ系のＣＰＵユニット１７の故
障状態を検出し、待機系ＣＰＵユニットを正常なＢ系の
ＣＰＵユニット９へ切り替える。The A-system and B-system monitoring cards 2 and 6 are connected to the A-system CPU even in the A-system fixed mode.
When the unit 17 is in a failure state or in a power-off state and the B-system CPU unit 9 is normal, the switching unit 10a is connected to the system monitoring card 2 of the A-system CPU unit 17 and the system monitoring card 6 of the B-system CPU unit 9. Based on the monitoring output, a failure state of the A-system CPU unit 17 is detected, and the standby CPU unit is switched to the normal B-system CPU unit 9.
【００１８】以上のように、この実施の形態１によれ
ば、制御の優先関係が同等であるプラントに適用する場
合には、Ａ系およびＢ系のシステム監視カード２，６の
前回制御系モード設定手段２２にあらかじめ前回制御モ
ードを設定しておけばよく、また、Ｂ系のＣＰＵユニッ
ト９による制御よりもＡ系のＣＰＵユニット１７による
制御が電源投入時には必ず優先されるプラントに適用す
る場合には、Ａ系およびＢ系のシステム監視カード２，
６のＡ系固定モード設定手段２１へＡ系固定モードを設
定しておけばよいので、制御の優先関係が同等であるプ
ラント、および、一方のＣＰＵユニットによる制御より
も他方のＣＰＵユニットによる制御が電源投入時には必
ず優先されるプラント、いずれに対しても適用できる二
重化制御装置が得られる効果がある。As described above, according to the first embodiment, when the present invention is applied to plants having the same control priority relation, the last control system mode of the A-system and B-system system monitoring cards 2 and 6 is used. The previous control mode may be set in the setting means 22 in advance, and the control by the CPU unit 17 of the A system is applied to the plant in which the control by the CPU unit 17 of the A system is always prioritized when the power is turned on over the control by the CPU unit 9 of the B system. Are the A and B system monitoring cards 2,
Since the A-system fixed mode may be set in the A-system fixed mode setting means 21 of the sixth embodiment, the plants having the same control priority are controlled, and the control by the other CPU unit is more controlled than the control by one CPU unit. There is an effect that a redundant control device that can be applied to any of the plants that are always prioritized when the power is turned on can be obtained.
【００１９】また、Ａ系固定モード設定手段２１へＡ系
固定モードが設定されている場合に、Ａ系のＣＰＵユニ
ット１７が故障または電源オフになっているときには、
切替ユニット１０ａにより正常な系のＣＰＵユニットに
よる制御へ切り替えを行うため、一方のＣＰＵユニット
の故障または電源オフにも柔軟に対応できる二重化制御
装置が得られる効果がある。When the A-system fixed mode is set in the A-system fixed mode setting means 21 and the A-system CPU unit 17 is broken down or turned off,
Since switching to control by a normal CPU unit is performed by the switching unit 10a, there is an effect that a redundant control device that can flexibly cope with a failure or power-off of one CPU unit is obtained.
【００２０】実施の形態２．図３は、この発明の実施の
形態２の二重化制御装置を有したプラントコントローラ
における制御系と待機系の各ＣＰＵカードの構成を示す
ブロック図である。図３において、２５は制御系のＣＰ
Ｕカード（プログラム実行動作制御手段）、２６は待機
系のＣＰＵカード（プログラム実行動作制御手段）であ
る。２５ａは制御系のＣＰＵカード２５における演算用
マイクロプロセッサ、２５ｂはデータメモリ、２５ｃは
データ転送回路（データ書込回路）、２５ｄは転送用メ
モリである。２６ａは待機系のＣＰＵカード２６におけ
る演算用マイクロプロセッサ、２６ｂはデータメモリ、
２６ｃはデータ転送回路（データ書込回路）、２６ｄは
転送用メモリである。Embodiment 2 FIG. 3 is a block diagram showing a configuration of each CPU card of a control system and a standby system in a plant controller having the redundant control device according to the second embodiment of the present invention. In FIG. 3, 25 is a control system CP.
U card (program execution operation control means), 26 is a standby CPU card (program execution operation control means). 25a is an arithmetic microprocessor in the control system CPU card 25, 25b is a data memory, 25c is a data transfer circuit (data write circuit), and 25d is a transfer memory. 26a is an arithmetic microprocessor in the standby CPU card 26, 26b is a data memory,
26c is a data transfer circuit (data write circuit), and 26d is a transfer memory.
【００２１】次に動作について説明する。制御系ＣＰＵ
カード２５内の演算用マイクロプロセッサ２５ａは、制
御系ＣＰＵによるプログラムの１ステップ実行毎にデー
タメモリ２５ｂへ演算結果データを書き込む。このと
き、データ転送回路２５ｃは演算用マイクロプロセッサ
２５ａから与えられるアドレスと演算結果データ、およ
び実行した前記プログラムのプログラムカウンタ値１０
０を待機系のＣＰＵカード２６の転送用メモリ２６ｄへ
書き込む。Next, the operation will be described. Control CPU
The operation microprocessor 25a in the card 25 writes the operation result data to the data memory 25b every time the control system CPU executes the program one step. At this time, the data transfer circuit 25c stores the address and the operation result data supplied from the operation microprocessor 25a and the program counter value 10 of the executed program.
0 is written to the transfer memory 26d of the standby CPU card 26.
【００２２】待機系のＣＰＵカード２６のデータ転送回
路２６ｃは、制御系ＣＰＵカード２５から転送用メモリ
２６ｄに書き込まれたアドレスと演算結果データ、およ
び前記プログラムのプログラムカウンタ値１００を読み
出し、データメモリ２６ｂへ書き込む。The data transfer circuit 26c of the standby CPU card 26 reads the address and operation result data written to the transfer memory 26d from the control system CPU card 25 and the program counter value 100 of the program, and reads the data memory 26b. Write to
【００２３】制御系のＣＰＵカード２５の制御系ＣＰＵ
がプログラムを１ステップ実行する毎に前記一連の処理
が行われるため、待機系のＣＰＵカード２６内のデータ
メモリ２６ｂの演算結果データおよびプログラムカウン
タ値は、制御系のＣＰＵカード２５内のデータメモリ２
５ｂの演算結果データおよびプログラムカウンタ値と常
に同一となり、前記制御系のＣＰＵカード２５に故障が
発生して制御系のＣＰＵカード２５による制御が図１に
示す切替ユニット１０ａにより前記待機系のＣＰＵカー
ド２６による制御へ切り替わっても、前記制御系ＣＰＵ
がプログラムを１ステップ実行する毎に転送用メモリ２
６ｄへ書き込まれた、制御系のＣＰＵカード２５側の演
算用マイクロプロセッサ２５ａから与えられた前記アド
レスと演算結果データ、および前記プログラムカウンタ
値１００をもとに、待機系のＣＰＵカード２６は、前記
故障が発生した制御系のＣＰＵカード２５に代って、制
御系のＣＰＵカード２５が実行していたプログラムを引
き継いで実行し制御を維持できる。The control system CPU of the control system CPU card 25
The above-described series of processing is performed each time the CPU executes one step of the program. Therefore, the operation result data and the program counter value in the data memory 26b in the standby CPU card 26 are stored in the data memory 2 in the control system CPU card 25.
5b is always the same as the operation result data and the program counter value, and a failure occurs in the control system CPU card 25, and the control by the control system CPU card 25 is controlled by the switching unit 10a shown in FIG. 26, the control system CPU
Executes the program one step each time the transfer memory 2
6d, based on the address and the operation result data given from the operation microprocessor 25a on the control system CPU card 25 side and the program counter value 100, the standby system CPU card 26 Instead of the control system CPU card 25 in which a failure has occurred, the control system CPU card 25 can take over and execute the program that was being executed and maintain control.
【００２４】以上のように、この実施の形態２によれ
ば、制御系のＣＰＵカード２５内の制御系ＣＰＵによる
プログラムの１ステップ実行毎に演算用マイクロプロセ
ッサ２５ａから与えられるアドレスと演算結果データ、
および実行した前記プログラムのプログラムカウンタ値
１００が、データ転送回路２５ｃにより待機系のＣＰＵ
カード２６の転送用メモリ２６ｄへ書き込まれ、待機系
のＣＰＵカード２６のデータ転送回路２６ｃが、前記転
送用メモリ２６ｄに書き込まれたアドレスと演算結果デ
ータ、および前記プログラムのプログラムカウンタ値１
００を読み出し、データメモリ２６ｂへ書き込み、待機
系のＣＰＵカード２６内のデータメモリ２６ｂの演算結
果データおよびプログラムカウンタ値が、制御系のＣＰ
Ｕカード２５内のデータメモリ２５ｂの演算結果データ
およびプログラムカウンタ値と常に同一になるため、制
御系のＣＰＵカード２５と待機系のＣＰＵカード２６と
における演算結果データおよびプログラムカウンタ値な
どの同一性を確保するための制御系のＣＰＵカード２５
の演算用マイクロプロセッサ２５ａの負荷が軽減され、
プラント制御の際の演算処理能力を向上できる二重化制
御装置が得られる効果がある。As described above, according to the second embodiment, the address and the operation result data given by the operation microprocessor 25a each time the control system CPU in the control system CPU card 25 executes the program one step are executed.
The program counter value 100 of the executed program is transferred to the standby CPU by the data transfer circuit 25c.
The data and the operation result data written to the transfer memory 26d of the card 26 and written to the transfer memory 26d by the data transfer circuit 26c of the standby CPU card 26, and the program counter value 1 of the program
00 is written to the data memory 26b, and the operation result data and the program counter value of the data memory 26b in the standby CPU card 26 are stored in the control system CP card.
Since the calculation result data and the program counter value of the data memory 25b in the U card 25 are always the same, the identity of the calculation result data and the program counter value between the control system CPU card 25 and the standby system CPU card 26 is checked. CPU card 25 for control system to secure
The load on the operation microprocessor 25a is reduced,
There is an effect that a redundant control device that can improve the arithmetic processing capacity at the time of plant control can be obtained.
【００２５】実施の形態３．図４は、この発明の実施の
形態３の二重化制御装置を有したプラントコントローラ
における制御系と待機系の各ＣＰＵカードの構成を示す
ブロック図である。図４において、３１は制御系のＣＰ
Ｕカード、３２は待機系のＣＰＵカードである。３１ａ
は制御系のＣＰＵカード３１における演算用マイクロプ
ロセッサ、３１ｂはデータメモリ、３１ｃはデータ転送
回路（データ書込回路）、３１ｄは転送用メモリであ
る。３２ａは待機系のＣＰＵカード３２における演算用
マイクロプロセッサ、３２ｂはデータメモリ、３２ｃは
データ転送回路（データ書込回路）、３２ｄは転送用メ
モリである。Embodiment 3 FIG. 4 is a block diagram showing a configuration of each CPU card of a control system and a standby system in a plant controller having a redundant control device according to Embodiment 3 of the present invention. 4, reference numeral 31 denotes a control system CP.
The U card 32 is a standby CPU card. 31a
Is an arithmetic microprocessor in the control system CPU card 31, 31b is a data memory, 31c is a data transfer circuit (data write circuit), and 31d is a transfer memory. 32a is an arithmetic microprocessor in the standby CPU card 32, 32b is a data memory, 32c is a data transfer circuit (data write circuit), and 32d is a transfer memory.
【００２６】次に動作について説明する。制御系のＣＰ
Ｕカード３１内の演算用マイクロプロセッサ３１ａはデ
ータメモリ３１ｂへ演算結果データを書き込む。このと
き、データ転送回路３１ｃは演算用マイクロプロセッサ
３１ａから与えられたアドレスと演算結果データ、およ
び実行したプログラムのプログラムカウンタ値２００を
待機系のＣＰＵカード３２の転送用メモリ３２ｄへ書き
込む。制御系のＣＰＵカード３１内のデータ転送回路３
１ｃは、前記待機系のＣＰＵカード３２の転送用メモリ
３２ｄへの書込動作を一定周期実行するとチェックポイ
ントをデータとして待機系のＣＰＵカード３２の転送用
メモリ３２ｄへ書き込む。Next, the operation will be described. Control system CP
The operation microprocessor 31a in the U card 31 writes operation result data to the data memory 31b. At this time, the data transfer circuit 31c writes the address and the operation result data given from the operation microprocessor 31a and the program counter value 200 of the executed program to the transfer memory 32d of the standby CPU card 32. Data transfer circuit 3 in control system CPU card 31
1c writes a checkpoint as data to the transfer memory 32d of the standby CPU card 32 when the write operation to the transfer memory 32d of the standby CPU card 32 is performed for a predetermined period.
【００２７】待機系のＣＰＵカード３２のデータ転送回
路３２ｃは、制御系のＣＰＵカード３１から転送用メモ
リ３２ｄへ前記チェックポイントが書き込まれると、転
送用メモリ３２ｄに書き込まれた前記アドレスと演算結
果データ、およびプログラムカウンタ値２００を読み出
し、データメモリ３２ｂに書き込む。以上の処理は、制
御系ＣＰＵがプログラムを一定周期実行する毎に行われ
るため、待機系のＣＰＵカード３２内のデータメモリ３
２ｂの一定量の演算結果データおよび一定の周期毎のプ
ログラムカウンタ値は、制御系のＣＰＵカード３１内の
データメモリ３１ｂの演算結果データおよびプログラム
カウンタ値と一定量、一定の周期毎に同一となり、前記
制御系のＣＰＵカード３１に故障が発生して制御系のＣ
ＰＵカード３１による制御が図１に示す切替ユニット１
０ａにより前記待機系のＣＰＵカード３２へ切り替わっ
ても、制御系のＣＰＵカード３１側の演算用マイクロプ
ロセッサ３１ａから与えられた前記アドレスと一定量の
演算結果データ、および一定の周期毎の前記プログラム
カウンタ値２００をもとに、待機系のＣＰＵカード３２
は前記故障が発生した制御系のＣＰＵカード３１が実行
していたプログラムを引き継いでプログラムを実行し制
御を継続できる。When the checkpoint is written from the control CPU card 31 to the transfer memory 32d, the data transfer circuit 32c of the standby CPU card 32 stores the address and the operation result data written in the transfer memory 32d. , And the program counter value 200 are read and written to the data memory 32b. The above processing is performed every time the control CPU executes the program for a predetermined period, so that the data memory 3 in the standby CPU card 32 is used.
The fixed amount of calculation result data and the program counter value for each fixed period are the same as the calculation result data and the program counter value of the data memory 31b in the CPU card 31 of the control system for a fixed amount and for each fixed period. When a failure occurs in the CPU card 31 of the control system,
The switching unit 1 shown in FIG.
0a, even if the CPU card 32 is switched to the standby CPU card 32, the address given by the arithmetic microprocessor 31a on the CPU card 31 side of the control system, a certain amount of calculation result data, and the program counter for every certain period Based on the value 200, the standby CPU card 32
Can take over the program executed by the CPU card 31 of the control system where the failure has occurred and execute the program to continue the control.
【００２８】以上のように、この実施の形態３によれ
ば、アドレスと演算結果データ、および一定の周期毎の
プログラムカウンタ値２００が、データ転送回路３１ｃ
により待機系のＣＰＵカード３２の転送用メモリ３２ｄ
へ書き込まれ、待機系のＣＰＵカード３２のデータ転送
回路３２ｃが、前記転送用メモリ３２ｄに書き込まれた
アドレスと一定量の演算結果データ、および前記プログ
ラムの一定周期毎のプログラムカウンタ値２００を、チ
ェックポイントデータをもとに読み出してデータメモリ
３２ｂへ書き込み、これら処理が一定の周期毎に行わ
れ、待機系のＣＰＵカード３２内のデータメモリ３２ｂ
の演算結果データおよびプログラムカウンタ値が、制御
系のＣＰＵカード３１内のデータメモリ３１ｂの演算結
果データおよびプログラムカウンタ値と一定の周期毎に
同一になる。このため、制御系のＣＰＵカード３１と待
機系のＣＰＵカード３２とにおける演算結果データおよ
びプログラムカウンタ値などの同一性を確保するための
制御系のＣＰＵカード３１の演算用マイクロプロセッサ
３１ａの負荷、さらにはデータ転送回路３２ｃの負荷が
軽減されプラント制御の際の演算処理能力が向上し、ま
たチェックポイントを利用することによりデータの信頼
性を向上できる二重化制御装置が得られる効果がある。As described above, according to the third embodiment, the address, the operation result data, and the program counter value 200 at regular intervals are stored in the data transfer circuit 31c.
The transfer memory 32d of the standby CPU card 32
The data transfer circuit 32c of the standby CPU card 32 checks the address written in the transfer memory 32d, a certain amount of operation result data, and the program counter value 200 of the program at regular intervals. The data is read out based on the point data and written into the data memory 32b, and these processes are performed at regular intervals.
Of the calculation result data and the program counter value in the data memory 31b in the CPU card 31 of the control system become the same at regular intervals. For this reason, the load on the arithmetic microprocessor 31a of the control system CPU card 31 for ensuring the sameness of the operation result data and the program counter value between the control system CPU card 31 and the standby system CPU card 32, and furthermore, This has the effect of reducing the load on the data transfer circuit 32c, improving the arithmetic processing performance during plant control, and providing a redundant control device that can improve data reliability by using checkpoints.
【００２９】実施の形態４．この発明の実施の形態４の
二重化制御装置を有したプラントコントローラにおける
制御系と待機系の各ＣＰＵカードの構成は、図３に示し
たブロック図で示される。図３に示した各ブロックにつ
いては前記実施の形態２で説明したので、説明を省略す
るが、この実施の形態４では、待機系から制御系に切り
替えられた待機系ＣＰＵカード２６のＣＰＵは、プログ
ラムを先頭から実行することで前記制御系であったＣＰ
Ｕカードが実行していた制御を引き継ぐ。Embodiment 4 FIG. 3 is a block diagram showing the configuration of each CPU card of the control system and the standby system in the plant controller having the redundant control device according to the fourth embodiment of the present invention. Since the blocks shown in FIG. 3 have been described in the second embodiment, description thereof will be omitted, but in the fourth embodiment, the CPU of the standby CPU card 26 switched from the standby system to the control system includes: By executing the program from the beginning, the control system CP
Take over the control performed by the U card.
【００３０】以下、この実施の形態４の二重化制御装置
を有したプラントコントローラにおける制御系と待機系
の各ＣＰＵカードの動作について説明する。制御系のＣ
ＰＵカード２５内の演算用マイクロプロセッサ２５ａ
は、制御系ＣＰＵによるプログラムの１ステップ実行毎
にデータメモリ２５ｂへ演算結果データを書き込む。こ
のとき、データ転送回路２５ｃは演算用マイクロプロセ
ッサ２５ａから与えられたアドレスと演算結果データ、
および実行したプログラムのプログラムカウンタ値を待
機系のＣＰＵカード２６の転送用メモリ２６ｄへ書き込
む。待機系のＣＰＵカード２６のデータ転送回路２６ｃ
は、制御系のＣＰＵカード２５から転送用メモリ２６ｄ
に書き込まれた前記アドレスと演算結果データ、および
プログラムカウンタ値を読み出し、データメモリ２６ｂ
へ書き込む。The operation of the control system and standby system CPU cards in the plant controller having the redundant control device of the fourth embodiment will be described below. C of control system
Operation microprocessor 25a in PU card 25
Writes the operation result data to the data memory 25b every time the control CPU executes the program one step. At this time, the data transfer circuit 25c stores the address given by the arithmetic microprocessor 25a and the arithmetic result data,
Then, the program counter value of the executed program is written to the transfer memory 26d of the standby CPU card 26. Data transfer circuit 26c of standby CPU card 26
Is the transfer memory 26d from the control system CPU card 25.
The address, the operation result data, and the program counter value written in the data memory 26b
Write to
【００３１】制御系のＣＰＵカード２５の制御系ＣＰＵ
がプログラムを１ステップ実行する毎に上記の処理が行
われるため、この実施の形態でも、待機系のＣＰＵカー
ド２６内のデータメモリ２６ｂの演算結果データおよび
プログラムカウンタ値は、制御系のＣＰＵカード２５内
のデータメモリ２５ｂの演算結果データおよびプログラ
ムカウンタ値と常に同一となる。なお、制御系のＣＰＵ
カード２５に故障が発生して、図１に示す切替ユニット
１０ａにより制御系に切り替わった待機系のＣＰＵカー
ド２６は、データメモリはそのまま使用してプログラム
を先頭から実行することで前記制御系であったＣＰＵカ
ードが実行していた制御を引き継ぐ。この制御系に切り
替わった待機系のＣＰＵカード２６がプログラムを先頭
から実行する場合、前記プログラムの先頭に各部の初期
設定のためのプログラムがあると、この初期設定のため
のプログラムの実行によりプログラムカウンタや制御対
象を含む各部の初期設定が行われて前記プログラムが実
行される。このため、故障が発生した制御系のＣＰＵカ
ード２５においてプログラムの暴走等によりプログラム
カウンタのデータが不定となるような状況に対しても、
制御系に切り替わった待機系のＣＰＵカード２６はプロ
グラムを先頭から実行するため、正常な系のＣＰＵカー
ドへ切り替わった後は、プログラムカウンタのデータが
不定となることによる影響はなくなって、制御を正常に
実行することが可能である。The control system CPU of the control system CPU card 25
The above-described processing is performed each time the CPU executes one step of the program. Therefore, also in this embodiment, the operation result data and the program counter value in the data memory 26b in the standby CPU card 26 are stored in the control system CPU card 25. Are always the same as the operation result data and the program counter value of the data memory 25b. The CPU of the control system
The CPU card 26 in the standby system, which has been switched to the control system by the switching unit 10a shown in FIG. 1 due to the occurrence of a failure in the card 25, uses the data memory as it is and executes the program from the beginning to be in the control system. Takes over the control executed by the CPU card. When the standby CPU card 26 switched to the control system executes the program from the beginning, if there is a program for initial setting of each part at the beginning of the program, execution of the program for initial setting causes the program counter to execute. Initialization of each unit including the control target and the control target is performed, and the program is executed. Therefore, even in a situation where the data of the program counter becomes indefinite due to a program runaway or the like in the CPU card 25 of the control system in which the failure has occurred,
Since the standby CPU card 26 switched to the control system executes the program from the beginning, after switching to the normal system CPU card, there is no influence due to the indefinite data of the program counter, and the control is performed normally. It is possible to execute.
【００３２】以上のように、この実施の形態４でも、制
御系のＣＰＵカード２５と待機系のＣＰＵカード２６と
における演算結果データおよびプログラムカウンタ値な
どの同一性を確保するための制御系のＣＰＵカード２５
の演算用マイクロプロセッサ２５ａの負荷が軽減され、
プラント制御の際の演算処理能力が向上し、さらに待機
系のＣＰＵカード２６は、前記プログラムの暴走等の故
障が発生した制御系のＣＰＵカード２５に代って、制御
系のＣＰＵカード２５が実行していたプログラムを安全
に引き継いで実行し制御を維持できる二重化制御装置が
得られる効果がある。As described above, also in the fourth embodiment, the control system CPU card 25 for ensuring the sameness of the operation result data and the program counter value between the control system CPU card 25 and the standby system CPU card 26. Card 25
The load on the operation microprocessor 25a is reduced,
The arithmetic processing capacity at the time of plant control is improved, and the CPU card 26 of the control system is executed by the CPU card 25 of the control system instead of the CPU card 25 of the control system in which a failure such as runaway of the program has occurred. There is an effect that a duplicated control device that can safely execute a program that has been executed and maintain control can be obtained.
【００３３】[0033]
【発明の効果】以上のように、この発明によれば、自系
認識手段による識別結果と、固定モード設定手段および
前回制御系モード設定手段における設定結果と、電源投
入検出手段による検出結果とをもとに、電源投入時に起
動させるＣＰＵユニットを決定し、該決定結果に応じて
自系のＣＰＵユニットの前記電源投入時における起動／
非起動を制御して、前記自系のＣＰＵユニットを制御系
ＣＰＵユニットまたは待機系ＣＰＵユニットに設定する
判定回路を有したシステム監視手段を二重化された各系
のＣＰＵユニット毎に設けるように構成したので、制御
系となるＣＰＵユニットの優先順位が同等であるプラン
トにも、一方の系のＣＰＵユニットが他方の系のＣＰＵ
ユニットに優先して制御系となるプラントにも適用でき
る効果がある。As described above, according to the present invention, the identification result by the self system recognition means, the setting result by the fixed mode setting means and the previous control system mode setting means, and the detection result by the power-on detection means are obtained. The CPU unit to be started when the power is turned on is determined based on the result.
A system monitoring means having a determination circuit for controlling the non-activation and setting the self-system CPU unit as the control system CPU unit or the standby system CPU unit is provided for each of the duplicated system CPU units. Therefore, even in a plant where the priority order of the CPU units serving as the control system is the same, the CPU unit of one system may be replaced by the CPU unit of the other system.
There is an effect that the present invention can be applied to a plant that becomes a control system in preference to a unit.
【００３４】この発明によれば、制御系ＣＰＵユニット
内のＣＰＵカード内に搭載されたデータメモリに演算結
果データが書き込まれる毎に、前記データメモリに格納
された演算結果データとプログラムカウンタ値を、待機
系ＣＰＵユニット内のＣＰＵカードに搭載されたデータ
メモリに書き込むデータ書込回路を備えるように構成し
たので、制御系ＣＰＵユニット内のＣＰＵカード内のデ
ータメモリに演算結果データが書き込まれる毎に、前記
待機系ＣＰＵユニットのデータメモリには前記制御系Ｃ
ＰＵユニットのデータメモリと同一の演算結果データと
プログラムカウンタ値が前記データ書込回路により書き
込まれることになり、演算結果データおよびプログラム
カウンタ値などの同一性を確保するため前記制御系ＣＰ
ＵユニットのＣＰＵカードの演算用マイクロプロセッサ
は、演算した前記演算結果データを前記待機系ＣＰＵユ
ニットのデータメモリへ書き込む処理から開放され、前
記演算用マイクロプロセッサの負荷が軽減され、プラン
ト制御の際の演算処理能力が向上する効果がある。According to the present invention, every time the operation result data is written to the data memory mounted on the CPU card in the control system CPU unit, the operation result data and the program counter value stored in the data memory are replaced with each other. Since a data writing circuit for writing to a data memory mounted on a CPU card in the standby CPU unit is provided, every time the operation result data is written to the data memory in the CPU card in the control CPU unit, The control system C is stored in the data memory of the standby CPU unit.
The same operation result data and program counter value as the data memory of the PU unit are written by the data writing circuit, and the control system CP is used to ensure the sameness of the operation result data and the program counter value.
The operation microprocessor of the CPU card of the U unit is released from the process of writing the operation result data thus calculated to the data memory of the standby CPU unit, the load on the operation microprocessor is reduced, and There is an effect that the arithmetic processing ability is improved.
【００３５】この発明によれば、制御系ＣＰＵユニット
内のＣＰＵカード内に搭載されたデータメモリへ書き込
まれた演算結果データを、一定周期毎のプログラムカウ
ンタ値とともに待機系ＣＰＵユニット内のＣＰＵカード
に搭載されたデータメモリにチェックポイントデータを
もとに一定量、書き込むデータ書込回路を備えるように
構成したので、一定量の演算結果データ、一定周期毎の
プログラムカウンタ値毎に、前記待機系ＣＰＵユニット
のデータメモリには前記制御系ＣＰＵユニットのデータ
メモリと同一の演算結果データとプログラムカウンタ値
が前記データ書込回路により書き込まれ、演算結果デー
タおよびプログラムカウンタ値などの同一性を確保する
ため前記制御系ＣＰＵユニットのＣＰＵカードの演算用
マイクロプロセッサは、演算した前記演算結果データを
前記待機系ＣＰＵユニットのデータメモリへ書き込む処
理から開放され、前記演算用マイクロプロセッサの負
荷、さらにはデータ転送回路の負荷が軽減され、プラン
ト制御の際の演算処理能力が向上し、またチェックポイ
ントを利用することによりデータの信頼性が向上する効
果がある。According to the present invention, the operation result data written in the data memory mounted in the CPU card in the control CPU unit is transferred to the CPU card in the standby CPU unit together with the program counter value at regular intervals. Since a data write circuit for writing a fixed amount based on the checkpoint data in the mounted data memory is provided, the standby CPU is used for each of a fixed amount of operation result data and a program counter value for each fixed period. The same operation result data and program counter value as the data memory of the control CPU unit are written in the data memory of the unit by the data writing circuit, and the same is used to ensure the sameness of the operation result data and the program counter value. Microprocessor for operation of CPU card of control system CPU unit Is released from the process of writing the calculated result data to the data memory of the standby CPU unit, the load on the microprocessor for calculation and the load on the data transfer circuit are reduced, and the calculation process during plant control is reduced. The ability is improved, and the use of checkpoints has the effect of improving data reliability.
【００３６】この発明によれば、待機系ＣＰＵユニット
が制御系ＣＰＵユニットへ切り替えられると、該制御系
ＣＰＵユニットによるプログラム動作をプログラムの先
頭番地から実行させるプログラム実行動作制御手段を備
えるように構成したので、前記待機系ＣＰＵカードは、
プログラムの暴走等の故障が発生した制御系ＣＰＵカー
ドに代って、前記制御系ＣＰＵカードが実行していたプ
ログラムを安全に引き継いで実行し制御を維持できる効
果がある。According to this invention, when the standby CPU unit is switched to the control CPU unit, a program execution operation control means for executing the program operation by the control CPU unit from the start address of the program is provided. Therefore, the standby CPU card includes:
In place of the control CPU card in which a failure such as program runaway has occurred, there is an effect that the program executed by the control CPU card can be safely taken over and executed to maintain the control.
【図１】 この発明の実施の形態１のＡ系とＢ系の２つ
の制御系をもった二重化制御装置を有したプラントコン
トローラの構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a plant controller having a redundant control device having two control systems of an A system and a B system according to Embodiment 1 of the present invention.
【図２】 この発明の実施の形態１のＡ系とＢ系の２つ
の制御系をもった二重化制御装置を有したプラントコン
トローラの前記各制御系のＣＰＵユニットのシステム監
視カードの構成を示すブロック図である。FIG. 2 is a block diagram showing a configuration of a system monitoring card of a CPU unit of each control system of a plant controller having a redundant control device having two control systems of an A system and a B system according to the first embodiment of the present invention; FIG.
【図３】 この発明の実施の形態２および実施の形態４
の二重化制御装置を有したプラントコントローラにおけ
る制御系と待機系の各ＣＰＵカードの構成を示すブロッ
ク図である。FIG. 3 is a view showing a second embodiment and a fourth embodiment of the present invention;
FIG. 4 is a block diagram showing a configuration of each CPU card of a control system and a standby system in a plant controller having the redundant control device of FIG.
【図４】 この発明の実施の形態３の二重化制御装置を
有したプラントコントローラにおける制御系と待機系の
各ＣＰＵカードの構成を示すブロック図である。FIG. 4 is a block diagram showing a configuration of each CPU card of a control system and a standby system in a plant controller having a redundant control device according to a third embodiment of the present invention.
２，６ システム監視カード（システム監視手段）、１
０ａ 切替ユニット、９，１７ ＣＰＵユニット、２０
自系認識手段、２１ Ａ系固定モード設定手段（固定
モード設定手段）、２２ 前回制御系モード設定手段、
２３ ＤＣ電源オン検出手段（電源投入検出手段）、２
４ 判定回路、２５，２６ ＣＰＵカード（プログラム
実行動作制御手段）、２５ｂ，２６ｂ，３１ｂ，３２ｂ
データメモリ、２５ｃ，２６ｃ，３１ｃ，３２ｃ デ
ータ転送回路（データ書込回路）、３１，３２ ＣＰＵ
カード。2,6 System monitoring card (system monitoring means), 1
0a Switching unit, 9, 17 CPU unit, 20
Own system recognition means, 21 A system fixed mode setting means (fixed mode setting means), 22 previous control system mode setting means,
23 DC power-on detecting means (power-on detecting means), 2
4 determination circuit, 25, 26 CPU card (program execution operation control means), 25b, 26b, 31b, 32b
Data memory, 25c, 26c, 31c, 32c Data transfer circuit (data writing circuit), 31, 32 CPU
card.
Claims (4)
系とに二重化された系のうちのいずれの系であるかを識
別し認識する自系認識手段と、 二重化された一方の系のＣＰＵユニットまたは他方の系
のＣＰＵユニットのうちのいずれかのＣＰＵユニット
を、電源投入時に起動させる制御系ＣＰＵユニットにあ
らかじめ設定する固定モード設定手段と、 電源オフ時に制御を行っていた系のＣＰＵユニットを、
次の電源投入時に起動させる制御系ＣＰＵユニットに設
定する前回制御系モード設定手段と、 電源投入を検出する電源投入検出手段と、 前記自系認識手段による識別結果と、前記固定モード設
定手段および前記前回制御系モード設定手段における設
定結果と、前記電源投入検出手段による検出結果とをも
とに、電源投入時に起動させるＣＰＵユニットを決定
し、該決定結果に応じて自系のＣＰＵユニットの前記電
源投入時における起動／非起動を制御して、前記自系の
ＣＰＵユニットを制御系ＣＰＵユニットまたは待機系Ｃ
ＰＵユニットに設定する判定回路とを有し、前記各系の
ＣＰＵユニット毎に設けられたシステム監視手段と、 一方の系のＣＰＵユニットのシステム監視手段および他
方の系のＣＰＵユニットのシステム監視手段の監視出力
をもとにＣＰＵユニットの故障状態を検出すると正常な
ＣＰＵユニットによる制御へ切り替える切替ユニットと
を備えた二重化制御装置。A self-system CPU unit for identifying and recognizing which of a system duplicated as a control system and a standby system, and a system unit of one of the duplicated systems; A fixed mode setting means for presetting a CPU unit of the CPU unit or one of the CPU units of the other system to a control system CPU unit which is started up at the time of power-on; To
A previous control system mode setting means for setting the control system CPU unit to be started at the next power-on; a power-on detection means for detecting power-on; an identification result by the self-system recognition means; the fixed mode setting means; A CPU unit to be started at the time of power-on is determined based on the setting result of the previous control system mode setting means and the detection result of the power-on detecting means, and the power supply of the own CPU unit is determined in accordance with the determination result. By controlling the activation / deactivation at the time of input, the CPU unit of the own system is controlled by the control system CPU unit or the standby system C unit.
A system monitoring unit provided for each CPU unit of each system, a system monitoring unit of one system CPU unit and a system monitoring unit of the other system CPU unit; A redundant control device comprising: a switching unit that switches to control by a normal CPU unit when a failure state of the CPU unit is detected based on a monitoring output.
内に搭載されたデータメモリに演算結果データが書き込
まれる毎に、前記データメモリに格納された演算結果デ
ータとプログラムカウンタ値を、待機系ＣＰＵユニット
内のＣＰＵカードに搭載されたデータメモリに書き込む
データ書込回路を備えていることを特徴とする請求項１
記載の二重化制御装置。2. Each time operation result data is written to a data memory mounted on a CPU card in a control system CPU unit, the operation result data and the program counter value stored in the data memory are transferred to a standby system CPU unit. 2. A data writing circuit for writing data to a data memory mounted on a CPU card in the CPU.
The redundant control device according to the above.
内に搭載されたデータメモリへ書き込まれた演算結果デ
ータを、一定周期毎のプログラムカウンタ値とともに待
機系ＣＰＵユニット内のＣＰＵカードに搭載されたデー
タメモリにチェックポイントデータをもとに一定量、書
き込むデータ書込回路を備えていることを特徴とする請
求項１記載の二重化制御装置。3. The operation result data written in the data memory mounted in the CPU card in the control system CPU unit, together with the program counter value for each fixed period, the data mounted on the CPU card in the standby system CPU unit. 2. The dual control device according to claim 1, further comprising a data writing circuit for writing a fixed amount of data into the memory based on the checkpoint data.
ニットへ切り替えられると、該制御系ＣＰＵユニットに
よるプログラム動作をプログラムの先頭番地から実行さ
せるプログラム実行動作制御手段を備えていることを特
徴とする請求項２記載の二重化制御装置。4. A program execution operation control means for executing a program operation by the control CPU unit from the start address of the program when the standby CPU unit is switched to the control CPU unit. Item 2. The dual control device according to Item 2.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34562397A JP3476667B2 (en) | 1997-12-15 | 1997-12-15 | Redundant controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34562397A JP3476667B2 (en) | 1997-12-15 | 1997-12-15 | Redundant controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11175363A true JPH11175363A (en) | 1999-07-02 |
| JP3476667B2 JP3476667B2 (en) | 2003-12-10 |
Family
ID=18377862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34562397A Expired - Lifetime JP3476667B2 (en) | 1997-12-15 | 1997-12-15 | Redundant controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3476667B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008262426A (en) * | 2007-04-12 | 2008-10-30 | Fuji Electric Fa Components & Systems Co Ltd | Duplex controller system and controller |
| JP2012059098A (en) * | 2010-09-10 | 2012-03-22 | Nec Commun Syst Ltd | Information processing system and information processing method |
-
1997
- 1997-12-15 JP JP34562397A patent/JP3476667B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008262426A (en) * | 2007-04-12 | 2008-10-30 | Fuji Electric Fa Components & Systems Co Ltd | Duplex controller system and controller |
| JP2012059098A (en) * | 2010-09-10 | 2012-03-22 | Nec Commun Syst Ltd | Information processing system and information processing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3476667B2 (en) | 2003-12-10 |
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