JPH0713787A - Information processor - Google Patents
Information processorInfo
- Publication number
- JPH0713787A JPH0713787A JP5142420A JP14242093A JPH0713787A JP H0713787 A JPH0713787 A JP H0713787A JP 5142420 A JP5142420 A JP 5142420A JP 14242093 A JP14242093 A JP 14242093A JP H0713787 A JPH0713787 A JP H0713787A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- processor
- main
- sub
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Power Sources (AREA)
- Retry When Errors Occur (AREA)
- Stored Programmes (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、省電力化を図ったマル
チプロセサ構成の情報処理装置に関し、信頼度向上を目
的とするものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an information processing apparatus having a multiprocessor configuration for saving power consumption, and its object is to improve reliability.
【０００２】[0002]
【従来の技術】情報処理装置の処理速度の向上、機能の
高度化に対応するため、装置に備える機能を個々の単純
なモジュールに分割し、それぞれをマイクロプロセサ等
のプロセサで制御するように構成し、それらのモジュー
ル（サブプロセサ）が並行して動作する機能分散型のマ
ルチプロセサ構成が広く採用されている。2. Description of the Related Art In order to cope with improvement in processing speed and sophistication of functions of an information processing apparatus, functions provided in the apparatus are divided into individual simple modules, and each is controlled by a processor such as a microprocessor. However, a function-distributed multiprocessor configuration in which those modules (subprocessors) operate in parallel is widely adopted.
【０００３】ところで、モジュール数すなわちハードウ
ェア量が増加するに伴い、装置全体の消費電力も増大す
るため、各モジュール（サブプロセサ）を必要な時だけ
動作させ、不必要な時には動作を停止させ電源を切断し
て、装置全体として省電力化することが行なわれる。通
常は、特定の１つのサブプロセサモジュールに常時電源
が供給されており、そのサブプロセサの判断により他の
モジュールへの電源供給が開始される。このサブプロセ
サモジュールは可能な限り小さくすることが省電力化の
目的に適うことになる。従って、このサブプロセサのプ
ログラムはできるだけ小さくして固定記憶（ＲＯＭ）ま
たはバッテリバックアップされた揮発性メモリに格納し
ていた。By the way, as the number of modules, that is, the amount of hardware increases, the power consumption of the entire device also increases. Therefore, each module (subprocessor) is operated only when necessary, and when it is not necessary, the operation is stopped and the power source is turned on. The cutting is performed to save the power of the entire device. Normally, the power is constantly supplied to one specific sub-processor module, and the power supply to the other modules is started at the discretion of the sub-processor. This sub-processor module should be as small as possible for the purpose of power saving. Therefore, the program of this sub-processor is made as small as possible and stored in a fixed memory (ROM) or a battery-backed volatile memory.
【０００４】装置の機能は個々のアプリケーションによ
って変わり、多くの機能が要求されるようになり、前記
のサブプロセサのプログラムの内容も装置またはシステ
ムの適用条件（アプリケーション）によって変えること
が要求される。固定記憶方式では素子の交換が必要にな
るため、これに対応するのは容易ではない。また前記の
サブプロセサが誤動作すると、装置全体が動作不可能に
なる。特にバッテリバックアップされた揮発性メモリ方
式ではメモリ素子のソフトエラー等により、プログラム
領域で記憶内容の破壊が起きると復旧できない。The functions of the device change depending on individual applications, and many functions are required. It is also required that the contents of the program of the sub-processor be changed depending on the application condition (application) of the device or system. Since the fixed memory system requires replacement of the element, it is not easy to deal with this. If the sub-processor malfunctions, the entire device becomes inoperable. In particular, the battery-backed volatile memory system cannot be restored if the memory contents are destroyed in the program area due to a soft error of the memory element.
【０００５】[0005]
【発明が解決しようとする課題】本発明は、マルチプロ
セサ方式である点を生かして、特定のサブプロセサのプ
ログラムをメインプロセサの管理下にある記憶装置内に
保持しておき、必要なときに特定のサブプロセサへのプ
ログラム再ロードをメインプロセサから行なうことによ
り、プログラムの変更が容易で、プログラム内容の破壊
等のエラーが発生しても迅速な復旧が可能な装置を実現
することを目的としている。The present invention takes advantage of the multiprocessor system, so that the program of a specific subprocessor is held in a storage device under the control of the main processor, and the program of a specific subprocessor is stored when needed. The purpose of the present invention is to realize a device in which a program can be easily changed by reloading the program to the sub processor from the main processor and can be quickly recovered even if an error such as destruction of the program content occurs.
【０００６】[0006]
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。メインプロセサ部１と、サブプロセサ部
２と、電源部３とより成るマルチプロセサ方式の情報処
理装置である。FIG. 1 is a block diagram showing the principle of the present invention. This is an information processing apparatus of a multi-processor system including a main processor unit 1, a sub-processor unit 2 and a power supply unit 3.
【０００７】電源部３は主電源31とバックアップ電源32
と主電源制御回路33とよりなり、バックアップ電源32は
バックアップ電源供給線320 によりサブプロセサ部２と
主電源制御回路33とに電源を常時供給し、主電源31はメ
イン電源供給線310 によりメインプロセサ部１に主電源
制御回路の制御に従って電源を供給する。The power supply unit 3 includes a main power supply 31 and a backup power supply 32.
The backup power supply 32 always supplies power to the sub-processor 2 and the main power supply control circuit 33 by the backup power supply line 320, and the main power supply 31 uses the main power supply line 310 to supply main power. 1 is supplied with power according to the control of the main power supply control circuit.
【０００８】メインプロセサ部１はプロセサ11とメモリ
12と外部記憶部４とを有し、サブプロセサ部２はプロセ
サ21とメモリ22と電源制御インタフェース25とを有し、
両プロセサ間の情報伝達を行なうプロセサ間通信手段26
を有する。The main processor unit 1 includes a processor 11 and a memory.
12 and an external storage unit 4, the sub-processor unit 2 has a processor 21, a memory 22 and a power control interface 25,
Communication means between processors 26 for transmitting information between both processors
Have.
【０００９】サブプロセサ部２にエラー通知手段24を設
け、サブプロセサ部２内でエラーを検出すると、エラー
通知手段24によりサブプロセサ部のエラー発生を示して
おき、プロセサ21は電源制御インタフェース25を介して
主電源制御回路33に制御信号を伝えて主電源を投入さ
せ、メインプロセサ部１は、電源投入立ち上げ処理の
後、エラー通知手段24の示す内容を調べ、サブプロセサ
部のエラー発生を検出すると、プロセサ11の制御のもと
に外部記憶４からサブプロセサ部２の制御プログラムを
読み出し、プロセサ間通信手段26を通してサブプロセサ
部２のメモリ22にロードするように構成する。When the error notification means 24 is provided in the sub-processor section 2 and an error is detected in the sub-processor section 2, the error notification means 24 indicates that an error has occurred in the sub-processor section. After transmitting a control signal to the power supply control circuit 33 to turn on the main power supply, the main processor unit 1 checks the content indicated by the error notifying means 24 after the power-on start-up process, and when an error occurrence in the sub-processor unit is detected, the processor is detected. Under the control of 11, the control program of the sub processor unit 2 is read from the external storage 4 and loaded into the memory 22 of the sub processor unit 2 through the inter-processor communication means 26.
【００１０】なお、電源部３は、出力可変電源と主電源
制御回路と主電源供給スイッチとより成り、サブプロセ
サ部２へは出力可変電源の出力をバックアップ電源供給
線320 により供給し、メインプロセサ部１へは出力可変
電源の出力を主電源供給スイッチを介してメイン電源供
給線310 により供給し、出力可変電源は、主電源制御回
路からの制御信号により、サブプロセサ部２の使用電力
に充分な小出力と、装置全体の使用電力に充分な大出力
の二段階に出力を可変でき、主電源制御回路は電源制御
インタフェース25からの指示により、出力を小出力と大
出力とに切り替える制御信号を出力可変電源に伝え、か
つ、小出力時には主電源供給スイッチを切断するように
構成してもよい。The power supply unit 3 comprises an output variable power supply, a main power supply control circuit and a main power supply switch, and supplies the output of the output variable power supply to the sub processor unit 2 through a backup power supply line 320, and the main processor unit. 1, the output of the output variable power supply is supplied from the main power supply line 310 via the main power supply switch, and the output variable power supply is controlled by the control signal from the main power supply control circuit to be small enough to use the power of the sub processor unit 2. The output can be varied in two stages: the output and a large output sufficient for the power consumption of the entire device, and the main power supply control circuit outputs a control signal for switching the output between the small output and the large output according to an instruction from the power supply control interface 25. The main power supply switch may be cut off when the power is transmitted to the variable power supply and the output is small.
【００１１】[0011]
【作用】主電源31が切断されている状態で、サブプロセ
サ部２はバックアップ電源32から電源供給を受け、常時
動作している。その動作中に、サブプロセサ部２がメモ
リ内容の破壊のエラー、またはソフトウェア、ハードウ
ェアの異常を検出するとプロセサ21は異常処理に移り、
電源制御インタフェース25を介して主電源制御回路33に
制御信号を伝えて主電源を投入させ、エラー通知手段24
によりサブプロセサ部のエラー発生を示す。メインプロ
セサ部１は電源を投入されて立ち上がり、エラー通知手
段24の示す内容を調べ、サブプロセサ部のエラー発生を
検出すると、プロセサ11の制御のもとに外部記憶４から
サブプロセサ部２の制御プログラムを読み出し、プロセ
サ間通信手段26を通してサブプロセサ部２のメモリ22に
ロードする。このように構成することにより、エラーを
発生してもサブプロセサ部２は再度動作を開始すること
ができる。With the main power supply 31 disconnected, the sub processor unit 2 receives power from the backup power supply 32 and is always operating. During the operation, if the sub processor unit 2 detects an error of the destruction of the memory contents or an abnormality of software or hardware, the processor 21 shifts to the abnormality processing,
An error notification means 24 is generated by transmitting a control signal to the main power supply control circuit 33 via the power supply control interface 25 to turn on the main power supply.
Indicates that an error has occurred in the sub-processor. When the main processor unit 1 is powered on and rises, the content indicated by the error notification means 24 is checked, and when an error occurrence in the sub processor unit is detected, the control program of the sub processor unit 2 is controlled from the external memory 4 under the control of the processor 11. It is read and loaded into the memory 22 of the sub-processor unit 2 through the inter-processor communication means 26. With this configuration, even if an error occurs, the sub processor unit 2 can restart the operation.
【００１２】[0012]
【実施例】以下、図面を参照して本発明の実施例を説明
する。図２は本発明の一実施例であるコンピュータ監視
装置の構成図である。図１と同一機能のものは、同一の
符号を付して示す。Embodiments of the present invention will be described below with reference to the drawings. FIG. 2 is a block diagram of a computer monitoring apparatus which is an embodiment of the present invention. The same functions as those in FIG. 1 are designated by the same reference numerals.
【００１３】本装置は、大規模情報処理システムの電源
制御や異常監視を行なうものである。本装置は、離れた
位置にあるオペレーション端末８からの制御指示を受け
るＬＡＮ制御部２、受信した制御指示を解析して制御対
象機器（大規模システムの各処理装置６や空調機７等）
のコマンド列に変換するメインプロセサ部１、コマンド
列を制御対象機器へ渡す回線制御部５、外部記憶装置制
御部４等よりなる。This device controls the power supply of the large-scale information processing system and monitors the abnormality. The present apparatus is a LAN control unit 2 that receives a control instruction from an operation terminal 8 located at a remote position, a control target device by analyzing the received control instruction (each processing device 6 of a large-scale system, air conditioner 7, etc.)
The main processor unit 1 for converting the command sequence into the command sequence, the line control unit 5 for passing the command sequence to the control target device, the external storage device control unit 4, and the like.
【００１４】ＬＡＮ制御部２は、ＬＡＮを制御する回路
23、メインプロセサ部１との通信手段であるバス結合回
路26、エラー通知他の通信手段であるデュアルポートＲ
ＡＭ24、主電源制御回路33との電源制御インタフェース
回路25を有し、マイクロプロセサ21が、メモリ22にある
制御プログラムによってそれらを制御する構成になって
いる。バックアップ電源32が常時供給されていれば、メ
モリは通常のＲＡＭでよいが、バックアップ電源も切断
される場合もあるため、バッテリバックアップされたＲ
ＡＭを使用する。ＲＡＭであるため制御プログラムはシ
ステムに応じた制御内容の変更、ネットワーク定義の変
更等が容易である。The LAN control unit 2 is a circuit for controlling the LAN.
23, a bus coupling circuit 26 which is a communication means with the main processor unit 1, a dual port R which is another communication means for error notification
It has a power control interface circuit 25 for the AM 24 and the main power control circuit 33, and the microprocessor 21 is configured to control them by a control program stored in the memory 22. If the backup power supply 32 is always supplied, the memory may be a normal RAM, but the backup power supply may be cut off.
Use AM. Since it is a RAM, the control program can easily change the control contents according to the system and the network definition.
【００１５】メインプロセサ部１はマイクロプロセサ11
とメモリ12と電源制御インタフェース15とよりなり、メ
インプロセサ部１の一部ともいえる外部記憶部４と回線
制御部５があり、それらもマイクロプロセサとメモリと
その他の制御回路とよりなる。外部記憶部のハードディ
スク41には、メインプロセサ部１を始めとするプロセサ
の制御プログラムが収容されており、必要により、メイ
ンプロセサ部１の制御により他のプロセサのメモリへ各
制御プログラムをロードできる。The main processor unit 1 is a microprocessor 11
And a memory 12 and a power supply control interface 15, and there is an external storage unit 4 and a line control unit 5, which can be said to be a part of the main processor unit 1, and they also comprise a microprocessor, a memory and other control circuits. The hard disk 41 of the external storage unit accommodates the control programs of the processors including the main processor unit 1, and each control program can be loaded into the memory of another processor under the control of the main processor unit 1 if necessary.
【００１６】これらの各プロセサ部はメインプロセサバ
ス160 によって結合されており相互に通信可能である。
ＬＡＮ制御部２からは、バス結合回路26の他に、メイン
プロセサ部１へデュアルポートＲＡＭ24を介して、電源
部３の主電源制御回路33へ電源制御インタフェース25を
介して、エラー検出の結果として信号を伝えることがで
きる。These respective processor units are connected by a main processor bus 160 and can communicate with each other.
From the LAN control unit 2 to the bus coupling circuit 26, to the main processor unit 1 via the dual port RAM 24, to the main power supply control circuit 33 of the power supply unit 3 via the power supply control interface 25, as a result of error detection. Can signal.
【００１７】電源部３は主電源31とバックアップ電源32
と主電源制御回路33より成り、通常、ＬＡＮ制御部２と
主電源制御回路33とに、バックアップ電源32から常時電
源供給をしている。主電源31は、ＬＡＮ制御部２から指
示があったとき、主電源制御回路33の制御により投入さ
れる。本装置のメインプロセサ部１を始めとするその他
の部分は主電源31より電源供給される。The power supply unit 3 includes a main power supply 31 and a backup power supply 32.
And the main power supply control circuit 33. Normally, the backup power supply 32 constantly supplies power to the LAN control unit 2 and the main power supply control circuit 33. The main power supply 31 is turned on under the control of the main power supply control circuit 33 when instructed by the LAN control unit 2. The other parts including the main processor section 1 of the apparatus are supplied with power from the main power supply 31.
【００１８】本装置は省電力のため、大規模情報処理シ
ステムが使用されていない時は、そのシステムを構成す
る各装置６や空調機７の電源を切断し、本装置自身もＬ
ＡＮ制御部２と電源部３の主電源制御回路33以外は電源
を切断している。この状態でＬＡＮ制御部２は動作して
おり、オペレーション端末８からの制御指示を待ってい
る。Since this device saves power, when the large-scale information processing system is not in use, the power of each device 6 and the air conditioner 7 that compose the system is cut off, and this device itself
Power is cut off except for the main power supply control circuit 33 of the AN control unit 2 and the power supply unit 3. In this state, the LAN control unit 2 operates and waits for a control instruction from the operation terminal 8.
【００１９】オペレーション端末８から、制御指示があ
るとＬＡＮ制御部２は端末との信号のやりとりの制御を
行い、指示データを取り込む。その指示データが例えば
システム立ち上げ指示だとすると、それをデュアルポー
トＲＡＭ24に書き込む。次に電源制御インタフェース25
を介して主電源制御回路33を主電源投入信号を送出する
ように制御し、メインプロセサ部１他が立ち上がるのを
待つ。メインプロセサ部１他は主電源31が投入される
と、通常の定められた順序に従って立ち上がり、メイン
プロセサ部１は、デュアルポートＲＡＭ24に書き込まれ
た内容を解析して、コマンド列に変換して回線制御部５
を通して制御対象の機器を制御する。なお、指示データ
の受渡しはデュアルポートＲＡＭ24経由でなく、メイン
プロセサ部１の指示によるメインプロセサバス160 ，バ
ス結合回路26経由の方法であってもよい。以上は正常な
ときの動作である。When there is a control instruction from the operation terminal 8, the LAN control unit 2 controls the exchange of signals with the terminal and fetches instruction data. If the instruction data is, for example, a system startup instruction, it is written in the dual port RAM 24. Next, power control interface 25
The main power supply control circuit 33 is controlled to send out a main power supply turn-on signal via, and waits for the main processor unit 1 and others to start up. When the main power supply 31 is turned on, the main processor unit 1 and others start up in accordance with a normal predetermined order, and the main processor unit 1 analyzes the contents written in the dual port RAM 24, converts them into a command string, and converts them into a line. Control unit 5
To control the equipment to be controlled. Note that the instruction data may be delivered and received not by way of the dual port RAM 24 but by way of the main processor bus 160 and the bus coupling circuit 26 according to instructions from the main processor section 1. The above is a normal operation.
【００２０】図３にＬＡＮ制御部でエラーが発生したと
きの制御プログラム再ロードを説明するフロ−チャ−ト
を示す。主電源31が切断され、バックアップ電源32によ
りＬＡＮ制御部２が動作している状態で、ＬＡＮ制御部
２のエラー検出回路が何らかのエラーを検出すると(S
1)、割り込み等の方法により、制御プログラムの一部で
あるエラー処理プログラムに制御を渡す。エラー処理プ
ログラムは制御プログラムの再ロードによる回復可能と
判断すると(S2)、エラー通知手段であるデュアルポート
ＲＡＭ24に、ＬＡＮ制御部２の制御プログラムの再ロー
ド要求を示すコードを書込み(S3)、次に電源制御インタ
フェース25を介して主電源制御回路33へ主電源31の投入
を指示する信号を出す(S4)。主電源が投入され、メイン
プロセサ部１他が立ち上がると(M1)、メインプロセサ11
はデュアルポートＲＡＭ24を読み(M2)、ＬＡＮ制御部２
の制御プログラムの再ロード要求を示すコードがあるか
どうかを調べ(M3)、あれば、外部記憶部４からＬＡＮ制
御部の制御プログラムを読み出し(M4)、バス結合回路26
をとおしてＬＡＮ制御部２のメモリ22へ転送する(M5,S
5) 。他の処理要求があれば処理し、何も無くなれば、
主電源制御回路33へ主電源切断指示を出し(M6)、処理を
停止する(M7)。なお、主電源の切断もＬＡＮ制御部２で
行なうようにし、主電源切断の依頼をプロセサ間通信手
段26により伝える構成でもよい。この場合は電源制御イ
ンタフェース15は不要である。ＬＡＮ制御部２は制御プ
ログラムの再ロードが終了すると、そのプログラムによ
って動作を再開する(S6)。従って、ＬＡＮ制御部２のメ
モリ内容の一時的破壊や、ハードウェアが間欠的にエラ
ーを起こす状態であっても、これによりシステム全体が
動作できないという事態を免れることができる。FIG. 3 shows a flowchart for explaining reloading of the control program when an error occurs in the LAN controller. When the main power supply 31 is cut off and the backup power supply 32 is operating the LAN control unit 2 and the error detection circuit of the LAN control unit 2 detects any error (S
1), the control is passed to the error processing program which is a part of the control program by a method such as interruption. When the error processing program determines that the recovery is possible by reloading the control program (S2), the code indicating the reload request of the control program of the LAN control unit 2 is written in the dual port RAM 24 which is the error notification means (S3), Then, a signal for instructing to turn on the main power source 31 is output to the main power source control circuit 33 via the power source control interface 25 (S4). When the main power is turned on and the main processor unit 1 and others start up (M1), the main processor 11
Reads the dual port RAM24 (M2), LAN controller 2
It is checked whether or not there is a code indicating a request for reloading the control program of (M3), and if there is, a control program of the LAN control unit is read from the external storage unit 4 (M4), and the bus coupling circuit 26
Transfer to the memory 22 of the LAN control unit 2 through (M5, S
Five) . If there is another processing request, process it, if there is nothing,
The main power supply control circuit 33 is instructed to disconnect the main power supply (M6) and the processing is stopped (M7). The main power supply may also be cut off by the LAN control unit 2, and the inter-processor communication means 26 may transmit the request for cutting off the main power supply. In this case, the power control interface 15 is unnecessary. When the reloading of the control program is completed, the LAN control unit 2 restarts the operation by the program (S6). Therefore, even if the memory contents of the LAN control unit 2 are temporarily destroyed or the hardware intermittently causes an error, it is possible to avoid the situation where the entire system cannot operate.
【００２１】なお、ＬＡＮ制御部２のエラー通知手段と
してデュアルポートＲＡＭ24の変わりにフリップフロッ
プを用い、エラー発生によりセットし、メインプロセサ
１側へ専用の信号線で伝えるようにしてもよい。A flip-flop may be used in place of the dual port RAM 24 as an error notifying means of the LAN control unit 2 so that it is set when an error occurs and the signal is sent to the main processor 1 side by a dedicated signal line.
【００２２】[0022]
【発明の効果】以上説明したように、本発明によれば、
常時動作しているサブプロセサ部のエラーが発生して
も、メインプロセサ部からサブプロセサ部の制御プログ
ラムを再ロードできるので、装置の信頼度を高くするこ
とができる。また、制御プログラムの変更が容易である
ので、アプリケーションに即した装置を容易に実現する
ことができる。As described above, according to the present invention,
Even if an error occurs in the sub-processor section that is always operating, the control program of the sub-processor section can be reloaded from the main processor section, so the reliability of the device can be increased. Moreover, since the control program can be easily changed, it is possible to easily realize a device suitable for the application.
【図１】本発明の原理ブロック図である。FIG. 1 is a principle block diagram of the present invention.
【図２】本発明の実施例の構成ブロック図である。FIG. 2 is a configuration block diagram of an embodiment of the present invention.
【図３】実施例の制御プログラム再ロードを説明するフ
ロ−チャ−トである。FIG. 3 is a flowchart illustrating reloading of a control program according to the embodiment.
１ メインプロセサ部 11 プロセサ 12 メモリ 15 電源制御イン
タフェース 160 メインプロセサバス ２ サブプロセサ部（ＬＡＮ制御部） 21 プロセサ 22 メモリ 23 ＬＡＮ制御回
路 24 エラー通知手段（デュアルポートＲＡＭ） 25 電源制御インタフェース 26 プロセサ間通信手段（バス結合回路） ３ 電源部 310 メイン電源供給線 320 バックアップ電源供給
線 ４ 外部記憶部 41 ハードディスク ５ 回線制御部 ６ 制御対象情報処理システム ７ 空調機等 ８ オペレーション端末1 Main Processor 11 Processor 12 Memory 15 Power Control Interface 160 Main Processor Bus 2 Sub Processor (LAN Control) 21 Processor 22 Memory 23 LAN Control Circuit 24 Error Notification Means (Dual Port RAM) 25 Power Control Interface 26 Inter-Processor Communication Means (Bus connection circuit) 3 Power supply unit 310 Main power supply line 320 Backup power supply line 4 External storage unit 41 Hard disk 5 Line control unit 6 Control target information processing system 7 Air conditioner 8 Operation terminal
Claims (2)
サ部（２）と、電源部（３）とより成るマルチプロセサ
方式の情報処理装置であって、 電源部（３）は主電源（31）とバックアップ電源（32）
と主電源制御回路（33）とよりなり、バックアップ電源
（32）はバックアップ電源供給線（320)によりサブプロ
セサ部（２）と主電源制御回路（33）とに電源を常時供
給し、主電源（31）はメイン電源供給線（310)によりメ
インプロセサ部（１）に主電源制御回路の制御に従って
電源を供給し、 メインプロセサ部（１）はプロセサ（11）とメモリ（1
2）と外部記憶部（４）とを有し、 サブプロセサ部（２）はプロセサ（21）とメモリ（22）
と電源制御インタフェース（25）とを有し、 両プロセサ間の情報伝達を行なうプロセサ間通信手段
（26）を有する情報処理装置において、 サブプロセサ部（２）にエラー通知手段（24）を設け、 サブプロセサ部（２）内でエラーを検出すると、プロセ
サ（21）は電源制御インタフェース（25）を介して主電
源制御回路（33）に制御信号を伝えて主電源を投入さ
せ、エラー通知手段（24）によりサブプロセサ部のエラ
ー発生を示し、 メインプロセサ部（１）は、電源投入立ち上げ処理の
後、エラー通知手段（24）の示す内容を調べ、サブプロ
セサ部のエラー発生を検出すると、プロセサ（11）の制
御のもとに外部記憶（４）からサブプロセサ部（２）の
制御プログラムを読み出し、プロセサ間通信手段（26）
を通してサブプロセサ部（２）のメモリ（22）にロード
するように構成することを特徴とする情報処理装置。1. A multiprocessor type information processing apparatus comprising a main processor section (1), a sub-processor section (2) and a power supply section (3), wherein the power supply section (3) is a main power supply (31). Backup power supply (32)
And a main power supply control circuit (33). The backup power supply (32) constantly supplies power to the sub processor unit (2) and the main power supply control circuit (33) by the backup power supply line (320), 31) supplies power to the main processor section (1) according to the control of the main power supply control circuit through the main power supply line (310), and the main processor section (1) is connected to the processor (11) and the memory (1).
2) and an external storage section (4), the sub-processor section (2) is a processor (21) and a memory (22).
In an information processing apparatus having an inter-processor communication means (26) for transmitting information between the two processors, a power control interface (25), and an error notification means (24) provided in the sub-processor section (2). When an error is detected in the section (2), the processor (21) transmits a control signal to the main power supply control circuit (33) via the power supply control interface (25) to turn on the main power, and the error notification means (24). Indicates that an error has occurred in the sub processor section, and the main processor section (1) checks the content indicated by the error notifying means (24) after the power-on and startup processing, and if an error occurrence in the sub processor section is detected, the processor (11) Under the control of, the control program of the sub-processor section (2) is read from the external storage (4) and the inter-processor communication means (26)
An information processing device characterized by being configured so as to be loaded into the memory (22) of the sub-processor unit (2) through the.
制御回路と主電源供給スイッチとより成り、 サブプロセサ部（２）へは出力可変電源の出力をバック
アップ電源供給線（320)により供給し、メインプロセサ
部（１）へは出力可変電源の出力を主電源供給スイッチ
を介してメイン電源供給線（310)により供給し、 出力可変電源は、主電源制御回路からの制御信号によ
り、サブプロセサ部（２）の使用電力に充分な小出力
と、装置全体の使用電力に充分な大出力の二段階に出力
を可変でき、 主電源制御回路は電源制御インタフェース（25）からの
指示により、出力を小出力と大出力とに切り替える制御
信号を出力可変電源に伝え、かつ、小出力時には主電源
供給スイッチを切断することを特徴とする請求項１に記
載の情報処理装置。2. The power supply unit (3) comprises an output variable power supply, a main power supply control circuit, and a main power supply switch, and the output of the output variable power supply is supplied to the sub-processor unit (2) by a backup power supply line (320). Supply the output of the output variable power supply to the main processor section (1) through the main power supply line (310) via the main power supply switch, and the output variable power supply is controlled by the control signal from the main power supply control circuit. The output can be varied in two steps: a small output that is sufficient for the power used by the sub-processor (2) and a high output that is sufficient for the power used by the entire device. The main power control circuit can be controlled by the power control interface (25). The information processing apparatus according to claim 1, wherein a control signal for switching the output between a small output and a large output is transmitted to the output variable power supply, and the main power supply switch is cut off when the output is small.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5142420A JPH0713787A (en) | 1993-06-15 | 1993-06-15 | Information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5142420A JPH0713787A (en) | 1993-06-15 | 1993-06-15 | Information processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0713787A true JPH0713787A (en) | 1995-01-17 |
Family
ID=15314921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5142420A Withdrawn JPH0713787A (en) | 1993-06-15 | 1993-06-15 | Information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713787A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7099026B1 (en) | 2000-10-17 | 2006-08-29 | International Business Machines Corporation | Unique printer pass code system and method |
| WO2008152790A1 (en) * | 2007-06-12 | 2008-12-18 | Panasonic Corporation | Multiprocessor control device, multiprocessor control method, and multiprocessor control circuit |
| JP2010228239A (en) * | 2009-03-26 | 2010-10-14 | Brother Ind Ltd | Processing apparatus |
| WO2012131761A1 (en) * | 2011-03-28 | 2012-10-04 | 富士通株式会社 | Information processing system and information processing system processing method |
| JP2015092386A (en) * | 2009-12-31 | 2015-05-14 | インテル・コーポレーション | Apparatus for implementing high efficient real-time platform power management architecture |
-
1993
- 1993-06-15 JP JP5142420A patent/JPH0713787A/en not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7099026B1 (en) | 2000-10-17 | 2006-08-29 | International Business Machines Corporation | Unique printer pass code system and method |
| WO2008152790A1 (en) * | 2007-06-12 | 2008-12-18 | Panasonic Corporation | Multiprocessor control device, multiprocessor control method, and multiprocessor control circuit |
| JPWO2008152790A1 (en) * | 2007-06-12 | 2010-08-26 | パナソニック株式会社 | Multiprocessor control device, multiprocessor control method, and multiprocessor control circuit |
| JP4938080B2 (en) * | 2007-06-12 | 2012-05-23 | パナソニック株式会社 | Multiprocessor control device, multiprocessor control method, and multiprocessor control circuit |
| US8489862B2 (en) | 2007-06-12 | 2013-07-16 | Panasonic Corporation | Multiprocessor control apparatus for controlling a plurality of processors sharing a memory and an internal bus and multiprocessor control method and multiprocessor control circuit for performing the same |
| JP2010228239A (en) * | 2009-03-26 | 2010-10-14 | Brother Ind Ltd | Processing apparatus |
| JP2015092386A (en) * | 2009-12-31 | 2015-05-14 | インテル・コーポレーション | Apparatus for implementing high efficient real-time platform power management architecture |
| WO2012131761A1 (en) * | 2011-03-28 | 2012-10-04 | 富士通株式会社 | Information processing system and information processing system processing method |
| JP5682703B2 (en) * | 2011-03-28 | 2015-03-11 | 富士通株式会社 | Information processing system and information processing system processing method |
| US9547567B2 (en) | 2011-03-28 | 2017-01-17 | Fujitsu Limited | Information processing system and processing method for information processing system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0713787A (en) | Information processor | |
| KR100279204B1 (en) | Dual Controlling Method of Local Controller for An Automatic Control System and an Equipment thereof | |
| US8745436B2 (en) | Information processing apparatus, information processing system, and control method therefor | |
| JPH05303509A (en) | Stand-by machine control system | |
| JP3476667B2 (en) | Redundant controller | |
| JPH03219333A (en) | Stand-by duplex system device | |
| JPH10207742A (en) | Information processor | |
| JP2002055891A (en) | Computer managing device | |
| JPH11175108A (en) | Duplex computer device | |
| JPH11191016A (en) | Degenerative switching method for multiple processors | |
| JPH04153810A (en) | Abnormality processing system | |
| JP2671750B2 (en) | Peripheral control device | |
| JP2509321B2 (en) | Remote power control unit | |
| JP4973755B2 (en) | Stall monitoring device, stall monitoring method and program | |
| JPH07200334A (en) | Duplicate synchronization operation system | |
| JP2578908B2 (en) | Restart method | |
| JPH09106388A (en) | Parallel computer for signal processing | |
| JP2003050712A (en) | Microcomputer system | |
| JPH01120652A (en) | Setting system for monitor time of input/output device | |
| JPH1011318A (en) | Remote maintenance device | |
| CN116052614A (en) | Cloud platform-based large-screen power supply control method, device and equipment | |
| JPH0855040A (en) | System operating method | |
| JPH09245002A (en) | Operation control method for electronic computer system | |
| JPS62212865A (en) | Multiprocessor control system | |
| JPS62196735A (en) | Resumption processing system |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |