JPH1117151A - ランダムアクセスメモリセル - Google Patents
ランダムアクセスメモリセルInfo
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- JPH1117151A JPH1117151A JP10159154A JP15915498A JPH1117151A JP H1117151 A JPH1117151 A JP H1117151A JP 10159154 A JP10159154 A JP 10159154A JP 15915498 A JP15915498 A JP 15915498A JP H1117151 A JPH1117151 A JP H1117151A
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- polysilicon
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
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Abstract
(57)【要約】 （修正有）
【課題】 ダイナミック・ランダムアクセスメモリ（Ｄ
ＲＡＭ）セルに容易に実装されるトランジスタを提供す
る。 【解決手段】 ＤＲＡＭセルのようにトレンチキャパシ
タ２１０を有するメモリセルにおいて用いられる縦形ト
ランジスタ２５０において、ゲートが設けられている。
このゲートは水平部分２５６と、トレンチキャパシタの
上に配置された垂直部分２４５とを有している。垂直部
分２４５を設けることで、表面積を増やすことなくディ
バイスの長さを延ばすことができる。
ＲＡＭ）セルに容易に実装されるトランジスタを提供す
る。 【解決手段】 ＤＲＡＭセルのようにトレンチキャパシ
タ２１０を有するメモリセルにおいて用いられる縦形ト
ランジスタ２５０において、ゲートが設けられている。
このゲートは水平部分２５６と、トレンチキャパシタの
上に配置された垂直部分２４５とを有している。垂直部
分２４５を設けることで、表面積を増やすことなくディ
バイスの長さを延ばすことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ランダムアクセス
メモリセルに関する。
メモリセルに関する。
【０００２】
【従来の技術】ディバイスの製造において、基板上には
アイソレーション層、半導体層ならびに導電層が形成さ
れる。これらの層はパターン化され、フィーチャおよび
スペースが形成される。これらフィーチャならびにスペ
ースの最小寸法またはフィーチャサイズ（Ｆ）は、リソ
グラフシステムの解像能力に依存する。フィーチャおよ
びスペースは、トランジスタやキャパシタや抵抗のよう
なディバイスが形成されるようにパターン化される。こ
の場合、それらのディバイスは相互接続され、これによ
って所望の電気的な機能が得られるようになる。種々の
ディバイス層の形成ならびにパターニングは、酸化、注
入、堆積、シリコンのエピタキシャル成長、リソグラ
フ、エッチング等、慣用の製造技術を用いることで行わ
れる。このような技術は、S.M. Sze, VLSI Technology,
2nd ed., New York, McGraw-Hill, 1998 に記載されて
いるので参照のこと。
アイソレーション層、半導体層ならびに導電層が形成さ
れる。これらの層はパターン化され、フィーチャおよび
スペースが形成される。これらフィーチャならびにスペ
ースの最小寸法またはフィーチャサイズ（Ｆ）は、リソ
グラフシステムの解像能力に依存する。フィーチャおよ
びスペースは、トランジスタやキャパシタや抵抗のよう
なディバイスが形成されるようにパターン化される。こ
の場合、それらのディバイスは相互接続され、これによ
って所望の電気的な機能が得られるようになる。種々の
ディバイス層の形成ならびにパターニングは、酸化、注
入、堆積、シリコンのエピタキシャル成長、リソグラ
フ、エッチング等、慣用の製造技術を用いることで行わ
れる。このような技術は、S.M. Sze, VLSI Technology,
2nd ed., New York, McGraw-Hill, 1998 に記載されて
いるので参照のこと。
【０００３】ダイナミック・ランダムアクセスメモリ
（ＤＲＡＭ）のようなランダムアクセスメモリは、情報
を蓄積させるためにローとコラムにより構成されたメモ
リセルを有している。ある形式のメモリセルには、たと
えばストラップによりトレンチキャパシタと接続された
トランジスタが含まれている。典型的には、このキャパ
シタは”ノード”と呼ばれる。この場合、アクティブに
されると、トランジスタによってデータをキャパシタへ
書き込んだり読み出したりすることができるようにな
る。
（ＤＲＡＭ）のようなランダムアクセスメモリは、情報
を蓄積させるためにローとコラムにより構成されたメモ
リセルを有している。ある形式のメモリセルには、たと
えばストラップによりトレンチキャパシタと接続された
トランジスタが含まれている。典型的には、このキャパ
シタは”ノード”と呼ばれる。この場合、アクティブに
されると、トランジスタによってデータをキャパシタへ
書き込んだり読み出したりすることができるようにな
る。
【０００４】ディバイスを小さくするという絶え間ない
要求により、いっそう高密度かついっそう小さいフィー
チャサイズおよびセル面積を有するＤＲＡＭの設計が促
進されてきた。たとえば、８Ｆ2 の従来のセル面積を６
Ｆ2 以下に縮小することが研究されてきた。しかしなが
ら、このように高密度にパックされたフィーチャやセル
のサイズの製造は問題をはらむものである。たとえば、
ミニチュア化の結果としてマスクレベルオーバレイの感
応性ゆえに、ＤＲＡＭセルのトランジスタを設計し製造
するのが困難になる。これに加えて、このようなミニチ
ュア化によりその限界までスケーリングされたアレイデ
ィバイスが製造され、その結果、セルの動作に対し悪影
響を及ぼす短チャネル問題が引き起こされる。この問題
をさらに悪化させることに、短チャネルディバイスのデ
ザインルールは、ノード接合部における従来の低レベル
ドーピングと相反する。
要求により、いっそう高密度かついっそう小さいフィー
チャサイズおよびセル面積を有するＤＲＡＭの設計が促
進されてきた。たとえば、８Ｆ2 の従来のセル面積を６
Ｆ2 以下に縮小することが研究されてきた。しかしなが
ら、このように高密度にパックされたフィーチャやセル
のサイズの製造は問題をはらむものである。たとえば、
ミニチュア化の結果としてマスクレベルオーバレイの感
応性ゆえに、ＤＲＡＭセルのトランジスタを設計し製造
するのが困難になる。これに加えて、このようなミニチ
ュア化によりその限界までスケーリングされたアレイデ
ィバイスが製造され、その結果、セルの動作に対し悪影
響を及ぼす短チャネル問題が引き起こされる。この問題
をさらに悪化させることに、短チャネルディバイスのデ
ザインルールは、ノード接合部における従来の低レベル
ドーピングと相反する。
【０００５】
【発明が解決しようとする課題】したがって本発明の課
題は、ＤＲＡＭセルに容易に実装されるトランジスタを
提供することである。
題は、ＤＲＡＭセルに容易に実装されるトランジスタを
提供することである。
【０００６】
【課題を解決するための手段】本発明によればこの課題
は、基板中に形成されたトレンチキャパシタが設けられ
ており、該トレンチキャパシタの頂面は基板表面よりも
下に凹部として形成されており、シャロウトレンチアイ
ソレーション（ＳＴＩ）が設けられており、該ＳＴＩ
は、前記トレンチキャパシタの上に残留部分が残される
よう、トレンチキャパシタの一部分とオーバラップして
おり、基板において前記ＳＴＩとは反対側にトランジス
タが配置されており、該トランジスタはゲート、ドレイ
ンおよびソースを有しており、前記ゲートは導電層を有
しており、該導電層は、基板表面の上に配置された水平
部分と、基板表面よりも下でありかつトレンチキャパシ
タよりも上にある前記残留部分の中へ入り込んだ垂直部
分とを有しており、前記トレンチキャパシタの上に誘電
層が配置されており、該誘電層により、第２のゲート部
分とトレンチキャパシタとが分離されることを特徴とす
る、ランダムアクセスメモリセルにより解決される。
は、基板中に形成されたトレンチキャパシタが設けられ
ており、該トレンチキャパシタの頂面は基板表面よりも
下に凹部として形成されており、シャロウトレンチアイ
ソレーション（ＳＴＩ）が設けられており、該ＳＴＩ
は、前記トレンチキャパシタの上に残留部分が残される
よう、トレンチキャパシタの一部分とオーバラップして
おり、基板において前記ＳＴＩとは反対側にトランジス
タが配置されており、該トランジスタはゲート、ドレイ
ンおよびソースを有しており、前記ゲートは導電層を有
しており、該導電層は、基板表面の上に配置された水平
部分と、基板表面よりも下でありかつトレンチキャパシ
タよりも上にある前記残留部分の中へ入り込んだ垂直部
分とを有しており、前記トレンチキャパシタの上に誘電
層が配置されており、該誘電層により、第２のゲート部
分とトレンチキャパシタとが分離されることを特徴とす
る、ランダムアクセスメモリセルにより解決される。
【０００７】
【発明の実施の形態】１つの実施形態によれば、縦形ト
ランジスタはトレンチキャパシタを有するメモリセル内
に組み込まれている。この場合、トレンチキャパシタ
は、シリコンウェハのような基板中に形成される。トレ
ンチキャパシタの頂面は、基板の頂面の下に凹部として
形成されている。また、メモリを他のディバイスから分
離するため、シャロウトレンチアイソレーション（shal
low trench isoloation, STI）が設けられている。この
ＳＴＩはトレンチキャパシタの一部分とオーバラップし
ており、トレンチキャパシタの上の他の部分は空けてあ
る。また、トランジスタはＳＴＩとは反対側の基板上に
配置されている。この場合、トランジスタはゲート、ド
レインおよびソースを有している。ゲートには導電層が
含まれており、これは基板の表面上に配置された水平部
分、ならびにシリコン側壁とＳＴＩ側壁との間の残りの
部分に包まれる。トランジスタの垂直部分は、誘電層に
よりトレンチキャパシタから分離されている。
ランジスタはトレンチキャパシタを有するメモリセル内
に組み込まれている。この場合、トレンチキャパシタ
は、シリコンウェハのような基板中に形成される。トレ
ンチキャパシタの頂面は、基板の頂面の下に凹部として
形成されている。また、メモリを他のディバイスから分
離するため、シャロウトレンチアイソレーション（shal
low trench isoloation, STI）が設けられている。この
ＳＴＩはトレンチキャパシタの一部分とオーバラップし
ており、トレンチキャパシタの上の他の部分は空けてあ
る。また、トランジスタはＳＴＩとは反対側の基板上に
配置されている。この場合、トランジスタはゲート、ド
レインおよびソースを有している。ゲートには導電層が
含まれており、これは基板の表面上に配置された水平部
分、ならびにシリコン側壁とＳＴＩ側壁との間の残りの
部分に包まれる。トランジスタの垂直部分は、誘電層に
よりトレンチキャパシタから分離されている。
【０００８】本発明は縦形トランジスタに関するもので
あり、実例として本発明をトレンチキャパシタＤＲＡＭ
セルの製造というコンテキストで説明する。しかし、本
発明はかなり幅広いものであり、トランジスタの製造全
般に及ぶものである。以下では本発明の理解を容易にす
るため、慣用のトレンチキャパシタＤＲＡＭセルについ
て説明する。
あり、実例として本発明をトレンチキャパシタＤＲＡＭ
セルの製造というコンテキストで説明する。しかし、本
発明はかなり幅広いものであり、トランジスタの製造全
般に及ぶものである。以下では本発明の理解を容易にす
るため、慣用のトレンチキャパシタＤＲＡＭセルについ
て説明する。
【０００９】
【実施例】図１には、慣用のトレンチキャパシタＤＲＡ
Ｍセル１００が示されている。このような慣用のトレン
チキャパシタＤＲＡＭセルはたとえば、Nesbit 等によ
る"A 0.6μm2 256Mb Trench DRAM Cell With Self-Alig
ned Buried Strap (BEST),IEDM 93-627 に示されてお
り、これを参照されたい。典型的には、セルのアレイは
ワードラインとビットラインにより相互接続されてお
り、これによってＤＲＡＭチップが形成されている。
Ｍセル１００が示されている。このような慣用のトレン
チキャパシタＤＲＡＭセルはたとえば、Nesbit 等によ
る"A 0.6μm2 256Mb Trench DRAM Cell With Self-Alig
ned Buried Strap (BEST),IEDM 93-627 に示されてお
り、これを参照されたい。典型的には、セルのアレイは
ワードラインとビットラインにより相互接続されてお
り、これによってＤＲＡＭチップが形成されている。
【００１０】ＤＲＡＭセルは、基板１０１内に形成され
たトレンチキャパシタ１６０を有している。基板は、ボ
ロン（Ｂ）のようなｐ形ドーパント（ｐ−）により少量
だけドーピングされている。また、トレンチは典型的に
は、砒素（Ａｓ）のようなｎ形ドーパント（ｎ＋）によ
り多量にドーピングされたポリシリコン（ｐｏｌｙ）１
６１によって充填されている。このポリシリコンは、キ
ャパシタの一方の極板として用いられる。キャパシタの
他方の極板は、砒素（Ａｓ）でドーピングされた埋込プ
レート１６５によって形成されている。
たトレンチキャパシタ１６０を有している。基板は、ボ
ロン（Ｂ）のようなｐ形ドーパント（ｐ−）により少量
だけドーピングされている。また、トレンチは典型的に
は、砒素（Ａｓ）のようなｎ形ドーパント（ｎ＋）によ
り多量にドーピングされたポリシリコン（ｐｏｌｙ）１
６１によって充填されている。このポリシリコンは、キ
ャパシタの一方の極板として用いられる。キャパシタの
他方の極板は、砒素（Ａｓ）でドーピングされた埋込プ
レート１６５によって形成されている。
【００１１】また、このＤＲＡＭセルは横形トランジス
タ１１０も有している。このトランジスタはゲート１１
２、ソース１１３、ドレイン１１４を有している。この
場合、ゲートとソースは燐（Ｐ）のようなｎ形のドーパ
ントの注入により形成される。トランジスタとキャパシ
タとの接続はストラップ１２５を介して成される。この
ストラップは、砒素（Ａｓ）でドーピングされたトレン
チ中のポリシリコンから外方拡散されたＡｓドーパント
により形成される。
タ１１０も有している。このトランジスタはゲート１１
２、ソース１１３、ドレイン１１４を有している。この
場合、ゲートとソースは燐（Ｐ）のようなｎ形のドーパ
ントの注入により形成される。トランジスタとキャパシ
タとの接続はストラップ１２５を介して成される。この
ストラップは、砒素（Ａｓ）でドーピングされたトレン
チ中のポリシリコンから外方拡散されたＡｓドーパント
により形成される。
【００１２】トレンチの頂上部分にカラー１６８が形成
されている。このカラーによって、ノード接合部から埋
込プレートへの突き抜け現象ないしパンチスルーが防止
される。パンチスルーは、セルの動作性能に悪影響を及
ぼすので不所望なものである。図示されているように、
カラーにより埋込ストラップの底部と埋込プレートの頂
部が規定されている。
されている。このカラーによって、ノード接合部から埋
込プレートへの突き抜け現象ないしパンチスルーが防止
される。パンチスルーは、セルの動作性能に悪影響を及
ぼすので不所望なものである。図示されているように、
カラーにより埋込ストラップの底部と埋込プレートの頂
部が規定されている。
【００１３】基板表面の下に、燐（Ｐ）のようなｎ形の
ドーパントを有する埋込ウェル１７０が設けられてい
る。ｎ形の埋込ウェルにおけるドーパントのピーク濃度
は、カラーの基部付近にある。典型的には、このウェル
は少量だけドーピングされている。埋込ウェルの役割
は、アレイ内におけるＤＲＡＭセルの各埋込プレートを
接続することである。
ドーパントを有する埋込ウェル１７０が設けられてい
る。ｎ形の埋込ウェルにおけるドーパントのピーク濃度
は、カラーの基部付近にある。典型的には、このウェル
は少量だけドーピングされている。埋込ウェルの役割
は、アレイ内におけるＤＲＡＭセルの各埋込プレートを
接続することである。
【００１４】ソースとゲートに適切な電圧を加えてトラ
ンジスタをアクティブにすることで、トレンチキャパシ
タへのデータの書き込みや読み出しを行うことができ
る。一般に、ゲートとソースにより、ＤＲＡＭアレイに
おいてそれぞれワードラインとビットラインが形成され
る。その際、ＤＲＡＭセルを他のセルまたはディバイス
から分離するために、シャロウトレンチアイソレーショ
ンＳＴＩ １８０が設けられている。図示されているよ
うに、トレンチの上にワードライン１２０が形成されて
おり、これはシャロウトレンチアイソレーションＳＴＩ
により分離されている。ワードライン１２０は、”パッ
シング・ワードライン（passing worline）”と呼ばれ
る。また、このようなコンフィグレーションは、”折り
返し形ビットラインアーキテクチャ（folded bitline a
rchitecture）”と呼ばれる。
ンジスタをアクティブにすることで、トレンチキャパシ
タへのデータの書き込みや読み出しを行うことができ
る。一般に、ゲートとソースにより、ＤＲＡＭアレイに
おいてそれぞれワードラインとビットラインが形成され
る。その際、ＤＲＡＭセルを他のセルまたはディバイス
から分離するために、シャロウトレンチアイソレーショ
ンＳＴＩ １８０が設けられている。図示されているよ
うに、トレンチの上にワードライン１２０が形成されて
おり、これはシャロウトレンチアイソレーションＳＴＩ
により分離されている。ワードライン１２０は、”パッ
シング・ワードライン（passing worline）”と呼ばれ
る。また、このようなコンフィグレーションは、”折り
返し形ビットラインアーキテクチャ（folded bitline a
rchitecture）”と呼ばれる。
【００１５】図２には、本発明による縦形トランジスタ
２５０に関する１つの実施形態が示されている。この縦
形トランジスタはＤＲＡＭセル２０１内に実装されてい
る。このＤＲＡＭセルはマージアイソレーション・ノー
ドトレンチ（merged isolation node trench, MINT）セ
ルである。他のセルコンフィグレーションも有用であ
る。
２５０に関する１つの実施形態が示されている。この縦
形トランジスタはＤＲＡＭセル２０１内に実装されてい
る。このＤＲＡＭセルはマージアイソレーション・ノー
ドトレンチ（merged isolation node trench, MINT）セ
ルである。他のセルコンフィグレーションも有用であ
る。
【００１６】図示されているようにＤＲＡＭセルは、基
板２０３に形成されたトレンチキャパシタ２１０を有し
ている。基板はたとえば、第１の導電形をもつドーパン
トにより少量だけドーピングされている。１つの実施形
態によれば、基板はボロン（Ｂ）のようなｐ形のドーパ
ント（ｐ−）により少量だけドーピングされている。典
型的にはトレンチは、第２の導電形をもつドーパントに
より多量にドーピングされたポリシリコン２１１を有し
ている。図示されているようにポリシリコンは、たとえ
ば砒素（Ａｓ）または燐（Ｐ）のようなｎ形のドーパン
ト（ｎ＋）により多量にドーピングされている。１つの
実施形態によれば、ポリシリコンは砒素（Ａｓ）により
多量にドーピングされている。ポリシリコン２１１はキ
ャパシタの一方の極板として用いられる。キャパシタの
他方の極板は、たとえば砒素（Ａｓ）を有するｎ形の埋
込プレート２２０により形成されている。
板２０３に形成されたトレンチキャパシタ２１０を有し
ている。基板はたとえば、第１の導電形をもつドーパン
トにより少量だけドーピングされている。１つの実施形
態によれば、基板はボロン（Ｂ）のようなｐ形のドーパ
ント（ｐ−）により少量だけドーピングされている。典
型的にはトレンチは、第２の導電形をもつドーパントに
より多量にドーピングされたポリシリコン２１１を有し
ている。図示されているようにポリシリコンは、たとえ
ば砒素（Ａｓ）または燐（Ｐ）のようなｎ形のドーパン
ト（ｎ＋）により多量にドーピングされている。１つの
実施形態によれば、ポリシリコンは砒素（Ａｓ）により
多量にドーピングされている。ポリシリコン２１１はキ
ャパシタの一方の極板として用いられる。キャパシタの
他方の極板は、たとえば砒素（Ａｓ）を有するｎ形の埋
込プレート２２０により形成されている。
【００１７】トレンチの頂部近くにカラー２２７が設け
られており、埋込プレートの頂部の下に僅かに延びてい
る。カラーは、ノード接合部から埋込プレートへのパン
チスルーを防止するのに十分な厚さを有している。１つ
の実施形態によれば、カラーは約３０〜４０ｎｍであ
る。たとえばｐ形のドーパントをもつｎ形の埋込ウェル
２２５は、カラー２２７の基部付近に設けられている。
埋込ウェルは、アレイ中にいっしょに存在する他のＤＲ
ＡＭセルの埋込プレートを接続している。
られており、埋込プレートの頂部の下に僅かに延びてい
る。カラーは、ノード接合部から埋込プレートへのパン
チスルーを防止するのに十分な厚さを有している。１つ
の実施形態によれば、カラーは約３０〜４０ｎｍであ
る。たとえばｐ形のドーパントをもつｎ形の埋込ウェル
２２５は、カラー２２７の基部付近に設けられている。
埋込ウェルは、アレイ中にいっしょに存在する他のＤＲ
ＡＭセルの埋込プレートを接続している。
【００１８】実例として、縦形トランジスタ２５０はｎ
チャネルトランジスタである。このトランジスタはゲー
トスタック２５６、ソース２５１、ドレイン２５２を有
している。ワードラインとも呼ばれるゲートスタックは
典型的には、導電層２５３と窒化層２５５を有してい
る。導電層２５３は１つの実施形態では、ポリシリコン
層である。これに対する代案として、導電層はポリサイ
ド層であり、これによってワードラインの抵抗が低減さ
れる。ポリサイド層は、ポリシリコン層の頂部上におけ
るシリサイド層を有している。シリサイド層形成のため
には、モリブデン（ＭｏＳｉx）、タンタル（ＴａＳ
ｉx）、タングステン（ＷＳｉx）、チタニウム（ＴｉＳ
ｉx）またはコバルト（ＣｏＳｉx）を有する様々なシリ
サイドが有用である。導電層形成のため、アルミニウム
または高融点金属たとえばタングステンやモリブデンな
どを、単体でまたはシリサイドと組み合わせて使うこと
もできる。
チャネルトランジスタである。このトランジスタはゲー
トスタック２５６、ソース２５１、ドレイン２５２を有
している。ワードラインとも呼ばれるゲートスタックは
典型的には、導電層２５３と窒化層２５５を有してい
る。導電層２５３は１つの実施形態では、ポリシリコン
層である。これに対する代案として、導電層はポリサイ
ド層であり、これによってワードラインの抵抗が低減さ
れる。ポリサイド層は、ポリシリコン層の頂部上におけ
るシリサイド層を有している。シリサイド層形成のため
には、モリブデン（ＭｏＳｉx）、タンタル（ＴａＳ
ｉx）、タングステン（ＷＳｉx）、チタニウム（ＴｉＳ
ｉx）またはコバルト（ＣｏＳｉx）を有する様々なシリ
サイドが有用である。導電層形成のため、アルミニウム
または高融点金属たとえばタングステンやモリブデンな
どを、単体でまたはシリサイドと組み合わせて使うこと
もできる。
【００１９】ポリシリコンから成るゲートの一部分２４
５は、ゲートスタック２５６のエッジを越えてトレンチ
の上部まで延びている。このゲートの一部分２４５の下
には、誘電層２３３が設けられている。誘電層は、ゲー
トの一部分２４５をノードから分離するのに十分な厚さ
を有している。１つの実施形態によれば、アイソレーシ
ョン層は、たとえば高密度プラズマによる堆積によって
形成される酸化物のような誘電材料を有している。
５は、ゲートスタック２５６のエッジを越えてトレンチ
の上部まで延びている。このゲートの一部分２４５の下
には、誘電層２３３が設けられている。誘電層は、ゲー
トの一部分２４５をノードから分離するのに十分な厚さ
を有している。１つの実施形態によれば、アイソレーシ
ョン層は、たとえば高密度プラズマによる堆積によって
形成される酸化物のような誘電材料を有している。
【００２０】ゲートの下にはゲート酸化物２５９が設け
られている。ゲート酸化物はゲートスタック２５６の下
からソース２５１の対向する側へ延びていて、基板の側
壁を包んでおり、さらにアイソレーション層２３３まで
延在している。ゲート酸化物に覆われている部分と隣り
合って、シリコン基板にドレインが設けられている。ド
レインとソースは、所望の電気的な特性を実現するため
適切なドーピングプロファイルを有している。
られている。ゲート酸化物はゲートスタック２５６の下
からソース２５１の対向する側へ延びていて、基板の側
壁を包んでおり、さらにアイソレーション層２３３まで
延在している。ゲート酸化物に覆われている部分と隣り
合って、シリコン基板にドレインが設けられている。ド
レインとソースは、所望の電気的な特性を実現するため
適切なドーピングプロファイルを有している。
【００２１】本発明によれば、ゲートは水平部分２５６
と垂直部分２４５を有している。水平部分に対し垂直に
位置する部分２４５は、トレンチ２１０の上の基板表面
よりも下において垂直方向に延在している。垂直部分２
４５を設けることで、表面積を増やすことなくディバイ
スの長さを延ばすことができる。たとえばディバイスの
長さは、基板の中へいっそう深く垂直部分を形成するこ
とによって増やせる。したがってこの縦形トランジスタ
により、短チャネル効果に付随する問題点が回避され
る。
と垂直部分２４５を有している。水平部分に対し垂直に
位置する部分２４５は、トレンチ２１０の上の基板表面
よりも下において垂直方向に延在している。垂直部分２
４５を設けることで、表面積を増やすことなくディバイ
スの長さを延ばすことができる。たとえばディバイスの
長さは、基板の中へいっそう深く垂直部分を形成するこ
とによって増やせる。したがってこの縦形トランジスタ
により、短チャネル効果に付随する問題点が回避され
る。
【００２２】図示されているように、誘電層２３３はカ
ラーとは分かれている。この分離は、ノードからドレイ
ンへ十分な電流を流すのに十分な大きさであり、これに
よってトランジスタとキャパシタとの間の接続が形成さ
れる。ドレインは、トレンチのポリシリコンからの砒素
（Ａｓ）の外方拡散により形成される。
ラーとは分かれている。この分離は、ノードからドレイ
ンへ十分な電流を流すのに十分な大きさであり、これに
よってトランジスタとキャパシタとの間の接続が形成さ
れる。ドレインは、トレンチのポリシリコンからの砒素
（Ａｓ）の外方拡散により形成される。
【００２３】ＤＲＡＭセルをアレイ中の他のＤＲＡＭセ
ルから分離するため、シャロウトレンチアイソレーショ
ンＳＴＩ ２３０が設けられている。１つの実施形態に
よれば、ＳＴＩの頂部表面２３１はシリコン基板表面２
０５の平面の上に***している。これに対する代案とし
て、***していないＳＴＩも有用である。***形ＳＴＩ
（ＲＳＴＩ）は、対応するアメリカ合衆国特許出願 "Re
duced Oxidation Stress In The Fabrication Of Devic
es (attorney docket No.97 P 7487 US)" に記載されて
おり、それを参照されたい。そこに記載されているよう
にＲＳＴＩの頂部表面は、シリコン基板表面よりも下に
延在するディボットの形成を効果的に抑えるのに十分な
ように基板表面の上で***している。シリコン基板表面
下のディボット形成は、アレイにおけるＤＲＡＭセルの
オペラビリティに対し悪影響を及ぼす。１つの実施形態
の場合、ＲＳＴＩの頂部表面が***している距離は約１
００ｎｍ以下である。有利には、この距離は約２０〜１
００ｎｍであり、いっそう有利であるのは約４０〜８０
ｎｍ、さらに有利であるのは約５０〜７０ｎｍである。
別の実施形態によれば、ＲＳＴＩの頂部表面が***して
いる距離は約５０ｎｍである。シリコン基板の表面に対
し実質的に平坦になっている頂部表面を有するシャロウ
トレンチアイソレーションもまた、有用である。
ルから分離するため、シャロウトレンチアイソレーショ
ンＳＴＩ ２３０が設けられている。１つの実施形態に
よれば、ＳＴＩの頂部表面２３１はシリコン基板表面２
０５の平面の上に***している。これに対する代案とし
て、***していないＳＴＩも有用である。***形ＳＴＩ
（ＲＳＴＩ）は、対応するアメリカ合衆国特許出願 "Re
duced Oxidation Stress In The Fabrication Of Devic
es (attorney docket No.97 P 7487 US)" に記載されて
おり、それを参照されたい。そこに記載されているよう
にＲＳＴＩの頂部表面は、シリコン基板表面よりも下に
延在するディボットの形成を効果的に抑えるのに十分な
ように基板表面の上で***している。シリコン基板表面
下のディボット形成は、アレイにおけるＤＲＡＭセルの
オペラビリティに対し悪影響を及ぼす。１つの実施形態
の場合、ＲＳＴＩの頂部表面が***している距離は約１
００ｎｍ以下である。有利には、この距離は約２０〜１
００ｎｍであり、いっそう有利であるのは約４０〜８０
ｎｍ、さらに有利であるのは約５０〜７０ｎｍである。
別の実施形態によれば、ＲＳＴＩの頂部表面が***して
いる距離は約５０ｎｍである。シリコン基板の表面に対
し実質的に平坦になっている頂部表面を有するシャロウ
トレンチアイソレーションもまた、有用である。
【００２４】ＲＳＴＩの上に酸化物の薄層２４０が設け
られている。この酸化物は、ゲートスタックのポリシリ
コン部分２５３の中へ延びている。そしてこの酸化物
は、ゲートスタックを形成するエッチングのためのエッ
チストップとして用いられる。酸化物は、ゲートスタッ
クエッチによりゲートの部分２４５までエッチングされ
てしまうのを十分防げるように、ゲートスタックの中へ
延びている。１つの実施形態によれば、酸化物は公称的
にはゲート幅の約１／３まで延びている。
られている。この酸化物は、ゲートスタックのポリシリ
コン部分２５３の中へ延びている。そしてこの酸化物
は、ゲートスタックを形成するエッチングのためのエッ
チストップとして用いられる。酸化物は、ゲートスタッ
クエッチによりゲートの部分２４５までエッチングされ
てしまうのを十分防げるように、ゲートスタックの中へ
延びている。１つの実施形態によれば、酸化物は公称的
にはゲート幅の約１／３まで延びている。
【００２５】ＲＳＴＩの上に、（図示されていない）パ
ッシングワードラインが形成される。パッシングワード
ラインは、ＲＳＴＩによりトレンチから分離されてい
る。１つの実施形態によれば、パッシングワードライン
の１つのエッジは、ゲート２５６と整列している側壁と
は反対側のトレンチ側壁に合わせて整列されていて、ゲ
ート２５６から離れて延びている。このようなコンフィ
グレーションは、開放−折り返し形ビットラインアーキ
テクチャ（open-folded bitline architecture）と呼ば
れる。たとえば折り返し形アーキテクチャまたは開放形
アーキテクチャのようように他のコンフィグレーション
もまた、有用である。
ッシングワードラインが形成される。パッシングワード
ラインは、ＲＳＴＩによりトレンチから分離されてい
る。１つの実施形態によれば、パッシングワードライン
の１つのエッジは、ゲート２５６と整列している側壁と
は反対側のトレンチ側壁に合わせて整列されていて、ゲ
ート２５６から離れて延びている。このようなコンフィ
グレーションは、開放−折り返し形ビットラインアーキ
テクチャ（open-folded bitline architecture）と呼ば
れる。たとえば折り返し形アーキテクチャまたは開放形
アーキテクチャのようように他のコンフィグレーション
もまた、有用である。
【００２６】実例として、第１の導電形はｐ形であり第
２の導電形はｎ形である。しかし、ｐ形のポリシリコン
で充填されたトレンチをもつｎ形の基板においてＤＲＡ
Ｍセルを形成するのも有用である。さらにまた、所望の
電気的特性を実現するため、基板、ウェル、埋込プレー
トおよびＤＲＡＭセルの他のエレメントに対し不純物原
子を多量にまたは少量、ドーピングすることも可能であ
る。
２の導電形はｎ形である。しかし、ｐ形のポリシリコン
で充填されたトレンチをもつｎ形の基板においてＤＲＡ
Ｍセルを形成するのも有用である。さらにまた、所望の
電気的特性を実現するため、基板、ウェル、埋込プレー
トおよびＤＲＡＭセルの他のエレメントに対し不純物原
子を多量にまたは少量、ドーピングすることも可能であ
る。
【００２７】図３〜図９には、トレンチトランジスタと
ＲＳＴＩ（***形シャロウトレンチアイソレーション）
を有するＤＲＡＭセルに実装された縦形トランジスタを
形成するためのプロセスが示されている。図３を参照す
ると、基板３０１にトレンチ３１０が形成される。基板
の主平面はクリティカルでなく、（１００）、（１１
０）または（１１１）など任意の配向でよい。１つの実
施形態によれば基板は、ボロン（Ｂ）のようなｐ形ドー
パント（ｐ−）で少量だけドーピングされたシリコンウ
ェハである。典型的には、基板表面にパッドスタック３
３０が形成されている。このパッドスタックはたとえ
ば、パッド酸化物層３３１、ポリッシングストップ層３
３２およびハードマスク層（図示せず）により構成され
ている。ポリッシングストップ層はたとえば窒化物から
成り、ハードマスクはＴＥＯＳから成る。ハードマスク
層のために、ＢＰＳＧ，ＢＳＧまたはＳＡＵＳＧのよう
な他の材料も有用である。
ＲＳＴＩ（***形シャロウトレンチアイソレーション）
を有するＤＲＡＭセルに実装された縦形トランジスタを
形成するためのプロセスが示されている。図３を参照す
ると、基板３０１にトレンチ３１０が形成される。基板
の主平面はクリティカルでなく、（１００）、（１１
０）または（１１１）など任意の配向でよい。１つの実
施形態によれば基板は、ボロン（Ｂ）のようなｐ形ドー
パント（ｐ−）で少量だけドーピングされたシリコンウ
ェハである。典型的には、基板表面にパッドスタック３
３０が形成されている。このパッドスタックはたとえ
ば、パッド酸化物層３３１、ポリッシングストップ層３
３２およびハードマスク層（図示せず）により構成され
ている。ポリッシングストップ層はたとえば窒化物から
成り、ハードマスクはＴＥＯＳから成る。ハードマスク
層のために、ＢＰＳＧ，ＢＳＧまたはＳＡＵＳＧのよう
な他の材料も有用である。
【００２８】トレンチキャパシタ３１０は、慣用の技術
により基板中に形成される。そのような技術については
たとえば、Mueller 等による "Trench Storage Node Te
chnology for Gigabit DRAM Generations", IEDM 96-50
7 に記載されており、これを参照されたい。図示されて
いるようにトレンチは、砒素（Ａｓ）ドーパントで多量
にドーピングされたポリシリコン３１４によって充填さ
れる。ドープされたポリシリコンは、キャパシタの一方
の極板として用いられる。Ａｓドーパントによる埋込プ
レート３２０はトレンチの底部を取り囲んでおり、これ
はキャパシタの他方の極板として用いられる。トレンチ
および埋込プレートは、ノード誘電層３１２によって互
いに分離されている。１つの実施形態によれば、ノード
誘電層は窒化物層と酸化物層から成る。トレンチの上部
にはカラー３２７が形成される。カラーは、たとえばＴ
ＥＯＳのような誘電材料から成る。付加的に、アレイ内
にいっしょに存在するＤＲＡＭセルの各埋込プレートを
相互接続するために、ｐ形のドーパントで少量だけドー
ピングされたｎ形のウェル３２５が設けられている。
により基板中に形成される。そのような技術については
たとえば、Mueller 等による "Trench Storage Node Te
chnology for Gigabit DRAM Generations", IEDM 96-50
7 に記載されており、これを参照されたい。図示されて
いるようにトレンチは、砒素（Ａｓ）ドーパントで多量
にドーピングされたポリシリコン３１４によって充填さ
れる。ドープされたポリシリコンは、キャパシタの一方
の極板として用いられる。Ａｓドーパントによる埋込プ
レート３２０はトレンチの底部を取り囲んでおり、これ
はキャパシタの他方の極板として用いられる。トレンチ
および埋込プレートは、ノード誘電層３１２によって互
いに分離されている。１つの実施形態によれば、ノード
誘電層は窒化物層と酸化物層から成る。トレンチの上部
にはカラー３２７が形成される。カラーは、たとえばＴ
ＥＯＳのような誘電材料から成る。付加的に、アレイ内
にいっしょに存在するＤＲＡＭセルの各埋込プレートを
相互接続するために、ｐ形のドーパントで少量だけドー
ピングされたｎ形のウェル３２５が設けられている。
【００２９】図３に示されているように、基板表面はた
とえば化学的機械的研磨法（ＣＭＰ）によりポリッシン
グされたものである。窒化層３３２はＣＭＰストップ層
として用いられ、ＣＭＰが窒化層に達するとそれをスト
ップさせる。その結果、後続処理のため窒化物層３３２
とトレンチポリシリコン３１４との間の実質的に平坦な
面が残されたまま、基板表面を覆っているポリシリコン
が除去される。
とえば化学的機械的研磨法（ＣＭＰ）によりポリッシン
グされたものである。窒化層３３２はＣＭＰストップ層
として用いられ、ＣＭＰが窒化層に達するとそれをスト
ップさせる。その結果、後続処理のため窒化物層３３２
とトレンチポリシリコン３１４との間の実質的に平坦な
面が残されたまま、基板表面を覆っているポリシリコン
が除去される。
【００３０】図４には、トレンチとＤＲＡＭセルのトラ
ンジスタとを接続するためのストラップを形成する様子
が示されている。トレンチ内のドーピングされたポリシ
リコン３１４は、縦形トランジスタの長さに適合させる
のに十分な深さまで、たとえば反応性イオンエッチング
（ＲＩＥ）により削られる。１つの実施形態によればポ
リシリコンは、シリコン表面より下の約２００〜５００
ｎｍのところまで削られる。有利には、ポリシリコンは
シリコン表面より下の約３００〜４００ｎｍまで、さら
に有利には約３５０ｎｍのところまで削られる。トレン
チが掘られた後、トレンチの側壁は後続のプロセスのた
めにクリーニングされる。側壁のクリーニングにより、
ドーピングされたポリシリコン３１４の頂部表面３１５
の下のカラーも削られる。その結果、シリコンとポリシ
リコン側壁との間にギャップが生じる。
ンジスタとを接続するためのストラップを形成する様子
が示されている。トレンチ内のドーピングされたポリシ
リコン３１４は、縦形トランジスタの長さに適合させる
のに十分な深さまで、たとえば反応性イオンエッチング
（ＲＩＥ）により削られる。１つの実施形態によればポ
リシリコンは、シリコン表面より下の約２００〜５００
ｎｍのところまで削られる。有利には、ポリシリコンは
シリコン表面より下の約３００〜４００ｎｍまで、さら
に有利には約３５０ｎｍのところまで削られる。トレン
チが掘られた後、トレンチの側壁は後続のプロセスのた
めにクリーニングされる。側壁のクリーニングにより、
ドーピングされたポリシリコン３１４の頂部表面３１５
の下のカラーも削られる。その結果、シリコンとポリシ
リコン側壁との間にギャップが生じる。
【００３１】基板の上にポリシリコン層が堆積し、窒化
物層３３０とトレンチの頂部を覆う。典型的にはポリシ
リコン層は、真性ポリシリコン層またはドーピングされ
ていないポリシリコン層である。ポリシリコン層は、窒
化物層に向けて平坦化される。平坦化の後、トレンチ内
のポリシリコンは、ドーピングされたポリシリコン３１
４の上に約５０ｎｍの厚さのストラップ３４０を残した
まま、たとえば基板表面下約３００ｎｍのところまで掘
られる。
物層３３０とトレンチの頂部を覆う。典型的にはポリシ
リコン層は、真性ポリシリコン層またはドーピングされ
ていないポリシリコン層である。ポリシリコン層は、窒
化物層に向けて平坦化される。平坦化の後、トレンチ内
のポリシリコンは、ドーピングされたポリシリコン３１
４の上に約５０ｎｍの厚さのストラップ３４０を残した
まま、たとえば基板表面下約３００ｎｍのところまで掘
られる。
【００３２】図５に示されているように、酸化物のよう
な誘電層が基板表面の上に形成される。酸化物層はたと
えば、高密度化学蒸着（ＨＤＣＶＤ）により形成された
非コンフォーマル層である。ストラップ３４０の上に酸
化物層３４１が残るよう、酸化物を部分的に除去するた
めにエッチングが行われる。酸化物層は、トレンチ上部
の上に形成すべきトランジスタのゲートを分離するのに
十分な厚さである。１つの実施形態によれば、酸化物層
は約５０ｎｍの厚さである。
な誘電層が基板表面の上に形成される。酸化物層はたと
えば、高密度化学蒸着（ＨＤＣＶＤ）により形成された
非コンフォーマル層である。ストラップ３４０の上に酸
化物層３４１が残るよう、酸化物を部分的に除去するた
めにエッチングが行われる。酸化物層は、トレンチ上部
の上に形成すべきトランジスタのゲートを分離するのに
十分な厚さである。１つの実施形態によれば、酸化物層
は約５０ｎｍの厚さである。
【００３３】次に、パッドの窒化物層と酸化物層が除去
される。まずはじめに、たとえば化学的ウェットエッチ
ングによりパッド窒化物層が取り除かれる。化学的ウェ
ットエッチングは酸化物に対し選択性のものである。窒
化物層の完全な除去を行えるようにする目的で、オーバ
ーエッチング方式が用いられる。次に、たとえばシリコ
ンに対し選択性の化学的ウェットエッチングにより、パ
ッド酸化物層が除去される。酸化物層３４１はパッド酸
化物よりも厚いので、これは僅かなエッチングレートを
有する。その結果、パッド酸化物の除去により、所定量
の酸化物層３４１だけが取り除かれることになる。
される。まずはじめに、たとえば化学的ウェットエッチ
ングによりパッド窒化物層が取り除かれる。化学的ウェ
ットエッチングは酸化物に対し選択性のものである。窒
化物層の完全な除去を行えるようにする目的で、オーバ
ーエッチング方式が用いられる。次に、たとえばシリコ
ンに対し選択性の化学的ウェットエッチングにより、パ
ッド酸化物層が除去される。酸化物層３４１はパッド酸
化物よりも厚いので、これは僅かなエッチングレートを
有する。その結果、パッド酸化物の除去により、所定量
の酸化物層３４１だけが取り除かれることになる。
【００３４】続いて、ウェハ表面上に酸化物の層（図示
せず）が形成される。ゲート犠牲層と呼ばれるこの酸化
物層は、後続のイオン注入のためのスクリーン酸化物と
しての役割を果たす。
せず）が形成される。ゲート犠牲層と呼ばれるこの酸化
物層は、後続のイオン注入のためのスクリーン酸化物と
しての役割を果たす。
【００３５】ＤＲＡＭセルにおけるｎチャネルアクセス
トランジスタのためのｐ形ウェルを形成するために、酸
化物層の頂面にレジスト層（図示せず）が堆積し、適切
にパターニングされてｐ形ウェル領域が露出される。そ
してこのウェル領域に、たとえばボロン（Ｂ）のような
ｐ形ドーパントが注入される。この場合、パンチスルー
が防止されるよう十分に深くドーパントが注入される。
また、ドーパントは、ゲート閾値電圧（Ｖt）のような
所望の電気的特性が得られるように調整される。ドーパ
ントプロファイルを考える上で、後続のプロセスのため
にウェルドーパントにおける種々のサーマルバジェット
を考慮する。
トランジスタのためのｐ形ウェルを形成するために、酸
化物層の頂面にレジスト層（図示せず）が堆積し、適切
にパターニングされてｐ形ウェル領域が露出される。そ
してこのウェル領域に、たとえばボロン（Ｂ）のような
ｐ形ドーパントが注入される。この場合、パンチスルー
が防止されるよう十分に深くドーパントが注入される。
また、ドーパントは、ゲート閾値電圧（Ｖt）のような
所望の電気的特性が得られるように調整される。ドーパ
ントプロファイルを考える上で、後続のプロセスのため
にウェルドーパントにおける種々のサーマルバジェット
を考慮する。
【００３６】これに加えて、ｎチャネルサポート回路の
ためのｐ形ウェルも形成される。また、相補形金属酸化
膜シリコン（ＣＭＯＳ）ディバイスにおける相補ウェル
のために、ｎ形ウェルが形成される。ｎ形ウェルの形成
には、ｎ形ウェルを規定して生成させるための付加的な
リソグラフステップと注入ステップが必要とされる。ｐ
形ウェルの場合のように、ｎ形ウェルの特性も所望の電
気的な特性が得られるように調整される。
ためのｐ形ウェルも形成される。また、相補形金属酸化
膜シリコン（ＣＭＯＳ）ディバイスにおける相補ウェル
のために、ｎ形ウェルが形成される。ｎ形ウェルの形成
には、ｎ形ウェルを規定して生成させるための付加的な
リソグラフステップと注入ステップが必要とされる。ｐ
形ウェルの場合のように、ｎ形ウェルの特性も所望の電
気的な特性が得られるように調整される。
【００３７】注入後、ゲート犠牲層が除去される。次
に、ゲート酸化物層３５９が形成される。種々のプロセ
スステップにより、トレンチ内のドーピングされたポリ
シリコン３１４から、ストラップ３４０を介して砒素
（Ａｓ）ドーパントを外方拡散させ、これによりドレイ
ン３３５が形成される。ドレインのドーパントプロファ
イルの調整にあたり、後続のプロセスにおけるサーマル
バジェットが考慮される。
に、ゲート酸化物層３５９が形成される。種々のプロセ
スステップにより、トレンチ内のドーピングされたポリ
シリコン３１４から、ストラップ３４０を介して砒素
（Ａｓ）ドーパントを外方拡散させ、これによりドレイ
ン３３５が形成される。ドレインのドーパントプロファ
イルの調整にあたり、後続のプロセスにおけるサーマル
バジェットが考慮される。
【００３８】図６を参照すると、ゲート酸化物層３５９
の上にポリシリコン層３５４が堆積する。このポリシリ
コン層は、ゲートスタックにおける導電層の下部として
用いられる。１つの実施形態によれば、ポリシリコン層
の厚さは約２０〜７０ｎｍであり、有利には約３０ｎｍ
である。ポリシリコン層は基板表面の構造的特徴に対し
コンフォーマルである。したがって、トレンチの上に孔
３７０が生成される。次に、空隙ないしボイドが十分に
埋められるよう、ポリシリコン層の上に誘電層が形成さ
れる。この場合、誘電層はたとえば酸化物層から成る。
空隙を埋めるのに窒化物も有用である。１つの実施形態
によればこの次に、酸化物で充填されたトレンチの上に
は空隙が残されるよう、酸化物の誘電層が除去されて選
択的にポリッシングされる。
の上にポリシリコン層３５４が堆積する。このポリシリ
コン層は、ゲートスタックにおける導電層の下部として
用いられる。１つの実施形態によれば、ポリシリコン層
の厚さは約２０〜７０ｎｍであり、有利には約３０ｎｍ
である。ポリシリコン層は基板表面の構造的特徴に対し
コンフォーマルである。したがって、トレンチの上に孔
３７０が生成される。次に、空隙ないしボイドが十分に
埋められるよう、ポリシリコン層の上に誘電層が形成さ
れる。この場合、誘電層はたとえば酸化物層から成る。
空隙を埋めるのに窒化物も有用である。１つの実施形態
によればこの次に、酸化物で充填されたトレンチの上に
は空隙が残されるよう、酸化物の誘電層が除去されて選
択的にポリッシングされる。
【００３９】次に、ポリシリコン層の上に窒化物層３７
２が形成される。この窒化物層は、後続のプロセスのた
めのポリッシングストップとしての役割を果たすのに十
分な厚さを有する。典型的には、窒化物層の厚さは約５
００〜１０００Åである。
２が形成される。この窒化物層は、後続のプロセスのた
めのポリッシングストップとしての役割を果たすのに十
分な厚さを有する。典型的には、窒化物層の厚さは約５
００〜１０００Åである。
【００４０】図７には、ＤＲＡＭセルのＲＳＴＩ領域を
規定して生成するためのプロセスが示されている。図示
されているように、ＲＳＴＩ領域はトレンチ部分とオー
バラップしており、トランジスタとキャパシタとの間で
十分な量の電流を流せるよう残留部分が残されている。
１つの実施形態によれば、 ＲＳＴＩ（***形シャロウ
トレンチアイソレーション）はトレンチ幅の約半分以下
オーバラップしており、有利にはトレンチ幅の約半分だ
けオーバラップしている。
規定して生成するためのプロセスが示されている。図示
されているように、ＲＳＴＩ領域はトレンチ部分とオー
バラップしており、トランジスタとキャパシタとの間で
十分な量の電流を流せるよう残留部分が残されている。
１つの実施形態によれば、 ＲＳＴＩ（***形シャロウ
トレンチアイソレーション）はトレンチ幅の約半分以下
オーバラップしており、有利にはトレンチ幅の約半分だ
けオーバラップしている。
【００４１】ＳＴＩ（シャロウトレンチアイソレーショ
ン）領域３３０の規定は、慣用のリソグラフ技術により
行われる。ＲＳＴＩ領域が規定された後、たとえばＲＩ
Ｅ（リアクティブイオンエッチング）により異方性エッ
チングが行われる。ＲＳＴＩ領域は、ＤＲＡＭセルのト
ランジスタを形成すべき側とは反対側のシリコン側壁に
対し埋込ストラップ３４０を分離できるよう、十分な深
さでエッチングされる。図示されているようにＲＳＴＩ
領域は、カラー３２７の頂部３２８よりも下の深さまで
エッチングされる。１つの実施形態によれば、ＲＳＴＩ
領域はシリコン表面よりも約４５０ｎｍ下までエッチン
グされる。
ン）領域３３０の規定は、慣用のリソグラフ技術により
行われる。ＲＳＴＩ領域が規定された後、たとえばＲＩ
Ｅ（リアクティブイオンエッチング）により異方性エッ
チングが行われる。ＲＳＴＩ領域は、ＤＲＡＭセルのト
ランジスタを形成すべき側とは反対側のシリコン側壁に
対し埋込ストラップ３４０を分離できるよう、十分な深
さでエッチングされる。図示されているようにＲＳＴＩ
領域は、カラー３２７の頂部３２８よりも下の深さまで
エッチングされる。１つの実施形態によれば、ＲＳＴＩ
領域はシリコン表面よりも約４５０ｎｍ下までエッチン
グされる。
【００４２】図８を参照すると、たとえばＴＥＯＳのよ
うな誘電材料が基板表面上に析出され、これによってＲ
ＳＴＩ領域３３０が十分に充填される。１つの実施形態
によれば、高速熱酸化（ＲＴＯ）により基板表面上に最
初に薄い酸化物層が生成される。次に、ＴＥＯＳのよう
なそれよりも厚い酸化物層がＲＴＯ酸化物層の上に堆積
する。ＴＥＯＳは、ＲＳＴＩを充填するのに十分な厚さ
を有する。この場合、ＴＥＯＳはたとえば約５０００〜
６０００Åの厚さである。薄い酸化物層をそれよりも厚
いＴＥＯＳ層のためのシード酸化物層として用いるため
に形成することによって、ＴＥＯＳ成長中のストレスな
いし応力が低減される。
うな誘電材料が基板表面上に析出され、これによってＲ
ＳＴＩ領域３３０が十分に充填される。１つの実施形態
によれば、高速熱酸化（ＲＴＯ）により基板表面上に最
初に薄い酸化物層が生成される。次に、ＴＥＯＳのよう
なそれよりも厚い酸化物層がＲＴＯ酸化物層の上に堆積
する。ＴＥＯＳは、ＲＳＴＩを充填するのに十分な厚さ
を有する。この場合、ＴＥＯＳはたとえば約５０００〜
６０００Åの厚さである。薄い酸化物層をそれよりも厚
いＴＥＯＳ層のためのシード酸化物層として用いるため
に形成することによって、ＴＥＯＳ成長中のストレスな
いし応力が低減される。
【００４３】ＴＥＯＳ層はコンフォーマルであるので、
たとえばマスクレスＳＴＩのような平坦化措置がとられ
る。余分なＴＥＯＳはＲＩＥにより除去され、ＲＳＴＩ
の頂面が窒化物層３７２の表面に対し平坦になるようポ
リッシングされる。典型的には、ＲＳＴＩ酸化物は、後
続のウェットエッチング選択性が改善されるよう焼きし
められる。ＲＳＴＩ酸化物の焼きしめは、たとえばアニ
ーリングにより行われる。
たとえばマスクレスＳＴＩのような平坦化措置がとられ
る。余分なＴＥＯＳはＲＩＥにより除去され、ＲＳＴＩ
の頂面が窒化物層３７２の表面に対し平坦になるようポ
リッシングされる。典型的には、ＲＳＴＩ酸化物は、後
続のウェットエッチング選択性が改善されるよう焼きし
められる。ＲＳＴＩ酸化物の焼きしめは、たとえばアニ
ーリングにより行われる。
【００４４】図９によれば、窒化物層が除去される。窒
化物層の除去中、ポリシリコン層３５４の頂面に対し実
質的に平坦なＲＳＴＩの頂面を残したまま、ＲＳＴＩ酸
化物の一部分も除去される。次に、窒化物層の上に酸化
物層が形成され、酸化物３４０が形成されるようパター
ニングされる。この酸化物は典型的にはＲＳＴＩ３３０
の上に配置され、トランジスタの形成される側のトレン
チ側壁のエッジを越えて延びており、ゲートスタックエ
ッチングに対するエッチストップとしての役割を果た
す。酸化物３４０により、ゲートスタックエッチングに
あたりトレンチ頂部におけるポリシリコン部分３５１ま
でエッチングされるのが避けられる。１つの実施形態に
よれば酸化物３４０は、公称でゲート幅の約１／３であ
る距離だけトレンチ側壁を越えて延在している。
化物層の除去中、ポリシリコン層３５４の頂面に対し実
質的に平坦なＲＳＴＩの頂面を残したまま、ＲＳＴＩ酸
化物の一部分も除去される。次に、窒化物層の上に酸化
物層が形成され、酸化物３４０が形成されるようパター
ニングされる。この酸化物は典型的にはＲＳＴＩ３３０
の上に配置され、トランジスタの形成される側のトレン
チ側壁のエッジを越えて延びており、ゲートスタックエ
ッチングに対するエッチストップとしての役割を果た
す。酸化物３４０により、ゲートスタックエッチングに
あたりトレンチ頂部におけるポリシリコン部分３５１ま
でエッチングされるのが避けられる。１つの実施形態に
よれば酸化物３４０は、公称でゲート幅の約１／３であ
る距離だけトレンチ側壁を越えて延在している。
【００４５】図１０に示されているように、ポリシリコ
ン３５４と酸化物３４０の上に、ゲートスタックを成す
種々の層が形成される。図示されているように、ポリシ
リコン層３５５がポリシリコン層３５４の上に形成され
る。このポリシリコン層３５５は、ゲートスタックに導
電層の上部を形成するために用いられる。選択的に、ワ
ードライン抵抗を低減するための複合ゲートスタックを
生成するため、たとえばＷxＳiから成るシリサイド層が
形成される。層３５３と３５４とを合わせた厚さは、ゲ
ートの導電層を形成するのに十分なものである。なお、
設計仕様に依存してこの厚さを変化させることができる
のはいうまでもない。１つの実施形態によれば、これら
の層を合わせた厚さは約５０〜１００ｎｍである。さら
に、層３５５の上に窒化物層３５７が形成される。この
窒化物層は、ボーダレス・ビットラインコンタクト（bo
arderless bitline contact）を形成するためのエッチ
ストップとして用いられる。
ン３５４と酸化物３４０の上に、ゲートスタックを成す
種々の層が形成される。図示されているように、ポリシ
リコン層３５５がポリシリコン層３５４の上に形成され
る。このポリシリコン層３５５は、ゲートスタックに導
電層の上部を形成するために用いられる。選択的に、ワ
ードライン抵抗を低減するための複合ゲートスタックを
生成するため、たとえばＷxＳiから成るシリサイド層が
形成される。層３５３と３５４とを合わせた厚さは、ゲ
ートの導電層を形成するのに十分なものである。なお、
設計仕様に依存してこの厚さを変化させることができる
のはいうまでもない。１つの実施形態によれば、これら
の層を合わせた厚さは約５０〜１００ｎｍである。さら
に、層３５５の上に窒化物層３５７が形成される。この
窒化物層は、ボーダレス・ビットラインコンタクト（bo
arderless bitline contact）を形成するためのエッチ
ストップとして用いられる。
【００４６】図１１によれば、ＤＲＡＭセルのトランジ
スタ３８０のためのゲートスタックを形成するため、基
板表面がパターニングされる。典型的には、パッシング
ゲートスタック３７０がトレンチの上に形成され、ＲＳ
ＴＩによりそこから分離される。所望の動作特性の得ら
れるような適切なプロファイルをもつドーパントの注入
または拡散により、ソース３８１が形成される。この実
施形態によれば、ソース生成のためｐ形ドーパントが注
入される。拡散およびゲートに対するソースのアライメ
ントを改善するため、窒化物スペーサ（図示せず）を用
いることができる。
スタ３８０のためのゲートスタックを形成するため、基
板表面がパターニングされる。典型的には、パッシング
ゲートスタック３７０がトレンチの上に形成され、ＲＳ
ＴＩによりそこから分離される。所望の動作特性の得ら
れるような適切なプロファイルをもつドーパントの注入
または拡散により、ソース３８１が形成される。この実
施形態によれば、ソース生成のためｐ形ドーパントが注
入される。拡散およびゲートに対するソースのアライメ
ントを改善するため、窒化物スペーサ（図示せず）を用
いることができる。
【００４７】これまで本発明について種々の実施例に基
づき詳しく説明してきたが、当業者であれば本発明の範
囲から逸脱することなく本発明に対し変形を施すことが
できる。これまで単に実例として、いくつかの特定の面
から本発明の実施形態について述べてきたにすぎない。
しかしそれらの構成は実例であって、固有の適用事例に
応じて変えることのできるものである。したがって本発
明の範囲は上述の説明によって限定されるものではな
く、特許請求の範囲によってのみ限定されるものであ
る。
づき詳しく説明してきたが、当業者であれば本発明の範
囲から逸脱することなく本発明に対し変形を施すことが
できる。これまで単に実例として、いくつかの特定の面
から本発明の実施形態について述べてきたにすぎない。
しかしそれらの構成は実例であって、固有の適用事例に
応じて変えることのできるものである。したがって本発
明の範囲は上述の説明によって限定されるものではな
く、特許請求の範囲によってのみ限定されるものであ
る。
【図１】従来のＤＲＡＭセルを示す図である。
【図２】本発明によるＤＲＡＭセルを示す図である。
【図３】図２によるＤＲＡＭセルの製造プロセスを示す
図である。
図である。
【図４】図２によるＤＲＡＭセルの製造プロセスを示す
図である。
図である。
【図５】図２によるＤＲＡＭセルの製造プロセスを示す
図である。
図である。
【図６】図２によるＤＲＡＭセルの製造プロセスを示す
図である。
図である。
【図７】図２によるＤＲＡＭセルの製造プロセスを示す
図である。
図である。
【図８】図２によるＤＲＡＭセルの製造プロセスを示す
図である。
図である。
【図９】図２によるＤＲＡＭセルの製造プロセスを示す
図である。
図である。
【図１０】図２によるＤＲＡＭセルの製造プロセスを示
す図である。
す図である。
【図１１】図２によるＤＲＡＭセルの製造プロセスを示
す図である。
す図である。
２０１ ＤＲＡＭセル ２０３ 基板 ２１０ トレンチキャパシタ ２２０ 埋込プレート ２２５ 埋込層 ２２７ カラー ２３３ 誘電層 ２５０ 縦形トランジスタ ２５１ ソース ２５２ ドレイン ２５３ 導電層 ２５５ 窒化物層 ２５６ ゲートスタック ２５９ ゲート酸化物
Claims (1)
- 【請求項１】 ランダムアクセスメモリセルにおいて、 基板中に形成されたトレンチキャパシタが設けられてお
り、該トレンチキャパシタの頂面は基板表面よりも下に
凹部として形成されており、 シャロウトレンチアイソレーション（ＳＴＩ）が設けら
れており、該シャロウトレンチアイソレーションは、前
記トレンチキャパシタの上に残留部分が残されるよう、
トレンチキャパシタの一部分とオーバラップしており、 基板において前記シャロウトレンチアイソレーションと
は反対側にトランジスタが配置されており、該トランジ
スタはゲート、ドレインおよびソースを有しており、 前記ゲートは導電層を有しており、該導電層は、基板表
面の上に配置された水平部分と、基板表面よりも下であ
りかつトレンチキャパシタよりも上にある前記残留部分
の中へ入り込んだ垂直部分とを有しており、 前記トレンチキャパシタの上に誘電層が配置されてお
り、該誘電層により、第２のゲート部分とトレンチキャ
パシタとが分離されることを特徴とする、 ランダムアクセスメモリセル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US87278097A | 1997-06-11 | 1997-06-11 | |
| US08/872780 | 1997-06-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117151A true JPH1117151A (ja) | 1999-01-22 |
Family
ID=25360277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10159154A Withdrawn JPH1117151A (ja) | 1997-06-11 | 1998-06-08 | ランダムアクセスメモリセル |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP0884785B1 (ja) |
| JP (1) | JPH1117151A (ja) |
| KR (1) | KR100481035B1 (ja) |
| CN (1) | CN1202012A (ja) |
| DE (1) | DE69835184T2 (ja) |
| TW (1) | TW425718B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000323684A (ja) * | 1999-03-24 | 2000-11-24 | Infineon Technol North America Corp | ダイナミックランダムアクセスメモリの製造方法 |
| KR100360735B1 (ko) * | 1999-05-13 | 2002-11-13 | 인터내셔널 비지네스 머신즈 코포레이션 | 집적회로 칩 및 그의 제조방법 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6080618A (en) * | 1998-03-31 | 2000-06-27 | Siemens Aktiengesellschaft | Controllability of a buried device layer |
| US6197641B1 (en) * | 1998-08-28 | 2001-03-06 | Lucent Technologies Inc. | Process for fabricating vertical transistors |
| US6255683B1 (en) * | 1998-12-29 | 2001-07-03 | Infineon Technologies Ag | Dynamic random access memory |
| US6339239B1 (en) * | 2000-06-23 | 2002-01-15 | International Business Machines Corporation | DRAM cell layout for node capacitance enhancement |
| US6551874B2 (en) * | 2001-06-22 | 2003-04-22 | Infineon Technologies, Ag | Self-aligned STI process using nitride hard mask |
| US6617213B2 (en) * | 2002-01-25 | 2003-09-09 | Infineon Technologies Ag | Method for achieving high self-aligning vertical gate studs relative to the support isolation level |
| DE10220584B3 (de) * | 2002-05-08 | 2004-01-08 | Infineon Technologies Ag | Dynamische Speicherzelle und Verfahren zum Herstellen derselben |
| US6579759B1 (en) * | 2002-08-23 | 2003-06-17 | International Business Machines Corporation | Formation of self-aligned buried strap connector |
| US7459743B2 (en) * | 2005-08-24 | 2008-12-02 | International Business Machines Corporation | Dual port gain cell with side and top gated read transistor |
| US9837258B2 (en) | 2015-05-22 | 2017-12-05 | Honeywell International Inc. | Ion trap with variable pitch electrodes |
| CN111900168A (zh) * | 2016-01-25 | 2020-11-06 | 中国科学院微电子研究所 | 存储单元、存储器件及电子设备 |
| US11217589B2 (en) * | 2019-10-04 | 2022-01-04 | Nanya Technology Corporation | Semiconductor device and method of manufacturing the same |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0760859B2 (ja) * | 1985-11-19 | 1995-06-28 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
| US5183774A (en) * | 1987-11-17 | 1993-02-02 | Mitsubishi Denki Kabushiki Kaisha | Method of making a semiconductor memory device |
| JPH07112049B2 (ja) * | 1992-01-09 | 1995-11-29 | インターナショナル・ビジネス・マシーンズ・コーポレイション | ダイナミック・ランダム・アクセス・メモリ・デバイスおよび製造方法 |
| US5360758A (en) * | 1993-12-03 | 1994-11-01 | International Business Machines Corporation | Self-aligned buried strap for trench type DRAM cells |
| US5395786A (en) * | 1994-06-30 | 1995-03-07 | International Business Machines Corporation | Method of making a DRAM cell with trench capacitor |
| US5614431A (en) * | 1995-12-20 | 1997-03-25 | International Business Machines Corporation | Method of making buried strap trench cell yielding an extended transistor |
-
1998
- 1998-05-13 TW TW087107377A patent/TW425718B/zh not_active IP Right Cessation
- 1998-05-28 DE DE69835184T patent/DE69835184T2/de not_active Expired - Fee Related
- 1998-05-28 EP EP98109684A patent/EP0884785B1/en not_active Expired - Lifetime
- 1998-05-29 KR KR10-1998-0019649A patent/KR100481035B1/ko not_active IP Right Cessation
- 1998-06-05 CN CN98109717A patent/CN1202012A/zh active Pending
- 1998-06-08 JP JP10159154A patent/JPH1117151A/ja not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000323684A (ja) * | 1999-03-24 | 2000-11-24 | Infineon Technol North America Corp | ダイナミックランダムアクセスメモリの製造方法 |
| KR100360735B1 (ko) * | 1999-05-13 | 2002-11-13 | 인터내셔널 비지네스 머신즈 코포레이션 | 집적회로 칩 및 그의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW425718B (en) | 2001-03-11 |
| KR19990006511A (ko) | 1999-01-25 |
| EP0884785A2 (en) | 1998-12-16 |
| EP0884785A3 (en) | 2001-10-10 |
| CN1202012A (zh) | 1998-12-16 |
| EP0884785B1 (en) | 2006-07-12 |
| DE69835184D1 (de) | 2006-08-24 |
| DE69835184T2 (de) | 2007-06-14 |
| KR100481035B1 (ko) | 2005-05-16 |
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