JPH11170673A - Apparatus and method for processing image data - Google Patents

Abstract

PROBLEM TO BE SOLVED: To alleviate a processing load of a control CPU in a serial I/O controller. SOLUTION: A designation of a permutation to be stored in a designated serial reception permutation register (SCnSRDT) according to a sequence designated from a host side at information stored in a serial reception data register (SCnRDT) in accordance with a connection of an input serial node is prepared by a reception permutation designating register (SCnDRDT) corresponding to all bits of a reception data register (SCnRDT) in a serial I/O controller 521, and realized by designating including bit positions of the serial reception data register for the register. The respective registers are provided in a control register group 703c.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は画像データ処理装置
および方法に関するものである。The present invention relates to an apparatus and a method for processing image data.

【０００２】[0002]

【従来の技術】従来、画像形成装置の各部を駆動するた
めのデータまたは状態検知されたデータは、装置全体を
制御する制御ＣＰＵのアドレス空間の一部に配置された
レジスタに格納され、このレジスタはクラッチ等の負荷
を駆動するためのトランジスタや、用紙の有無の検出等
を行うセンサ入力信号に直接接続されていた。2. Description of the Related Art Conventionally, data for driving each part of an image forming apparatus or data whose state is detected is stored in a register arranged in a part of an address space of a control CPU for controlling the entire apparatus. Has been directly connected to a transistor for driving a load such as a clutch and a sensor input signal for detecting the presence or absence of a sheet.

【０００３】すなわち、装置全体を制御するＣＰＵは入
力レジスタ（前記レジスタの入力専用のレジスタ）のデ
ータをリードすることにより状態検知手段の検出状態を
検知し、出力レジスタ（前記レジスタの出力専用のレジ
スタ）にデータをライトすることにより各部の駆動を制
御していた。That is, a CPU that controls the entire apparatus detects the detection state of a state detecting means by reading data of an input register (a register dedicated to inputting the register), and detects an output register (a register dedicated to outputting the register). ), The driving of each section is controlled by writing data.

【０００４】このため、装置全体を制御するＣＰＵの近
くに入力レジスタ、出力レジスタおよび駆動用のトラン
ジスタを配置することが必要であり、制御基板のスペー
スが大きくなる要因のひとつであった。また、制御基板
からは負荷を駆動するためのクラッチや用紙の有無等を
検出するセンサの数に比例した制御信号線が出力または
入力されるため、制御基板の周辺には多数の信号線が実
装され、実装スペースの有効利用や組立性での弊害が大
きくなってきている。For this reason, it is necessary to arrange an input register, an output register, and a driving transistor near a CPU for controlling the entire apparatus, which is one of the factors for increasing the space on a control board. In addition, since control signal lines are output or input from the control board in proportion to the number of clutches for driving the load and sensors for detecting the presence or absence of paper, etc., a large number of signal lines are mounted around the control board. However, the harmful effects on the effective use of the mounting space and the assemblability are increasing.

【０００５】この問題の解決方法として、状態検出手段
により検出した入力データを格納する入力データ格納手
段をもつ入力ユニットまたは駆動手段を駆動するための
出力データを格納する出力データ格納手段をもつ出力ユ
ニットの複数のユニット間でデータを送受信するネット
ワーク手段が提案されている。As a solution to this problem, an input unit having input data storage means for storing input data detected by the state detection means or an output unit having output data storage means for storing output data for driving the driving means is provided. Network means for transmitting and receiving data between a plurality of units have been proposed.

【０００６】[0006]

【発明が解決しようとする課題】しかしながら、前記制
御ＣＰＵのアドレス空間の一部に配置されたレジスタに
クラッチ等の負荷を駆動するためのトランジスタや、用
紙の有無の検出等を行うセンサ入力信号に直接接続して
いる場合では、制御ＣＰＵが制御処理を実行する時に必
要な情報毎にまとまるように前記レジスタにセンサ入力
信号や負荷を駆動するトランジスタを配置することが可
能であったが、上記ネットワーク手段では、入力ユニッ
トと出力ユニット毎に制御ＣＰＵのアドレス空間に配置
されるため、制御ＣＰＵが制御処理に必要なデータを一
つづつ参照しなければならず、制御ＣＰＵの処理負担が
大きくなるという問題がある。However, a transistor for driving a load such as a clutch in a register disposed in a part of the address space of the control CPU or a sensor input signal for detecting the presence or absence of a sheet is provided. In the case of direct connection, it is possible to arrange a transistor for driving a sensor input signal or a load in the register so that the control CPU collects information necessary for executing control processing. In the means, since the input unit and the output unit are arranged in the address space of the control CPU, the control CPU must refer to data necessary for the control processing one by one, which increases the processing load on the control CPU. There's a problem.

【０００７】そこで本発明の目的は以上のような問題を
解消した画像データ処理装置および方法を提供すること
にある。It is an object of the present invention to provide an image data processing apparatus and method which solve the above problems.

【０００８】[0008]

【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、画像形成装置の所定の一部の状
態を検出する状態検出手段と、前記画像形成装置の他の
所定の一部を駆動する駆動手段と、前記状態検出手段に
より検出したデータを含む制御情報に従って前記装置を
制御する制御指令手段と、前記状態検出手段からの検出
データを入力して格納する入力データ格納手段をもつ複
数の入力ユニットと、前記駆動手段を駆動するための出
力データを格納する出力データ格納手段をもつ出力ユニ
ットと、前記制御指令手段と前記入力ユニットまたは前
記出力ユニット間で授受されるデータを処理するネット
ワーク手段とを有する画像データ処理装置において、前
記ネットワーク手段は、前記複数の入力ユニットから受
信したデータを所定の規則に従って並べ替えるデータ並
べ替え手段を有することを特徴とする。In order to achieve the above object, a first aspect of the present invention is a state detecting means for detecting a state of a predetermined part of an image forming apparatus, and another predetermined state of the image forming apparatus. Drive means for driving a part of the apparatus, control command means for controlling the apparatus in accordance with control information including data detected by the state detection means, and input data storage means for inputting and storing detection data from the state detection means A plurality of input units, an output unit having output data storage means for storing output data for driving the driving means, and data transmitted and received between the control command means and the input unit or the output unit. An image data processing apparatus having a network unit for processing, wherein the network unit performs predetermined processing on data received from the plurality of input units. And having to sort data rearranging means in accordance with the rules.

【０００９】また、請求項２の発明は、請求項１におい
て、前記データ並べ替え手段は、前記複数の入力ユニッ
トから受信したデータを格納する受信データ格納手段
と、前記所定の規則を格納する並べ替え規則格納手段
と、並べ替え後の受信データを格納する受信並べ替えデ
ータ格納手段とを有することを特徴とする。According to a second aspect of the present invention, in the first aspect, the data rearranging unit includes a reception data storage unit for storing data received from the plurality of input units, and a rearrangement for storing the predetermined rule. It is characterized by having a rearrangement rule storage means and a reception rearrangement data storage means for storing the rearranged reception data.

【００１０】さらに、請求項３の発明は、請求項１にお
いて、前記所定の規則は、前記制御指令手段から供給さ
れることを特徴とする。Further, the invention of claim 3 is characterized in that, in claim 1, the predetermined rule is supplied from the control command means.

【００１１】さらに、請求項４の発明は、請求項１にお
いて、前記ネットワーク手段は、シリアルデータ処理を
行うことを特徴とする。Further, the invention of claim 4 is characterized in that, in claim 1, the network means performs serial data processing.

【００１２】さらに、請求項５の発明は、請求項１にお
いて、前記ネットワーク手段にデータを送受信するタイ
ミングを制御するタイミング制御手段をさらに有するこ
とを特徴とする。Further, the invention of claim 5 is characterized in that, in claim 1, there is further provided timing control means for controlling timing of transmitting and receiving data to and from the network means.

【００１３】さらに、請求項６の発明は、請求項１の画
像形成装置は、複写機であることを特徴とする。Further, the invention of claim 6 is characterized in that the image forming apparatus of claim 1 is a copying machine.

【００１４】さらに、請求項７の発明は、画像形成装置
の所定の一部の状態を検出する状態検出手段と、前記画
像形成装置の他の所定の一部を駆動する駆動手段と、前
記状態検出手段により検出したデータを含む制御情報に
従って前記装置を制御する制御指令手段と、前記状態検
出手段からの検出データを入力して格納する入力データ
格納手段をもつ複数の入力ユニットと、前記駆動手段を
駆動するための出力データを格納する出力データ格納手
段をもつ出力ユニットと、前記制御指令手段と前記入力
ユニットまたは前記出力ユニット間で授受されるデータ
を処理するネットワーク手段とを有する画像データ処理
装置を使用し、前記ネットワーク手段において、前記複
数の入力ユニットから受信したデータを所定の規則に従
って並べ替えることを特徴とする。Further, according to a seventh aspect of the present invention, there is provided a state detecting means for detecting a state of a predetermined part of the image forming apparatus, a driving means for driving another predetermined part of the image forming apparatus, Control means for controlling the apparatus in accordance with control information including data detected by the detection means, a plurality of input units having input data storage means for inputting and storing detection data from the state detection means, and the driving means An image data processing apparatus comprising: an output unit having output data storage means for storing output data for driving a device; and a network means for processing data transmitted and received between the control command means and the input unit or the output unit. Using the network means to rearrange the data received from the plurality of input units according to a predetermined rule. The features.

【００１５】さらに、請求項８の発明は、請求項７にお
いて、前記データ並べ替えに際して、前記複数の入力ユ
ニットから受信したデータを受信データ格納手段に格納
し、並べ替え規則格納手段内の所定に規則にしたがっ
て、前記受信データ格納手段内のデータを並べ替えて、
受信並べ替えデータ格納手段に格納することを特徴とす
る。In the invention according to claim 8, the data received from the plurality of input units is stored in the received data storage means when the data is rearranged, and the data is stored in a predetermined manner in the rearrangement rule storage means. According to the rules, rearrange the data in the received data storage means,
It is stored in the reception rearrangement data storage means.

【００１６】さらに、請求項９の発明は、請求項７にお
いて、前記所定の規則は、前記制御指令手段から供給す
ることを特徴とする。Further, the invention of claim 9 is characterized in that, in claim 7, the predetermined rule is supplied from the control command means.

【００１７】さらに、請求項１０の発明は、請求項７に
おいて、前記ネットワーク手段によって、シリアルデー
タ処理を行うことを特徴とする。Further, according to a tenth aspect of the present invention, in the seventh aspect, serial data processing is performed by the network means.

【００１８】[0018]

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。Embodiments of the present invention will be described below with reference to the drawings.

【００１９】図１は、本発明の実施形態に係る画像形成
装置の特徴部分を示すブロック図であり、図２は本実施
形態における画像形成装置の一例を示す断面図である。
また、図３は本実施形態における画像形成装置の操作部
を示す図であり、図４は、本実施形態における画像形成
装置の構成を示すブロック図である。FIG. 1 is a block diagram showing a characteristic portion of an image forming apparatus according to an embodiment of the present invention, and FIG. 2 is a sectional view showing an example of the image forming apparatus according to the present embodiment.
FIG. 3 is a diagram illustrating an operation unit of the image forming apparatus according to the present embodiment, and FIG. 4 is a block diagram illustrating a configuration of the image forming apparatus according to the present embodiment.

【００２０】まず、図２において、２００は複写装置本
体、２８０は循環式自動原稿送り装置（ＲＤＦ）であ
る。２０１は原稿載置台としてのプラテンガラスで、２
０２はスキャナで、原稿照明ランプ２０３、走査ミラー
２０４等で構成される。First, in FIG. 2, reference numeral 200 denotes a copying apparatus main body, and 280, a circulating automatic document feeder (RDF). Reference numeral 201 denotes a platen glass serving as a document placing table;
A scanner 02 includes an original illumination lamp 203, a scanning mirror 204, and the like.

【００２１】不図示のモータによりスキャナが所定方向
に往復走査されて原稿の反射光を走査ミラー２０４〜２
０６を介してレンズ２０８を透過してＣＣＤセンサ２０
９に結像する。２０７はレーザ、ポリゴンスキャナ等で
構成された露光制御部で、イメージセンサ部２０９で電
気信号に変換され、後述する所定の画像処理が行われた
画像信号に基づいて変調されたレーザ光２２９を感光体
ドラム２１０に照射する。The scanner is reciprocally scanned in a predetermined direction by a motor (not shown), and the reflected light of the original is scanned by scanning mirrors 204-2.
06 through the lens 208 and the CCD sensor 20
9 is formed. An exposure control unit 207 includes a laser, a polygon scanner, and the like. The exposure control unit 207 converts a laser beam 229 converted into an electric signal by an image sensor unit 209 and modulated based on an image signal subjected to predetermined image processing described later. Irradiate the body drum 210.

【００２２】感光体ドラム２１０の周りには、１次帯電
器２１２、現像器２２１、転写帯電器２１８、クリーニ
ング装置２１６、前露光ランプ２１４が装備されてい
る。画像形成部２２６において、感光体ドラム２１０は
不図示のモータにより図に示す矢印の方向に回転してお
り、１次帯電器２１２により所望の電位に帯電された
後、露光制御部２２０からのレーザ光２２９が照射さ
れ、静電潜像が形成される。感光体ドラム２１０上に形
成された静電潜像は、現像器２２１により現像されて、
トナー像として可視化される。Around the photosensitive drum 210, a primary charger 212, a developing device 221, a transfer charger 218, a cleaning device 216, and a pre-exposure lamp 214 are provided. In the image forming unit 226, the photosensitive drum 210 is rotated in a direction indicated by an arrow by a motor (not shown), and is charged to a desired potential by the primary charger 212. Light 229 is irradiated to form an electrostatic latent image. The electrostatic latent image formed on the photosensitive drum 210 is developed by the developing device 221 and
It is visualized as a toner image.

【００２３】一方、上段カセット２３１あるいは下段カ
セット２３２からピックアップローラ２３３，２３４に
より給紙された転写紙は、給紙ローラ２３５，２３６に
より本体に送られ、レジストローラ２３７により転写ベ
ルトに給送され、可視化されたトナー像が転写帯電器２
１８により転写紙に転写される。転写後の感光体ドラム
は、クリーナー装置２１６により残留トナーが清掃さ
れ、前露光ランプ２１４により残留電荷が消去される。On the other hand, the transfer paper fed from the upper cassette 231 or the lower cassette 232 by the pickup rollers 233 and 234 is sent to the main body by the feed rollers 235 and 236, and is fed to the transfer belt by the registration rollers 237. The visualized toner image is transferred to the transfer charger 2
The image is transferred to transfer paper by 18. After the transfer, the photosensitive drum is cleaned of residual toner by the cleaner device 216, and residual charge is erased by the pre-exposure lamp 214.

【００２４】転写後の転写紙は、転写ベルト２３０から
分離され、定着前帯電器２３９，２４０によりトナー画
像が再帯電され、定着器２４１に送られ加圧、加熱によ
り定着され、排出ローラ２４２により本体２００の外に
排出される。本体２００には、例えば４０００枚の転写
紙を収納し得るデッキ２５０が装備されている。デッキ
２５０のリフタ２５１は、給紙ローラ２５２に転写紙が
常に当接するように転写紙の量に応じて上昇する。The transfer paper after the transfer is separated from the transfer belt 230, the toner image is recharged by pre-fixing chargers 239 and 240, sent to a fixing device 241, fixed by pressurizing and heating, and discharged by a discharge roller 242. It is discharged out of the main body 200. The main body 200 is equipped with a deck 250 capable of storing, for example, 4000 transfer papers. The lifter 251 of the deck 250 rises according to the amount of transfer paper so that the transfer paper always contacts the paper feed roller 252.

【００２５】また、２００枚の転写紙を収容し得る、マ
ルチ手差し２５３が装備されている。さらに、図２にお
いて、２５４は排紙フラッパであり、両面記録側ないし
多重記録側と排紙側の経路を切り替える。排紙ローラ２
４２から送り出された転写紙は、この排紙フラッパ２５
４により両面記録側ないし多重記録側に切り替えられ
る。Further, a multi-bypass tray 253 capable of accommodating 200 transfer papers is provided. Further, in FIG. 2, reference numeral 254 denotes a paper discharge flapper which switches the path between the double-sided recording side or the multiple recording side and the paper discharge side. Discharge roller 2
The transfer paper sent out from the paper discharge flapper 25
4 switches to the double-side recording side or the multiple recording side.

【００２６】また、２５８は下搬送パスであり、排紙ロ
ーラ２４２から送り出された転写紙を反転パス２５５を
介し、転写紙を裏返して再給紙トレイ２５６に導く。こ
の時、不図示であるが、再給紙トレイ２５６には積載さ
れた用紙を揃える為に、用紙搬送方向と垂直方向に用紙
の位置を規制する２つの規制板があり、この規制板は用
紙積載時には用紙が再給紙トレイ２５６に搬送されるこ
とを妨げない位置に退避し、用紙が再給紙トレイ２５６
に積載された後、次の用紙が再給紙トレイ２５６へ搬送
されるまでの間に、２つの規制板は用紙の端部を押さえ
る様に移動して用紙を揃える。その後、次の用紙の再給
紙トレイ２５６への搬送に備え、妨げない位置に退避す
る。A lower transport path 258 guides the transfer sheet sent out from the sheet discharge roller 242 to the re-feed tray 256 by turning the transfer sheet upside down via the reversing path 255. At this time, although not shown, the re-feeding tray 256 has two regulating plates for regulating the position of the sheet in a direction perpendicular to the sheet conveying direction in order to align the stacked sheets. At the time of stacking, the sheet is retracted to a position where it does not prevent the sheet from being transported to the re-feed tray 256, and the sheet is
After the sheet is stacked, the two regulating plates move so as to press the edge of the sheet and align the sheets until the next sheet is conveyed to the re-feeding tray 256. Thereafter, the sheet is retracted to an unobstructed position in preparation for transporting the next sheet to the re-feed tray 256.

【００２７】２５７は両面記録と多重記録の経路を切り
替える多重フラッパであり、これを左方向に倒すことに
より、転写紙を反転パス２５５に介さず、直接下搬送パ
ス２５８に導く。２５９は経路２６０を通じて転写紙を
感光体ドラム２２６側に給紙する給紙ローラである。２
６１は排紙フラッパ２５４の近傍に配置されて、この排
紙フラッパ２５４により排出側に切り替えられた転写紙
を機外に排出する排出ローラである。Reference numeral 257 denotes a multiplex flapper for switching the path between double-sided recording and multiplex recording. When the flapper is tilted to the left, the transfer paper is guided directly to the lower transport path 258 without passing through the reverse path 255. Reference numeral 259 denotes a paper feed roller for feeding the transfer paper to the photosensitive drum 226 through the path 260. 2
A discharge roller 61 is disposed near the discharge flapper 254 and discharges the transfer sheet switched to the discharge side by the discharge flapper 254 to the outside of the apparatus.

【００２８】両面記録（両面複写）や多重記録（多重複
写）時には、排紙フラッパ２５４を上方に上げて、複写
済みの転写紙を搬送パス２５５，２５８を介して再給紙
トレイ２５６に格納する。このとき、両面記録時には、
多重フラッパ２５７を右方向へ倒し、また多重記録時に
は、多重フラッパ２５７を左方向へ倒す。再給紙トレイ
２５６に格納されている転写紙が、下から１枚ずつ給紙
ローラ２５９により経路２６０を介して本体のレジスト
ローラ２３７に導かれる。At the time of double-sided recording (double-sided copying) or multiple recording (multiple copying), the discharge flapper 254 is raised upward, and the copied transfer sheet is stored in the re-feed tray 256 via the transport paths 255 and 258. . At this time, when recording on both sides,
The multiplex flapper 257 is tilted to the right, and during multiplex recording, the multiplex flapper 257 is tilted to the left. The transfer paper stored in the re-feed tray 256 is guided to the registration roller 237 of the main body via the path 260 by the feed roller 259 one by one from below.

【００２９】本体から転写紙を反転して排出する時に
は、排紙フラッパ２５４を上方へ上げ、フラッパ２５７
を右方向へ倒し、複写済みの転写紙を搬送パス２５５側
へ搬送し、転写紙の後端が第１の送りローラ２６２を通
過した後に、反転ローラ２６３によって第２の送りロー
ラ側へ搬送し、排出ローラ２６１によって、転写紙を裏
返して機外へ排出される。When the transfer paper is inverted and discharged from the main body, the discharge flapper 254 is raised upward, and the flapper 257 is discharged.
Is tilted to the right, the copied transfer paper is transported to the transport path 255 side, and after the rear end of the transfer paper passes through the first feed roller 262, it is transported by the reversing roller 263 to the second feed roller side. The transfer paper is turned over by the discharge rollers 261 and discharged outside the apparatus.

【００３０】図３は、本発明の画像形成装置の操作部を
示したものである。FIG. 3 shows an operation section of the image forming apparatus of the present invention.

【００３１】図３において３５１はテンキーであり、画
像形成枚数の設定やモード設定の数値入力に使用する。
３５２はクリアー／ストップキーであり、設定された画
像形成枚数や画像形成動作の停止を行うために使用す
る。３５３はリセットキーであり、設定された画像形成
枚数や動作モードや選択給紙段等のモードを規定値に戻
すためのものである。３５４はスタートキーであり、こ
のスタートキー３５４の押下により画像形成動作を開始
する。In FIG. 3, reference numeral 351 denotes a numeric keypad, which is used to set the number of images to be formed and to input numerical values for mode setting.
Reference numeral 352 denotes a clear / stop key, which is used to stop the set number of images to be formed and the image forming operation. Reference numeral 353 denotes a reset key for returning the set number of images to be formed, the operation mode, the selected paper feed stage, and the like to the specified values. Reference numeral 354 denotes a start key. Pressing the start key 354 starts an image forming operation.

【００３２】３６９は液晶等で構成される表示パネルで
あり、詳細なモード設定を容易にするべく、設定モード
に応じて表示内容が変わる。本実施形態では、カーソル
キー３６６〜３６８で表示パネル３６９のカーソルを移
させ、ＯＫキー３６４によって設定を決定させる。この
設定方法はタッチパネルで構成することも可能である。Reference numeral 369 denotes a display panel composed of a liquid crystal or the like, and the display content changes according to the setting mode in order to facilitate detailed mode setting. In this embodiment, the cursor on the display panel 369 is moved with the cursor keys 366 to 368, and the setting is determined with the OK key 364. This setting method can be configured by a touch panel.

【００３３】３７１は紙種設定キーであり、標準より厚
い記録材へ画像形成を行うとき設定する。紙種設定キー
３７１によって厚紙モードが設定されると、ＬＥＤ３７
０が点灯するように制御される。本実施形態では、厚紙
モードの設定のみ可能であるが、必要に応じて、ＯＨＰ
やその他の特殊紙用のモードの設定が可能となるように
機能を拡張することもできる。A paper type setting key 371 is set when an image is formed on a recording material thicker than a standard. When the thick paper mode is set by the paper type setting key 371, the LED 37
Control is performed so that 0 lights up. In the present embodiment, only the setting of the thick paper mode is possible.
The function can be extended so that the setting of a mode for other special paper can be performed.

【００３４】３７５は両面モード設定キーであり、例え
ば、片面原稿から片面出力を行う「片−片モード」、片
面原稿から両面出力を行う「片−両モード」、両面原稿
から両面出力を行う「両−両モード」、両面原稿から２
枚の片面出力を行う「両−片モード」の４種類の両面モ
ードの設定が可能である。ＬＥＤ３７２〜３７４は、設
定された両面モードに応じて点灯し、「片−片モード」
ではＬＥＤ３７２〜３７４は全て消灯、「片−両モー
ド」ではＬＥＤ３７２のみ点灯し、「両−両モード」で
はＬＥＤ３７３のみ点灯し、「両−片モード」ではＬＥ
Ｄ３７４のみが点灯するように制御される。Reference numeral 375 denotes a double-sided mode setting key, for example, a "single-sided mode" for performing single-sided output from a single-sided original, a "single-sided mode" for performing double-sided output from a single-sided original, and a "single-sided mode" for performing double-sided output from a double-sided original. Two-sided mode, two-sided original to 2
It is possible to set four types of two-sided mode, that is, a "two-sided mode" for outputting one side of a sheet. The LEDs 372 to 374 are turned on according to the set double-sided mode, and the “single-single mode”
, All the LEDs 372 to 374 are turned off, only the LED 372 is turned on in the “single-both mode”, only the LED 373 is turned on in the “both-both mode”, and LE in the “both-single mode”.
Control is performed so that only D374 is turned on.

【００３５】図４は、本発明に係る画像形成装置のブロ
ック図である。FIG. 4 is a block diagram of the image forming apparatus according to the present invention.

【００３６】図４において、画像読み取り部４０１は、
ＣＣＤセンサ２０９、信号処理部４０２等に構成され、
レンズ２０８を介してＣＣＤセンサ２０９に結像された
原稿画像は、ＣＣＤセンサ２０９により、アナログ電気
信号に変換される。変換された画像情報は、信号処理部
に入力され、サンプル＆ホールド、ダークレベルの補正
等が行われた後に、アナログ・デジタル変換（Ａ／Ｄ変
換）される。In FIG. 4, the image reading unit 401
A CCD sensor 209, a signal processing unit 402, and the like.
The original image formed on the CCD sensor 209 via the lens 208 is converted by the CCD sensor 209 into an analog electric signal. The converted image information is input to a signal processing unit, and is subjected to analog-to-digital conversion (A / D conversion) after performing sample & hold, dark level correction, and the like.

【００３７】デジタル化された信号は、シェーディング
補正（原稿を読み取るセンサのばらつき、および原稿照
明用ランプの配光特性の補正）、変倍処理後、電子ソー
タ部４０３に入力される。外部Ｉ／Ｆ処理部４０９は、
外部のコンピュータから入力された画像情報を展開し、
画像データとして電子ソータ部４０３に入力される。電
子ソータ部４０３では、ｙ補正等の出力系で必要な補正
処理や、スムージング処理、エッジ強調、その他の処
理、加工等が行われ、プリンタ部４０４に出力される。The digitized signal is input to the electronic sorter unit 403 after shading correction (variation of a sensor for reading a document and correction of light distribution characteristics of a document illumination lamp) and scaling processing. The external I / F processing unit 409 is
Expand image information input from an external computer,
The data is input to the electronic sorter unit 403 as image data. The electronic sorter unit 403 performs necessary correction processing in an output system such as y correction, smoothing processing, edge enhancement, other processing, processing, and the like, and outputs the result to the printer unit 404.

【００３８】プリンタ部４０４は、図２の断面構成図に
より説明した、レーザ等から成る露光制御部２２０、画
像形成部２２６、転写紙の搬送制御部等により構成さ
れ、入力された画像信号により転写紙上に画像を記録す
る。また、ＣＰＵ回路部４０５は、ＣＰＵ４０６、ＲＯ
Ｍ４０７、ＲＡＭ４０８等に構成され、画像読み取り部
４０１、電子ソータ部４０３、プリンタ部４０４等を制
御し、本装置のシーケンスを総括的に制御する。The printer unit 404 is composed of an exposure control unit 220 composed of a laser or the like, an image forming unit 226, a transfer paper transfer control unit, etc. described with reference to the cross-sectional configuration diagram of FIG. Record the image on paper. The CPU circuit unit 405 includes the CPU 406 and the RO
An M407, a RAM 408, and the like control the image reading unit 401, the electronic sorter unit 403, the printer unit 404, and the like, and generally control the sequence of the apparatus.

【００３９】次に、上記構成の画像形成装置にシリアル
Ｉ／Ｏコントローラ（ＳＩＯＣ）を搭載して本発明の画
像形成装置を構成する場合につて説明する。Next, a case where the image forming apparatus of the present invention is configured by mounting a serial I / O controller (SIOC) on the image forming apparatus having the above configuration will be described.

【００４０】シリアルＩ／Ｏコントローラ（ＳＩＯＣ）
は、ＣＰＵ、ＲＯＭ、ＲＡＭ、割り込みコントローラ、
バスインターフェース、シリアルチャネルインターフェ
ース、ステッピングモータコントローラを１チップに集
積した高機能通信制御チップであり、図１は、このＳＩ
ＯＣを図２の画像形成装置に搭載した状態を示し、主に
ＳＩＯＣのユニットを表わしている。Serial I / O controller (SIOC)
Is a CPU, ROM, RAM, interrupt controller,
This is a high-performance communication control chip in which a bus interface, a serial channel interface, and a stepping motor controller are integrated on a single chip.
2 shows a state in which the OC is mounted on the image forming apparatus of FIG. 2, and mainly shows a SIOC unit.

【００４１】図１において、５２０は図４でのＣＰＵ回
路部４０５を含むメイン制御回路部である。メイン制御
回路部５２０内にはＳＩＯＣ５２１が実装されている。
ＳＩＯＣ５２１は、メイン制御回路部５２０に実装され
ているＣＰＵ４０６とＢＵＳインターフェイスで接続さ
れ、ＣＰＵ４０６に入力負荷の状態通知や、ＣＰＵ４０
６の指示により出力負荷を駆動する。In FIG. 1, reference numeral 520 denotes a main control circuit section including the CPU circuit section 405 in FIG. The SIOC 521 is mounted in the main control circuit unit 520.
The SIOC 521 is connected to the CPU 406 mounted on the main control circuit unit 520 via a BUS interface, and notifies the CPU 406 of an input load status and the CPU 40.
The output load is driven by the instruction of 6.

【００４２】ＳＩＯＣ５２１からは、前述の様にシリア
ルラインを通して５０１〜５０９のシリアルノードユニ
ットに接続している。５０１はカセット２３１から用紙
を給紙制御するための制御ユニットである。５０１には
出力シリアルノード５１０と入力シリアルノード５１１
を含んでおり、出力シリアルノード５１０には、給紙ロ
ーラ２３５の駆動クラッチ、ピックアップローラ２３３
の駆動ソレノイド、カセット２３１の用紙リフター（不
図示）駆動クラッチ、および給紙ローラ直後の搬送パス
部駆動クラッチが接続されている。The SIOC 521 is connected to the serial node units 501 to 509 through the serial lines as described above. Reference numeral 501 denotes a control unit for controlling paper feeding from the cassette 231. Reference numeral 501 denotes an output serial node 510 and an input serial node 511.
The output serial node 510 includes a drive clutch for the paper feed roller 235 and a pickup roller 233.
, A paper lifter (not shown) drive clutch of the cassette 231, and a transport path drive clutch immediately after the paper feed roller.

【００４３】また、入力シリアルノード５１１には、カ
セット２３１内の紙有り検知センサ、カセット２３１の
用紙リフトを制御するための用紙上面検知センサ、給紙
ローラ後にあり搬送部パス部紙検知センサが接続されて
いる。５０２，５０３は、５０１と同じユニットであ
り、それぞれカセット２３２、デッキからの給紙制御を
するユニットである。５０１〜５０３はモジュール化さ
れ、給紙段毎に１つ接続される。The input serial node 511 is connected to a paper presence sensor in the cassette 231, a paper upper surface detection sensor for controlling the paper lift of the cassette 231, and a paper sensor in the transport path portion after the paper feed roller. Have been. Numerals 502 and 503 denote the same units as 501, and control paper feed from the cassette 232 and the deck, respectively. Reference numerals 501 to 503 are modularized, and one is connected for each paper feed stage.

【００４４】５０４は両面トレイ２５６の用紙の横方向
を規制する規制板駆動ユニットである。５０４には出力
シリアルノード５１２と入力シリアルノード５１３を含
んでいる。５１３には規制板を駆動する４相２励磁駆動
のステッピングモータが接続されている。入力シリアル
ノード５１３には規制板の位置を判断するためのセンサ
が接続されている。Reference numeral 504 denotes a regulation plate drive unit for regulating the width of the sheet on the double-sided tray 256. 504 includes an output serial node 512 and an input serial node 513. Reference numeral 513 is connected to a four-phase two-excitation drive stepping motor that drives the regulating plate. To the input serial node 513, a sensor for determining the position of the regulating plate is connected.

【００４５】この規制板の位置検知センサと規制板との
関係を図５を用いて説明する。The relationship between the position detecting sensor of the regulating plate and the regulating plate will be described with reference to FIG.

【００４６】図５に示す様にステッピングモータ６０１
により駆動ベルト６０５を介して、規制板６０２は図内
の矢印方向に移動する。図５の６０２の位置は最大用紙
幅の場合を示し、６０２′は最小用紙幅の場合を示して
いる。規制板には位置検知用のフラグ６０３が取り付け
られている。位置検知センサ６０４は両面トレイ２５６
に固定されており、規制板６０２が、画像形成装置が搬
送できる最大用紙サイズよりも開いた位置に配置されて
いる。ステッピングモータ６０１への駆動はＳＩＯＣの
ステッピングモータ制御モードの内部タイマーによる自
動相パターン切換モードで、ストローブ信号を使用せず
に駆動される。As shown in FIG. 5, the stepping motor 601
As a result, the regulating plate 602 moves in the direction of the arrow in the figure via the drive belt 605. The position 602 in FIG. 5 indicates the case of the maximum sheet width, and 602 'indicates the case of the minimum sheet width. A flag 603 for position detection is attached to the regulating plate. The position detection sensor 604 is a double-sided tray 256
, And the regulating plate 602 is disposed at a position that is larger than the maximum sheet size that can be conveyed by the image forming apparatus. The stepping motor 601 is driven without using a strobe signal in an automatic phase pattern switching mode using an internal timer in the stepping motor control mode of the SIOC.

【００４７】規制板６０２は画像形成開始時に初期化動
作を行う。初期化動作は、まずセンサがＯＮした位置で
ＳＩＯＣ５２１からＣＰＵ４０６にセンサの受信データ
変化発生割り込みが発生する様に設定し、規制板６０２
を開く方向に連続モードで駆動する。センサがＯＮした
位置を、ＣＰＵ４０６はＳＩＯＣ５２１からの割り込み
で判断し、ＣＰＵ４０６は後述するＳＩＯＣ５２１のス
テッピングモータの動作モードの非常停止のホスト信号
定速ステップとホスト信号用減速ステップ設定レジスタ
を設定し、非常停止のホスト信号をセットする。この
時、停止位置はセンサＯＮの位置から１０パルス分移動
させて停止する様にセットする。尚、上記二つのレジス
タはステッピングモータ駆動開始前に設定しておいても
よい。The regulating plate 602 performs an initialization operation at the start of image formation. In the initialization operation, first, the SIOC 521 sets the CPU 406 to generate a sensor reception data change generation interrupt at the position where the sensor is turned on.
Drive in continuous mode in the opening direction. The CPU 406 determines the position where the sensor is turned on by an interrupt from the SIOC 521, and the CPU 406 sets a host signal constant speed step and a host signal deceleration step setting register of the emergency stop of the operation mode of the stepping motor of the SIOC 521, which will be described later. Set the stop host signal. At this time, the stop position is set so as to be moved by 10 pulses from the position where the sensor is turned on and then stopped. The above two registers may be set before the start of the stepping motor drive.

【００４８】その後、センサがＯＦＦした位置でＳＩＯ
Ｃ５２１からＣＰＵ４０６にセンサの受信データ変化発
生割り込みが発生する様に設定し、移動方向を反転す
る。センサがＯＦＦした位置を、ＣＰＵ４０６はＳＩＯ
Ｃ５２１からの割り込みで判断し、ＣＰＵ４０６は後述
するＳＩＯＣ５２１のステッピングモータの動作モード
の非常停止のホスト信号定速ステップとホスト信号用減
速ステップ設定レジスタを、搭載する用紙の横幅の位置
から１０ｍｍ手前の位置まで移動させる値に設定し、非
常停止のホスト信号をセットする。Thereafter, at the position where the sensor is turned off, SIO
C521 is set in the CPU 406 so that a reception data change occurrence interrupt of the sensor is generated, and the moving direction is reversed. The CPU 406 determines the position where the sensor is turned off by the SIO.
The CPU 406 determines the emergency stop host signal constant speed step and the host signal deceleration step setting register of the operation mode of the stepping motor of the SIOC 521, which will be described later, at a position 10 mm before the width of the paper to be mounted. Set the value to move to and set the emergency stop host signal.

【００４９】用紙積載時は、前述のＳＩＯＣステッピン
グモータ制御モードで内部タイマーによる自動相パター
ン切換モードで定速設定モードを用いて、紙が両面トレ
イ２５６に入った時に一度用紙の横幅の位置に規制板６
０２を閉じてから用紙横幅＋１０ｍｍの位置に再度開
く。At the time of loading paper, the above-mentioned SIOC stepping motor control mode uses the internal timer to control the automatic phase pattern switching mode using the constant speed setting mode, and once the paper enters the double-sided tray 256, the paper is once restricted to the horizontal width position. Board 6
02 is closed and then reopened at the position of the paper width +10 mm.

【００５０】図１に示す５０５はレジストローラ駆動ド
ライバーユニットである。５０５には出力シリアルノー
ド５１４と入力シリアルノード５１６を含んでおり、出
力シリアルノード５１４にはレジストローラ２３７の駆
動クラッチが接続されている。また、入力シリアルノー
ド５１５には、レジストローラのタイミングをとるため
のレジストローラ前センサが接続されている。５０６は
定着駆動ユニットである。５０６には出力シリアルノー
ド５１６と入力シリアルノード５１７を含んでおり、出
力シリアルノード５１４には定着ローラ駆動クラッチ、
定着ローラの汚れ除去用のウェイブ巻き取り駆動ソレノ
イドが接続され、入力シリアルノード５１５には、定着
入口センサと定着出口センサが接続されている。Reference numeral 505 shown in FIG. 1 denotes a registration roller drive driver unit. Reference numeral 505 includes an output serial node 514 and an input serial node 516, and a drive clutch of the registration roller 237 is connected to the output serial node 514. The input serial node 515 is connected to a pre-registration roller sensor for timing the registration roller. Reference numeral 506 denotes a fixing drive unit. 506 includes an output serial node 516 and an input serial node 517, and the output serial node 514 includes a fixing roller driving clutch,
A wave take-up drive solenoid for removing dirt from the fixing roller is connected, and a fixing inlet sensor and a fixing outlet sensor are connected to the input serial node 515.

【００５１】この二つのセンサにより定着部のＪＡＭ検
知を行ったり、定着以外でＪＡＭが発生した場合の定着
ローラ駆動停止のタイミングを判断する。５０７は反転
排紙駆動ユニットである。５０７には出力シリアルノー
ド５１８と入力シリアルノード５１９を含んでおり、出
力シリアルノード５１８には、パス切換のフラッパ２５
４，２５７の駆動ソレノイドと、反転ローラ２６２，２
６３の駆動方向切換ＣＬがそれぞれ接続され、入力シリ
アルノード５１９には、定着外排紙ローラ２４２とフラ
ッパ２５４の間にある、内排紙センサと外排紙ローラの
外側にある外排紙センサと反転排紙時の反転タイミング
を検知する反転センサが接続されている。各々のクラッ
チ、ソレノイドは、センサの検知タイミングにより制御
される。The JAM of the fixing unit is detected by these two sensors, and the timing of stopping the driving of the fixing roller when a JAM occurs other than the fixing is determined. Reference numeral 507 denotes a reverse sheet discharge drive unit. 507 includes an output serial node 518 and an input serial node 519, and the output serial node 518 includes a flapper 25 for path switching.
4,257 drive solenoids and reversing rollers 262,2
63 are connected to the input serial node 519. The input serial node 519 includes an inner discharge sensor between the outer fixing discharge roller 242 and the flapper 254, and an outer discharge sensor outside the outer discharge roller. A reversing sensor for detecting the reversing timing at the time of reversing paper discharge is connected. Each clutch and solenoid is controlled by the detection timing of the sensor.

【００５２】５０８，５０９は光学ユニットの走査駆動
制御のためのユニットである。５０８は光学スキャナ２
０２の位置を検知するための入力シリアルノードであ
り、光学スキャナ２０２のホームポジションを検知する
ホームポジションセンサ、画像露光開始位置を検知する
画先センサ、シェーディング可能位置に光学スキャナが
あるか否かを判断するための、シェーディング位置検知
センサが接続されている。Reference numerals 508 and 509 denote scanning drive control units for the optical unit. 508 is an optical scanner 2
02 is an input serial node for detecting the position of the optical scanner 202, a home position sensor for detecting the home position of the optical scanner 202, an image sensor for detecting the image exposure start position, and whether or not the optical scanner is located at the shadeable position. A shading position detection sensor for determination is connected.

【００５３】５０９は、光学スキャナ２０２を走査駆動
するためのステッピングモータである。５０９は５相の
ステッピングモータであり、ＳＩＯＣ５２１のステッピ
ングモータ駆動パターン出力を５相２−３励磁出力で駆
動する。又、ＳＩＯＣ５２１のステッピングタイミング
モードは外部トリガモードに設定され、ＣＰＵ４０６か
らのトリガパルスに同期して相パターンを切り替える。
ＣＰＵ４０６は画先センサの検知でセンサ受信データ変
化発生割り込みを発生するようにＳＩＯＣ５２１を設定
することで、画先の位置で割り込みを受信して、トリガ
パルスの周期と数を制御する。Reference numeral 509 denotes a stepping motor for driving the optical scanner 202 for scanning. Reference numeral 509 denotes a five-phase stepping motor, which drives the stepping motor drive pattern output of the SIOC 521 with a five-phase 2-3 excitation output. The stepping timing mode of the SIOC 521 is set to the external trigger mode, and the phase pattern is switched in synchronization with a trigger pulse from the CPU 406.
The CPU 406 sets the SIOC 521 to generate a sensor reception data change occurrence interrupt upon detection of the image sensor, receives the interrupt at the image image position, and controls the cycle and number of trigger pulses.

【００５４】５０１から５０８までのユニットにある入
力シリアルノードのセンサ入力値は、ＳＩＯＣ５２１で
２度読みされ続けて同じ値になった値をＣＰＵ４０６に
通知している。又、入力センサにおいて、通常、ＳＩＯ
Ｃ５２１はセンサを常に所定時間毎にサーチしてセンサ
値を読み込みＣＰＵ４０６からの割り込み発生パターン
の一致を判断しているが、ＣＰＵ４０６からの読み込み
要求によりセンサの値を読み出してＣＰＵ４０６へ通知
する。上記搬送パス部のセンサには、所定時間毎のサー
チ以外に、ＣＰＵ４０６からの要求によっても読み出し
が行われる。The sensor input values of the input serial nodes in the units 501 to 508 are read twice by the SIOC 521, and notify the CPU 406 of the same value. Also, in the input sensor, usually, SIO
The C521 always searches the sensor at predetermined time intervals and reads the sensor value to determine the coincidence of the interrupt generation pattern from the CPU 406. However, the C521 reads the sensor value in response to the read request from the CPU 406 and notifies the CPU 406 of the value. The reading of the sensor of the transport path unit is also performed by a request from the CPU 406 in addition to the search every predetermined time.

【００５５】又、ＳＩＯＣのセンサ入力の値は、ＣＰＵ
４０６からは入力シリアルノード毎にＣＰＵ４０６バス
ＩＦのマップで参照される。そのため、紙搬送パス部の
紙の滞留状態などを確認する時に、それぞれのアドレス
マップにあるデータを１つづつ参照しなければならな
い。そこで、紙搬送パス部のセンサ、すなわち５０１，
５０２，５０３のユニット内の入力シリアルノードに接
続されている給紙ローラの後にある搬送部パス部紙検知
センサと、５０５のユニット内の入力シリアルノード５
１５に接続されているレジストローラ前センサと、５０
６のユニット内の入力シリアルノード５１７に接続され
ている定着入口センサと定着出口センサと、５０７のユ
ニット内の入力シリアルノード５１９に接続されている
定着外排紙ローラ１４２とフラッパ１５４の間にある内
排紙センサと外排紙ローラの外側にある外排紙センサと
反転排紙時の反転タイミングを検知する反転センサの状
態をＳＩＯＣの受信データ並び変え制御機能をもちいて
ＳＩＯＣの内部で新たにこれらのセンサ情報を集めたマ
ップを形成する。これにより、ＣＰＵ２０６は搬送パス
内の紙有り、無しの判断は入力ドライバーそれぞれに対
応したバスＩＦのマップを全て見ること無しに、容易に
確認できる。又、本体メインモータ（不図示）の駆動を
行う出力シリアルノード（不図示）と、定着のヒータの
ＯＮ／ＯＦＦ駆動を行う出力が接続されている出力シリ
アルノード（不図示）が接続されているシリアルライン
のチャンネルは、出力シリアルノードに後述する上書き
モードを設定する。上書き回数は４に設定し、ＳＩＯＣ
から同じデータが送信されてきた場合に出力を設定する
様にする。これにより、モータ駆動や、定着ヒータなど
の安全に関わる駆動に対して、シリアルラインのノイズ
などによるエラーで異常動作が発生することを防ぐ。更
に、上記シリアルライン以外は、シリアルラインのノイ
ズによるエラーが発生した場合にはＳＩＯＣによりデー
タの自動再送を行う様に設定する。Also, the value of the SIOC sensor input is
From 406, each input serial node is referred to in the map of the CPU 406 bus IF. Therefore, when confirming the state of paper staying in the paper transport path section, it is necessary to refer to the data in each address map one by one. Therefore, the sensors in the paper transport path, that is, 501,
A transport path paper detection sensor after the paper feed roller connected to the input serial nodes in the units 502 and 503; and the input serial node 5 in the unit 505
A registration roller front sensor connected to 15;
6 unit between the fixing inlet sensor and the fixing outlet sensor connected to the input serial node 517, and the unit 507 between the outside fixing roller 142 and the flapper 154 connected to the input serial node 519. The state of the internal paper discharge sensor, the external paper discharge sensor outside the external paper discharge roller, and the reversal sensor that detects the reversal timing at the time of reversal paper discharge are newly changed inside the SIOC using the SIOC received data rearrangement control function. A map that collects these sensor information is formed. Thus, the CPU 206 can easily determine whether or not there is paper in the transport path without looking at all the bus IF maps corresponding to the input drivers. Further, an output serial node (not shown) for driving a main body main motor (not shown) is connected to an output serial node (not shown) to which an output for ON / OFF driving of a fixing heater is connected. The serial line channel sets an overwrite mode to be described later in the output serial node. The overwrite count is set to 4 and the SIOC
Set the output when the same data is sent from. As a result, abnormal operation due to errors due to serial line noise or the like is prevented from occurring for motor driving and driving related to safety such as a fixing heater. In addition, other than the above-mentioned serial line, if an error occurs due to noise in the serial line, it is set so that automatic retransmission of data is performed by SIOC.

【００５６】シリアルＩ／Ｏコントローラ（ＳＩＯＣ）
５２１ 以下シリアルＩ／Ｏコントローラ（ＳＩＯＣ）５２１の
詳細な説明を行う。 Serial I / O controller (SIOC)
521 and below The serial I / O controller (SIOC) 521 will be described in detail.

【００５７】シリアルＩ／Ｏコントローラ（ＳＩＯＣ）
５２１は、ＣＰＵ、ＲＯＭ、ＲＡＭ、割り込みコントロ
ーラ、バスインターフェース、シリアルチャネルインタ
ーフェース、ステッピングモータコントローラを１チッ
プに集積した高機能通信制御チップである。Serial I / O controller (SIOC)
Reference numeral 521 denotes a high-performance communication control chip in which a CPU, a ROM, a RAM, an interrupt controller, a bus interface, a serial channel interface, and a stepping motor controller are integrated on one chip.

【００５８】シリアルＩ／Ｏコントローラ（ＳＩＯＣ）
５２１は、図６に示すように内部のデバイスを制御する
メイン制御部７０１、ホストとの接続の為のホストイン
ターフェース部７０２、通信制御を実行するシリアルＩ
／Ｏ制御部７０３、ステッピングモータの制御を司るス
テッピングモータ制御部７０４で構成されており、さら
にシリアルＩ／Ｏ制御部７０３を介して、センサなどを
接続するセンサロジックＩＣが実装された入力シリアル
ノード７１１〜７１３や電磁クラッチ、ステッピングモ
ータなどを接続するプリドライバＩＣが実装された出力
シリアルノード７１４〜７１６に接続されている。Serial I / O controller (SIOC)
Reference numeral 521 denotes a main control unit 701 for controlling internal devices, a host interface unit 702 for connection with a host, and a serial I / O unit for executing communication control, as shown in FIG.
An input serial node comprising an I / O control section 703 and a stepping motor control section 704 for controlling a stepping motor, and further having a sensor logic IC for connecting sensors and the like via the serial I / O control section 703 711 to 713 and output serial nodes 714 to 716 on which pre-driver ICs for connecting electromagnetic clutches, stepping motors and the like are mounted.

【００５９】（１）メイン制御部７０１ メイン制御部は、内部制御を実行するためにＣＰＵ７０
１ａ、ＲＯＭ７０１ｂ、ＲＡＭ７０１ｃ、タイマー７０
１ｄ、及び割り込みコントローラ７０１ｅで構成されて
おり、後述する他の制御部の内部制御とホストＩ／Ｆ部
を介してホスト側との制御を行っている。(1) Main Control Unit 701 The main control unit is a CPU 70 for executing internal control.
1a, ROM 701b, RAM 701c, timer 70
1d and an interrupt controller 701e, and performs internal control of another control unit to be described later and control with the host via a host I / F unit.

【００６０】（２）ホストインターフェース部７０２ ホストインターフェース部は、他の制御部とホスト側と
のインターフェースをとる為、いわゆるアドレスバス、
データバス、及びそれに伴う制御線の制御を行うバスイ
ンターフェース７０２ａなどより構成され、アドレス幅
は１０ビット、データバス幅は８／１６ビットの切り替
え可能、またコントローラ内部リソースとホスト側とが
同一アドレスをアクセスした場合の競合調停機能などを
有している。(2) Host interface section 702 The host interface section is a so-called address bus for interfacing another control section with the host.
It is composed of a data bus and a bus interface 702a for controlling a control line associated therewith. The address width is 10 bits and the data bus width is 8/16 bits. The controller internal resources and the host can share the same address. It has a contention arbitration function when accessing.

【００６１】（３）シリアルＩ／Ｏ制御部７０３ シリアルＩ／Ｏ制御部は、各チャネル同じ構成をとる１
０チャネルのシリアルチャネル（ＳＩＯＣ）７０４ａ、
ボーレートジェネレータ７０３ｂ、ホストとのコミュニ
ケーションを仲介する制御レジスタ群７０３ｃで構成さ
れている。このシリアルチャネルは、クロック（ＳＣ
Ｋ）とデータ（ＳＤＴ）の２線式の構成になっていて半
二重通信を行う。データは８ビット単位で送受信してお
り、ボーレートは最大１Ｍｂｐｓである。ノード間隔は
最大１ｍまでで、かつ、シリアルＩ／Ｏコントローラ
（ＩＳＯＣ）５２１から最終端のノード間での距離は最
大２ｍである。１チャネルに対しては最大３つのアドレ
スを接続可能であり、１つのアドレスに対して接続可能
なノードは８ビットまでである。各チャネルは送信バッ
ファ、受信バッファ、６つの制御レジスタ（シリアルモ
ードレジスタ（ＳＣｎＭＯＤ）、シリアルコマンドレジ
スタ（ＳＣｎＣＭＤ）、シリアル割り込みマスクレジス
タ（ＳＣｎＩＮＴ）、シリアルステータスレジスタ（Ｓ
ＣｎＳＲ）、シリアル接続チェック結果レジスタ、ボー
レートコントロールレジスタ）と３つの送信データレジ
スタ、４つの受信データレジスタを有し、送信データレ
ジスタ、及び受信データレジスタは、接続するノードの
アドレスに１対１に対応する。また、全体として１６ビ
ットのシリアル割り込み発生チャネルレジスタを有する
（各レジスタについての詳細は後述する）。(3) Serial I / O control section 703 The serial I / O control section has the same configuration for each channel.
0 serial channel (SIOC) 704a,
The baud rate generator 703b includes a control register group 703c that mediates communication with the host. This serial channel uses a clock (SC
K) and data (SDT) in a two-wire system and perform half-duplex communication. Data is transmitted and received in 8-bit units, and the baud rate is 1 Mbps at maximum. The node interval is a maximum of 1 m, and the distance from the serial I / O controller (ISOC) 521 to the last node is 2 m at the maximum. Up to three addresses can be connected to one channel, and the number of nodes that can be connected to one address is up to 8 bits. Each channel includes a transmission buffer, a reception buffer, six control registers (serial mode register (SCnMOD), serial command register (SCnCMD), serial interrupt mask register (SCnINT), and serial status register (S
CnSR), serial connection check result register, baud rate control register), three transmission data registers, and four reception data registers. The transmission data registers and the reception data registers correspond one-to-one to the addresses of the nodes to be connected. I do. Further, it has a 16-bit serial interrupt generation channel register as a whole (details of each register will be described later).

【００６２】通信フォーマット 通信モードはすべて、図７のフォーマットを基本にして
いる。ただし、フォーマットによってビットの意味が多
少異なる場合もある。Communication Format All communication modes are based on the format shown in FIG. However, the meaning of the bits may be slightly different depending on the format.

【００６３】またリセットモードと接続チェックモード
では、図７のフレームが２回連続し、１フレームは１７
クロックで８ビットのデータを転送する。In the reset mode and the connection check mode, the frame shown in FIG.
8-bit data is transferred by a clock.

【００６４】・ＳＴ：スタートコンディションビット フレームの開始を知らせるビットであり、「０」でフレ
ームの開始を知らせる。ST: Start condition bit This bit indicates the start of the frame, and "0" indicates the start of the frame.

【００６５】・Ｒ／Ｗ：通信方向ビット 次のＡ０，Ａ１，Ａ２と併せて通信モードを指定する。
ノーマルモードでは、通信が受信と送信のどちらなのか
を知らせるビットである。R / W: communication direction bit Specifies the communication mode together with the following A0, A1, and A2.
In the normal mode, this bit indicates whether communication is reception or transmission.

【００６６】「０」で送信。Transmit with "0".

【００６７】「１」で受信。Received at "1".

【００６８】・Ａ０，Ａ１，Ａ２：アドレスビット（３
ｂｉｔ） 上記のＲ／Ｗと併せて通信モードを指定する。指定は、
図８のようになる。A0, A1, A2: Address bits (3
bit) A communication mode is specified in combination with the above R / W. The specification is
As shown in FIG.

【００６９】・ｂ０〜ｂ７：データビット（８ｂｉｔ） 通信データで、接続されているノードのビット数に関わ
らず８ビットである。送信の時はコントローラから一番
遠いノードのデータから順に出力され、受信の時はコン
トローラから一番近いノードのデータから順に入力され
る。リセットモードと接続チェックモードの時は「Ｆ
Ｆ」である。B0 to b7: data bits (8 bits) Communication data, which is 8 bits regardless of the number of bits of the connected node. At the time of transmission, data of the node farthest from the controller is output in order, and at the time of reception, data of the node closest to the controller is input in order. In reset mode and connection check mode, "F
F ".

【００７０】・ＰＡ：パリティビット ノーマルモードの時に、通信データが正しいかをチェッ
クするためのビットであり、偶数パリティである。PA: Parity bit A bit for checking whether communication data is correct in the normal mode, and has even parity.

【００７１】ノード側でパリティを計算するのは、同一
アドレス中の一番端のノードだけで、送信ではコントロ
ーラからノードへ、受信ではノードからコントローラへ
送られる。リセットモード、及び接続チェックモードで
は「１」である。The node calculates the parity only at the endmost node in the same address, and is sent from the controller to the node for transmission and sent from the node to the controller for reception. It is "1" in the reset mode and the connection check mode.

【００７２】・ＡＣＫ：アクノリッジビット 送信モードの時に、受け取ったデータがパリティエラー
が発生したかどうかをノードがシリアルコントローラに
知らせるためのビットである。ACK: acknowledge bit This bit is used by the node to notify the serial controller whether or not the received data has a parity error in the transmission mode.

【００７３】パリティエラーを検出するのは、上のパリ
ティビットの時と同様に、同一アドレス中の一番端のノ
ードだけで、同一アドレスの他のノードにもアクノリッ
ジを伝える必要がある。これは最後のストップビットで
知らせる。受信モード、リセットモード、及び接続チェ
ックモードでは「１」である。As in the case of the above parity bit, it is necessary to detect a parity error only at the extreme end node in the same address and to transmit an acknowledgment to other nodes in the same address. This is signaled by the last stop bit. It is "1" in the reception mode, the reset mode, and the connection check mode.

【００７４】「０」：パリティエラーなし 「１」：パリティエラーあり ・ＣＦＡ：データ衝突回避ビット データの入出力方向が変わるために、データが衝突しな
いように回避するためのダミービットである。"0": No parity error "1": Parity error ・ CFA: Data collision avoidance bit This is a dummy bit for avoiding data collision so that the data input / output direction changes.

【００７５】・ＳＰ：ストップビット フレームの終了を知らせるビットであり、送信モードで
パリティエラーが発生したかどうかも知らせる。SP: stop bit This bit indicates the end of the frame, and also indicates whether a parity error has occurred in the transmission mode.

【００７６】「０」：送信フレームでパリティエラーが
発生 「１」：フレーム正常終了 通信モード 送信モード、受信モード、接続チェックモード、リセッ
トモードの４つのモードを有する。以下、各モードにつ
いて説明する。"0": Parity error occurs in transmission frame "1": Normal end of frame Communication mode There are four modes: transmission mode, reception mode, connection check mode, and reset mode. Hereinafter, each mode will be described.

【００７７】送信モード 送信するには、まずシリアルコマンドレジスタ（ＳＣｎ
ＣＭＤ）１の送信許可ビット（ＴＸＥ）を「１」にセッ
トする。この状態でシリアル送信データレジスタ（ＳＣ
ｎＴＤＴ）にデータを書き込むと送信を開始する。送信
許可ビット（ＴＸＥ）は、１度「１」にセットすると、
「０」にクリアするまで「１」のままなので、１度
「１」にセットした後は、シリアル送信データレジスタ
（ＳＣｎＴＤＴ）にデータを書き込むだけで送信する。
ただし、まだ前のデータの送信中で、送信バッファにデ
ータが残っている場合は、前の送信が終了するまで待
つ。ダブルバッファ構成になっているので、シリアル送
信データレジスタ（ＳＣｎＴＤＴ）から送信バッファに
データが転送されると、送信割り込みが発生する。この
ときシリアルステータスレジスタ（ＳＣｎＳＲ）の送信
エンプティビットが「１」にセットされ、リードすると
「０」にクリアされる。送信割り込みは、シリアル割り
込みマスクレジスタ（ＳＣｎＩＮＴ）の送信割り込み許
可ビット（ＩＮＴＴＸ）を「０」にする事でマスクする
ことが可能である。ノードでは、送信データからパリテ
ィ（偶数パリティ）を計算して、コントローラから受け
取ったパリティビットと同じ値ならばＡＣＫビットで
「０」をコントローラに返し、パリティが一致しなかっ
た場合には、ＡＣＫビットで「１」に返す。コントロー
ラはこのＡＣＫビットにより、パリティエラーの発生を
判断する。パリティエラーが未発生ならばストップビッ
トに「１」を送信し、エラー発生時はストップビットに
「０」を送信する。Transmission Mode To transmit, first, the serial command register (SCn
The transmission permission bit (TXE) of the CMD 1 is set to “1”. In this state, the serial transmission data register (SC
When data is written to (nTDT), transmission starts. Once the transmission permission bit (TXE) is set to "1",
Since it remains "1" until it is cleared to "0", once it is set to "1", it is transmitted simply by writing data to the serial transmission data register (SCnTDT).
However, if the previous data is still being transmitted and data remains in the transmission buffer, the process waits until the previous transmission ends. Because of the double buffer configuration, when data is transferred from the serial transmission data register (SCnTDT) to the transmission buffer, a transmission interrupt occurs. At this time, the transmission empty bit of the serial status register (SCnSR) is set to "1", and when read, it is cleared to "0". The transmission interrupt can be masked by setting the transmission interrupt enable bit (INTTX) of the serial interrupt mask register (SCnINT) to “0”. The node calculates parity (even parity) from the transmission data, returns "0" to the controller with an ACK bit if the parity bit received from the controller is the same value, and returns an ACK bit if the parity does not match. To return to "1". The controller determines the occurrence of a parity error based on the ACK bit. If no parity error has occurred, “1” is transmitted to the stop bit, and if an error occurs, “0” is transmitted to the stop bit.

【００７８】フレーム単位のエラーと自動再送 パリティエラーが発生したときは、シリアルモードレジ
スタ（ＳＣｎＭＯＤ）のリトライ制御ビット（ＲＳＴＲ
Ｔ）が「０」の時はフレームの終了時にエラー割り込み
を発生させ、ステータスレジスタのパリティエラービッ
ト（ＰＥＲＲ）を「１」にセットし、リトライ制御ビッ
ト（ＲＳＴＲＴ）が「１」の時は再度送信を行う。２度
目の送信でもパリティエラーが発生したときは、フレー
ムの終了時にエラー割り込みを出して、ステータスレジ
スタのパリティエラービットを「１」にセットする。When a frame-based error and an automatic retransmission parity error occur, the retry control bit (RSTR) of the serial mode register (SCnMOD) is used.
When T) is “0”, an error interrupt is generated at the end of the frame, the parity error bit (PERR) of the status register is set to “1”, and when the retry control bit (RSTRT) is “1”, Send. If a parity error occurs even in the second transmission, an error interrupt is issued at the end of the frame, and the parity error bit in the status register is set to "1".

【００７９】また、もう１つの自動再送モードが用意さ
れており、これは、パリティエラーが発生したときに任
意の回数ソフトによる自動再送を行うモードである。自
動再送の回数指定は、ソフト自動再送回数レジスタ（Ｓ
ＣｎＳＲＮ）に行い、ソフト自動再送機能を使用するか
は、シリアルモードレジスタ（ＳＣｎＭＯＤ）のソフト
リトライ制御ビット（ＳＲＳＴＲＴ）を「１」に設定す
る事で行う。このモードを使用することで、送信データ
を確実にシリアル出力ノードに反映する事が可能になる
が、再送分データ量が増加するので、送信実効パフォー
マンスは、若干落ちる事になるので、前記のモードは、
ホスト側から前記のレジスタを通して指定可能である。Another automatic retransmission mode is provided. In this mode, when a parity error occurs, automatic retransmission by software is performed an arbitrary number of times. The number of automatic retransmissions is specified in the software automatic retransmission number register (S
CnSRN) and whether to use the soft automatic retransmission function is performed by setting the soft retry control bit (SRSTRT) of the serial mode register (SCnMOD) to “1”. By using this mode, the transmission data can be surely reflected on the serial output node.However, since the amount of data for retransmission increases, the transmission effective performance slightly decreases. Is
It can be specified from the host through the above register.

【００８０】上書きモード また、エラーに関わらず必ず複数回同じデータを送信
し、シリアル出力ノードは、複数回同じデータを受信し
た事で、データ出力するモードも有している。このモー
ドにおける上書き回数指定は、上書き回数レジスタ（Ｓ
ＣｎＯＶＮ）に行い、上書き機能を使用するかは、シリ
アルモードレジスタ（ＳＣｎＭＯＤ）の上書き機能制御
ビット（ＳＣＯＶＮ）を「１」に設定する事で行う。こ
のモードを使うことにより、送信実効パフォーマンス
は、半分以下におちるが送信出力データの確実性は大幅
に向上させることができる。Overwrite mode Also, there is a mode in which the same data is always transmitted a plurality of times regardless of errors, and the serial output node outputs the data when the same data is received a plurality of times. In this mode, the number of overwrites is specified by the overwrite number register (S
CnOVN) and whether to use the overwrite function is set by setting the overwrite function control bit (SCOVN) of the serial mode register (SCnMOD) to “1”. By using this mode, the transmission effective performance falls to less than half, but the reliability of the transmission output data can be greatly improved.

【００８１】受信モード 受信には１回だけ受信するシングルモードと連続して受
信するリピートモードとがある。どちらの場合も、シリ
アルモードレジスタのアドレス制御ビット（ＡＤ２／１
／０）で受信するアドレスを指定してから、シリアルコ
マンドレジスタ（ＳＣｎＣＭＤ）の受信許可ビット（Ｒ
ＸＥ）を「１」にセットすることで、受信を開始する。
シングルモードではこの受信許可ビット（ＲＸＥ）は、
受信が終了した時点で「０」にクリアされ、リピートモ
ードでは、「０」を書き込むまで「１」のままである。
このビットに「０」を書き込んだ後、実行中の受信が終
了した時点で通信が終了する。シングル／リピートモー
ドの切り替えは、シリアルモードレジスタの受信リピー
ト制御ビット（ＲＰＴ）で制御する。このビットが
「０」でシングル、「１」でリピートとなる。１アドレ
ス分の受信が終了すると、受信割り込みが発生して、ス
テータスレジスタのビット１の受信終了ビットが「１」
にセットされ、ステータスレジスタはリードすると
「０」にクリアされる。受信割り込みは、シリアル割り
込みマスクレジスタ（ＳＣｎＩＮＴ）の受信割り込み許
可ビット（ＩＮＴＲＸ）を「０」にする事でマスクされ
る。コントローラは、受信したデータからパリティ（偶
数パリティ）を計算し、これを受け取ったパリティの値
と比較する。値が同じならば受信データをシリアル受信
データレジスタｍ−１（ＳＣｎＲＤＴｍ−１）に書き込
み、受信割り込みを発生する。またシリアルステータス
レジスタ（ＳＣｎＳＲ）の受信終了ビットが「１」にセ
ットされる。パリティの値が異なった場合は、シリアル
モードレジスタ（ＳＣｎＭＯＤ）のリトライ制御ビット
（ＲＳＴＲＴ）の設定により動作が異なり、リトライ制
御ビットが「０」の時は、パリティエラービット「１」
にセットし、かつ、エラー割り込みを発生する。これに
対してエラー時のリトライ制御ビットが「１」の時は再
度受信する。２度目の受信で、パリティが一致したら、
受信データをシリアル受信データレジスタｍ−１（ＳＣ
ｎＲＤＴｍ−１）に書き込み、受信割り込みを発生す
る。また受信レディビットが「１」にセットされる。２
度目の受信でもパリティが一致しなかった場合は、パリ
ティエラービットを「１」にセットし、かつエラー割り
込みを発生する。このとき受信終了ビットが「１」にセ
ットされる。Reception Mode Reception includes a single mode in which reception is performed only once and a repeat mode in which reception is performed continuously. In either case, the address control bit (AD2 / 1 /
/ 0), specify the reception address, and then set the reception enable bit (R) in the serial command register (SCnCMD).
XE) is set to "1" to start reception.
In the single mode, the reception permission bit (RXE) is
It is cleared to "0" when reception is completed, and remains "1" until "0" is written in the repeat mode.
After "0" is written to this bit, the communication ends when the current reception ends. Switching between the single mode and the repeat mode is controlled by a reception repeat control bit (RPT) of a serial mode register. When this bit is "0", it is single, and when it is "1", it is repeated. When reception of one address is completed, a reception interrupt is generated and the reception end bit of bit 1 of the status register is set to “1”.
And the status register is cleared to "0" when read. The reception interrupt is masked by setting the reception interrupt enable bit (INTRX) of the serial interrupt mask register (SCnINT) to “0”. The controller calculates a parity (even parity) from the received data and compares the parity with the received parity value. If the values are the same, the reception data is written into the serial reception data register m-1 (SCnRDTm-1), and a reception interrupt is generated. Also, the reception end bit of the serial status register (SCnSR) is set to "1". If the parity value is different, the operation differs depending on the setting of the retry control bit (RSTRT) of the serial mode register (SCnMOD). When the retry control bit is "0", the parity error bit is "1".
And an error interrupt is generated. On the other hand, when the retry control bit at the time of the error is "1", it is received again. If the parity matches at the second reception,
The received data is stored in the serial received data register m-1 (SC
nRDTm-1) to generate a reception interrupt. The reception ready bit is set to "1". 2
If the parity does not match even at the second reception, the parity error bit is set to "1" and an error interrupt is generated. At this time, the reception end bit is set to "1".

【００８２】２値比較 ２値比較とは連続して２回同じ値がくるまで受信を繰り
返し、２回同じ値であった時点で受信データをレジスタ
に書き込み、受信終了を発生するモードである。このモ
ードにするには、シリアルモードレジスタの２値比較制
御ビットを「１」にセットする。このモードを使うこと
で、ホスト側で２値比較を行う必要がなくなり、ホスト
ＣＰＵの負荷軽減を実現できる。Binary comparison Binary comparison is a mode in which reception is repeated until the same value is obtained twice successively, and when the same value is obtained twice, the received data is written into a register, and the reception ends. To set this mode, the binary comparison control bit of the serial mode register is set to "1". By using this mode, there is no need to perform binary comparison on the host side, and the load on the host CPU can be reduced.

【００８３】データ変化検知制御 データ変化検知制御とは、受信してレジスタに書き込も
うとするデータと、受信データレジスタに書き込まれて
いるデータ（前回のデータ）とを比較して、データに変
化があった場合に割り込みを発生するモードである。ま
た、ステータスレジスタの該当アドレスのビットが
「１」にセットされる。この割り込みは、シリアル割り
込みマスクレジスタ（ＳＣｎＩＮＴ）の受信データ変化
割り込み許可ビットを「０」にする事でマスク可能であ
る。この機能を使用することにより、ホスト側で変化を
常時監視する必要がなくなり、ホストＣＰＵの負荷軽減
を実現できる。Data change detection control Data change detection control compares data to be received and to be written to a register with data (previous data) written to a received data register, and there is a change in data. This is a mode in which an interrupt is generated when a failure occurs. Also, the bit of the corresponding address of the status register is set to "1". This interrupt can be masked by setting the received data change interrupt enable bit of the serial interrupt mask register (SCnINT) to “0”. By using this function, it is not necessary for the host to constantly monitor the change, and the load on the host CPU can be reduced.

【００８４】受信データ並べ替え制御 受信データ並べ替え制御とは、入力シリアルノードの接
続に従って、シリアル受信データレジスタ（ＳＣｎＲＤ
Ｔ）に格納された情報をホスト側から指定された順序に
従って、指定されたシリアル受信並べ替えレジスタ（Ｓ
ＣｎＳＲＤＴ）に格納する機能である。Reception data rearrangement control The reception data rearrangement control means that a serial reception data register (SCnRD)
T) in accordance with the order specified by the host, according to the order specified by the host.
CnSRDT).

【００８５】並べ替えの指定は、受信データレジスタ
（ＳＣｎＲＤＴ）の全ビットに対応する受信並べ換え指
定レジスタ（ＳＣｎＤＲＤＴ）が用意されており、その
レジスタに対して、シリアル受信データレジスタのビッ
ト位置までも含めた指定を行うことで実現する。For the designation of rearrangement, a reception rearrangement designation register (SCnDRDT) corresponding to all bits of the reception data register (SCnRDT) is prepared, and the register includes the bit position of the serial reception data register. It is realized by specifying the specified.

【００８６】この受信データ並べ替え機能を使用するこ
とで、ホスト側では、物理的に混在しているシリアル入
力ノードを論理的なグループにまとめて扱うことが可能
になり、ホストＣＰＵの処理の高速化・簡便化を実現で
きる。By using the reception data rearranging function, the host can collectively handle serial input nodes which are physically mixed together in a logical group, and can process the host CPU at high speed. And simplification can be realized.

【００８７】接続チェックモード 接続チェックモードはシリアル通信線が正しく接続され
ているかを調べるためのモードである。実行するには、
まずシリアル割り込みレジスタでアドレスを指定して、
次にシリアルコマンドレジスタ（ＳＣｎＣＭＤ）の接続
チェックビットを「１」にセットする。この接続チェッ
クビットのセットにより、接続チェックシーケンスを実
行する。接続チェックシーケンスが終了すると、ステー
タスレジスタの接続終了ビットが「１」にセットされ、
接続チェック終了割り込みが発生する。また接続結果を
ステータスレジスタの接続チェック結果ビットに示す。
異常なアドレスとビット情報は、シリアル接続チェック
結果レジスタに示される。通信は、シリアルな為、コン
トローラに近い方から順番にチェックしていき、最初に
異常があった時点でステータスレジスタの接続チェック
結果ビットに「１」をセットしてシーケンスを終了す
る。このシーケンス中は、各ノードの通信ラッチは、セ
ンサやドライバと切り離され、送信データをそのまま受
信するいわゆるループチェックが行われる。Connection Check Mode The connection check mode is a mode for checking whether the serial communication line is correctly connected. To run
First, specify the address in the serial interrupt register,
Next, the connection check bit of the serial command register (SCnCMD) is set to "1". The connection check sequence is executed by setting the connection check bit. When the connection check sequence ends, the connection end bit of the status register is set to “1”,
A connection check end interrupt occurs. The connection result is indicated by a connection check result bit of the status register.
The abnormal address and bit information are indicated in the serial connection check result register. Since the communication is serial, the communication is checked in order from the one closest to the controller, and when an abnormality first occurs, the connection check result bit of the status register is set to "1" and the sequence is terminated. During this sequence, the communication latch of each node is disconnected from the sensor and the driver, and a so-called loop check for receiving transmission data as it is is performed.

【００８８】リセットモード リセットモードは、ノードの通信ラッチと通信カウンタ
をリセットするモードである。シリアルコマンドレジス
タ（ＳＣｎＣＭＤ）のリセットビット（ＲＳＴ）をセッ
トする事でリセットコードが送信される。リセットモー
ドは２フレームで行われ、同じフレームを２回繰り返
す。これは、このモードが特殊なため、本モードへの誤
突入を防止するためである。Reset Mode The reset mode is a mode for resetting a communication latch and a communication counter of a node. A reset code is transmitted by setting the reset bit (RST) of the serial command register (SCnCMD). The reset mode is performed in two frames, and the same frame is repeated twice. This is to prevent erroneous entry into this mode because this mode is special.

【００８９】ダミーカウント センサロジック、及びドライバロジックは通信カウンタ
を内蔵しており、ノイズによりこのカウンタがずれてし
まった場合には、強制的にクロックを入力してカウンタ
をオーバーフローさせる必要があるためにこのダミーカ
ウントがある。使用方法は、パリティエラーが発生した
ときにシリアルモードレジスタ（ＳＣｎＭＯＤ）のダミ
ーカウント制御ビットを「１」にセットすることで、次
の通信の際にフレームの前に１７クロックのダミークロ
ックを発生する。Dummy count The sensor logic and the driver logic have a built-in communication counter. If the counter is shifted by noise, it is necessary to forcibly input a clock to overflow the counter. There is this dummy count. The usage method is to set a dummy count control bit of the serial mode register (SCnMOD) to “1” when a parity error occurs, thereby generating a 17-clock dummy clock before the frame at the next communication. .

【００９０】ボーレート ボーレートジェネレータコントローラレジスタを設定す
る事で最大１Ｍｂｐｓのボーレートを実現できる。Baud Rate By setting the baud rate generator controller register, a baud rate of up to 1 Mbps can be realized.

【００９１】エラー 送信時はセンサロジック、及びドライバロジックがパリ
ティをチェックして結果をコントローラに知らせる。受
信時はコントローラがパリティをチェックする。パリテ
ィエラー発生時には、フレームの終了時にパリティエラ
ー割り込みを発生して、ステータスレジスタのパリティ
エラービットを「１」にする。この割り込みはシリアル
割り込みマスクレジスタ（ＳＣｎＩＮＴ）のパリティエ
ラー割り込み許可ビット（ＩＮＴＰＥＲ）を「０」にす
る事でマスク可能である。またシリアルモードレジスタ
（ＳＣｎＭＯＤ）のエラー時のリトライ制御ビットを
「１」にセットしてあると、パリティエラーが発生した
ときに自動的に再通信を行う。このときは２度目でもパ
リティエラーが発生したときにはじめて、パリティエラ
ー割り込みを発生して、ステータスレジスタのパリティ
エラービットを「１」にセットする。At the time of error transmission, the sensor logic and the driver logic check the parity and notify the controller of the result. When receiving, the controller checks the parity. When a parity error occurs, a parity error interrupt is generated at the end of the frame, and the parity error bit of the status register is set to "1". This interrupt can be masked by setting the parity error interrupt enable bit (INTPER) of the serial interrupt mask register (SCnINT) to “0”. If the retry control bit at the time of error of the serial mode register (SCnMOD) is set to "1", re-communication is automatically performed when a parity error occurs. In this case, a parity error interrupt is generated and a parity error bit of the status register is set to "1" only when a parity error occurs even for the second time.

【００９２】割り込み 各チャネル毎に送信エンプティ割り込み、受信終了割り
込み、接続チェック終了割り込み、パリティエラー発生
割り込み、及び受信データ変化発生割り込みの５つの割
り込み要因があり、各割り込みが発生すると各チャネル
のステータスレジスタの該当ビットが「１」にセットさ
れる。ステータスレジスタ、及び割り込み発生チャネル
レジスタをリードすると「０」にクリアされる。ホスト
に対する割り込みは１本なので、割り込み発生チャネル
レジスタ、及びステータスレジスタを読んでチャネルと
要因を判別する。各割り込み要因で、ホストへの割り込
みを発生させるかどうかはシリアル割り込みマスクレジ
スタ（ＳＣｎＩＮＴ）でマスク可能である。以下に割り
込み発生タイミングを示す。Interrupts There are five interrupt sources for each channel: a transmission empty interrupt, a reception end interrupt, a connection check end interrupt, a parity error occurrence interrupt, and a reception data change occurrence interrupt. When each interrupt occurs, a status register of each channel is generated. Is set to "1". When the status register and the interrupt generation channel register are read, they are cleared to "0". Since there is only one interrupt to the host, the channel and the cause are determined by reading the interrupt generation channel register and the status register. Whether or not to generate an interrupt to the host for each interrupt factor can be masked by a serial interrupt mask register (SCnINT). The timing of interrupt generation is shown below.

【００９３】・送信エンプティ割り込み 送信データレジスタから送信バッファにデータを取り込
んだ時 ・受信終了割り込み 受信フレーム終了時 ・接続チェック終了割り込み 接続チェック終了時 ・パリティエラー割り込み 送信フレーム、及び受信フレーム終了時 ・受信データ変化発生割り込み 受信フレーム終了時 （４）制御レジスタ群７０３ｃ 以下、制御レジスタ群の機能、及び設定を詳細に説明す
る。Transmission empty interrupt When data is fetched from the transmission data register into the transmission buffer. Reception end interrupt Reception frame end. Connection check end interrupt Connection check end. Parity error interrupt Transmission frame and reception frame end. Reception Data change occurrence interrupt When receiving frame ends (4) Control register group 703c Hereinafter, the functions and settings of the control register group will be described in detail.

【００９４】シリアルモードレジスタ（ＳＣｎＭＯＤ） このレジスタを通して以下のような設定が行える。Serial mode register (SCnMOD) The following settings can be made through this register.

【００９５】・受信リピート制御ビット（ＲＰＴ） 受信をリピートするかどうかを指定する。リピートを解
除するにはこのビットを「０」に設定するか、受信許可
ビットを「０」にする。Reception repeat control bit (RPT) Specifies whether to repeat reception. To cancel the repeat, set this bit to “0” or set the reception permission bit to “0”.

【００９６】・２度読み確定ビット（ＣＭＰ） 受信モードの時、連続して同じ値を受信するまで、受信
を繰り返すかどうかの指定が行え、「０」の時に２度読
み確定禁止、「１」の時に２度読み確定許可となる。Double read confirmation bit (CMP) In the reception mode, it is possible to specify whether or not to repeat reception until the same value is continuously received. When "0", double read confirmation is prohibited. ", The reading is confirmed twice.

【００９７】・受信データ変化検知制御ビット（ＣＨ
Ｇ） 前回の受信データと比較して、データに変化があったか
どうかを調べる。変化があった場合にはステータスレジ
スタに「１」がセットされ、割り込み許可になっていれ
ば割り込みが発生する。The received data change detection control bit (CH
G) Compare with the previous received data to see if there is any change in the data. If there is a change, "1" is set in the status register, and an interrupt is generated if the interrupt is enabled.

【００９８】・ダミーカウント制御ビット（ＤＭＣＮＴ
Ｅ） 通信フレーム中に、ダミーカウントを入れるかどうかの
指定が行え、「０」の時にダミーカウント禁止、「１」
の時にダミーカウント許可となる。ダミーカウント挿入
により、後述するシリアルＩ／Ｏノードに内蔵されてい
る通信カウンタのずれを補正する事が可能となる。Dummy count control bit (DMCNT)
E) It is possible to specify whether or not to insert a dummy count in the communication frame. When "0" is set, dummy count is disabled and "1" is set.
At the time, the dummy count is enabled. By inserting the dummy count, it is possible to correct the deviation of the communication counter built in the serial I / O node described later.

【００９９】・エラー時のリトライ制御ビット（ＲＳＴ
ＲＴ） パリティエラー発生時の通信の再実行の指定が行え、
「０」の時にリトライ禁止、「１」の時にリトライ許可
となる。リトライを許可する事でパリティエラー発生時
に１回だけ通信の再実行を自動的に行う事ができる。再
実行後、再度パリティエラーが発生した場合には、後述
するパリティエラービットをセットし、後述するエラー
割り込みを発生して通信を終了する。Retry control bit at error (RST)
RT) Re-execution of communication when a parity error occurs can be specified.
When "0", retry is prohibited, and when "1", retry is permitted. By permitting the retry, the communication can be automatically re-executed only once when a parity error occurs. After the re-execution, if a parity error occurs again, a parity error bit described later is set, an error interrupt described later is generated, and the communication is terminated.

【０１００】・エラー時のソフトリトライ制御ビット
（ＳＲＳＴＲＴ） パリティエラー発生時の通信のソフトによる再送の指定
が行え、「０」の時に再送禁止、「１」の時に再送許可
となる。Soft retry control bit at error (SRSTRT) Retransmission can be designated by software for communication when a parity error occurs. When "0", retransmission is prohibited, and when "1", retransmission is permitted.

【０１０１】・上書き機能制御ビット（ＳＣＯＶＮ） シリアル出力ノードにおける出力データの確実性を増す
ための上書き機能を制御するビットで、「０」の時に上
書き禁止、「１」の時に上書き許可となる。Overwrite function control bit (SCOVN) This bit controls the overwrite function for increasing the reliability of the output data at the serial output node. When "0", overwrite is prohibited, and when "1", overwrite is permitted.

【０１０２】・アドレス制御ビット（ＡＤ２／ＡＤ１／
ＡＤ０） 各アドレスに対して受信するかどうかを指定する。リピ
ートモードが指定されているときは「１」にセットされ
ているアドレスを順に繰り返して受信する。送信時は、
どのシリアル通信データレジスタ（ＳＣｎＴＤＴ）に書
き込まれたかによってアドレスが決定する為、このビッ
トの設定は関係しない。Address control bits (AD2 / AD1 /
AD0) Specify whether or not to receive for each address. When the repeat mode is designated, the address set to "1" is received repeatedly in order. When sending,
Since the address is determined by which serial communication data register (SCnTDT) has been written, the setting of this bit is irrelevant.

【０１０３】シリアルコマンドレジスタ（ＳＣｎＣＭ
Ｄ） このレジスタを通して以下の制御が可能である。Serial command register (SCnCM
D) The following control is possible through this register.

【０１０４】・送信許可ビット（ＴＸＥ） 送信の許可／禁止を制御する。このビットを「１」にセ
ットすると、「０」にするまで「１」のままで、このビ
ットが「１」の時はシリアル送信データレジスタにデー
タを書き込むと送信を開始する。このビットを「１」に
セットする前にシリアル送信データレジスタにデータを
書き込んだ場合は、このビットを「１」にセットした時
点で送信を開始する。送信は、受信より優先され、従っ
てリピート受信中にシリアル送信データレジスタにデー
タが書き込まれた場合には、実行中の受信が終了したら
送信を開始する。送信が終了したらリピート受信を再開
する。Transmission permission bit (TXE) Controls permission / prohibition of transmission. When this bit is set to "1", it remains at "1" until it is set to "0". When this bit is "1", transmission starts when data is written to the serial transmission data register. If data is written to the serial transmission data register before setting this bit to "1", transmission starts when this bit is set to "1". Transmission takes precedence over reception, and therefore, if data is written to the serial transmission data register during repeat reception, transmission starts when the current reception ends. When transmission is completed, repeat reception is resumed.

【０１０５】・受信許可ビット（ＲＸＥ） 受信の許可／禁止を制御する。このビットを「１」にセ
ットすると受信アドレス指定ビットで指定されたアドレ
スの受信を開始する。シングルの時は受信が終了すると
「０」にクリアされる。リピートの時は、「０」にクリ
アされずに、受信アドレス指定ビットで指定されたアド
レスを順に受信し続ける。このときはこのビットに
「０」を書き込めば終了する。Reception permission bit (RXE) Controls permission / prohibition of reception. When this bit is set to "1", reception of the address specified by the reception address specification bit starts. In the case of single, it is cleared to "0" when reception is completed. At the time of repeat, the address specified by the reception address specification bit is not received and is continuously received. At this time, if "0" is written in this bit, the process ends.

【０１０６】・リセットビット（ＲＳＴ） ノードをリセットする事が可能になる。このビットを
「１」にセットするとノードをリセットするためのフレ
ームを通信する。リセットフレームの通信が終了する
と、「０」にクリアされる。Reset bit (RST) It is possible to reset the node. When this bit is set to "1", a frame for resetting the node is transmitted. When the communication of the reset frame ends, it is cleared to "0".

【０１０７】・接続チェックビット（ＣＨＫ） 通信ラインの接続をチェックするためのビットです。こ
のビットを「１」にセットするとノードを接続チェック
モードにする為のフレームを通信し、フレームの通信が
終わると、「０」にクリアされる。ノードは一度接続チ
ェックモードでは、ノードは入力素子、及び出力素子か
ら切り離される。Connection check bit (CHK) This bit is used to check the connection of the communication line. When this bit is set to "1", a frame for setting the node in the connection check mode is communicated, and when the communication of the frame is completed, it is cleared to "0". Once the node is in the connection check mode, the node is disconnected from the input element and the output element.

【０１０８】シリアル割り込みマスクレジスタ（ＳＣｎ
ＩＮＴ） このレジスタを通して以下のような状態監視が可能にな
る。Serial interrupt mask register (SCn)
INT) Through this register, the following status monitoring becomes possible.

【０１０９】・接続アドレス指定ビット（ＣＮＣＴ１／
ＣＮＣＴ０） チャンネルに接続してあるアドレスを指定する。接続チ
ェックルーチンでは、ここで指定された情報を元に接続
状態を調べる。The connection address designation bits (CCNT1 /
CNCT0) Specify the address connected to the channel. In the connection check routine, the connection state is checked based on the information specified here.

【０１１０】００：アドレス０のみ ０１：アドレス０とアドレス１ １０：アドレス０、アドレス１、アドレス２ １１：なし ・受信データ変化割り込み許可ビット（ＩＮＴＵＭ） 受信データ変化検知を行っているときに、受信データに
変化があった場合の割り込みを許可するかどうかを指定
する。「０」で禁止、「１」で許可。00: Address 0 only 01: Address 0 and address 1 10: Address 0, address 1, address 2 11: None • Receive data change interrupt enable bit (INTUM) Receive data change detection is performed Specifies whether to enable interrupts when data changes. "0" prohibits, "1" permits.

【０１１１】・パリティエラー割り込み許可ビット パリティエラーが発生した場合の割り込み通知を許可す
るかどうかを指定する。「０」で禁止、「１」で許可。Parity error interrupt enable bit Specifies whether to enable interrupt notification when a parity error occurs. "0" prohibits, "1" permits.

【０１１２】・接続チェック終了割り込み許可ビット
（ＩＮＴＣＨＫ） 接続チェックが終了したときの割り込み通知を許可する
かどうかを指定する。「０」で禁止、「１」で許可。Connection check end interrupt enable bit (INTCHK) Specifies whether to permit interrupt notification when the connection check ends. "0" prohibits, "1" permits.

【０１１３】・受信終了割り込み許可ビット（ＩＮＴＲ
Ｘ） 受信が終了した時の割り込み通知を許可するかどうかを
指定する。「０」で禁止、「１」で許可。A reception end interrupt enable bit (INTR)
X) Specify whether to enable interrupt notification when reception is completed. "0" prohibits, "1" permits.

【０１１４】・送信終了割り込み許可ビット（ＩＮＴＴ
Ｘ） 送信が終了した時の割り込み通知を許可するかどうかを
指定する。「０」で禁止、「１」で許可。Transmission end interrupt enable bit (INTT)
X) Specify whether to allow interrupt notification when transmission is completed. "0" prohibits, "1" permits.

【０１１５】シリアルステータスレジスタ（ＳＣｎＳ
Ｒ） このレジスタを通して以下のような状態監視が可能にな
る。Serial status register (SCnS
R) Through this register, the following status monitoring becomes possible.

【０１１６】・接続チェック結果ビット（ＣＨＫＲＬ
Ｔ） 接続チェックテストの結果を知らせる。「０」で異常な
し、「１」で異常有り。The connection check result bit (CHKRL)
T) Notify the result of the connection check test. “0” indicates no abnormality, and “1” indicates abnormality.

【０１１７】・データ変化発生ビット（ＵＭＡ２／ＵＭ
Ａ１／ＵＭＡ０） データ変化検知制御ビットが「１」のときに、各アドレ
スで受信データが前回受信したデータと異なることを知
らせるビット。「０」で変化あり、「１」で変化なし。Data change occurrence bit (UMA2 / UM)
A1 / UMA0) When the data change detection control bit is "1", a bit indicating that received data is different from previously received data at each address. “0” indicates a change, and “1” indicates no change.

【０１１８】・パリティエラービット（ＰＥＲＲ） 通信でパリティエラーが発生した事が判別でき、送信時
はノードがパリティをチェックしてコントローラにアク
ノリッジ信号を送り、受信時はコントローラがパリティ
をチェックする。「０」でパリティエラーなし、「１」
でパリティエラーありになる。Parity error bit (PERR) It is possible to determine that a parity error has occurred in communication. When transmitting, the node checks parity and sends an acknowledgment signal to the controller. When receiving, the controller checks parity. "0" means no parity error, "1"
And there is a parity error.

【０１１９】・接続チェック終了ビット（ＣＨＫＥＮ
Ｄ） 接続チェックルーチンが終了したことを知らせるビッ
ト。「１」で接続チェック終了。The connection check end bit (CHKEN)
D) A bit indicating that the connection check routine has been completed. The connection check ends with "1".

【０１２０】・受信終了ビット（ＲｘＥＮＤ） 受信が終了したことを知らせるビット。「１」で受信終
了。Reception end bit (RxEND) This bit indicates that reception has been completed. "1" ends reception.

【０１２１】・送信終了ビット（ＴｘＥＮＤ） 送信が終了したことを知らせるビット。「１」で送信終
了。Transmission end bit (TxEND) This bit indicates that transmission has been completed. Transmission ends with "1".

【０１２２】ボーレートジェネレータコントロールレジ
スタ（ＢＲｎＣＲ） このレジスタにより、以下の事が設定できる。Baud rate generator control register (BRnCR) The following can be set by this register.

【０１２３】・入力クロック選択ビット（ＢＲｎＣＫ１
／０） ボーレートジェネレータで使用するクロックを指定で
き、「００」で源クロックの１／４クロック、「０１」
で１／１６クロック、「１０」で１／６４クロックにな
る。The input clock selection bit (BRnCK1
/ 0) The clock used by the baud rate generator can be specified. "00" is 1/4 clock of the source clock, "01"
Is 1/16 clock and "10" is 1/64 clock.

【０１２４】・分周値設定ビット（ＢＲｎＳ３／２／１
／０） ボーレートジェネレータで使用する分周値を指定する。
「００００」で１６分周、「０００１」で１分周、「０
０１０」で２分周、というふうに差分１で、最後「１１
１１」で１５分周となる。The frequency division value setting bit (BRnS3 / 2/1)
/ 0) Specify the frequency division value used by the baud rate generator.
“0000” divides by 16, “0001” divides by 1, “0”
010 ”and divide by 2, and so on.
The frequency is divided by 15 by "11".

【０１２５】シリアル接続チェック結果レジスタ このレジスタで以下のことが認識できる。Serial connection check result register The following can be recognized from this register.

【０１２６】・接続エラーアドレス（ＣＨＫＡ１／０） 接続チェックにより通信線に異常が認められた箇所のア
ドレスを示す。Connection error address (CHKA1 / 0) Indicates the address of a place where an abnormality is found in the communication line by the connection check.

【０１２７】００：アドレス０ ０１：アドレス１ １０：アドレス２ ・接続エラービット位置（ＣＨＫＢ２／１／０） 接続チェックにより通信線に異常が認められた箇所のビ
ット位置を示す。00: Address 0 01: Address 1 10: Address 2 • Connection error bit position (CHKB2 / 1/0) Indicates the bit position of a place where an abnormality is found in the communication line as a result of the connection check.

【０１２８】０００：ビット０ ００１：ビット１ ０１０：ビット２ ０１１：ビット３ １００：ビット４ １０１：ビット５ １１０：ビット６ １１１：ビット７ シリアル割り込み発生レジスタ（ＳＣＩＮＴＣＨ０／
１） このレジスタで、どのチャンネル割り込みが発生したか
を認識できる。このレジスタのビットはリードすると
「０」にクリアされる。000: Bit 0 001: Bit 1 010: Bit 2 011: Bit 3 100: Bit 4 101: Bit 5 110: Bit 6 111: Bit 7 Serial interrupt generation register (SCINTCH0 /
1) With this register, it is possible to recognize which channel interrupt has occurred. The bit of this register is cleared to "0" when read.

【０１２９】シリアル送受信データレジスタ（ＳＣｎＴ
ＤＴ，ＳＣｎＲＤＴ） シリアル送信データレジスタ、シリアル受信データレジ
スタは接続するノードのアドレスに１対１に対応してい
る。ＳＣｎＴＤＴ０，ＳＣｎＲＤＴ０はアドレス０に、
ＳＣｎＴＤＴ１，ＳＣｎＲＤＴ１はアドレス１に、ＳＣ
ｎＴＤＴ２，ＳＣｎＲＤＴ２はアドレス２にそれぞれ対
応している。Serial transmission / reception data register (SCnT
DT, SCnRDT) The serial transmission data register and the serial reception data register correspond one-to-one to the addresses of the nodes to be connected. SCnTDT0 and SCnRDT0 are at address 0,
SCnTDT1 and SCnRDT1 have address 1
nTDT2 and SCnRDT2 correspond to address 2 respectively.

【０１３０】シリアル受信並べ替えレジスタ（ＳＣｎＳ
ＲＤＴ） シリアル受信並べ替えレジスタは、前記受信データレジ
スタ（ＳＣｎＲＤＴ）のデータをあらかじめ指定されて
いた順序に並べ替えて、このレジスタに格納する為のレ
ジスタである。Serial reception rearrangement register (SCnS
(RDT) The serial reception rearrangement register is a register for rearranging the data of the reception data register (SCnRDT) in a predetermined order and storing the data in this register.

【０１３１】受信並べ換え指定レジスタ（ＳＣｎＤＲＤ
Ｔ） 受信並べ換え指定レジスタは、ホスト側からのシリアル
受信データレジスタのビット位置までも含めた並べ換え
順序を示す情報を格納する。Receive rearrangement designation register (SCnDRD)
T) The reception rearrangement designation register stores information indicating the rearrangement order including the bit position of the serial reception data register from the host.

【０１３２】シリアルソフト自動再送回数レジスタ（Ｓ
ＣｎＳＲＮ） シリアルソフト自動再送回数レジスタは、前記シリアル
モードレジスタ（ＳＣｎＭＯＤ）のエラー時のソフトリ
トライ制御ビット（ＳＲＳＴＲＴ）が「１」の時に、ソ
フトによる自動再送を行う回数を指定するレジスタであ
る。The serial software automatic retransmission count register (S
(CnSRN) The serial software automatic retransmission number register is a register for specifying the number of times of automatic retransmission by software when the soft retry control bit (SRSTRT) at the time of error of the serial mode register (SCnMOD) is "1".

【０１３３】上書き回数レジスタ（ＳＣｎＯＶＮ） 上書き回数レジスタは、前記シリアルモードレジスタ
（ＳＣｎＭＯＤ）の上書き機能制御ビット（ＳＣＯＶ
Ｎ）が「１」の時に、上書きを行う回数を指定するレジ
スタである。Overwrite Number Register (SCnOVN) The overwrite number register is an overwrite function control bit (SCOV) of the serial mode register (SCnMOD).
This register specifies the number of times of overwriting when N) is “1”.

【０１３４】（５）ステッピングモータ制御部７０４ ステッピングモータ制御部に、ステッピングモータの動
作ステップ数を設定することにより、加速→定速→減速
をすべて自動で行える。その他、センサ入力による停止
や、割り込み信号の出力などの機能を装備しており、割
り込み信号などのハードラインの入出力とステッピング
モータの動作モードなどを制御する為に必要な各種レジ
スタ群とで構成されている。また、この制御部により生
成されたパターンデータをシリアルＩ／Ｏ制御部を介し
て、シリアルチャネルより出力する事が可能である。以
下、詳細に説明する。(5) Stepping motor control unit 704 By setting the number of operation steps of the stepping motor in the stepping motor control unit, acceleration → constant speed → deceleration can all be performed automatically. In addition, it is equipped with functions such as stop by sensor input and output of interrupt signal, and consists of hard line input / output of interrupt signal etc. and various registers necessary to control the operation mode of stepping motor etc. Have been. Further, the pattern data generated by this control unit can be output from a serial channel via a serial I / O control unit. The details will be described below.

【０１３５】特徴 主な特徴は以下に列挙する通りである。Features The main features are as listed below.

【０１３６】・４相１励磁〜５相２−３励磁までの相励
磁設定可能 ・加速／定速／減速のステップ数を設定する事でフルオ
ート動作可能。・ Phase excitation can be set from 4 phase 1 excitation to 5 phase 2-3 excitation ・ Full auto operation is possible by setting the number of steps of acceleration / constant speed / deceleration.

【０１３７】・内部タイマ／外部入力（倍速設定可）に
よるトリガ信号選択可能。Trigger signal selection by internal timer / external input (double speed setting is possible).

【０１３８】・相データの回転方向設定可能。[0138] The rotation direction of the phase data can be set.

【０１３９】・オールＯＦＦ出力設定可能。[0139] All-OFF output can be set.

【０１４０】・センサ入力による停止後の動作設定が可
能。Operation setting after stopping by sensor input is possible.

【０１４１】・トリガカウンタの読み出しが可能。Readout of the trigger counter is possible.

【０１４２】・ステッピングモータコントローラ動作中
のステータスが確認可能。The status during the operation of the stepping motor controller can be confirmed.

【０１４３】・加速、定速、減速の各終了時、及びカウ
ントタイマー一致時の割り込み出力機能。An interrupt output function at the end of each of acceleration, constant speed, and deceleration, and when the count timer matches.

【０１４４】・加速、減速用トリガタイマレジスタをそ
れぞれ８段ずつ用意。コンペア信号出力で、随時書き換
え可能。Eight stages of trigger timer registers for acceleration and deceleration are prepared. Rewrite at any time with compare signal output.

【０１４５】制御ブロック ステッピングモータ制御部の概念的なブロックは、図９
に示すようになっている。Control Block The conceptual block of the stepping motor control unit is shown in FIG.
It is shown as follows.

【０１４６】基本動作設定 相励磁設定 コントロールレジスタ１（ＣＴＲ１）のビット０〜３に
よって、相励磁パターンの設定が可能であり、詳細は図
１０に示す通りである。また、４相データの場合、パタ
ーンテーブル内において、相データを設定する位置をＭ
ＳＢ（上位）側／ＬＳＢ（下位）側のどちらかに設定す
る必要がある。Basic Operation Setting Phase Excitation Setting The phase excitation pattern can be set by bits 0 to 3 of the control register 1 (CTR1), and details are as shown in FIG. In the case of four-phase data, the position where phase data is set in the pattern table is M
It is necessary to set either the SB (upper) side or the LSB (lower) side.

【０１４７】パターン切り替え制御 コントロールレジスタ１（ＣＴＲ１）のビット４／５の
設定により、内部１６ビットタイマによるトリガと外部
トリガの選択ができる。詳細は図１１に示す通りであ
る。自動切換えは１６ビットタイマを使用し、トリガを
発生させ、外部の相パターンラッチ回路用のストローブ
信号の出力も制御できる。Pattern Switching Control By setting bits 4/5 of the control register 1 (CTR1), a trigger by an internal 16-bit timer and an external trigger can be selected. Details are as shown in FIG. The automatic switching uses a 16-bit timer, generates a trigger, and can control the output of a strobe signal for an external phase pattern latch circuit.

【０１４８】相データ回転方向制御 コントロールレジスタ１（ＣＴＲ１）のビット６の設定
により、設定した相パターンの切替方向を正転／反転の
切替が可能である。動作中の反転の場合、相データはそ
の位置から反転を開始する。Phase Data Rotation Direction Control By setting bit 6 of the control register 1 (CTR1), the switching direction of the set phase pattern can be switched between normal rotation and inversion. In the case of an inversion during operation, the phase data starts inversion from that position.

【０１４９】オールＯＦＦ出力 コントロールレジスタ１（ＣＴＲ１）のビット７の設定
により、相データの無励磁状態の設定が可能である。そ
の後、相励磁パターンは、初期状態（パターンテーブル
のステップ１）からの動作になる。All OFF output By setting bit 7 of the control register 1 (CTR1), it is possible to set the non-excitation state of the phase data. Thereafter, the phase excitation pattern starts from the initial state (step 1 of the pattern table).

【０１５０】トリガ倍速モード コントロールレジスタ２（ＣＴＲ２）のビット３の設定
により、外部トリガの両エッジを使用した倍速カウント
を行う事が可能である。ただし、内部タイマトリガ使用
時は、立ち上がりエッジに固定の為、無効である。Trigger Double Speed Mode By setting bit 3 of the control register 2 (CTR2), double speed counting using both edges of the external trigger can be performed. However, when the internal timer trigger is used, it is invalid because it is fixed to the rising edge.

【０１５１】相データ設定 最大５相２−３励磁のパターンデータが設定可能な１０
ステップ（１０バイト）のパターンテーブル（図１２参
照）で設定可能である。シリアル上での相データの転送
方向は、ＭＳＢ（ビット７）から転送し、正転方向時は
ステップの低い方から高い方へ、反転方向時はステップ
の高い方から低い方へ相が進む。Phase data setting A maximum of 5 phases and 10 patterns of 2-3 excitation pattern data can be set.
It can be set in the pattern table of step (10 bytes) (see FIG. 12). The transfer direction of the phase data on the serial is from the MSB (bit 7), and the phase advances from the lower step to the higher step in the forward direction and from the higher step to the lower step in the reverse direction.

【０１５２】相励磁パターン 設定可能な励磁パターンは、前述のとおり、 ４相１励磁 ４相２励磁 ４相１−２励磁 ５相１励磁 ５相２励磁 ５相１−２励磁 ５相２−３励磁 の７通りである。Phase Excitation Patterns The excitation patterns that can be set are, as described above, 4-phase 1 excitation 4-phase 2 excitation 4-phase 1-2 excitation 5-phase 1 excitation 5-phase 2-excitation 5-phase 1-2 excitation 5-phase 2-3 There are seven types of excitation.

【０１５３】ステッピングモータコントローラ動作開
始、ステータス確認 コントロールレジスタ２（ＣＴＲ２）のビット１を設定
する事で、ステッピングモータコントローラの動作の制
御が可能である。この設定は、トリガを内部タイマ使用
の場合は、タイマのスタート／ストップ、外部トリガを
使用の場合は、トリガ入力の許可／禁止を設定する事を
意味し、このビットを読み出す事で動作中のステータス
を確認する事が可能である。Start of Stepping Motor Controller Operation, Status Confirmation By setting bit 1 of control register 2 (CTR2), the operation of the stepping motor controller can be controlled. This setting means start / stop of the timer when the internal timer is used as the trigger, and enable / disable of the trigger input when the external trigger is used. It is possible to check the status.

【０１５４】読み出し時、「０」でステッピングモータ
コントローラ非動作中、「１」でステッピングモータコ
ントローラ動作中である。At the time of reading, "0" indicates that the stepping motor controller is not operating, and "1" indicates that the stepping motor controller is operating.

【０１５５】書き込み時、「０」でステッピングモータ
コントローラ動作停止、「１」でステッピングモータコ
ントローラ動作開始である。At the time of writing, "0" indicates that the operation of the stepping motor controller is stopped, and "1" indicates that the operation of the stepping motor controller is started.

【０１５６】ステップ設定による動作完了後の読み出し
は「０」となる。The reading after the completion of the operation by the step setting becomes "0".

【０１５７】ステップ設定 タイマトリガを使用した場合、あらかじめ加速→定速→
減速の動作ステップ数を全て設定することで、トリガ信
号を自動的に切り替え、一連のステッピングモータの制
御を行う。Step setting When a timer trigger is used, acceleration → constant speed →
By setting all the number of deceleration operation steps, the trigger signal is automatically switched to control a series of stepping motors.

【０１５８】また、定速については、コントロールレジ
スタ２（ＣＴＲ２）のビット２の設定によりステップ数
を定速設定モード／定速連続モードに設定可能である。
ステップ数の設定はステップ設定レジスタ１，２にて設
定を行う。設定範囲は、 加速：０〜２５５ステップ 定速：連続または０〜６５５３５ステップ 減速：０〜２５５ステップ 定速設定モード（図１３参照） 加速／定速／減速の全てのステップ動作で行う。As for the constant speed, the number of steps can be set to the constant speed setting mode / constant speed continuous mode by setting bit 2 of the control register 2 (CTR2).
The number of steps is set by the step setting registers 1 and 2. The setting range is: acceleration: 0 to 255 steps, constant speed: continuous or 0 to 65535 steps, deceleration: 0 to 255 steps, constant speed setting mode (see Fig. 13) This is performed for all step operations of acceleration / constant speed / deceleration.

【０１５９】定速連続モード（図１４参照） 加速終了後、定速を継続する。「０」設定により減速へ
切り替わる。Constant speed continuous mode (see FIG. 14) After the acceleration is completed, the constant speed is continued. Switch to deceleration by setting “0”.

【０１６０】定速設定／連続モード混在（図１５参照） 加速終了後、定速設定モードによりステップ動作。途中
「１」設定により定速連続モードに切り替わる。Constant speed setting / continuous mode mixed (see FIG. 15) After acceleration is completed, step operation is performed in the constant speed setting mode. The mode is switched to the constant speed continuous mode by setting “1” on the way.

【０１６１】内部１６ビットタイマトリガ設定 タイマレジスタ 加速用、定速用、減速用にそれぞれ独立した１６ビット
のタイマレジスタがあり、それらにタイマデータを設定
する。加減速用は０〜７段、定速用は１段である。Internal 16-bit timer trigger setting timer register There are independent 16-bit timer registers for acceleration, constant speed, and deceleration, respectively, and timer data is set in these registers. For acceleration / deceleration, there are 0 to 7 stages, and for constant speed, there is one stage.

【０１６２】タイマレジスタ使用開始位置設定 加速用、減速用のタイマレジスタは全８段中、使用開始
の位置を１段単位で設定可能である。Timer Register Use Start Position Setting The use start position of the acceleration and deceleration timer registers can be set in units of one of eight stages.

【０１６３】レジスタ書き換え要求設定 加速、減速用のタイマレジスタに関し、途中で書き換え
を行うための要求信号をコンペア終了後、出力すること
ができる。書き換えたいタイミングに合わせ、段数を選
択可能である。Register Rewriting Request Setting A request signal for rewriting the acceleration / deceleration timer register in the middle can be output after the completion of the comparison. The number of stages can be selected according to the timing of rewriting.

【０１６４】ステップカウント読み出し（図１６参照） ステップカウント読み出しレジスタ（ＳＴＰＣＬ／Ｈ）
より、現在動作中のステップカウントを即時に最新の値
を読み出す事ができ、次のステッピングモータコントロ
ーラ動作開始時にクリアされる。Step count read (see FIG. 16) Step count read register (STPCL / H)
As a result, the latest value of the currently operating step count can be read immediately, and is cleared when the next stepping motor controller operation starts.

【０１６５】ホスト信号入力設定 コントロールレジスタ２（ＣＴＲ２）のビット０の設定
により、ホストからの非常停止の制御が可能である。
「１」を書き込んだ時点で、ホスト信号用定速ステップ
設定レジスタとホスト信号用減速ステップ設定レジスタ
に設定されたステップ数だけ動作した後、停止する。定
速連続モード動作中でも、ホスト信号入力設定は可能で
ある。また、加速中にセンサ位置の到達した場合などの
動作については、次に示す通りである。以下、定速動作
中にセンサ位置通過、加速動作中にセンサ位置通過その
１（ホスト信号用定速値４−加速残＝プラス）、加速動
作中にセンサ位置通過その２（ホスト信号用定速値４−
加速残＝マイナス）の３通りのパターンについて図を用
いて説明する。Host Signal Input Setting Emergency stop control from the host is possible by setting bit 0 of the control register 2 (CTR2).
When "1" is written, the operation is performed for the number of steps set in the host signal constant speed step setting register and the host signal deceleration step setting register and then stopped. The host signal input setting is possible even during the constant speed continuous mode operation. The operation performed when the sensor position reaches during acceleration is as follows. Hereinafter, the sensor position passes during the constant speed operation, the sensor position passes during the acceleration operation 1 (host signal constant speed value 4-acceleration remaining = plus), and the sensor position passes during the acceleration operation 2 (host signal constant speed). Value 4-
Three patterns of (acceleration remaining = minus) will be described with reference to the drawings.

【０１６６】定速動作中にセンサ位置通過 動作フローは以下の通りである（図１７参照） ・電源投入後、１に従い通常加速実行 ・２に従い通常定速実行 ・センサ位置通 ・４に従いホスト信号定速実行 ・３に従い通常減速実行、停止 ・停止位置確定後、通常動作開始 加速動作中にセンサ位置通過その１（ホスト信号用定速
値４−加速残＝プラス） 動作フローは以下の通りである（図１８参照）。Passing through the sensor position during the constant speed operation The operation flow is as follows (see FIG. 17). After power-on, normal acceleration is executed according to 1. Normal constant speed is executed according to 2. Sensor position is passed. Constant speed execution ・ Normal deceleration execution and stop according to 3 ・ Normal operation starts after stop position is determined Passing sensor position during acceleration operation 1 (Constant speed value for host signal 4-Acceleration remaining = plus) Operation flow is as follows (See FIG. 18).

【０１６７】・電源投入後、１に従い通常加速実行 ・センサ位置通過。４−加速残＝４Ａを算出（４レジス
タに影響無し） ・加速残実行 ・４Ａに従いホスト信号用定速実行 ・３に従い通常減速実行、停止 ・停止位置確定後、通常動作開始 加速動作中にセンサ位置通過その２（ホスト信号用定速
値４−加速残＝マイナス） 動作フローは以下の通りである（図１９参照）。After power-on, normal acceleration is executed according to 1. Passing through sensor position. 4-Calculate remaining acceleration = 4A (no effect on 4 registers)-Execute remaining acceleration-Execute constant speed for host signal according to 4A-Execute normal deceleration and stop according to 3-Start normal operation after fixing stop position Sensor during acceleration operation Position passage 2 (constant speed value for host signal 4-remaining acceleration = minus) The operation flow is as follows (see FIG. 19).

【０１６８】・電源投入後、１に従い通常加速実行。After power-on, normal acceleration is executed according to 1.

【０１６９】・センサ位置通過。４−加速残＝４Ａを算
出したが結果マイナス ・加速残実行。前記マイナス分４Ａを３から引き３Ａを
算出（３Ａレジスタに影響無し）。Passing through the sensor position. 4−Acceleration remaining = 4A calculated, but the result is minus. The minus 4A is subtracted from 3 to calculate 3A (no effect on the 3A register).

【０１７０】・３に従い通常減速実行。フロー４Ａでス
テップ数が削減されている為、スピード３で停止。• Normal deceleration is executed according to 3. Stop at speed 3 because the number of steps is reduced in flow 4A.

【０１７１】・停止位置確定後、通常動作開始。After the stop position is determined, normal operation starts.

【０１７２】加速残りは、ホスト信号用定速、通常用加
減速の順にそれぞれ減算され、減算後の通常用加減速の
値（３Ａ）がマイナスにならないように設定を行わなけ
ればならない。また、その値が少なければ高速からの急
停止となる為、設定に注意する。The remaining acceleration is subtracted in the order of the host signal constant speed and the normal acceleration / deceleration, and the setting must be made so that the value of the normal acceleration / deceleration (3A) after the subtraction does not become negative. Also, if the value is small, a sudden stop from a high speed will occur, so be careful of the setting.

【０１７３】割り込み処理設定 割り込み信号出力（図２０参照） 割り込み信号は４ｃｈで１本のみ設定可。割り込み要因
設定／ステータスレジスタ（ＩＲＥＦＴＭ）で制御し、
割り込み信号は発生で立ち上がり、割り込み発生要因全
てのステータスがクリアされた場合、信号が復帰する。Interrupt processing setting Interrupt signal output (see FIG. 20) Only one interrupt signal can be set for 4 channels. Controlled by interrupt factor setting / status register (IREFTM)
The interrupt signal rises when it is generated, and the signal returns when the status of all the interrupt generation factors is cleared.

【０１７４】割り込み要因設定 割り込み要因／タイマ設定レジスタ（ＩＲＥＦＴＭ）の
ビット４〜７を設定する事で、割り込み要因別の割り込
み許可／禁止設定が可能であり、許可の時、一致するイ
ベントが発生した場合、割り込み信号を出力する。ビッ
ト４が加速終了、ビット５が定速終了、ビット６が減速
終了、ビット７がカウントタイマ一致のイベントに対応
している。以下、代表的な割り込み発生パターンを図と
共に列挙する。Interrupt factor setting By setting bits 4 to 7 of the interrupt factor / timer setting register (IREFTM), interrupt enable / disable can be set for each interrupt factor. When the interrupt is enabled, a matching event occurs. In this case, an interrupt signal is output. Bit 4 corresponds to the event of the end of acceleration, bit 5 corresponds to the end of constant speed, bit 6 corresponds to the end of deceleration, and bit 7 corresponds to the event of count timer coincidence. Hereinafter, typical interrupt generation patterns will be listed together with the drawings.

【０１７５】・加速／定速／減速時（図２１参照） ・カウントタイマ一致時（図２２参照） 割り込みステータス確認、クリア コントロールレジスタ２（ＣＴＲ２）のビット４〜７を
読み出す事により、割り込み要因のチャンネルを設定可
能である。「０」で割り込みなし、「１」で割り込み有
りである。また、「０」を書き込む事で割り込み要因の
クリアが行われる。ビット４が加速終了、ビット５が定
速終了、ビット６が減速終了、ビット７がカウントタイ
マ一致のイベントに対応している。At the time of acceleration / constant speed / deceleration (see FIG. 21) When the count timer matches (see FIG. 22) Interrupt status confirmation and clearing By reading bits 4 to 7 of control register 2 (CTR2), the cause of the interrupt Channels can be set. “0” indicates no interruption, and “1” indicates interruption. Further, writing "0" clears the interrupt factor. Bit 4 corresponds to the event of the end of acceleration, bit 5 corresponds to the end of constant speed, bit 6 corresponds to the end of deceleration, and bit 7 corresponds to the event of count timer coincidence.

【０１７６】タイマ設定 プリスケーラ（図２３参照） タイマ内には基本クロックを４分周したクロックをさら
に、分周するプリスケーラを内蔵しており、タイマコン
トロールレジスタの設定によりタイマへ供給する入力ク
ロックを選択可能である。Timer setting prescaler (see FIG. 23) The timer incorporates a prescaler that divides the clock obtained by dividing the basic clock by four, and selects an input clock to be supplied to the timer by setting the timer control register. It is possible.

【０１７７】制御レジスタ群 以下、制御レジスタ群の機能、及び設定を詳細に説明す
る。Control Register Group The functions and settings of the control register group will be described in detail below.

【０１７８】コントロールレジスタ１（ＣＴＲ１） 前述の通り、以下の設定が可能である。Control Register 1 (CTR1) As described above, the following settings are possible.

【０１７９】・相励磁設定 ・パターン切り替え制御 ・相データ回転方向制御 ・オールオフ出力 コントロールレジスタ２（ＣＴＲ２） 前述の通り、以下の設定が可能である。• Phase excitation setting • Pattern switching control • Phase data rotation direction control • All-off output control register 2 (CTR2) As described above, the following settings are possible.

【０１８０】・トリガ倍速モード ・ステッピングモータコントローラ動作スタート／ステ
ータス確認 ・定速モードの設定 ・ホスト信号入力の設定 ・割り込みステータスの確認とクリア ステップカウント読み出しレジスタ（ＳＴＰＣＬ／Ｈ） 前述の通りである。Trigger double speed mode Stepping motor controller operation start / status confirmation Constant speed mode setting Host signal input setting Interrupt status confirmation and clear Step count read register (STPCL / H) As described above.

【０１８１】通常用加減速ステップ設定レジスタ（ＳＴ
ＰＳＴＲ１） 前述の通り、加減速に費やすべきステップ数を設定する
レジスタである。The normal acceleration / deceleration step setting register (ST
PSTR1) As described above, this is a register for setting the number of steps to be spent for acceleration / deceleration.

【０１８２】通常定速ステップ設定レジスタ（ＳＴＰＳ
ＴＲ２Ｌ／Ｈ） 前述の通り、減速に費やすべきステップ数を設定するレ
ジスタである。Normal constant speed step setting register (STPS)
TR2L / H) As described above, this is a register for setting the number of steps to be spent for deceleration.

【０１８３】加速タイマレジスタ（ＡＣＣ０−７Ｌ／
Ｈ） 前述の通り、これらのレジスタは、１６ビット長で全８
段であり、ホスト側から所望の値を書き込む事で加速制
御が可能になる。The acceleration timer register (ACC0-7L /
H) As described above, these registers are 16 bits long and have a total of 8 registers.
This is a stage, and acceleration control becomes possible by writing a desired value from the host side.

【０１８４】減速タイマレジスタ（ＳＬＷ０−７Ｌ／
Ｈ） 前述の通り、これらのレジスタは、１６ビット長で全８
段であり、ホスト側から所望の値を書き込む事で減速制
御が可能である。The deceleration timer register (SLW0-7L /
H) As described above, these registers are 16 bits long and have a total of 8 registers.
This is a stage, and deceleration control is possible by writing a desired value from the host side.

【０１８５】定速タイマレジスタ（ＳＴＡＬ／Ｈ） 前述の通り、このレジスタは、１６ビット長で、ホスト
側から所望の値を書き込む事で定速時の速度が決定され
る。Constant Speed Timer Register (STAL / H) As described above, this register is 16 bits long, and the speed at the constant speed is determined by writing a desired value from the host side.

【０１８６】加速タイマコントロールレジスタ（ＡＣＣ
ＣＴＬ） 前述の通り、このレジスタでは、以下のような設定が可
能である。Acceleration timer control register (ACC
CTL) As described above, the following settings can be made in this register.

【０１８７】・加速タイマデータ使用スタート設定 ・書き換え要求信号出力段設定 ・書き換え要求信号設定 減速タイマコントロールレジスタ（ＳＬＷＣＴＬ） 前述の通り、このレジスタでは、以下のような設定が可
能である。Setting of start of use of acceleration timer data Setting of rewriting request signal output stage Setting of rewriting request signal Deceleration timer control register (SLWCTL) As described above, the following settings can be made in this register.

【０１８８】・減速タイマデータ使用スタート設定 ・書き換え要求信号出力段設定 ・書き換え要求信号設定 割り込み要因／タイマ設定レジスタ（ＩＲＥＦＴＭ） 前述のように以下の設定が可能である。-Start setting of use of deceleration timer data-Setting of output stage of rewrite request signal-Setting of rewrite request signal Interrupt factor / timer setting register (IREFTM) As described above, the following settings are possible.

【０１８９】・割り込み要因設定 ・トリガタイマモード設定 ホスト信号用定速ステップ設定レジスタ（ＳＴＰＨＳＴ
Ｌ／Ｈ） 前述のようにホスト信号入力により、強制的にステッピ
ングモータの動作を停止させる場合に使用される値を設
定するレジスタである。-Interrupt factor setting-Trigger timer mode setting Constant speed step setting register for host signal (STPHST)
L / H) As described above, this register sets a value used when the operation of the stepping motor is forcibly stopped by the input of the host signal.

【０１９０】カウントタイマ一致設定レジスタ（ＣＴＲ
ＥＧＬ／Ｈ） 前述のようにカウントタイマ一致の割り込み要因設定を
行った時に使用されるカウント値を設定するレジスタで
ある。Count timer match setting register (CTR
EGL / H) This is a register for setting a count value to be used when an interrupt factor setting for counting timer coincidence is performed as described above.

【０１９１】パターンテーブルレジスタ（ＳＭＰＴ０−
７） 前述のように相励磁パターンを設定するレジスタであ
る。The pattern table register (SMPT0-
7) A register for setting a phase excitation pattern as described above.

【０１９２】レジスタ確定タイミング 各レジスタの確定タイミングは以下の通りである。Register Determination Timing The determination timing of each register is as follows.

【０１９３】・コントロールレジスタ（ＣＴＲ）１，２ データラッチは常時可、レジスタへのアクセスの度にレ
ジスタをチェック。Control registers (CTR) 1 and 2 Data latches are always allowed, and registers are checked each time a register is accessed.

【０１９４】・ステップカウント読み出しレジスタ 最小トリガ以下の周期でレジスタへカウント値を自動的
に取り込み。• Step count read register The count value is automatically fetched into the register at the cycle shorter than the minimum trigger.

【０１９５】・通常用定速／加速／減速ステップ設定レ
ジスタ ステッピングモータコントローラ動作開始時。A normal constant speed / acceleration / deceleration step setting register When the stepping motor controller starts operation.

【０１９６】・加速／定速タイマレジスタ ステッピングモータコントローラ動作開始時。Acceleration / constant speed timer register When stepping motor controller operation starts.

【０１９７】・減速タイマレジスタ ステッピングモータコントローラ動作開始時。但し、ホ
スト信号による動作時は、ホスト信号受付時。• Deceleration timer register At the start of the stepping motor controller operation. However, when operating by a host signal, the host signal is accepted.

【０１９８】・割り込み要因／タイマレジスタ タイマ部：ステッピングモータコントローラ動作開始
時。Interrupt cause / timer register Timer section: At the start of the stepping motor controller operation.

【０１９９】割り込み部：割り込み要因発生時。Interrupt section: When an interrupt factor occurs.

【０２００】・ホスト信号用定速／減速ステップ設定レ
ジスタ ホスト信号受付時。• Constant speed / deceleration step setting register for host signal When a host signal is received.

【０２０１】・カウントタイマ一致レジスタ 割り込みステータスクリア、及びステッピングモータコ
ントローラ動作開始時。• Count timer match register When interrupt status is cleared and stepping motor controller operation is started.

【０２０２】・パターンテーブルレジスタ ステッピングモータコントローラ動作開始時。Pattern table register At the start of the stepping motor controller operation.

【０２０３】（６）シリアルノード 前述したようにシリアルＩ／Ｏ制御部を介して、センサ
などを接続するセンサロジックＩＣが実装された入力シ
リアルノードや電磁クラッチ、ステッピングモータなど
を接続するプリドライバＩＣが実装された出力シリアル
ノードに接続されている。以下、それぞれのノードにつ
いて説明する。(6) Serial node As described above, via the serial I / O control unit, an input serial node on which a sensor logic IC for connecting a sensor or the like is mounted, a pre-driver IC for connecting an electromagnetic clutch, a stepping motor, etc. Is connected to the output serial node implemented. Hereinafter, each node will be described.

【０２０４】入力シリアルノード 図２４に示すように入力シリアルノードには、ロジック
部が内蔵されたセンサロジックＩＣとさらにシリアル信
号のＩ／Ｆ部、さらにノードアドレス設定の為のスイッ
チなどを実装する事になる。Input Serial Node As shown in FIG. 24, the input serial node is provided with a sensor logic IC having a built-in logic section, a serial signal I / F section, and a switch for setting a node address. become.

【０２０５】センサロジックＩＣは、シリアルＩ／Ｏコ
ントローラ（ＳＩＯＣ）５２１へ前述した受信モードに
従ってシリアル信号を送出する。実際には、ＳＩＯＣ５
２１からアドレス情報などのシリアル信号を受信した
後、アドレス情報が自分のものであれば、接続されてい
るセンサ類の情報を元にデータフレームを生成して、Ｓ
ＩＯＣ５２１へ送出すると共に接続された他のノードに
受け取ったシリアル信号をバケツリレー的に受け渡す為
に出力を行う。The sensor logic IC sends out a serial signal to the serial I / O controller (SIOC) 521 according to the above-mentioned reception mode. Actually, SIOC5
After receiving the serial signal such as the address information from the communication device 21, if the address information is its own, a data frame is generated based on the information of the connected sensors and the like.
It outputs the serial signal sent to the IOC 521 and received by another connected node in a bucket brigade manner.

【０２０６】出力シリアルノード 図２５に示すように出力シリアルノードには、ロジック
部とプリドライブ部が内蔵されたプリドライバＩＣとさ
らにシリアル信号のＩ／Ｆ部、および用途によってはパ
ワードライブ部、さらにノードアドレス設定の為のスイ
ッチなどを実装する事になる。Output Serial Node As shown in FIG. 25, the output serial node includes a pre-driver IC having a built-in logic section and pre-drive section, an I / F section for a serial signal, and a power drive section depending on the application. A switch for setting the node address will be implemented.

【０２０７】プリドライバＩＣは、シリアルＩ／Ｏコン
トローラ（ＳＩＯＣ）５２１からのシリアル信号によ
り、接続された各負荷へのドライブを行うことになり、
実際には、受け取ったシリアル信号を図示しないロジッ
ク部内のシフトレジスタを通じて図示しないロジック部
内のラッチ回路にてラッチし、プリドライバ部を介して
出力を行うと共に、接続された他のノードに受け取った
シリアル信号をバケツリレー的に受け渡す為に出力を行
う。The pre-driver IC drives each connected load by a serial signal from the serial I / O controller (SIOC) 521,
Actually, the received serial signal is latched by a latch circuit in the logic unit (not shown) through a shift register in the logic unit (not shown), and output via the pre-driver unit, and the serial signal received by another connected node. Output to transfer the signal as a bucket brigade.

【０２０８】また、ステッピングモータ制御用の図示し
ない専用ストローブ信号もロジック部に接続されてい
る。A dedicated strobe signal (not shown) for controlling the stepping motor is also connected to the logic section.

【０２０９】[0209]

【発明の効果】以上説明したように、装置全体を制御す
る制御指令手段と入力ユニットまたは出力ユニット間で
授受されるデータを処理するネットワーク手段におい
て、複数の入力ユニットから受信した受信データを所定
の規則に従って並び替えることによって、物理的に混在
しているシリアル入力ノードを論理的なグループにまと
めて扱うことが可能になり、処理の高速化、簡便化を実
現できる。As described above, in the control command means for controlling the entire apparatus and the network means for processing data transmitted and received between the input unit and the output unit, the received data received from the plurality of input units is transmitted to the predetermined unit. By rearranging in accordance with the rules, serial input nodes that are physically mixed can be collectively handled in a logical group, and processing can be speeded up and simplified.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施形態に係る画像形成装置の特徴部
分を示すブロック図である。FIG. 1 is a block diagram showing a characteristic portion of an image forming apparatus according to an embodiment of the present invention.

【図２】実施形態における画像形成装置の一例を示す断
面図である。FIG. 2 is a cross-sectional view illustrating an example of an image forming apparatus according to the embodiment.

【図３】実施形態における画像形成装置の操作部を示す
図である。FIG. 3 is a diagram illustrating an operation unit of the image forming apparatus according to the embodiment.

【図４】実施形態における画像形成装置の構成を示すブ
ロック図である。FIG. 4 is a block diagram illustrating a configuration of an image forming apparatus according to the embodiment.

【図５】実施形態における画像形成装置内の両面規制板
を構成する説明図である。FIG. 5 is an explanatory diagram illustrating a double-sided regulating plate in the image forming apparatus according to the exemplary embodiment.

【図６】シリアルＩ／Ｏコントローラ（ＳＩＯＣ）の構
成を示す図である。FIG. 6 is a diagram illustrating a configuration of a serial I / O controller (SIOC).

【図７】シリアルＩ／Ｏコントローラの通信フォーマッ
トを示す図である。FIG. 7 is a diagram illustrating a communication format of a serial I / O controller.

【図８】シリアルＩ／Ｏコントローラの通信モードの指
定を示す図である。FIG. 8 is a diagram showing designation of a communication mode of a serial I / O controller.

【図９】シリアルＩ／Ｏコントローラのステッピングモ
ータ制御部の制御ブロックを示す図である。FIG. 9 is a diagram illustrating a control block of a stepping motor control unit of the serial I / O controller.

【図１０】相励磁パターンの設定を示す図である。FIG. 10 is a diagram showing setting of a phase excitation pattern.

【図１１】パターン切り替え制御におけるビット設定を
示す図である。FIG. 11 is a diagram illustrating bit setting in pattern switching control.

【図１２】相データ設定の一例を示す図である。FIG. 12 is a diagram showing an example of phase data setting.

【図１３】定速設定モードの一例を示す図である。FIG. 13 is a diagram illustrating an example of a constant speed setting mode.

【図１４】定速連続モードの一例を示す図である。FIG. 14 is a diagram showing an example of a constant speed continuous mode.

【図１５】定速設定／連続モード混在の一例を示す図で
ある。FIG. 15 is a diagram showing an example of constant speed setting / continuous mode mixing.

【図１６】ステップカウント読み出しの一例を示すブロ
ック図である。FIG. 16 is a block diagram illustrating an example of step count reading.

【図１７】定速動作中にセンサ位置通過の場合の動作フ
ローを示す図である。FIG. 17 is a diagram showing an operation flow when a sensor position passes during a constant speed operation.

【図１８】加速動作中にセンサ位置通過の場合の動作フ
ローを示す図である。FIG. 18 is a diagram illustrating an operation flow in the case of passing a sensor position during an acceleration operation.

【図１９】加速動作中にセンサ位置通過の場合の動作フ
ローを示す図である。FIG. 19 is a diagram showing an operation flow in the case of passing a sensor position during an acceleration operation.

【図２０】割り込み信号の出力を示す図である。FIG. 20 is a diagram showing an output of an interrupt signal.

【図２１】割り込み発生パターン例（加速／定速／減速
時）を示す図である。FIG. 21 is a diagram showing an example of an interrupt generation pattern (at the time of acceleration / constant speed / deceleration).

【図２２】割り込み発生パターン例（カウントタイマ一
致時）を示す図である。FIG. 22 is a diagram illustrating an example of an interrupt generation pattern (when the count timer coincides).

【図２３】タイマ内のプリスケーラの機能を説明するた
めの図である。FIG. 23 is a diagram for explaining a function of a prescaler in a timer.

【図２４】入力シリアルノードの構成を示す図である。FIG. 24 is a diagram showing a configuration of an input serial node.

【図２５】出力シリアルノードの構成を示す図である。FIG. 25 is a diagram showing a configuration of an output serial node.

【符号の説明】[Explanation of symbols]

２００ 複写装置本体 ２５０ デッキ ４０６ ＣＰＵ ５０１〜５０９ シリアルノードユニット ５２０ メイン制御回路部 ５２１ ＳＩＯＣ ５１０，５１２，５１４，５１６，５１８ 出力シリア
ルノード ５１１，５１３，５１５，５１７，５１９ 入力シリア
ルノード200 Copier main body 250 Deck 406 CPU 501 to 509 Serial node unit 520 Main control circuit 521 SIOC 510, 512, 514, 516, 518 Output serial node 511, 513, 515, 517, 519 Input serial node

Claims (10)

【特許請求の範囲】[Claims] 【請求項１】 画像形成装置の所定の一部の状態を検出
する状態検出手段と、前記画像形成装置の他の所定の一
部を駆動する駆動手段と、前記状態検出手段により検出
したデータを含む制御情報に従って前記装置を制御する
制御指令手段と、前記状態検出手段からの検出データを
入力して格納する入力データ格納手段をもつ複数の入力
ユニットと、前記駆動手段を駆動するための出力データ
を格納する出力データ格納手段をもつ出力ユニットと、
前記制御指令手段と前記入力ユニットまたは前記出力ユ
ニット間で授受されるデータを処理するネットワーク手
段とを有する画像データ処理装置において、 前記ネットワーク手段は、前記複数の入力ユニットから
受信したデータを所定の規則に従って並べ替えるデータ
並べ替え手段を有することを特徴とする画像データ処理
装置。1. A state detecting means for detecting a state of a predetermined part of the image forming apparatus, a driving means for driving another predetermined part of the image forming apparatus, and a data detected by the state detecting means. Control command means for controlling the apparatus according to control information, input data storage means for inputting and storing detection data from the state detection means, and output data for driving the drive means An output unit having output data storage means for storing
An image data processing apparatus comprising: the control command unit; and a network unit that processes data transmitted and received between the input unit and the output unit. The network unit transmits data received from the plurality of input units according to a predetermined rule. An image data processing device comprising a data rearranging means for rearranging according to the following. 【請求項２】 請求項１において、 前記データ並べ替え手段は、前記複数の入力ユニットか
ら受信したデータを格納する受信データ格納手段と、前
記所定の規則を格納する並べ替え規則格納手段と、並べ
替え後の受信データを格納する受信並べ替えデータ格納
手段とを有することを特徴とする画像データ処理装置。2. The data sorting device according to claim 1, wherein the data sorting device includes a receiving data storage device that stores data received from the plurality of input units, a sorting rule storage device that stores the predetermined rule, An image data processing device comprising: a reception rearranged data storage unit that stores received data after the rearrangement. 【請求項３】 請求項１において、 前記所定の規則は、前記制御指令手段から供給されるこ
とを特徴とする画像データ処理装置。3. The image data processing apparatus according to claim 1, wherein the predetermined rule is supplied from the control command unit. 【請求項４】 請求項１において、 前記ネットワーク手段は、シリアルデータ処理を行うこ
とを特徴とする画像データ処理装置。4. The image data processing apparatus according to claim 1, wherein said network means performs serial data processing. 【請求項５】 請求項１において、 前記ネットワーク手段にデータを送受信するタイミング
を制御するタイミング制御手段をさらに有することを特
徴とする画像データ処理装置。5. The image data processing apparatus according to claim 1, further comprising timing control means for controlling timing of transmitting and receiving data to and from the network means. 【請求項６】 請求項１の画像形成装置は、複写機であ
ることを特徴とする画像データ処理装置。6. An image data processing apparatus according to claim 1, wherein said image forming apparatus is a copying machine. 【請求項７】 画像形成装置の所定の一部の状態を検出
する状態検出手段と、前記画像形成装置の他の所定の一
部を駆動する駆動手段と、前記状態検出手段により検出
したデータを含む制御情報に従って前記装置を制御する
制御指令手段と、前記状態検出手段からの検出データを
入力して格納する入力データ格納手段をもつ複数の入力
ユニットと、前記駆動手段を駆動するための出力データ
を格納する出力データ格納手段をもつ出力ユニットと、
前記制御指令手段と前記入力ユニットまたは前記出力ユ
ニット間で授受されるデータを処理するネットワーク手
段とを有する画像データ処理装置を使用し、 前記ネットワーク手段において、前記複数の入力ユニッ
トから受信したデータを所定の規則に従って並べ替える
ことを特徴とする画像データ処理方法。7. A state detecting means for detecting a state of a predetermined part of the image forming apparatus, a driving means for driving another predetermined part of the image forming apparatus, and data detected by the state detecting means. Control command means for controlling the apparatus according to control information, input data storage means for inputting and storing detection data from the state detection means, and output data for driving the drive means An output unit having output data storage means for storing
Using an image data processing device having the control command means and a network means for processing data transmitted and received between the input unit or the output unit, wherein the network means determines data received from the plurality of input units in a predetermined manner. Image data processing method, wherein the image data is rearranged according to the following rules. 【請求項８】 請求項７において、 前記データ並べ替えに際して、前記複数の入力ユニット
から受信したデータを受信データ格納手段に格納し、並
べ替え規則格納手段内の所定に規則にしたがって、前記
受信データ格納手段内のデータを並べ替えて、受信並べ
替えデータ格納手段に格納することを特徴とする画像デ
ータ処理方法。8. The data receiving apparatus according to claim 7, wherein the data received from the plurality of input units is stored in a received data storage means when the data is rearranged, and the received data is stored in accordance with a predetermined rule in the rearrangement rule storage means. An image data processing method, wherein data in a storage unit is rearranged and stored in a reception rearrangement data storage unit. 【請求項９】 請求項７において、 前記所定の規則は、前記制御指令手段から供給すること
を特徴とする画像データ処理方法。9. The image data processing method according to claim 7, wherein the predetermined rule is supplied from the control command unit. 【請求項１０】 請求項７において、 前記ネットワーク手段によって、シリアルデータ処理を
行うことを特徴とする画像データ処理方法。10. The image data processing method according to claim 7, wherein serial data processing is performed by the network unit.