JPH1116364A - Semiconductor memory device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To enable high speed operation without increase in the circuit scale by charging a first node when a first address signal is not selected and then discharging the first node when all address signals including the first address signal is in the selected condition. SOLUTION: When a memory device starts the operation, the selected address signal 10 becomes level 1, while a P-ch transistor 1 turns off and an N-ch transistor 2 turns on. Unless otherwise all address signals 11, 12, 13 are selected, a node 20 is not discharged and kept at the level 1 by the P-ch transistor 3 and only the decoder in which the address signals 10, 11, 12, 13 are set to the level 1 is selected to set the word line 30 to the level 1. After operation is completed, the address signal 10 becomes the level 0 and the selected decoder is set again to the non-selective condition. The address 10 is given the selective non-selective functions and the other addresses are given only the function from non-selective to selective condition to realize reduction in the number of elements and signal wirings.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は半導体記憶装置のデ
コーダ回路に関する。The present invention relates to a decoder circuit for a semiconductor memory device.

【０００２】[0002]

【従来の技術】半導体記憶装置には外部から与えられる
アドレス信号を基にメモリセルを選択するためのデコー
ダ回路が備わっている。従来の半導体記憶装置のデコー
ダ回路は「ＣＭＯＳ ＶＬＳＩ設計の原理」（富沢孝、
松山泰男監訳 丸善株式会社）の３１４頁から３２１頁
にさまざまなものが記述されている。ここでは特別なク
ロックが必要なく、定常的な電流が流れないＮＡＮＤ回
路とインバータ回路を使った図６の回路を例に従来のデ
コーダ回路の動作を説明する。デコーダ回路ではアドレ
スをデコードすると共に数多くのメモリセルが接続され
たワード線を駆動しなければならない。単一のゲートで
この２つの要求を満たすことは困難であるためデコード
段とドライブ段といった複数段のゲートで構成される。
図６でＮＡＮＤ回路６１の端子１０、１１、１２、１３
にアドレス信号を入力してデコードし、インバータ回路
２で信号を反転させると共にワード線をドライブしてい
る。アドレス信号の一つ以上の信号が”０”の時、ＮＡ
ＮＤ回路６１の出力は非選択信号”１”を出力し、イン
バータ回路６２は非選択信号の”０”をワード線に出力
する。アドレス信号の全ての信号がの”１”の時、ＮＡ
ＮＤ回路６１の出力は選択信号”０”を出力し、インバ
ータ回路６２から選択信号”１”がワード線に出力され
る。この回路をＣＭＯＳのスタティック回路で構成した
場合、ＮＡＮＤ回路６１は入力ごとに一組のＰｃｈおよ
びＮｃｈトランジスタの計８トランジスタからなり、イ
ンバータ回路６２はＰｃｈおよびＮｃｈトランジスタの
２トランジスタからなる。一つのデコーダ回路としては
１０トランジスタが必要である。ＣＭＯＳスタティック
回路は動作電圧が広く消費電流が少ないという特徴を有
するがこのように多くのトランジスタが必要である。2. Description of the Related Art A semiconductor memory device has a decoder circuit for selecting a memory cell based on an externally applied address signal. The conventional decoder circuit of a semiconductor memory device is based on the principle of CMOS VLSI design (Taka Tomizawa,
Various items are described on pages 314 to 321 of Yasuo Matsuyama (translated by Maruzen Co., Ltd.). Here, the operation of the conventional decoder circuit will be described by taking the circuit of FIG. 6 using a NAND circuit and an inverter circuit which do not require a special clock and through which a steady current does not flow as an example. In the decoder circuit, it is necessary to decode an address and drive a word line to which many memory cells are connected. Since it is difficult to satisfy these two requirements with a single gate, the gate is composed of a plurality of gates such as a decode stage and a drive stage.
In FIG. 6, the terminals 10, 11, 12, 13 of the NAND circuit 61 are shown.
An address signal is input to the decoder and decoded, and the inverter circuit 2 inverts the signal and drives the word line. When one or more of the address signals is "0", the NA
The output of the ND circuit 61 outputs a non-selection signal “1”, and the inverter circuit 62 outputs a non-selection signal “0” to the word line. When all the address signals are “1”, NA
The output of the ND circuit 61 outputs a selection signal “0”, and the selection signal “1” is output from the inverter circuit 62 to the word line. When this circuit is constituted by a CMOS static circuit, the NAND circuit 61 is composed of a set of eight Pch and Nch transistors for each input, and the inverter circuit 62 is composed of two Pch and Nch transistors. One decoder circuit requires 10 transistors. The CMOS static circuit has a feature that the operating voltage is wide and the current consumption is small, but such a large number of transistors are required.

【０００３】半導体技術の進歩によって単一のチップに
より多くのメモリセルを搭載することが可能になるが、
メモリ容量を大きくするにつれてデコーダ回路の数が増
加する。一本のアドレス信号あたりに接続されるデコー
ダ回路の数も多くなって信号遅延が増加してしまう。こ
れを改善するためにデコーダ機能自体も多段構成にする
方法が用いられる。例えば２つのアドレス信号をデコー
ドしておき、信号の状態により４本の出力のうち１本だ
けが選択されるようなプリデコード信号であれば１本の
信号あたりに接続される次段のデコーダ回路は全体の１
／４ですむ。また３つのアドレス信号を８本の信号にプ
リデコードしておけば次段のデコーダ回路は１／８にな
る。プリデコードするアドレス信号を多くする程、１本
のプリデコード信号あたりの負荷容量は減るもののプリ
デコード信号の本数が増えてしまう。[0003] Advances in semiconductor technology allow more memory cells to be mounted on a single chip.
As the memory capacity increases, the number of decoder circuits increases. The number of decoder circuits connected per one address signal also increases, and the signal delay increases. In order to improve this, a method in which the decoder function itself has a multi-stage configuration is used. For example, in the case of a pre-decode signal in which two address signals are decoded and only one of four outputs is selected depending on the state of the signal, a next-stage decoder circuit connected per signal Is the whole 1
/ 4 is enough. If the three address signals are pre-decoded into eight signals, the next-stage decoder circuit becomes 1/8. As the number of address signals to be predecoded increases, the load capacity per predecode signal decreases, but the number of predecode signals increases.

【０００４】[0004]

【発明が解決しようとする課題】前述の従来技術では、
メモリの大容量化に伴いアドレス信号の負荷が大きくな
ってデコードまでの時間が増大してしまう。多くのアド
レス信号をプリデコードをすると配線本数が増えて大き
な面積を占有してしまう。In the above-mentioned prior art,
As the capacity of the memory increases, the load of the address signal increases, and the time until decoding increases. If a large number of address signals are pre-decoded, the number of wirings increases and occupies a large area.

【０００５】そこで本発明はこのような問題点を解決す
るもので、その目的とするところは、大容量の半導体記
憶装置を構成する際にも回路規模を大きくすることな
く、さらに高速動作可能なデコーダ回路を提供する事に
ある。Accordingly, the present invention is to solve such a problem. It is an object of the present invention to realize a high-speed operation without increasing the circuit scale even when configuring a large-capacity semiconductor memory device. A decoder circuit is provided.

【０００６】[0006]

【課題を解決するための手段】本発明の半導体記憶装置
は、複数のメモリセル選択線の中から一つを選択するた
めのデコーダ回路において、第一のアドレス信号が非選
択状態の時第一のノードを充電する第一のスイッチング
手段と、前記第一のアドレス信号を含む全てのアドレス
信号が選択状態の時前記第一のノードを放電するための
直列接続された複数のスイッチング手段と、前記第一の
ノードを入力としデコード信号を出力するインバータ回
路と、前記デコード信号をフィードバックして前記第一
のノードの電位を保持する第二のスイッチング手段を備
えることを特徴とする。According to a semiconductor memory device of the present invention, in a decoder circuit for selecting one of a plurality of memory cell select lines, when a first address signal is in a non-selected state, First switching means for charging the first node, a plurality of serially connected switching means for discharging the first node when all address signals including the first address signal are in a selected state, An inverter circuit that receives a first node as an input and outputs a decode signal, and a second switching unit that feeds back the decode signal and holds the potential of the first node is provided.

【０００７】また本発明の半導体記憶装置は、動作の待
機時には前記第一のアドレス信号を外部からのアドレス
信号に関わらず非選択状態にする制御手段を備え、前記
第一のアドレス信号は残りのアドレス信号より多くのア
ドレス入力をプリデコードして入力させたことを特徴と
する。Further, the semiconductor memory device of the present invention includes control means for setting the first address signal in a non-selection state during standby for operation irrespective of an externally applied address signal, and the first address signal is supplied to the remaining addresses. It is characterized in that more address inputs than address signals are pre-decoded and input.

【０００８】さらに本発明の半導体記憶装置は、前記直
列接続された複数のスイッチング手段は二つの素子から
なり、一つに前記第一のアドレス信号を入力し、他方に
残りのアドレス信号を合成した選択信号を与え、該合成
手段を複数のデコーダ回路で有し、前記第一のアドレス
信号は残りのアドレス信号より多くのアドレス入力をプ
リデコードして入力させたことを特徴とする。Further, in the semiconductor memory device according to the present invention, the plurality of switching means connected in series include two elements, one of which receives the first address signal, and the other of which combines the remaining address signals. A selection signal is provided, and the combining means includes a plurality of decoder circuits, and the first address signal is inputted by pre-decoding more address inputs than the remaining address signals.

【０００９】[0009]

【発明の実施の形態】以下、本発明の実施例について図
面を参照して説明する。Embodiments of the present invention will be described below with reference to the drawings.

【００１０】（第一実施例）本発明の第一の実施例を図
１に示す。同図においてインバータを構成するＰｃｈト
ランジスタ１とＮｃｈトランジスタ２のゲートにはノー
ド１０によりアドレス１０が入力される。Ｐｃｈトラン
ジスタ１のソースはＶＤＤに接続され、Ｎｃｈトランジ
スタ２のソースはＮｃｈトランジスタ５のドレインに接
続されている。そしてＰｃｈトランジスタ１とＮｃｈト
ランジスタ２のドレインはノード２０へ出力されてい
る。また、Ｎｃｈトランジスタ５はノード１１よりアド
レス１１がゲートに入力され、ソースはＮｃｈトランジ
スタ６のドレインに接続されている。Ｎｃｈトランジス
タ６はアドレス１２がゲートに入力され、ソースはＮｃ
ｈトランジスタ７のドレインに接続されている。Ｎｃｈ
トランジスタ７はアドレス１３がゲートに入力され、ソ
ースはＶＳＳに接続されている。従って、Ｐｃｈトラン
ジスタ１とＮｃｈトランジスタ２、５、６、７が直列に
接続された構成である。アドレス１０が非選択（”
０”）の時は他のアドレスに関係なく、Ｐｃｈトランジ
スタ１が導通状態で、Ｎｃｈトランジスタ２は非道通状
態であるので、ノード２０は”１”になる。ノード２０
の状態はインバータ４を通じてワード線３０に出力され
る。ノード２０が”１”の時はワード線３０は”０”で
ありＰｃｈトランジスタ３を通じてワード線３０を非選
択にするようにフィードバックがかけられている。(First Embodiment) FIG. 1 shows a first embodiment of the present invention. In FIG. 1, an address 10 is input from a node 10 to the gates of a Pch transistor 1 and an Nch transistor 2 constituting an inverter. The source of the Pch transistor 1 is connected to VDD, and the source of the Nch transistor 2 is connected to the drain of the Nch transistor 5. The drains of the Pch transistor 1 and the Nch transistor 2 are output to the node 20. In the Nch transistor 5, the address 11 is input to the gate from the node 11, and the source is connected to the drain of the Nch transistor 6. In the Nch transistor 6, the address 12 is input to the gate, and the source is Nc.
It is connected to the drain of the h transistor 7. Nch
In the transistor 7, the address 13 is input to the gate, and the source is connected to VSS. Therefore, the Pch transistor 1 and the Nch transistors 2, 5, 6, and 7 are connected in series. Address 10 is not selected ("
At the time of “0”), the Pch transistor 1 is conducting and the Nch transistor 2 is not conducting irrespective of other addresses, so that the node 20 becomes “1”.
Is output to the word line 30 through the inverter 4. When the node 20 is "1", the word line 30 is "0", and feedback is applied through the Pch transistor 3 so as to deselect the word line 30.

【００１１】記憶装置が待機状態の時はアドレス１０
は”０”であるものとする。これにより全てのデコーダ
回路のノード２０は”１”に、全てのワード線３０は”
０”に保持される。記憶装置が動作を開始すると選択さ
れたアドレス１０が”１”になる。Ｐｃｈトランジスタ
１は非道通、Ｎｃｈトランジスタ２は導通する。ここで
１１、１２、１３の全てが選択状態にならない限り、ノ
ード２０は放電されずにＰｃｈトランジスタ３によっ
て”１”に保たれる。従って１０、１１、１２、１３の
全てが”１”になった唯一のデコーダだけが選択状態に
なってワード線３０を”１”にする。動作を終了し再び
アドレス１０が”０”になることによって、選択された
デコーダは再び非選択になり次の動作準備が行われる。When the storage device is in the standby state, the address 10
Is "0". As a result, the nodes 20 of all the decoder circuits are set to "1" and all the word lines 30 are set to "1".
When the memory device starts operating, the selected address 10 becomes "1", the Pch transistor 1 is non-conductive, and the Nch transistor 2 is conductive, where all of 11, 12, and 13 are turned on. Unless selected, the node 20 is not discharged and is kept at "1" by the Pch transistor 3. Therefore, only the decoder where all of 10, 11, 12, and 13 are set to "1" is selected. Then, the word line 30 is set to “1.” When the operation is completed and the address 10 is set to “0” again, the selected decoder is deselected again and the next operation preparation is performed.

【００１２】図３は本発明第一実施例におけるアドレス
入力回路の具体例である。アドレス入力Ａｉからインバ
ータ３３とＡＮＤ回路３１、３２を通して相補のアドレ
ス信号Ｐ０、Ｐ１を生成している。ＡＮＤ回路３１、３
２に記憶装置のチップ選択信号ＣＳを入力することで、
非選択時にＰ０、Ｐ１を”０”にしている。図１の１０
には図３のＰ０またはＰ１のいずれかが入力される。FIG. 3 shows a specific example of the address input circuit according to the first embodiment of the present invention. Complementary address signals P0 and P1 are generated from an address input Ai through an inverter 33 and AND circuits 31 and 32. AND circuits 31, 3
2 by inputting the chip select signal CS of the storage device,
When not selected, P0 and P1 are set to "0". 10 in FIG.
Is input with either P0 or P1 in FIG.

【００１３】図１の１０の入力に対しては選択、非選択
の両機能が備わっているが、１１、１２、１３からは”
１”から”０”に変化してもノード２０を再び充電する
ことは不可能であり、非選択状態から選択に移す機能し
か備えていない。またノード２０の電位保持のためのフ
ィードバックはＰｃｈトランジスタ３だけであり、非選
択を保持するだけに限られている。このように各部の必
要な機能を絞ることによって、デコーダ回路を構成する
トランジスタは８個で済み、従来より２個少なくなって
いる。アドレス１０は両極トランジスタが接続されてい
るが、１１、１２、１３はＮｃｈトランジスタのみであ
る。素子数の減少はそのままデコード回路の小型化につ
ながる。またＰｃｈ、Ｎｃｈトランジスタは同一半導体
基盤の平面上に配置されるので、入力がＮｃｈだけにな
ると相互接続の配線が必要なくなりその分占有面積も少
なくなる。素子数の減少と信号配線の縮小によって１
１、１２、１３を負荷とするアドレス線の配線容量は大
幅に減少し、高速に駆動することが可能になる。The input 10 shown in FIG. 1 has both selection and non-selection functions.
It is impossible to recharge the node 20 even if it changes from "1" to "0", and it has only the function of shifting from the non-selection state to the selection state. The number of transistors constituting the decoder circuit is only eight, which is two less than the conventional one by narrowing down the necessary functions of each part as described above, which is only 3 to hold the non-selection. The bipolar transistor is connected to the address 10, but only the N-channel transistors are 11, 12, and 13. The reduction in the number of elements directly leads to the downsizing of the decoding circuit, and the P-channel and N-channel transistors are on the same semiconductor substrate. Since it is arranged on the upper side, if the input is only Nch, interconnection wiring is not required, and the occupied area is correspondingly reduced. 1 by the reduction of the loss and the signal line
The wiring capacity of the address lines having loads 1, 12, and 13 as a load is greatly reduced, and high-speed driving can be performed.

【００１４】（実施例２）更に大容量のメモリを構成し
ようとした場合には、より多くのアドレスデコードが必
要になり、図１の直列Ｎｃｈトランジスタの数を増やす
必要がある。単に直列数を増やしていくと、ノード２０
の放電時間が長くなってしまい速度の低下をもたらす。(Embodiment 2) If an attempt is made to construct a memory having a larger capacity, more address decoding is required, and it is necessary to increase the number of serial Nch transistors in FIG. By simply increasing the number of series, node 20
Discharge time becomes longer, resulting in a decrease in speed.

【００１５】本発明の第二の実施例を図２に示す。同図
において直列トランジスタは２と５の二段だけとし、２
には一つのアドレス信号１０をそのまま入力する。一方
５には残りのアドレス信号１１、１２、１３、１４をＮ
ＡＮＤ回路２６でデコードした後に、インバータ回路２
７で極性反転させた信号２１を入力している。そのため
全部で五本のアドレス信号を入力しながら、直列トラン
ジスタの数は２段で済んでいる。この実施例では更に２
６、２７を隣接するデコーダ回路と共有させている。共
有化によってデコーダ回路自体の面積は縮小できると共
に、２６に入力するアドレス線につながるゲート数が減
少し、配線容量を減らすことが可能になる。FIG. 2 shows a second embodiment of the present invention. In the figure, the series transistors are only two stages of 2 and 5, and 2
, One address signal 10 is inputted as it is. On the other hand, the remaining address signals 11, 12, 13, and 14 are set to N
After decoding by the AND circuit 26, the inverter circuit 2
7, a signal 21 whose polarity is inverted is input. Therefore, while five address signals are input in total, the number of series transistors is two. In this embodiment, two more
6, 27 are shared with the adjacent decoder circuit. By sharing, the area of the decoder circuit itself can be reduced, and the number of gates connected to the address line input to 26 is reduced, so that the wiring capacitance can be reduced.

【００１６】図２ではアドレス１０に４種類の信号Ｐ
０、Ｐ１、Ｐ２、Ｐ３を入力させているが、これらは２
組のアドレス入力をプリデコードした信号を意味してい
る。図４にこの信号を生成するためのアドレス入力回路
を示す。４１及び４２には図３に示したアドレス入力回
路が収まるものとする。２つの入力Ａｉ、Ａｊは４本の
出力Ｐ０、Ｐ１、Ｐ２、Ｐ３にデコードされて、選択さ
れた１本の出力だけが”１”になり残りは”０”にな
る。また待機時に４１、４２の出力が”０”になること
によって、Ｐ０、Ｐ１、Ｐ２、Ｐ３の全てが”０”にな
る。In FIG. 2, four kinds of signals P
0, P1, P2, and P3 are input.
A signal obtained by pre-decoding a set of address inputs. FIG. 4 shows an address input circuit for generating this signal. It is assumed that the address input circuit shown in FIG. The two inputs Ai and Aj are decoded into four outputs P0, P1, P2 and P3, and only one selected output becomes "1" and the rest become "0". When the outputs of 41 and 42 become "0" during standby, all of P0, P1, P2 and P3 become "0".

【００１７】図２ではこれらのプリデコードされた信号
を１０に入力することによって図１と同様に待機時に全
てのワード線３０を”０”にしておき、動作時は選択さ
れた唯一のワード線だけを”１”に変化させる。この実
施例では４本のアドレス信号にプリデコードしているの
で隣接する４つのプリデコーダ回路で他のアドレスのデ
コーダ回路２６、２７を共有することができる。プリデ
コードを多くするほどより多くのデコーダ回路で２６、
２７を共有することが可能になる。In FIG. 2, by inputting these pre-decoded signals to 10, all the word lines 30 are set to "0" at the time of standby as in FIG. Only to “1”. In this embodiment, since four address signals are pre-decoded, the adjacent four pre-decoder circuits can share the decoder circuits 26 and 27 of other addresses. The more predecodes, the more decoder circuits 26,
27 can be shared.

【００１８】図５には３つのアドレス入力Ａｉ、Ａｊ、
Ａｋを８本の出力Ｐ０〜Ｐ７にプリデコードする回路を
示す。図１、図２におけるアドレス１０はおのおののデ
コーダ回路に直接入力されてＰｃｈとＮｃｈトランジス
タが接続されるのに対し、他のアドレスはＮｃｈトラン
ジスタだけまたは共有化によって信号線の負荷容量が少
なくなっている。プリデコードするアドレスを多くする
ほど信号線当たりのゲート数は少なくなるが配線本数が
増えてしまう。そこでアドレス１０には他より多くのア
ドレスをプリデコードしたした信号を入力し、他には１
０より少ないまたはプリデコードしない信号を入力する
ことでアドレス毎の負荷容量をバランスさせることがで
きる。具体的にはアドレス１０に図４の回路を使用した
場合はその他のアドレスは図３の回路を使用する。ある
いはアドレス１０に図５の回路を使用した場合には、他
のアドレスは図３または図４の回路を使用することで高
速動作と占有面積の低減を両立させることができる。FIG. 5 shows three address inputs Ai, Aj,
A circuit for pre-decoding Ak into eight outputs P0 to P7 is shown. The address 10 in FIGS. 1 and 2 is directly input to each decoder circuit and the Pch and Nch transistors are connected, while the other addresses are only Nch transistors or the load capacity of the signal line is reduced by sharing. I have. As the number of pre-decoded addresses increases, the number of gates per signal line decreases, but the number of wirings increases. Therefore, a signal obtained by pre-decoding more addresses than the others is input to the address 10, and 1
By inputting a signal less than 0 or a signal that is not pre-decoded, the load capacity for each address can be balanced. Specifically, when the circuit of FIG. 4 is used for the address 10, the other addresses use the circuit of FIG. Alternatively, when the circuit of FIG. 5 is used for the address 10, by using the circuit of FIG. 3 or FIG. 4 for other addresses, both high-speed operation and reduction of the occupied area can be achieved.

【００１９】[0019]

【発明の効果】以上述べたように本発明の半導体記憶装
置によれば、デコーダ回路の素子数を低減して占有面積
を縮小し、低コスト化を図ることが可能になるという効
果がある。また、アドレス線の負荷容量を低減して高速
動作を可能にすると共に、配線の充放電電流も減少させ
て消費電流を低減するという効果もある。As described above, according to the semiconductor memory device of the present invention, it is possible to reduce the number of elements of the decoder circuit, thereby reducing the occupied area and the cost. In addition, there is an effect that the load capacity of the address line is reduced to enable high-speed operation, and the charge / discharge current of the wiring is also reduced to reduce current consumption.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第一実施例を示すデコーダ回路の構成
図。FIG. 1 is a configuration diagram of a decoder circuit showing a first embodiment of the present invention.

【図２】本発明の第二実施例を示すデコーダ回路の構成
図。FIG. 2 is a configuration diagram of a decoder circuit according to a second embodiment of the present invention.

【図３】本発明のプリデコーダ回路の構成図。FIG. 3 is a configuration diagram of a predecoder circuit of the present invention.

【図４】本発明の第二実施例に係わる２つのアドレスを
プリデコードする回路の構成図。FIG. 4 is a configuration diagram of a circuit for pre-decoding two addresses according to a second embodiment of the present invention.

【図５】本発明の第二実施例に係わる３つのアドレスを
プリデコードする回路の構成図。FIG. 5 is a configuration diagram of a circuit for pre-decoding three addresses according to a second embodiment of the present invention.

【図６】従来例を示すデコーダ回路の構成図。FIG. 6 is a configuration diagram of a decoder circuit showing a conventional example.

【符号の説明】[Explanation of symbols]

１、３ Ｐｃｈトランジスタ ２、５〜７ Ｎｃｈトランジスタ ４、２７、３３、６２ インバータ回路 １０〜１４、２１、Ａｉ、Ａｊ、Ａｋ アドレス信号 ２０ ノード ３０ワード線 ２６、３１、３２、６１ ＮＡＮＤ回路 ４１、４２、５１〜５３ プリデコーダ回路 Ｐ０〜Ｐ７ プリデコード信号 ＣＳ チップ選択線 1, 3 Pch transistor 2, 5 to 7 Nch transistor 4, 27, 33, 62 Inverter circuits 10 to 14, 21, Ai, Aj, Ak Address signal 20 Node 30 Word line 26, 31, 32, 61 NAND circuit 41 42, 51-53 Predecoder circuit P0-P7 Predecode signal CS Chip select line

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】複数のメモリセル選択線の中から一つを選
択するためのデコーダ回路において、第一のアドレス信
号が非選択状態の時第一のノードを充電する第一のスイ
ッチング手段と、前記第一のアドレス信号を含む全ての
アドレス信号が選択状態の時前記第一のノードを放電す
るための直列接続された複数のスイッチング手段と、前
記第一のノードを入力としデコード信号を出力するイン
バータ回路と、前記デコード信号をフィードバックして
前記第一のノードの電位を保持する第二のスイッチング
手段を備えることを特徴とする半導体記憶装置。1. A decoder circuit for selecting one of a plurality of memory cell selection lines, a first switching means for charging a first node when a first address signal is in a non-selected state, A plurality of switching means connected in series for discharging the first node when all address signals including the first address signal are in a selected state; and outputting a decode signal with the first node as an input. A semiconductor memory device comprising: an inverter circuit; and second switching means for feeding back the decode signal and holding the potential of the first node. 【請求項２】動作の待機時には前記第一のアドレス信号
を外部からのアドレス信号に関わらず非選択状態にする
制御手段を備えることを特徴とする請求項１記載の半導
体記憶装置。2. The semiconductor memory device according to claim 1, further comprising control means for setting said first address signal to a non-selection state during standby of operation irrespective of an external address signal. 【請求項３】前記直列接続された複数のスイッチング手
段は二つの素子からなり、一つに前記第一のアドレス信
号を入力し、他方に残りのアドレス信号を論理合成した
選択信号を与え、該論理合成手段を複数のデコーダ回路
で共有することを特徴とする請求項２記載の半導体記憶
装置。3. The switching means connected in series comprises two elements, one of which receives the first address signal and the other of which receives a selection signal obtained by logically synthesizing the remaining address signals. 3. The semiconductor memory device according to claim 2, wherein the logic synthesizing means is shared by a plurality of decoder circuits. 【請求項４】前記第一のアドレス信号は他のアドレス信
号より多くのアドレス入力をプリデコードして入力させ
たことを特徴とする請求項２記載の半導体記憶装置。4. The semiconductor memory device according to claim 2, wherein said first address signal is inputted by pre-decoding more address inputs than other address signals. 【請求項５】前記第一のアドレス信号は他のアドレス信
号より多くのアドレス入力をプリデコードして入力させ
たことを特徴とする請求項３記載の半導体記憶装置。5. The semiconductor memory device according to claim 3, wherein said first address signal is inputted by pre-decoding more address inputs than other address signals.