JPH1116361A

JPH1116361A - 半導体記憶装置

Info

Publication number: JPH1116361A
Application number: JP9172012A
Authority: JP
Inventors: Yasuharu Takagi; 木康晴高
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-06-27
Filing date: 1997-06-27
Publication date: 1999-01-22

Abstract

(57)【要約】【課題】リードサイクルを短縮化して、データ読み出
しの高速化を計ると共に、センスアンプリファイアの低
消費電力化を実現する。【解決手段】複数のセクションのアドレスを同時に確
定し、クロック形成器４により生成された早いクロック
ＣＬＫ２に基づき、第１のバーストカウンタ１を通じ
て、順次制御される順方向スイッチ１０Ａ、１０Ｂ、１
０Ｃ、１０Ｄにより、セクション１〜４の出力ラインの
データを、それぞれの出力タイミングに応じて異なる駆
動能力を与えられているメインセンスアンプリファイア
３Ａ、３Ｂ、３Ｃ、３Ｄに与え、外部クロックＣＬＫに
基づきリードサイクルを制御する第２のバーストカウン
タ２により、順次制御される順方向スイッチ１３Ａ、１
３Ｂ、１３Ｃ、１３Ｄにより、それぞれの能力に応じて
異なる時間にデータ確定するメインセンスアンプリファ
イア３Ａ、３Ｂ、３Ｃ、３Ｄの出力信号を順次導出す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特に、半導体メモリ内でのデータ読み出しにおけ
るバーストモードに適した回路構成に関するものであ
る。

【０００２】

【従来の技術】図５は、従来の半導体記憶装置における
バーストモードによるデータ読み出しを説明するための
タイミングチャートであり、特にパイプラインバースト
機能を示すものである。図において、（Ａ）は外部クロ
ックＣＬＫ、（Ｂ）は外部から与えるアドレスＡＤ、
（Ｃ）はデータ出力Ｄｏｕｔ、（Ｄ）はアドレスセット
信号／ＡＤＳ、（Ｅ）はデバイス内部のアドレスであ
る。図においては、外部から与える外部クロックＣＬＫ
の、サイクルＣｙｃｌｅ１からサイクルＣｙｃｌｅ６ま
での各信号の関係を示している。

【０００３】今、外部クロックＣＬＫのサイクルＣｙｃ
ｌｅ１において、アドレスＡＤとしてＡ０を与え、併せ
てアドレスセット信号／ＡＤＳを与えると、デバイス内
部にアドレスＡ０がセットされる。

【０００４】このアドレスＡ０に対応する半導体メモリ
のデータ出力であるＤ０は、サイクルＣｙｃｌｅ３に、
データ出力Ｄｏｕｔとして出力される。

【０００５】なお、半導体メモリのデバイス内部では、
アドレスＡ０の設定に伴い、サイクルＣｙｃｌｅ２、
３、４において、連続して、アドレスＡ１、Ａ２、Ａ３
が生成される。その結果、これらのアドレスＡ１、Ａ
２、Ａ３に対応する半導体メモリのデータ出力であるＤ
１、Ｄ２、Ｄ３は、それぞれサイクルＣｙｃｌｅ４、
５、６に順次連続して出力されることになる。

【０００６】以上のようなデータ読み出しをパイプライ
ンバースト機能と呼び、連続して４番地分のデータがデ
ータ出力Ｄｏｕｔとして出力される。

【０００７】

【発明が解決しようとする課題】従来の半導体記憶装置
では、パイプラインバーストモードにおいて、以上のよ
うに半導体メモリを制御していたので、外部クロックＣ
ＬＫのサイクルタイムは、アドレス確定からデータが出
力レジスタに格納される時間以上に確保しておく必要が
あった。このため、動作の高速化が困難であり、更にデ
ータ読み出しに用いるセンスアンプリファイアの消費電
力の低減が困難であるという問題点があった。

【０００８】本発明の目的は、上記のような従来技術の
問題点を解消し、半導体メモリに複数のアドレスを同時
に与えると共に、データ出力の順序にしたがって、能力
に差を持たせたセンスアンプリファイアを通じてデータ
読み出しを行わせることにより、読み出しの高速化と低
消費電力化を実現できる半導体記憶装置を得ることにあ
る。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、請求項１に記載の半導体記憶装置とし
て、複数のセクションのそれぞれにおけるメモリセルの
アドレスを同時に確定する手段と、前記各メモリセルの
出力ラインに読み出されたデータを確定させるべく、前
記メモリセルの各セクションに対応して配置された、複
数のセンスアンプリファイアと、リードサイクルよりも
早いクロックに基づき、前記各センスアンプリファイア
に、順次各メモリセルから各出力ラインに読み出された
データを与える第１のスイッチ手段と、前記各センスア
ンプリファイアから、リードサイクルに基づく順序で、
データを出力させる第２のスイッチ手段と、を備える半
導体記憶装置を提供するものである。

【００１０】上記目的を達成するために、本発明は、請
求項４に記載の半導体記憶装置として、複数のセクショ
ンのそれぞれにおけるメモリセルのアドレスを同時に確
定する手段と、前記各メモリセルから出力ラインに読み
出されたデータを確定させるべく、前記メモリセルの各
セクションに対応して配置された、駆動能力可変の複数
のセンスアンプリファイアと、前記各センスアンプリフ
ァイアから、リードサイクルに応じて順次出力させた出
力データを格納する複数のレジスタと、前記複数のセン
スアンプリファイアのデータの読み出し順序に対応して
それらのセンスアンプリファイアのそれぞれに異なる駆
動能力を与える制御手段と、を備える半導体記憶装置を
提供するものである。

【００１１】

【発明の実施の形態】以下、図面を参照しながら、本発
明の実施形を説明する。実施形１．図１は、本発明の実施形１の半導体記憶装置
のブロック図である。図において示すように、メモリセ
ルアレイＭＣＡは４つのセクションＳｅｃｔｉｏｎ１、
２、３、４を有する。各セクションは例えば８カラムを
有し、各カラムにおいてはカラム方向に複数のメモリセ
ルが並んでいる。各メモリセルは相補のデータを出力す
る。このメモリセルアレイＭＣＡにはローデコーダＲＤ
とカラムデコーダＣＤが設けられている。これらのデコ
ーダＲＤ，ＣＤは、加えられたアドレスＡＤに基づい
て、各セクションにおいて１つ宛メモリセルを選択し、
選択した都合４つのメモリセルからのデータを、４組の
相補ビット線ＢＬ，／ＢＬからなるビット線群ＢＬＧに
出力する。以上の動作において、カラムデコーダＣＤか
らのデコード出力についてみれば、このデコード出力に
よってメモリセルアレイＭＣＡにおいて４つのメモリセ
ルからの出力が同時に確定し、４組のビット線を有する
ビット線群ＢＬＧに対して同時に出力され、カラムスイ
ッチ６に加えられる。

【００１２】外部から入力される外部クロックＣＬＫ
は、クロック形成器４に与えられ、ここで外部クロック
ＣＬＫの１／２の周期のクロックＣＬＫ２が形成され
る。このクロックＣＬＫ２は、第１のバーストカウンタ
１に与えられる。

【００１３】外部から与えられるアドレスＡＤは、第１
のバーストカウンタ１に入力される。第１のバーストカ
ウンタ１には、このアドレスＡＤを設定するためにアド
レスセット信号／ＡＤＳが与えられる。

【００１４】第１のバーストカウンタ１は、クロック形
成器４からのクロックＣＬＫ２に基づいて、設定された
アドレスＡＤを起点として、バーストカウント信号をバ
イナリ出力する。

【００１５】メモリセルアレイＭＣＡからの非反転側ビ
ットラインＢＬおよび反転側ビットライン／ＢＬに読み
出された読み出し信号は、カラムスイッチ６、順方向ス
イッチ１０Ａ、１０Ｂ、１０Ｃ、１０Ｄを介して、メイ
ンセンスアンプリファイア３Ａ、３Ｂ、３Ｃ、３Ｄでセ
ンスされる。

【００１６】メインセンスアンプリファイア３Ａの出力
は非反転側ラッチ１１Ａ、反転側ラッチ１２Ａでラッチ
され、順方向スイッチ１３Ａを介して、出力ラッチ１４
０、出力ラッチ１４１に転送され、データ出力Ｄｏｕｔ
として出力される。

【００１７】メインセンスアンプリファイア３Ｂの出力
は非反転側ラッチ１１Ｂ、反転側ラッチ１２Ｂでラッチ
され、順方向スイッチ１３Ｂを介して、出力ラッチ１４
０、出力ラッチ１４１に転送され、データ出力Ｄｏｕｔ
として出力される。

【００１８】メインセンスアンプリファイア３Ｃの出力
は非反転側ラッチ１１Ｃ、反転側ラッチ１２Ｃでラッチ
され、順方向スイッチ１３Ｃを介して、出力ラッチ１４
０、出力ラッチ１４１に転送され、データ出力Ｄｏｕｔ
として出力される。

【００１９】メインセンスアンプリファイア３Ｄの出力
は非反転側ラッチ１１Ｄ、反転側ラッチ１２Ｄでラッチ
され、順方向スイッチ１３Ｄを介して、出力ラッチ１４
０、出力ラッチ１４１に転送され、データ出力Ｄｏｕｔ
として出力される。

【００２０】なお、カラムスイッチ６には第１のバース
トカウンタ１からのバースト信号が与えられ、これによ
りメモリセルアレイＭＣＡからの４組の出力が順次出力
される。

【００２１】また、第１のバーストカウンタ１からのバ
イナリカウント出力は、ノア回路７Ａ、７Ｂ、７Ｃ、７
Ｄおよびノット回路９１、９２、９３、９４からなる論
理回路に与えられ、あらかじめ定められたデコード論理
に基づき、順方向スイッチ１０Ａ、１０Ｂ、１０Ｃ、１
０Ｄに対する順次選択信号に変換される。

【００２２】また、第２のバーストカウンタ２からのバ
イナリカウント出力は、ノア回路８Ａ、８Ｂ、８Ｃ、８
Ｄおよびノット回路９５、９６、９７、９８からなる論
理回路に与えられ、あらかじめ定められたデコード論理
に基づき、順方向スイッチ１３Ａ、１３Ｂ、１３Ｃ、１
３Ｄに対する順次選択信号に変換される。

【００２３】以上述べたような構成において、次に、そ
の動作を図２のタイミングチャートにしたがって説明す
る。同図（Ａ）は外部クロックＣＬＫ、同図（Ｂ）はク
ロック形成器４によって形成されるクロックＣＬＫ２、
同図（Ｃ）は外部から与えられるアドレスＡＤ、同図
（Ｄ）はメモリセルアレイＭＣＡの内部で指定される内
部アドレスＡ０、Ａ１、Ａ２、Ａ３、同図（Ｅ）はメイ
ンセンスアンプリファイア３Ａの動作、同図（Ｆ）はメ
インセンスアンプリファイア３Ｂの動作、同図（Ｇ）は
メインセンスアンプリファイア３Ｃの動作、同図（Ｈ）
はメインセンスアンプリファイア３Ｄの動作、同図
（Ｉ）はデータ出力Ｄｏｕｔ、同図（Ｊ）はアドレスセ
ット信号／ＡＤＳをそれぞれ示すものである。

【００２４】さて、サイクルＣｙｃｌｅ１に、図２
（Ｃ）に示すように、第１のバーストカウンタ１にアド
レスＡＤとしてＡ０が与えられ、併せて同図（Ｊ）に示
すように、アドレスセット信号／ＡＤＳが与えられる
と、第１のバーストカウンタ１にはアドレスＡ０がセッ
トされ、これに基づき、カラムスイッチ６に対するバー
スト信号がサイクルＣｙｃｌｅ２の前半で与えられる。
つまり、図２（Ｄ）に示す４つのアドレスに対応しての
各セクションからの非反転ビットラインＢＬの出力と、
反転ビットライン／ＢＬの出力が、後述の順方向スイッ
チ１０Ａ〜１０Ｄの選択順序と同期して、データ出力さ
れる。

【００２５】一方、第１のバーストカウンタ１からは、
クロックＣＬＫ２に同期したバイナリ信号が出力され、
ノア回路７Ａ、７Ｂ、７Ｃ、７Ｄおよびノット回路９
１、９２、９３、９４からなる論理回路を通じてデコー
ドされ、これらの信号が順方向スイッチ１０Ａ、１０
Ｂ、１０Ｃ、１０Ｄに与えられる。その結果、図２
（Ｅ）に示すように、サイクルＣｙｃｌｅ２の前半に順
方向スイッチ１０Ａが選択され、図２（Ｆ）に示すよう
に、サイクルＣｙｃｌｅ２の後半に順方向スイッチ１０
Ｂが選択され、図２（Ｇ）に示すように、サイクルＣｙ
ｃｌｅ３の前半に順方向スイッチ１０Ｃが選択され、図
２（Ｈ）に示すように、サイクルＣｙｃｌｅ３の後半に
順方向スイッチ１０Ｄが選択される。つまり、クロック
ＣＬＫ２に同期して、順次順方向スイッチ１０Ａ、１０
Ｂ、１０Ｃ、１０Ｄが選択されることになる。

【００２６】その結果、メインセンスアンプリファイア
３Ａ、３Ｂ、３Ｃ、３Ｄは、それぞれ図２（Ｅ）、
（Ｆ）、（Ｇ）、（Ｈ）に示すタイミングで、セクショ
ン１〜４から各出力を取り込みセンスすることになる。

【００２７】メインセンスアンプリファイア３Ａ、３
Ｂ、３Ｃ、３Ｄでセンスされたメモリ出力は、それぞれ
非反転側が非反転側ラッチ１１Ａ、１１Ｂ、１１Ｃ、１
１Ｄにラッチされ、それぞれ反転側が反転側ラッチ１２
Ａ、１２Ｂ、１２Ｃ、１２Ｄにラッチされ、メインセン
スアンプリファイア３Ａ、３Ｂ、３Ｃ、３Ｄの能力に応
じた時間経過後にこれらのラッチ信号のハイレベルまた
はロウレベルが確定することになる。

【００２８】一方、第２のバーストカウンタ２からは、
外部クロックＣＬＫに同期したバイナリ信号が出力さ
れ、ノア回路８Ａ、８Ｂ、８Ｃ、８Ｄおよびノット回路
９５、９６、９７、９８からなる論理回路を通じてデコ
ードされ、これらの信号が順方向スイッチ１３Ａ、１３
Ｂ、１３Ｃ、１３Ｄに与えられる。その結果、サイクル
Ｃｙｃｌｅ３に順方向スイッチ１３Ａが選択され、サイ
クルＣｙｃｌｅ４に順方向スイッチ１３Ｂが選択され、
サイクルＣｙｃｌｅ５に順方向スイッチ１０Ｃが選択さ
れ、サイクルＣｙｃｌｅ６に順方向スイッチ１３Ｄが選
択される。つまり、外部クロックＣＬＫに同期して、順
次順方向スイッチ１３Ａ、１３Ｂ、１３Ｃ、１３Ｄが選
択されることになる。

【００２９】その結果、非反転側ラッチ１１Ａ、反転側
ラッチ１２Ａにおいて確定されたセクション１からの出
力信号であるＤ０は、図２（Ｉ）に示すように、サイク
ルＣｙｃｌｅ３に順方向スイッチ１３Ａを通じて、出力
ラッチ１４０、１４１にラッチされ、データ出力Ｄｏｕ
ｔとして出力される。また、非反転側ラッチ１１Ｂ、反
転側ラッチ１２Ｂにおいて確定されたセクション２から
の出力信号であるＤ１は、図２（Ｉ）に示すように、サ
イクルＣｙｃｌｅ４に順方向スイッチ１３Ｂを通じて、
出力ラッチ１４０、１４１にラッチされ、データ出力Ｄ
ｏｕｔとして出力される。更に、非反転側ラッチ１１
Ｃ、反転側ラッチ１２Ｃにおいて確定されたセクション
３からの出力信号であるＤ２は、図２（Ｉ）に示すよう
に、サイクルＣｙｃｌｅ５に順方向スイッチ１３Ｃを通
じて、出力ラッチ１４０、１４１にラッチされ、データ
出力Ｄｏｕｔとして出力される。そして、非反転側ラッ
チ１１Ｄ、反転側ラッチ１２Ｄにおいて確定されたセク
ション４からの出力信号であるＤ３は、図２（Ｉ）に示
すように、サイクルＣｙｃｌｅ６に順方向スイッチ１３
Ｄを通じて、出力ラッチ１４０、１４１にラッチされ、
データ出力Ｄｏｕｔとして出力される。

【００３０】さて、各メインセンスアンプリファイア３
Ａ、３Ｂ、３Ｃ、３Ｄに順方向スイッチ１０Ａ、１０
Ｂ、１０Ｃ、１０Ｄを通じて、セクション１〜４からの
信号出力が与えられてから、実際に順方向スイッチ１３
Ａ、１３Ｂ、１３Ｃ、１３Ｄを通じて、出力されるまで
に許容される時間は、図２（Ｅ）、（Ｆ）、（Ｇ）、
（Ｈ）に示すように、Ｔ１、Ｔ２、Ｔ３、Ｔ４とそれぞ
れ異なる。つまり、メインセンスアンプリファイア３Ａ
の出力は、サイクルＣｙｃｌｅ３の終わりまでに確定し
ている必要があるのに対して、メインセンスアンプリフ
ァイア３Ｂの出力は、サイクルＣｙｃｌｅ４の終わりま
でに確定していれば良く、メインセンスアンプリファイ
ア３Ｃの出力は、サイクルＣｙｃｌｅ５の終わりまでに
確定していれば良く、メインセンスアンプリファイア３
Ｄの出力は、サイクルＣｙｃｌｅ６の終わりまでに確定
していれば良い。

【００３１】つまり、メインセンスアンプリファイア３
Ａの駆動能力は最も高い必要があるのに対して、メイン
センスアンプリファイア３Ｂ、３Ｃ、３Ｄのそれぞれの
駆動能力は、順次、低くても良いことになる。そして、
この実施形１では、この実情に合わせて、メインセンス
アンプリファイア３Ａ、３Ｂ、３Ｃ、３Ｄに対して、必
要最小限度の駆動能力を、個別に与えている。

【００３２】その結果、メインセンスアンプリファイア
３Ａ、３Ｂ、３Ｃ、３Ｄに等しい駆動能力を与え、外部
クロックＣＬＫに同期して、セクション１〜４からの信
号を順次読み出すようにした、従来方式に比較して、セ
クション１〜４の内部アドレスＡ０、Ａ１、Ａ２、Ａ３
を最初に同時確定してしまうことから、外部クロックＣ
ＬＫを高速化でき、同時に、データ確定までの時間に
は、余裕ができるため、センスアンプリファイアのトー
タルの消費電力を低減することができる。

【００３３】なお、本実施形では、一例として、外部ク
ロックＣＬＫからクロックＣＬＫ２を作り出すためのク
ロック形成器４を用いたり、順方向スイッチによるデー
タの読み出し系を例示したが、セクション１〜４の内部
アドレスを同時確定させ、センスアンプリファイア群に
早いタイミングで信号を与え、後に外部クロックＣＬＫ
に同期して、順次データ出力Ｄｏｕｔに導出するような
構成であれば、どのような構成でも適用可能である。実施形２．図３は、本発明の実施形２の半導体記憶装置
のブロック図である。図３において、図１と同等の回路
要素には同一の符号を付している。外部から入力される
外部クロックＣＬＫは、第１のバーストカウンタ１に与
えられる。メモリセルアレイＭＣＡからの非反転側ＢＬ
および反転側／ＢＬの各ビットラインの読み出し信号
は、そのまま能力可変センスアンプリファイア３０Ａ、
３０Ｂ、３０Ｃ、３０Ｄに与えられる。

【００３４】能力可変センスアンプリファイア３０Ａ、
３０Ｂ、３０Ｃ、３０Ｄの出力は、出力データレジスタ
１５０、１５１、１５２、１５３を介して、出力ラッチ
１４０、出力ラッチ１４１に転送され、データ出力Ｄｏ
ｕｔとして出力される。

【００３５】なお、バーストカウンタ１６から能力可変
センスアンプリファイア３０Ａ、３０Ｂ、３０Ｃ、３０
Ｄには、センスアンプリファイア能力制御信号ＳＣが出
力され、それぞれ対応するメモリセル５０、５１、５
２、５３のアドレス確定から、実際にデータ出力Ｄｏｕ
ｔにデータ出力されるまでの時間余裕に応じて、異なる
センス能力を与えるように構成される。

【００３６】また、バーストカウンタ１６から、出力デ
ータレジスタ１５０、１５１、１５２、１５３に対して
は、出力データレジスタ制御信号ＲＣが与えられ、能力
可変センスアンプリファイア３０Ａ、３０Ｂ、３０Ｃ、
３０Ｄの各センス出力を順次、外部クロックＣＬＫに同
期してデータ出力Ｄｏｕｔに導出するように制御してい
る。

【００３７】以上述べたような構成において、次に、そ
の動作を図４のタイミングチャートにしたがって説明す
る。同図（Ａ）は外部クロックＣＬＫ、同図（Ｂ）は外
部から与えられるアドレスＡＤ、同図（Ｃ）はメモリセ
ルアレイＭＣＡの内部で指定される内部アドレスＡ０、
Ａ１、Ａ２、Ａ３、同図（Ｄ）は能力可変センスアンプ
リファイア３０Ａの動作、同図（Ｅ）は能力可変センス
アンプリファイア３０Ｂの動作、同図（Ｆ）は能力可変
センスアンプリファイア３０Ｃの動作、同図（Ｇ）は能
力可変センスアンプリファイア３０Ｄの動作、同図
（Ｈ）はデータ出力Ｄｏｕｔ、同図（Ｉ）はアドレスセ
ット信号／ＡＤＳをそれぞれ示すものである。

【００３８】さて、サイクルＣｙｃｌｅ１に、図４
（Ａ）に示すように、バーストカウンタ１６にアドレス
ＡＤとしてＡ０が与えられ、併せて同図（Ｉ）に示すよ
うに、アドレスセット信号／ＡＤＳが与えられると、バ
ーストカウンタ１６にはアドレスＡ０がセットされる。
同時に、図４（Ｃ）に示すように、４つのセクションか
らの非反転ビットラインＢＬの出力と、反転ビットライ
ン／ＢＬの出力が、同時に確定してデータ出力される。

【００３９】これらのデータは、ぞれぞれ対応する能力
可変センスアンプリファイア３０Ａ、３０Ｂ、３０Ｃ、
３０Ｄに与えられ、それぞれ図４（Ｄ）、（Ｅ）、
（Ｆ）、（Ｇ）に示すタイミングで、つまり、サイクル
Ｃｙｃｌｅ２の時点からセクション１〜４の各出力を取
り込みセンスすることになる。

【００４０】能力可変センスアンプリファイア３０Ａ、
３０Ｂ、３０Ｃ、３０Ｄでセンスされたメモリ出力は、
それぞれバーストカウンタ１６からのセンスアンプリフ
ァイア能力制御信号ＳＣによって制御されるセンス能力
に応じた時間経過後に、ハイレベルまたはロウレベルが
確定することになる。

【００４１】なお、能力可変センスアンプリファイア３
０Ａ、３０Ｂ、３０Ｃ、３０Ｄでセンスされたメモリ出
力は、出力データレジスタ１５０、１５１、１５２、１
５３を通じて出力ラッチ１４０、１４１に出力される
が、この出力タイミングは、バーストカウンタ１６から
出力データレジスタ１５０、１５１、１５２、１５３に
与えられる、出力データレジスタ制御信号ＲＣにより制
御される。

【００４２】その結果、セクション１からの出力信号で
あるＤ０は、図４（Ｉ）に示すように、サイクルＣｙｃ
ｌｅ３に出力データレジスタ１５１を通じて、出力ラッ
チ１４０、１４１にラッチされ、データ出力Ｄｏｕｔと
して出力される。また、セクション２からの出力信号で
あるＤ１は、図４（Ｉ）に示すように、サイクルＣｙｃ
ｌｅ４に出力データレジスタ１５２を通じて、出力ラッ
チ１４０、１４１にラッチされ、データ出力Ｄｏｕｔと
して出力される。更に、セクション３からの出力信号で
あるＤ２は、図４（Ｉ）に示すように、サイクルＣｙｃ
ｌｅ５に出力データレジスタ１５２を通じて、出力ラッ
チ１４０、１４１にラッチされ、データ出力Ｄｏｕｔと
して出力される。そして、セクション４からの出力信号
であるＤ３は、図４（Ｉ）に示すように、サイクルＣｙ
ｃｌｅ６に出力データレジスタ１５３を通じて、出力ラ
ッチ１４０、１４１にラッチされ、データ出力Ｄｏｕｔ
として出力される。

【００４３】さて、各能力可変センスアンプリファイア
３０Ａ、３０Ｂ、３０Ｃ、３０Ｄに、セクション１〜４
からの信号出力が与えられてから、実際に出力データレ
ジスタ１５０、１５１、１５２、１５３を通じて、出力
されるまでに許容される時間は、図４（Ｄ）、（Ｅ）、
（Ｆ）、（Ｇ）に示すように、Ｔ１、Ｔ２、Ｔ３、Ｔ４
とそれぞれ異なる。つまり、能力可変センスアンプリフ
ァイア３０Ａの出力は、サイクルＣｙｃｌｅ３の終わり
までに確定している必要があるのに対して、能力可変セ
ンスアンプリファイア３０Ｂの出力は、サイクルＣｙｃ
ｌｅ４の終わりまでに確定していれば良く、能力可変セ
ンスアンプリファイア３０Ｃの出力は、サイクルＣｙｃ
ｌｅ５の終わりまでに確定していれば良く、能力可変セ
ンスアンプリファイア３０Ｄの出力は、サイクルＣｙｃ
ｌｅ６の終わりまでに確定していれば良い。

【００４４】つまり、能力可変センスアンプリファイア
３０Ａの駆動能力は最も高い必要があるのに対して、能
力可変センスアンプリファイア３０Ｂ、３０Ｃ、３０Ｄ
のそれぞれの駆動能力は、順次、低くても良いことにな
る。そして、この実施形２では、この実情に合わせて、
バーストカウンタ１６からのセンスアンプリファイア能
力制御信号ＳＣにより、各能力可変センスアンプリファ
イア３０Ａ、３０Ｂ、３０Ｃ、３０Ｄの必要最小限度の
駆動能力を、個別に制御している。

【００４５】その結果、メインセンスアンプリファイア
３Ａ、３Ｂ、３Ｃ、３Ｄに等しい駆動能力を与え、外部
クロックＣＬＫに同期して、メモリセル５０、５１、５
２、５３の信号を順次読み出すようにした、従来方式に
比較して、セクション１〜４の内部アドレスＡ０、Ａ
１、Ａ２、Ａ３を最初に同時確定してしまうことから、
外部クロックＣＬＫを高速化でき、同時に、データ確定
までの時間には、余裕ができるため、センスアンプリフ
ァイアのトータルの消費電力を低減することができる。

【００４６】ちなみに、能力可変センスアンプリファイ
ア３０Ａ、３０Ｂ、３０Ｃ、３０Ｄの駆動能力の制御で
あるが、内部の増幅段数、増幅器の組み合わせ、トラン
ジスタサイズの切り替えなどにより、実施する。この能
力可変方法については、他にもさまざまな方式が考えら
れることはもちろんである。また、切り替え段数も、同
時に読み出すアドレス数に対応して、何段階に設定して
もよい。

【００４７】

【発明の効果】本発明は、以上のように異なるセクショ
ンのメモリセルのアドレスを同時に確定して、読み出し
だけをバーストモードで読み出すように構成したので、
メモリセルからデータ読み出しを行うためのセンスアン
プリファイアのデータ確定までに必要な時間が、アドレ
ス毎に異なるため、各リードサイクル毎にアドレス確定
して、それぞれセンスアンプリファイアを駆動するとい
う制御が不要となり、サイクルタイムを短縮でき、デバ
イスの高速化が可能となり、また、データ確定までの時
間に余裕のあるセンスアンプリファイアは、その駆動能
力を適宜、低減させることができるので、消費電力低減
が可能となる。

【図面の簡単な説明】

【図１】本発明の実施形１の半導体記憶装置のブロック
図である。

【図２】図１の動作を説明するためのタイミングチャー
トである。

【図３】本発明の実施形２の半導体記憶装置のブロック
図である。

【図４】図３の動作を説明するためのタイミングチャー
トである。

【図５】従来の、半導体記憶装置における、バーストモ
ードによるデータ読み出しを説明するためのタイミング
チャートである。

【符号の説明】

１第１のバーストカウンタ２第２のバーストカウンタ３Ａ、３Ｂ、３Ｃ、３Ｄメインセンスアンプリファイ
ア４クロック形成器６カラムスイッチ７Ａ、７Ｂ、７Ｃ、７Ｄ、８Ａ、８Ｂ、８Ｃ、８Ｄノ
ア回路１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１３Ａ、１３Ｂ、１
３Ｃ、１３Ｄ順方向スイッチ１１Ａ、１１Ｂ、１１Ｃ、１１Ｄ非反転側ラッチ１２Ａ、１２Ｂ、１２Ｃ、１２Ｄ反転側ラッチ１６バーストカウンタ３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ能力可変センスアン
プリファイア９１、９２、９３、９４、９５、９６、９７、９８ノ
ット回路１４０、１４１出力ラッチ１５０、１５１、１５２、１５３出力データレジスタ

Claims

【特許請求の範囲】

【請求項１】複数のセクションのそれぞれにおけるメモ
リセルのアドレスを同時に確定する手段と、前記各メモリセルの出力ラインに読み出されたデータを
確定させるべく、前記メモリセルの各セクションに対応
して配置された、複数のセンスアンプリファイアと、リードサイクルよりも早いクロックに基づき、前記各セ
ンスアンプリファイアに、順次各メモリセルから各出力
ラインに読み出されたデータを与える第１のスイッチ手
段と、前記各センスアンプリファイアから、リードサイクルに
基づく順序で、データを出力させる第２のスイッチ手段
と、を備えることを特徴とする半導体記憶装置。
【請求項２】前記各センスアンプリファイアの駆動能力
は異なるものとして設定されており、それらの駆動能力
は、データ出力のリードサイクル中で、早いものほど高
く、遅いものほど低く設定されている請求項１の半導体
記憶装置。
【請求項３】前記第１のスイッチ手段が、リードサイク
ルを与えるクロックの２分の１の周期のクロックで制御
される請求項１又は２の半導体記憶装置。
【請求項４】複数のセクションのそれぞれにおけるメモ
リセルのアドレスを同時に確定する手段と、前記各メモリセルから出力ラインに読み出されたデータ
を確定させるべく、前記メモリセルの各セクションに対
応して配置された、駆動能力可変の複数のセンスアンプ
リファイアと、前記各センスアンプリファイアから、リードサイクルに
応じて順次出力させた出力データを格納する複数のレジ
スタと、前記複数のセンスアンプリファイアのデータの読み出し
順序に対応して、それらのセンスアンプリファイアのそ
れぞれに異なる駆動能力を与える制御手段と、を備えることを特徴とする半導体記憶装置。
【請求項５】前記制御手段が、各センスアンプリファイ
アの駆動能力を、データ出力のリードサイクル中で、早
いものほど高く、遅いものほど低く制御する、請求項４
の半導体記憶装置。