JPH11163146A - 集積回路 - Google Patents
集積回路Info
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- JPH11163146A JPH11163146A JP10276113A JP27611398A JPH11163146A JP H11163146 A JPH11163146 A JP H11163146A JP 10276113 A JP10276113 A JP 10276113A JP 27611398 A JP27611398 A JP 27611398A JP H11163146 A JPH11163146 A JP H11163146A
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Abstract
(57)【要約】
【課題】 小さなＴＶウィンドウを、小さなスペースし
か占有しない先駆的なヒューズ設計仕様に適合させるこ
と。 【解決手段】 感光性ソフトパッシベーション膜の形成
後、デバイス特徴部にアクセスするための開孔を介して
端子を設定するために、エッチング停止膜を用いる。エ
ッチング膜によって、開孔を介して設定される端子のサ
イズを、現行の感光性ソフトパッシベーション膜の分解
能から減結合して決定する。
か占有しない先駆的なヒューズ設計仕様に適合させるこ
と。 【解決手段】 感光性ソフトパッシベーション膜の形成
後、デバイス特徴部にアクセスするための開孔を介して
端子を設定するために、エッチング停止膜を用いる。エ
ッチング膜によって、開孔を介して設定される端子のサ
イズを、現行の感光性ソフトパッシベーション膜の分解
能から減結合して決定する。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路、一般的
には、半導体の製造に関し、特に、ソフトパッシベーシ
ョン膜に関する。
には、半導体の製造に関し、特に、ソフトパッシベーシ
ョン膜に関する。
【０００２】
【従来の技術】デバイス製造の際、絶縁膜、半導体膜、
導電膜は、基板上に形成される。各膜は、特徴部と間隔
部を作るようにパターン形成される。特徴部と間隔部の
最小寸法又は特徴サイズ（Ｆ）は、リソグラフシステム
の解像力に依存している。特徴部と間隔部は、デバイ
ス、例えば、トランジスタ、キャパシタ、抵抗を形成す
るようにパターン化される。それから、これらのデバイ
スは、相互に接続されて、所望の電気機能を達成し、集
積回路（ＩＣ）又はチップを作る。
導電膜は、基板上に形成される。各膜は、特徴部と間隔
部を作るようにパターン形成される。特徴部と間隔部の
最小寸法又は特徴サイズ（Ｆ）は、リソグラフシステム
の解像力に依存している。特徴部と間隔部は、デバイ
ス、例えば、トランジスタ、キャパシタ、抵抗を形成す
るようにパターン化される。それから、これらのデバイ
スは、相互に接続されて、所望の電気機能を達成し、集
積回路（ＩＣ）又はチップを作る。
【０００３】ヒューズが、標準的な処理が完了した後、
ＩＣ内の相互接続を変えるために使用されている。この
ように、相互接続を変えることができると、ＩＣ製造業
者は、フレキシブルに、カストマの特定のニーズに応じ
るために、標準的なＩＣ設計仕様をカストマイズするこ
とができるようになる。つまり、ヒューズによって、冗
長回路への接続部が提供されて、欠損回路の代わりに置
換して用いることによって、歩留まりが改善されるよう
に使用される。例えば、ヒューズは、ランダムアクセス
メモリ（ＲＡＭ）ＩＣにおいて、欠損ワード乃至ビット
線の代わりに冗長線に置換する（冗長部の活性化）ため
に使用されている。
ＩＣ内の相互接続を変えるために使用されている。この
ように、相互接続を変えることができると、ＩＣ製造業
者は、フレキシブルに、カストマの特定のニーズに応じ
るために、標準的なＩＣ設計仕様をカストマイズするこ
とができるようになる。つまり、ヒューズによって、冗
長回路への接続部が提供されて、欠損回路の代わりに置
換して用いることによって、歩留まりが改善されるよう
に使用される。例えば、ヒューズは、ランダムアクセス
メモリ（ＲＡＭ）ＩＣにおいて、欠損ワード乃至ビット
線の代わりに冗長線に置換する（冗長部の活性化）ため
に使用されている。
【０００４】レーザブローアブルヒューズとして言及さ
れているヒューズの１タイプは、典型的には、ＩＣの表
面又は表面近傍に形成されている。ヒューズ材にレーザ
ビームが照射されると、そのヒューズ部分が非導電性と
なり、それにより、電流通電が禁止される。レーザブロ
ーアブルヒューズは、比較的簡単に製造することができ
るので、広範囲に使用されている。
れているヒューズの１タイプは、典型的には、ＩＣの表
面又は表面近傍に形成されている。ヒューズ材にレーザ
ビームが照射されると、そのヒューズ部分が非導電性と
なり、それにより、電流通電が禁止される。レーザブロ
ーアブルヒューズは、比較的簡単に製造することができ
るので、広範囲に使用されている。
【０００５】ヒューズは、一般的には、ＩＣの表面上に
形成されている。ＩＣとヒューズは、ハード及びソフト
なパッシベーション膜によってカバーされて、周囲環境
から装置が保護されている。バリア膜は、ヒューズをソ
フトパッシベーション膜から絶縁するために設けられて
いる。ソフトパッシベーション膜は、例えば、感光性ポ
リイミド（ＰＳＰＩ）を有する。ヒューズにアクセスす
るために、ＰＳＰＩ内に開孔が形成される。この開孔
を、ＴＶ（ターミナル ビア）開孔と呼ぶ。
形成されている。ＩＣとヒューズは、ハード及びソフト
なパッシベーション膜によってカバーされて、周囲環境
から装置が保護されている。バリア膜は、ヒューズをソ
フトパッシベーション膜から絶縁するために設けられて
いる。ソフトパッシベーション膜は、例えば、感光性ポ
リイミド（ＰＳＰＩ）を有する。ヒューズにアクセスす
るために、ＰＳＰＩ内に開孔が形成される。この開孔
を、ＴＶ（ターミナル ビア）開孔と呼ぶ。
【０００６】ＴＶ開孔の形成は、リソグラフィ技術によ
って達成される。そのような技術は、露光源とマスクを
用いて、ＰＳＰＩを選択的に露光することを有してい
る。マスクは、ＴＶ開孔に相応するパターンを有してい
る。それから、ＰＳＰＩは、ＰＳＰＩが熱的に安定化す
るようにキュアされる。キュア後、反応性イオンエッチ
ング（ＲＩＥ）が実行される。ＲＩＥによつて、露光領
域内のハードパッシベーション膜及び他の絶縁膜が除去
されて、ヒューズにＴＶ開孔が形成される。
って達成される。そのような技術は、露光源とマスクを
用いて、ＰＳＰＩを選択的に露光することを有してい
る。マスクは、ＴＶ開孔に相応するパターンを有してい
る。それから、ＰＳＰＩは、ＰＳＰＩが熱的に安定化す
るようにキュアされる。キュア後、反応性イオンエッチ
ング（ＲＩＥ）が実行される。ＲＩＥによつて、露光領
域内のハードパッシベーション膜及び他の絶縁膜が除去
されて、ヒューズにＴＶ開孔が形成される。
【０００７】ＴＶの最小特徴サイズを決定するＰＳＰＩ
のリソグラフィ分解能は、現在利用可能な感光性ポリマ
ーに依存している。現在利用可能な感光性ポリマーは、
約１０μｍの小さなＴＶ開孔を高い信頼性で定義するこ
とができる。今後のＩＣの設計仕様では、チップサイズ
を更に一層小型にすることができるようにするために、
小さなＴＶ開孔を提供することが重要である。しかし、
現在利用可能なＰＳＰＩは、非常に小さな領域しか占有
しない先駆的なヒューズ設計仕様に適合することはでき
ない。
のリソグラフィ分解能は、現在利用可能な感光性ポリマ
ーに依存している。現在利用可能な感光性ポリマーは、
約１０μｍの小さなＴＶ開孔を高い信頼性で定義するこ
とができる。今後のＩＣの設計仕様では、チップサイズ
を更に一層小型にすることができるようにするために、
小さなＴＶ開孔を提供することが重要である。しかし、
現在利用可能なＰＳＰＩは、非常に小さな領域しか占有
しない先駆的なヒューズ設計仕様に適合することはでき
ない。
【０００８】
【発明が解決しようとする課題】前出の説明から分かる
ように、小さなＴＶウィンドウを、小さなスペースしか
占有しない先駆的なヒューズ設計仕様に適合させること
ができるようにすることが所望である。
ように、小さなＴＶウィンドウを、小さなスペースしか
占有しない先駆的なヒューズ設計仕様に適合させること
ができるようにすることが所望である。
【０００９】
【課題を解決するための手段】この課題は、本発明によ
ると、デバイス特徴部；前記デバイス特徴部上の誘電体
特徴部；誘電体膜上に形成された感光性ソフトパッシベ
ーション膜；前記デバイス特徴部上の前記誘電体特徴部
の上に形成されたエッチング停止膜を有しており、前記
エッチング停止膜は、前記デバイス特徴部から前記誘電
体膜によって絶縁されており、前記エッチング停止膜
は、前記誘電体膜が当該エッチング停止膜に対して選択
的に除去されるようにする材料を有していることにより
解決される。
ると、デバイス特徴部；前記デバイス特徴部上の誘電体
特徴部；誘電体膜上に形成された感光性ソフトパッシベ
ーション膜；前記デバイス特徴部上の前記誘電体特徴部
の上に形成されたエッチング停止膜を有しており、前記
エッチング停止膜は、前記デバイス特徴部から前記誘電
体膜によって絶縁されており、前記エッチング停止膜
は、前記誘電体膜が当該エッチング停止膜に対して選択
的に除去されるようにする材料を有していることにより
解決される。
【００１０】
【発明の実施の形態】本発明は、現行のポリイミド膜の
分解能よりも小さな、ＴＶ開孔の形成に関する。本発明
の実施例によると、エッチング停止膜が装置特徴部の上
に設けられており、続いて、感光性ソフトパッシベーシ
ョン膜によってカバーされる。エッチング停止膜は、装
置特徴部にアクセスするのに十分な開孔が提供されるよ
うにパターン化される。エッチング停止膜を使用する
と、装置特徴部にアクセスするために使用される開孔の
サイズは、感光性ソフトパッシベーション膜のリソグラ
フィ分解から減結合される。その代わりに、開孔のサイ
ズは、エッチング停止膜をパターン化するのに使用され
るリソグラフィ処理に依存している。そのようにして、
装置特徴部にアクセスするのに使用される開孔を、感光
性ソフトパッシベーション膜内に形成された開孔よりも
遙かに小さくすることができる。
分解能よりも小さな、ＴＶ開孔の形成に関する。本発明
の実施例によると、エッチング停止膜が装置特徴部の上
に設けられており、続いて、感光性ソフトパッシベーシ
ョン膜によってカバーされる。エッチング停止膜は、装
置特徴部にアクセスするのに十分な開孔が提供されるよ
うにパターン化される。エッチング停止膜を使用する
と、装置特徴部にアクセスするために使用される開孔の
サイズは、感光性ソフトパッシベーション膜のリソグラ
フィ分解から減結合される。その代わりに、開孔のサイ
ズは、エッチング停止膜をパターン化するのに使用され
るリソグラフィ処理に依存している。そのようにして、
装置特徴部にアクセスするのに使用される開孔を、感光
性ソフトパッシベーション膜内に形成された開孔よりも
遙かに小さくすることができる。
【００１１】
【実施例】本発明は、ＰＳＰＩでのＴＶ開孔の形成に関
する。図１を参照して、半導体集積回路（ＩＣ）の部分
の横断面が示されている。ＩＣは、例えば、メモリ回路
であり、例えば、ランダムアクセスメモリ（ＲＡＭ）、
ダイナミックＲＡＭ（ＤＲＡＭ）、シンクロナスＤＲＡ
Ｍ（ＳＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）、
又はリードオンリーメモリ（ＲＯＭ）である。また、Ｉ
Ｃは、論理装置、例えば、プログラマブルロジックアレ
イ（ＰＬＡ）、アプリケーション特定ＩＣ（ＡＳＩ
Ｃ）、マージドＤＲＡＭロジックＩＣ（エンベッデッド
ＤＲＡＭ）、又は、他の何らかの回路装置である。
する。図１を参照して、半導体集積回路（ＩＣ）の部分
の横断面が示されている。ＩＣは、例えば、メモリ回路
であり、例えば、ランダムアクセスメモリ（ＲＡＭ）、
ダイナミックＲＡＭ（ＤＲＡＭ）、シンクロナスＤＲＡ
Ｍ（ＳＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）、
又はリードオンリーメモリ（ＲＯＭ）である。また、Ｉ
Ｃは、論理装置、例えば、プログラマブルロジックアレ
イ（ＰＬＡ）、アプリケーション特定ＩＣ（ＡＳＩ
Ｃ）、マージドＤＲＡＭロジックＩＣ（エンベッデッド
ＤＲＡＭ）、又は、他の何らかの回路装置である。
【００１２】典型的には、多数のＩＣが、半導体基板、
例えば、シリコンウエーハ上に並列して製造される。処
理後、ウエーハは、ＩＣを複数の個別チップに分離する
ために切断される。チップは、最終製品にパッケージさ
れて、例えば、コンピュータシステム、セルラーホン、
パーソナルデジタルアシスタンス（ＰＤＡ）、及び他の
製品のような消費者用の製品で使用される。
例えば、シリコンウエーハ上に並列して製造される。処
理後、ウエーハは、ＩＣを複数の個別チップに分離する
ために切断される。チップは、最終製品にパッケージさ
れて、例えば、コンピュータシステム、セルラーホン、
パーソナルデジタルアシスタンス（ＰＤＡ）、及び他の
製品のような消費者用の製品で使用される。
【００１３】図示のように、ＩＣは、例えば、シリコン
ウエーハの基板１０１上に形成された装置１０５を有し
ている。絶縁体上のシリコン（ＳＯＩ）、サファイア上
のシリコン（ＳＯＳ）、ゲルマニウム、ガリウム砒素、
ＩＩＩ−Ｖ族化合物のような他の基板を使うこともでき
る。装置については、詳細に図示していない。１実施例
では、ＩＣは、複数のメモリセルを有しており、例え
ば、ＤＲＡＭ ＩＣに使用されている。
ウエーハの基板１０１上に形成された装置１０５を有し
ている。絶縁体上のシリコン（ＳＯＩ）、サファイア上
のシリコン（ＳＯＳ）、ゲルマニウム、ガリウム砒素、
ＩＩＩ−Ｖ族化合物のような他の基板を使うこともでき
る。装置については、詳細に図示していない。１実施例
では、ＩＣは、複数のメモリセルを有しており、例え
ば、ＤＲＡＭ ＩＣに使用されている。
【００１４】典型的には、複数の装置膜が装置の上に形
成されている。これらの装置膜は、ＩＣを構成する装置
を形成するパターンである導電且つ絶縁膜を有してい
る。例示的には、装置特徴部１２０は、誘電膜１２５に
よって分離された装置の上に設けられている。誘電材
は、例えば、二酸化シリコン（ＳｉＯ２、シリコン（Ｓ
ｉ３Ｎ４）又は他の誘電材を有している。装置特徴部
は、例えば、ＩＣの処理後所望の電気機能を達成するた
めに、下側に位置している装置の相互接続を提供するた
めに使用されるヒューズを示す。
成されている。これらの装置膜は、ＩＣを構成する装置
を形成するパターンである導電且つ絶縁膜を有してい
る。例示的には、装置特徴部１２０は、誘電膜１２５に
よって分離された装置の上に設けられている。誘電材
は、例えば、二酸化シリコン（ＳｉＯ２、シリコン（Ｓ
ｉ３Ｎ４）又は他の誘電材を有している。装置特徴部
は、例えば、ＩＣの処理後所望の電気機能を達成するた
めに、下側に位置している装置の相互接続を提供するた
めに使用されるヒューズを示す。
【００１５】図示の実施例では、誘電膜１２６は、装置
特徴部１２０の上に形成されている。誘電膜は、装置特
徴部を、例えば、バック−エンド−オブ−ライン（ＢＥ
ＯＬ）処理用のリードフレームに対する端子接続部を提
供するボンディングパッドを形成するために使用される
ような上部導電膜から絶縁する。
特徴部１２０の上に形成されている。誘電膜は、装置特
徴部を、例えば、バック−エンド−オブ−ライン（ＢＥ
ＯＬ）処理用のリードフレームに対する端子接続部を提
供するボンディングパッドを形成するために使用される
ような上部導電膜から絶縁する。
【００１６】本発明によると、エッチング停止膜１３０
は、誘電膜１２６の上に設けられている。エッチング停
止膜は、１実施例では、有利には、ボンディングパッド
接続部を形成するために使用される導電膜を有してい
る。こうすることによって、エッチング停止膜を、何ら
付加的な処理ステップなしに設けることができ、従っ
て、ロープロセス時間（ＲＰＴ）でのペナルティを被ら
ない。
は、誘電膜１２６の上に設けられている。エッチング停
止膜は、１実施例では、有利には、ボンディングパッド
接続部を形成するために使用される導電膜を有してい
る。こうすることによって、エッチング停止膜を、何ら
付加的な処理ステップなしに設けることができ、従っ
て、ロープロセス時間（ＲＰＴ）でのペナルティを被ら
ない。
【００１７】しかし、そのような導電膜が、通常の処理
の部分として利用可能でないならば、エッチング停止膜
が誘電膜１２６の上に堆積される。エッチング停止膜
は、例えば、Ａｌ，Ｃｕ，Ｗ，Ｍｏ，又は、他の導電材
のような導電材を有している。つまり、エッチング停止
膜の上側及び下側の材料を、それに対して選択的なエッ
チングによって除去することができる他の材料は有用で
ある。つまり、典型的には、エッチング停止膜は、誘電
膜１２６の材料、及び、その上に形成される材料とは異
なった材料を有している。上の膜が酸化シリコンであ
り、且つ、誘電膜が酸化シリコンを有する場合に、乃
至、上の膜が酸化シリコンを有し、且つ、誘電膜が酸化
シリコンである場合には、例えば、シリコンニトリドの
エッチング停止膜を使用することができる。
の部分として利用可能でないならば、エッチング停止膜
が誘電膜１２６の上に堆積される。エッチング停止膜
は、例えば、Ａｌ，Ｃｕ，Ｗ，Ｍｏ，又は、他の導電材
のような導電材を有している。つまり、エッチング停止
膜の上側及び下側の材料を、それに対して選択的なエッ
チングによって除去することができる他の材料は有用で
ある。つまり、典型的には、エッチング停止膜は、誘電
膜１２６の材料、及び、その上に形成される材料とは異
なった材料を有している。上の膜が酸化シリコンであ
り、且つ、誘電膜が酸化シリコンを有する場合に、乃
至、上の膜が酸化シリコンを有し、且つ、誘電膜が酸化
シリコンである場合には、例えば、シリコンニトリドの
エッチング停止膜を使用することができる。
【００１８】エッチング停止膜は、装置特徴部１２０の
上側に位置している開孔が設けられるようにパターン形
成される。図示のように、開孔は、装置特徴部１２０に
アクセスするのに十分な大きさである。例えば、装置特
徴部がレーザブローアブルヒューズである場合、開孔
は、レーザによるアクセスによって接続部を除去するの
に十分な大きさである。典型的には、装置特徴部１２０
は、現行のＰＳＰＩで可能な最小開孔よりもずっと小さ
い。そのようにして、エッチング停止膜内にパターン形
成される開孔は、現行のＰＳＰＩで可能な最小開孔より
も遙かに小さい。
上側に位置している開孔が設けられるようにパターン形
成される。図示のように、開孔は、装置特徴部１２０に
アクセスするのに十分な大きさである。例えば、装置特
徴部がレーザブローアブルヒューズである場合、開孔
は、レーザによるアクセスによって接続部を除去するの
に十分な大きさである。典型的には、装置特徴部１２０
は、現行のＰＳＰＩで可能な最小開孔よりもずっと小さ
い。そのようにして、エッチング停止膜内にパターン形
成される開孔は、現行のＰＳＰＩで可能な最小開孔より
も遙かに小さい。
【００１９】エッチング停止膜のパターン形成は、通常
のリソグラフィ及びエッチング技術を使用して達成され
る。そのような技術は、エッチング停止膜上にフォトレ
ジスト膜を堆積すること、及び、露光源及びマスクを用
いて選択的に露光することを有している。正又は負のレ
ジストが使用されているかどうかに依存して、レジスト
膜の露光部分か、又は、非露光部分が、エッチング停止
膜の領域を選択的に露光するために、現像中除去され
る。それから、レジストによって保護されていない領域
は、例えば、開孔１３２を作るために反応性イオンエッ
チング（ＲＩＥ）によってエッチングされる。
のリソグラフィ及びエッチング技術を使用して達成され
る。そのような技術は、エッチング停止膜上にフォトレ
ジスト膜を堆積すること、及び、露光源及びマスクを用
いて選択的に露光することを有している。正又は負のレ
ジストが使用されているかどうかに依存して、レジスト
膜の露光部分か、又は、非露光部分が、エッチング停止
膜の領域を選択的に露光するために、現像中除去され
る。それから、レジストによって保護されていない領域
は、例えば、開孔１３２を作るために反応性イオンエッ
チング（ＲＩＥ）によってエッチングされる。
【００２０】シリコン酸化膜１４０とシリコンニトリド
膜１４２は、エッチング停止膜をカバーするＩＣの表面
上に堆積される。膜１４０及び１４２は、ハードパッシ
ベーション膜として使われる。典型的には、酸化及びニ
トリド膜は、それぞれ約５０−８００ｎｍである。択一
選択的に、ハードパッシベーション及び誘電膜は、例え
ば、酸化シリコンを有しており、エッチング停止膜は、
シリコンニトリドから形成することができる。また、誘
電膜とハードパッシベーション膜は、シリコンニトリド
を有しており、エッチング停止膜は、酸化シリコンから
形成することができる。
膜１４２は、エッチング停止膜をカバーするＩＣの表面
上に堆積される。膜１４０及び１４２は、ハードパッシ
ベーション膜として使われる。典型的には、酸化及びニ
トリド膜は、それぞれ約５０−８００ｎｍである。択一
選択的に、ハードパッシベーション及び誘電膜は、例え
ば、酸化シリコンを有しており、エッチング停止膜は、
シリコンニトリドから形成することができる。また、誘
電膜とハードパッシベーション膜は、シリコンニトリド
を有しており、エッチング停止膜は、酸化シリコンから
形成することができる。
【００２１】ソフトパッシベーション膜１５０は、ＩＣ
の上に堆積される。ソフトパッシベーション膜は、ＩＣ
を環境汚染から保護するために使用される。１実施例で
は、ソフトパッシベーション膜は、ＰＳＰＩを有してい
る。そのようなＰＳＰＩは、例えば、Ｏｌｉｎ Ｍｉｃ
ｒｏｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓにより
製造されたＰｒｏｂｉｍｉｄｅ ７０００シリーズを有
している。他の非感光性ポリマー、例えば、ＤｕＰｏｎ
ｔ ５８７８を使用することができるが、更に付加的な
フォトパターン形成ステップを必要とする。
の上に堆積される。ソフトパッシベーション膜は、ＩＣ
を環境汚染から保護するために使用される。１実施例で
は、ソフトパッシベーション膜は、ＰＳＰＩを有してい
る。そのようなＰＳＰＩは、例えば、Ｏｌｉｎ Ｍｉｃ
ｒｏｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓにより
製造されたＰｒｏｂｉｍｉｄｅ ７０００シリーズを有
している。他の非感光性ポリマー、例えば、ＤｕＰｏｎ
ｔ ５８７８を使用することができるが、更に付加的な
フォトパターン形成ステップを必要とする。
【００２２】ＰＳＰＩは、種々のでポジション技術、例
えば、スピンコーティング又はカーテンコーティングに
よって堆積される。典型的には、ＰＳＰＩのターゲット
厚は、最終キュア後、約６μｍである。
えば、スピンコーティング又はカーテンコーティングに
よって堆積される。典型的には、ＰＳＰＩのターゲット
厚は、最終キュア後、約６μｍである。
【００２３】堆積後、ＰＳＰＩは、選択的に、露光源と
マスクによって露光される。露光源に曝されるＰＳＰＩ
の領域は、クロスリンクとなり、現像後残存する。光に
曝されないＰＳＰＩの他の領域は、現像中洗浄により除
去され、所望のＴＶ開孔が残される。これは、ＰＳＰＩ
にとって負の作用である。ＰＳＰＩに正の作用をするよ
うにすることもできるが、その際、露光領域は、現像中
除去される。その結果、ＰＳＰＩは、装置特徴部１２０
にアクセスするためのＴＶ開孔を形成するための事後の
ＲＩＥのエッチングマスクとして使用される。
マスクによって露光される。露光源に曝されるＰＳＰＩ
の領域は、クロスリンクとなり、現像後残存する。光に
曝されないＰＳＰＩの他の領域は、現像中洗浄により除
去され、所望のＴＶ開孔が残される。これは、ＰＳＰＩ
にとって負の作用である。ＰＳＰＩに正の作用をするよ
うにすることもできるが、その際、露光領域は、現像中
除去される。その結果、ＰＳＰＩは、装置特徴部１２０
にアクセスするためのＴＶ開孔を形成するための事後の
ＲＩＥのエッチングマスクとして使用される。
【００２４】上述のように、現在利用可能なＰＳＰＩの
分解能は、約１０μｍである。その結果、ＰＳＰＩ内の
開孔は、装置特徴部１２０にアクセスするのに必要な開
孔よりも極めて大きい。ＲＩＥにより、ＰＳＰＩと、そ
の下の種々の装置膜の露光された領域が除去される。
分解能は、約１０μｍである。その結果、ＰＳＰＩ内の
開孔は、装置特徴部１２０にアクセスするのに必要な開
孔よりも極めて大きい。ＲＩＥにより、ＰＳＰＩと、そ
の下の種々の装置膜の露光された領域が除去される。
【００２５】ＲＩＥが連続する際、エッチング停止膜が
露光される。エッチング停止膜は、その下の材料をＲＩ
Ｅによって除去されることから保護する。しかし、開孔
１３２内のエッチング停止膜によって保護されていない
材料は、ＲＩＥによって除去され、装置特徴部１２０が
露光される。
露光される。エッチング停止膜は、その下の材料をＲＩ
Ｅによって除去されることから保護する。しかし、開孔
１３２内のエッチング停止膜によって保護されていない
材料は、ＲＩＥによって除去され、装置特徴部１２０が
露光される。
【００２６】本発明のエッチング停止膜を設けることに
より、ＴＶ開孔１３２をＰＳＰＩの分解能から減結合す
ることができるようになる。こうすることにより、ＴＶ
開孔を小さなヒューズバンク、例えば、新規なヒューズ
設計仕様に適合するために極めて小さくすることができ
る。
より、ＴＶ開孔１３２をＰＳＰＩの分解能から減結合す
ることができるようになる。こうすることにより、ＴＶ
開孔を小さなヒューズバンク、例えば、新規なヒューズ
設計仕様に適合するために極めて小さくすることができ
る。
【００２７】本発明は、種々の実施例を参照して示して
説明したが、当業者には、本発明を、その範囲から逸脱
しない限りで、変更したり修正したりすることができ
る。従って、本発明の範囲は、上述の説明に限定されな
いが、本発明の範囲は、従属請求項に限定することがで
きる。
説明したが、当業者には、本発明を、その範囲から逸脱
しない限りで、変更したり修正したりすることができ
る。従って、本発明の範囲は、上述の説明に限定されな
いが、本発明の範囲は、従属請求項に限定することがで
きる。
【００２８】
【発明の効果】装置特徴部にアクセスするのに使用され
る開孔を、感光性ソフトパッシベーション膜内に形成さ
れた開孔よりも遙かに小さくすることができる。
る開孔を、感光性ソフトパッシベーション膜内に形成さ
れた開孔よりも遙かに小さくすることができる。
【図１】感光性ポリイミドの分解能よりも小さなＴＶ開
孔を提供するための本発明の実施例
孔を提供するための本発明の実施例
【図２】感光性ポリイミドの分解能よりも小さなＴＶ開
孔を提供するための本発明の実施例
孔を提供するための本発明の実施例
１０１ 基板 １０５ 装置 １２０ 装置特徴部 １２５，１２６ 誘電膜 １３０ エッチング停止膜 １３２ 開孔 １４０ シリコン酸化膜 １４２ シリコンニトリド膜 １５０ ソフトパッシベーション膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年１２月２日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャンドラセクハール ナラヤン アメリカ合衆国 ニューヨーク ホープウ ェル ジャンクション ケンジントン ド ライヴ 62 (72)発明者 ベッティーナ ディンケル アメリカ合衆国 ニューヨーク ワッピン ガース フォールズ サリー レーン ９ エフ
Claims (2)
- 【請求項１】 デバイス特徴部；前記デバイス特徴部上
の誘電体特徴部；誘電体膜上に形成された感光性ソフト
パッシベーション膜；前記デバイス特徴部上の前記誘電
体特徴部の上に形成されたエッチング停止膜を有してお
り、前記エッチング停止膜は、前記デバイス特徴部から
前記誘電体膜によって絶縁されており、前記エッチング
停止膜は、前記誘電体膜が当該エッチング停止膜に対し
て選択的に除去されるようにする材料を有していること
を特徴とする集積回路。 - 【請求項２】 エッチング停止膜の開孔は、ソフトパッ
シベーション膜の開孔よりも小さい請求項１記載の集積
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/940,807 US6127721A (en) | 1997-09-30 | 1997-09-30 | Soft passivation layer in semiconductor fabrication |
| US08/940807 | 1997-09-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163146A true JPH11163146A (ja) | 1999-06-18 |
| JP3469790B2 JP3469790B2 (ja) | 2003-11-25 |
Family
ID=25475455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27611398A Expired - Fee Related JP3469790B2 (ja) | 1997-09-30 | 1998-09-29 | 集積回路の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6127721A (ja) |
| EP (1) | EP0905774A3 (ja) |
| JP (1) | JP3469790B2 (ja) |
| KR (1) | KR100281031B1 (ja) |
| CN (1) | CN1144271C (ja) |
| TW (1) | TW406373B (ja) |
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|---|---|---|---|---|
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| CN100420001C (zh) * | 2005-05-27 | 2008-09-17 | 中芯国际集成电路制造(上海)有限公司 | 一种改进深沟槽dram钨金属位线的cmp工艺窗的方法 |
| DE102006046790B4 (de) * | 2006-10-02 | 2014-01-02 | Infineon Technologies Ag | Integriertes Bauelement und Verfahren zum Trennen einer elektrisch leitfähigen Verbindung |
| JP4686617B2 (ja) * | 2009-02-26 | 2011-05-25 | 株式会社東芝 | スタンパ作製用マスター原盤およびその製造方法並びにＮｉスタンパの製造方法 |
| US8971006B2 (en) * | 2011-02-04 | 2015-03-03 | Denso Corporation | Electronic control device including interrupt wire |
| KR101516078B1 (ko) * | 2013-09-16 | 2015-04-29 | 삼성전기주식회사 | 인쇄회로기판 및 인쇄회로기판 제조 방법 |
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|---|---|---|---|---|
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| US4523372A (en) * | 1984-05-07 | 1985-06-18 | Motorola, Inc. | Process for fabricating semiconductor device |
| JPH03198327A (ja) * | 1989-12-26 | 1991-08-29 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5091289A (en) * | 1990-04-30 | 1992-02-25 | International Business Machines Corporation | Process for forming multi-level coplanar conductor/insulator films employing photosensitive polyimide polymer compositions |
| FR2664095B1 (fr) * | 1990-06-28 | 1993-12-17 | Commissariat A Energie Atomique | Procede de fabrication d'un contact electrique sur un element actif d'un circuit integre mis. |
| US5189506A (en) * | 1990-06-29 | 1993-02-23 | International Business Machines Corporation | Triple self-aligned metallurgy for semiconductor devices |
| US5173442A (en) * | 1990-07-23 | 1992-12-22 | Microelectronics And Computer Technology Corporation | Methods of forming channels and vias in insulating layers |
| US5187119A (en) * | 1991-02-11 | 1993-02-16 | The Boeing Company | Multichip module and integrated circuit substrates having planarized patterned surfaces |
| US5235205A (en) * | 1991-04-23 | 1993-08-10 | Harris Corporation | Laser trimmed integrated circuit |
| US5371047A (en) * | 1992-10-30 | 1994-12-06 | International Business Machines Corporation | Chip interconnection having a breathable etch stop layer |
| US5397741A (en) * | 1993-03-29 | 1995-03-14 | International Business Machines Corporation | Process for metallized vias in polyimide |
| KR100256800B1 (ko) * | 1993-06-22 | 2000-05-15 | 김영환 | 콘택홀 제조방법 |
| JPH0737988A (ja) * | 1993-07-20 | 1995-02-07 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH088209A (ja) * | 1994-01-10 | 1996-01-12 | Cypress Semiconductor Corp | 半導体装置の製造のための除去されるポストの処理方法 |
| US5466639A (en) * | 1994-10-06 | 1995-11-14 | Micron Semiconductor, Inc. | Double mask process for forming trenches and contacts during the formation of a semiconductor memory device |
| US5723381A (en) * | 1995-09-27 | 1998-03-03 | Siemens Aktiengesellschaft | Formation of self-aligned overlapping bitline contacts with sacrificial polysilicon fill-in stud |
| US5652182A (en) * | 1995-12-29 | 1997-07-29 | Cypress Semiconductor Corporation | Disposable posts for self-aligned non-enclosed contacts |
| US5821160A (en) * | 1996-06-06 | 1998-10-13 | Motorola, Inc. | Method for forming a laser alterable fuse area of a memory cell using an etch stop layer |
| US5726100A (en) * | 1996-06-27 | 1998-03-10 | Micron Technology, Inc. | Method of forming contact vias and interconnect channels in a dielectric layer stack with a single mask |
| US5652175A (en) * | 1996-07-19 | 1997-07-29 | Taiwan Semiconductor Manufacturing Company Ltd. | Method for manufacturing a fuse structure |
| US5851903A (en) * | 1996-08-20 | 1998-12-22 | International Business Machine Corporation | Method of forming closely pitched polysilicon fuses |
-
1997
- 1997-09-30 US US08/940,807 patent/US6127721A/en not_active Expired - Lifetime
-
1998
- 1998-09-25 CN CNB981207243A patent/CN1144271C/zh not_active Expired - Fee Related
- 1998-09-29 JP JP27611398A patent/JP3469790B2/ja not_active Expired - Fee Related
- 1998-09-29 EP EP98307904A patent/EP0905774A3/en not_active Withdrawn
- 1998-09-30 KR KR1019980040809A patent/KR100281031B1/ko not_active IP Right Cessation
- 1998-10-27 TW TW087116169A patent/TW406373B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0905774A2 (en) | 1999-03-31 |
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| CN1213162A (zh) | 1999-04-07 |
| TW406373B (en) | 2000-09-21 |
| KR100281031B1 (ko) | 2001-03-02 |
| EP0905774A3 (en) | 2003-11-19 |
| JP3469790B2 (ja) | 2003-11-25 |
| KR19990030305A (ko) | 1999-04-26 |
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