JPH11162820A - Semiconductor manufacturing method and the manufacturing device - Google Patents
Semiconductor manufacturing method and the manufacturing deviceInfo
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- JPH11162820A JPH11162820A JP9329275A JP32927597A JPH11162820A JP H11162820 A JPH11162820 A JP H11162820A JP 9329275 A JP9329275 A JP 9329275A JP 32927597 A JP32927597 A JP 32927597A JP H11162820 A JPH11162820 A JP H11162820A
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- Drying Of Semiconductors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体製造方法及
び製造装置の改良、特に、半導体の加工精度を向上させ
る半導体製造方法及び製造装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an improvement in a semiconductor manufacturing method and a manufacturing apparatus, and more particularly, to a semiconductor manufacturing method and a manufacturing apparatus for improving semiconductor processing accuracy.
【０００２】[0002]
【従来の技術】半導体デバイスの回路パターンは年々微
細化が進み、その加工を可能とする短波長光源リソグラ
フィや高精度な加工が可能なドライエッチング装置等
が、半導体デバイスを製造する過程において導入されて
いる。一方、求められているデバイス性能を実現する上
では、それらの高性能装置での処理で生ずるばらつきで
さえ、電気特性上問題となるため、装置限界に近い高精
度の加工が必要となる。2. Description of the Related Art Circuit patterns of semiconductor devices have been miniaturized year by year, and short-wavelength light source lithography capable of processing the same and dry etching equipment capable of high-precision processing have been introduced in the process of manufacturing semiconductor devices. ing. On the other hand, in order to realize the required device performance, even a variation caused by processing in such a high-performance device causes a problem in electrical characteristics, and therefore, high-precision processing close to the limit of the device is required.
【０００３】特に、処理速度の高速化が進む信号処理ロ
ジックＬＳＩにおいて、トランジスタのゲート線幅が処
理速度に及ぼす影響が大きく、半導体デバイスの製造に
おいて厳しく管理する必要がある。しかし、上述したよ
うに半導体デバイスに求められる精度は製造装置の性能
の限界に達しているのが実情である。すなわち、処理す
べき各半導体デバイスを最適の同一条件で処理した場合
にも、各半導体デバイスの寸法のばらつきは発生する。In particular, in a signal processing logic LSI in which the processing speed is increasing, the influence of the gate line width of the transistor on the processing speed is great, and it is necessary to strictly control the semiconductor device in manufacturing. However, as described above, the accuracy required for a semiconductor device has reached the limit of the performance of a manufacturing apparatus. That is, even when each semiconductor device to be processed is processed under the same optimum condition, the dimensional variation of each semiconductor device occurs.
【０００４】従来、半導体デバイスを製造する過程にお
いて、加工された半導体デバイスの寸法管理は、以下の
ように行われている。まず、半導体デバイスにフォトリ
ソグラフィ等の処理する前に、最適のレジストパターン
が得られるように、半導体製造装置の露光時間やフォー
カス位置等のフォトリソグラフィの条件が設定される。
このとき、ウェハ上に描画されるべきレジストパターン
の理想のパターンであるフォトレジスト寸法（以下「Ｐ
Ｒ寸法」という）も予め設定されている。そして、最適
の条件でウェハに対してフォトリソグラフィが施され、
ウェハ上にレジストパターンが形成される。Conventionally, in the process of manufacturing a semiconductor device, dimensional control of a processed semiconductor device is performed as follows. First, before processing a semiconductor device by photolithography or the like, photolithography conditions such as an exposure time and a focus position of a semiconductor manufacturing apparatus are set so as to obtain an optimal resist pattern.
At this time, a photoresist dimension (hereinafter referred to as “P”), which is an ideal pattern of a resist pattern to be drawn on the wafer.
R dimension) is also set in advance. Then, photolithography is performed on the wafer under optimal conditions,
A resist pattern is formed on the wafer.
【０００５】その後、ウェハ上に形成されたレジストパ
ターンの線幅が測定され、ＰＲ寸法と比較される。もし
ＰＲ寸法とレジストパターンの線幅がずれていたら、フ
ォトリソグラフィの条件を調整し、次のウェハに対して
フォトリソグラフィを行う。この微調整の作業は、各半
導体デバイスを処理する毎に行われ、特に規格範囲の狭
いデバイスを処理する場合には、フォトリソグラフィの
条件等の微調整を行うことが重要となっている。[0005] Thereafter, the line width of the resist pattern formed on the wafer is measured and compared with the PR dimension. If the PR dimension and the line width of the resist pattern deviate, the conditions of photolithography are adjusted, and photolithography is performed on the next wafer. This fine adjustment operation is performed every time each semiconductor device is processed. In particular, when processing a device having a narrow standard range, it is important to finely adjust the conditions of photolithography and the like.
【０００６】[0006]
【発明が解決しようとする課題】しかし、ウェハを処理
するごとに条件を逐次調整することは、著しく生産性を
低下させるため、ある程度のばらつきは容認せざるを得
ない。また、このばらつきを抑制するために、リソグラ
フィ工程での処理条件とレジストパターンの線幅との相
関関係を統計的に集計し、リソグラフィ工程の処理条件
にフィードバックするシステムが生産ラインに導入され
ているものもある。しかし、このような半導体製造シス
テムを用いても、使用しているフォトリソグラフィ装置
のレジストの解像限界やパターン描画時のフォーカスの
限界により、レジスト現像後の線幅にばらつきが生じて
しまうという問題がある。However, successively adjusting the conditions each time a wafer is processed significantly reduces productivity, so that some variation must be tolerated. Further, in order to suppress this variation, a system that statistically totals the correlation between the processing conditions in the lithography process and the line width of the resist pattern and feeds back the results to the processing conditions in the lithography process is introduced into the production line. There are also things. However, even when such a semiconductor manufacturing system is used, the line width after development of the resist varies due to the resolution limit of the resist of the photolithography apparatus being used and the focus limit at the time of pattern writing. There is.
【０００７】このとき、より高性能な装置が存在するの
であれば、フォトリソグラフィ装置の置き換えが最も安
易で確実な手段であるが、量産コストの増大、操業率の
低下等の問題が生じてしまう。また、ＬＳＩの製造にお
いて、生産デバイスが日々進化しており、新しく導入し
た製造装置が数ヶ月で装置の更新をしなければならない
という事態も生じており、装置の入れ替えをすることに
は問題がある。そして、処理フローの工夫及びプロセス
データの有効活用等によって加工精度の向上を実現する
半導体製造システムが望まれている。At this time, if there is a higher performance apparatus, replacing the photolithography apparatus is the easiest and most reliable means, but causes problems such as an increase in mass production cost and a decrease in operation rate. . In LSI manufacturing, production devices are evolving day by day, and newly introduced manufacturing equipment must be updated in a matter of months. is there. There is a demand for a semiconductor manufacturing system that improves processing accuracy by devising a processing flow and effectively utilizing process data.
【０００８】そこで本発明は上記課題を解消し、半導体
の加工精度が向上する半導体製造方法及び製造装置を提
供することを目的としている。Accordingly, an object of the present invention is to solve the above-mentioned problems and to provide a semiconductor manufacturing method and a semiconductor manufacturing apparatus capable of improving semiconductor processing accuracy.
【０００９】[0009]
【課題を解決するための手段】上記目的は、本発明にあ
っては、表面に酸化膜が形成されたウェハに対してフォ
トリソグラフィを行うことにより、ウェハ上にレジスト
パターンを形成し、そのレジストパターンに基づいてエ
ッチングを施して酸化膜にパターンを形成して、酸化膜
のパターンの線幅であるターゲット線幅を得る、半導体
製造方法において、ウェハ上に描画すべきフォトレジス
ト寸法の線幅を予め設定して、フォトリソグラフィを行
い、ウェハ上に形成されたレジストパターンの線幅を測
定して、フォトレジスト寸法の線幅とレジストパターン
の線幅を比較して、その比較した値に基づいてレジスト
パターンの線幅に対応するエッチングの条件を決定し、
エッチングを行うことにより、達成される。According to the present invention, a resist pattern is formed on a wafer by performing photolithography on a wafer having an oxide film formed on a surface thereof. In a semiconductor manufacturing method, etching is performed based on a pattern to form a pattern on an oxide film to obtain a target line width that is a line width of the pattern of the oxide film. Set in advance, perform photolithography, measure the line width of the resist pattern formed on the wafer, compare the line width of the photoresist dimension with the line width of the resist pattern, and based on the compared value Determine the etching conditions corresponding to the line width of the resist pattern,
This is achieved by performing etching.
【００１０】本発明では、レジストパターンの線幅に基
づいてエッチングの条件を決定して、レジストパターン
の線幅がフォトレジスト寸法になるように、エッチング
が施される。これにより、半導体デバイスの寸法に生じ
るばらつきを抑制することができる。In the present invention, the etching conditions are determined based on the line width of the resist pattern, and the etching is performed so that the line width of the resist pattern becomes the dimension of the photoresist. As a result, it is possible to suppress variations in the dimensions of the semiconductor device.
【００１１】上記目的は、本発明にあっては、対象物に
対してフォトリソグラフィとエッチングを施すための複
数の製造装置と、それぞれの製造装置に接続されており
製造装置を制御している制御装置と、制御装置に接続さ
れていて対象物の情報を記憶する記憶装置と、を有する
半導体製造装置において、記憶装置は、フォトリソグラ
フィによって形成されたレジストパターンに基づいてレ
ジストパターンの線幅が複数の範囲に区分され、それぞ
れのレジストパターンの範囲に対応したエッチングの条
件が記録されている半導体製造装置により、達成され
る。According to the present invention, a plurality of manufacturing apparatuses for performing photolithography and etching on an object, and a control unit connected to each manufacturing apparatus and controlling the manufacturing apparatus are provided. In a semiconductor manufacturing apparatus having an apparatus and a storage device connected to a control device and storing information of an object, the storage device has a plurality of resist pattern line widths based on a resist pattern formed by photolithography. Is achieved by a semiconductor manufacturing apparatus in which etching conditions corresponding to the respective resist pattern ranges are recorded.
【００１２】本発明では、レジストパターンの線幅に基
づいてエッチングの条件を決定して、レジストパターン
の線幅がフォトレジスト寸法になるように、エッチング
が施される。これにより、半導体デバイスの寸法に生じ
るばらつきを抑制することができる。In the present invention, the etching conditions are determined based on the line width of the resist pattern, and the etching is performed so that the line width of the resist pattern becomes the dimension of the photoresist. As a result, it is possible to suppress variations in the dimensions of the semiconductor device.
【００１３】[0013]
【発明の実施の形態】以下、本発明の好適な実施の形態
を添付図面に基づいて詳細に説明する。なお、以下に述
べる実施の形態は、本発明の好適な具体例であるから、
技術的に好ましい種々の限定が付されているが、本発明
の範囲は、以下の説明において特に本発明を限定する旨
の記載がない限り、これらの形態に限られるものではな
い。Preferred embodiments of the present invention will be described below in detail with reference to the accompanying drawings. Note that the embodiments described below are preferred specific examples of the present invention,
Although various technically preferable limits are given, the scope of the present invention is not limited to these modes unless otherwise specified in the following description.
【００１４】図１には本発明の半導体製造装置の好まし
い実施の形態のシステム図を示しており、図１を参照し
て半導体製造装置１０について詳しく説明する。図１の
半導体製造装置１０は、制御装置であるホストコンピュ
ータ１１、複数の製造装置からなる製造ライン１２、記
憶装置であるデータベース１３等からなっている。ホス
トコンピュータ１１は製造ライン１２と接続されてい
て、その情報に基づいて製造ライン１２での処理の開
始、処理内容等を指示する。また、ホストコンピュータ
１１には製造ライン１２から処理された製品の情報が送
られてくる。FIG. 1 is a system diagram of a preferred embodiment of a semiconductor manufacturing apparatus according to the present invention. The semiconductor manufacturing apparatus 10 will be described in detail with reference to FIG. The semiconductor manufacturing apparatus 10 shown in FIG. 1 includes a host computer 11 as a control device, a manufacturing line 12 including a plurality of manufacturing devices, a database 13 as a storage device, and the like. The host computer 11 is connected to the manufacturing line 12 and instructs the start of the processing in the manufacturing line 12, the processing content, and the like based on the information. Further, information on the processed product is sent from the manufacturing line 12 to the host computer 11.
【００１５】製造ライン１２は半導体デバイスを製造す
るためのものであり、フォトリソグラフィ装置、ドライ
エッチング装置、線幅測定装置等の装置が半導体デバイ
スの製造過程の流れに沿って並んでいる。また、ホスト
コンピュータ１１はデータベース１３と接続されてお
り、データベース１３は製造ライン１２から送られてき
た製品の情報を記録したり、あるいは製造ライン１２が
処理すべき内容を記憶している。データベース１３はホ
ストコンピュータ１１の指令に基づいて、記憶されてい
るデータをホストコンピュータ１１に送る。The manufacturing line 12 is for manufacturing a semiconductor device, and includes apparatuses such as a photolithography apparatus, a dry etching apparatus, and a line width measuring apparatus, which are arranged along the flow of the semiconductor device manufacturing process. Further, the host computer 11 is connected to a database 13, and the database 13 records information on products sent from the production line 12, or stores contents to be processed by the production line 12. The database 13 sends stored data to the host computer 11 based on a command from the host computer 11.
【００１６】ホストコンピュータ１１と製造ライン１２
の間には、ハンディターミル１４が設けられている。ハ
ンディターミル１４は、作業者がホストコンピュータ１
１に処理する製品の情報を入力し、製造処理の開始、終
了を指示するものである。また、ハンディターミル１４
には、製造ライン１２の測定装置による加工品質データ
も入力され、品質規格に対して合否判定が表示される。
さらに、定期的に測定される製造ライン１２の各製造装
置装置の性能値も入力され、作業の可否が示される。A host computer 11 and a production line 12
Between them, a handy mill 14 is provided. The handy mill 14 is used by the operator to operate the host computer 1.
The information of the product to be processed is input to the instruction No. 1 to instruct the start and end of the manufacturing process. In addition, handy mill 14
, The processing quality data by the measuring device of the production line 12 is also input, and a pass / fail judgment for the quality standard is displayed.
Further, the performance values of the respective manufacturing apparatuses of the manufacturing line 12 which are periodically measured are also input, and the availability of the work is indicated.
【００１７】図２には半導体製造過程の概念図、図３に
は半導体製造のフローチャート図を示しており、図２と
図３を参照して、半導体の製造方法について詳しく説明
する。まず、ウェハ上にリードフレーム中央のダイをボ
ンディングするためのアイランドを形成するための、素
子分離用酸化膜が形成される。次に、Ｗｅｌｌ／接合リ
ークを防止するためにイオン注入がなされ、その上にゲ
ート酸化膜が形成される。FIG. 2 is a conceptual diagram of the semiconductor manufacturing process, and FIG. 3 is a flowchart of the semiconductor manufacturing process. The semiconductor manufacturing method will be described in detail with reference to FIGS. First, an oxide film for element isolation for forming an island for bonding a die at the center of a lead frame on a wafer is formed. Next, ion implantation is performed to prevent well / junction leakage, and a gate oxide film is formed thereon.
【００１８】次に、このウェハの上に例えばポリサイド
（Ｗｐｏｌｙｃｉｄｅ）膜等からなる被加工膜のゲート
電極膜がＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅ
ｐｏｓｉｔｉｏｎ）法で形成される。尚、これらの工程
が加えられた各ウェハの情報は逐次ホストコンピュータ
１１に送られ、そのデータはデータベース１２に格納さ
れる。Next, on this wafer, a gate electrode film of a film to be processed made of, for example, a polycide (Wpolycide) film or the like is formed by CVD (Chemical Vapor De).
(Position) method. The information of each wafer to which these steps have been added is sequentially sent to the host computer 11, and the data is stored in the database 12.
【００１９】次に、ウェハに対してフォトレジストを塗
布して、ＰＲ寸法が得られるように、フォトリソグラフ
ィが行われる（ＳＴ１）。そして、ウェハ上に形成され
たレジストパターンの線幅Ｘｐが測長ＳＥＭで測定さ
れ、ハンディターミル１４を介してもしくは直接、ホス
トコンピュータ１１に入力される（ＳＴ２）。Next, a photoresist is applied to the wafer, and photolithography is performed so as to obtain a PR dimension (ST1). Then, the line width Xp of the resist pattern formed on the wafer is measured by the length measurement SEM, and is input to the host computer 11 via the handy turmill 14 or directly (ST2).
【００２０】ホストコンピュータ１１は送られてきたレ
ジストパターンの線幅Ｘｐを以下の式を用いて標準レジ
ストエッチング時間Ｔｐｔと算出レジストエッチング時
間Ｔｐを算出する（ＳＴ３）。The host computer 11 calculates the standard resist etching time Tpt and the calculated resist etching time Tp for the line width Xp of the transmitted resist pattern using the following equation (ST3).
【数１】 Ｔｐｔ＝６０×（０．３９−０．３４）／Ｒｐ ・・・（１）## EQU00001 ## Tpt = 60.times. (0.39-0.34) / Rp (1)
【数２】 Ｔｔ＝６０×（Ｘｐ−０．３４）／Ｒｐ ・・・（２）Tt = 60 × (Xp−0.34) / Rp (2)
【００２１】式（１）は、エッチングを施した後の酸化
膜のパターンの線幅（以下「ターゲット線幅」という）
を０．３４ｎｍにする場合、レジストパターンの線幅Ｘ
ｐがＰＲ寸法である０．３９ｎｍであったときのエッチ
ング時間の理論値である標準エッチング時間Ｔｐｔを求
めているものである。フォトリソグラフィ工程でレジス
トパターンの線幅Ｘｐを直接ターゲット線幅である０．
３９ｕｍに設定しないのは、以下の理由による。Equation (1) is expressed by the line width of the pattern of the oxide film after the etching (hereinafter referred to as "target line width").
Is set to 0.34 nm, the line width X of the resist pattern
The standard etching time Tpt, which is the theoretical value of the etching time when p is the PR dimension of 0.39 nm, is determined. In the photolithography process, the line width Xp of the resist pattern is directly set to 0.
The reason why it is not set to 39 um is as follows.
【００２２】本来、リソグラフィで形成されるレジスト
パターンの線幅は、ターゲット線幅と同一の線幅、例え
ば０．３４ｕｍであることが望ましい。しかし、ｉ線
（波長が３６５ｍｍの露光光源）フォトリソグラフィに
おいて０．３４ｕｍの線幅を形成することは極めて困難
である。すなわち、ｉ線リソグラフィ技術における解像
限界は、他の光学リソグラフィ同様以下の式で表され
る。Originally, the line width of a resist pattern formed by lithography is desirably the same as the target line width, for example, 0.34 μm. However, it is extremely difficult to form a line width of 0.34 μm in i-line (exposure light source having a wavelength of 365 mm) photolithography. That is, the resolution limit in the i-line lithography technique is expressed by the following equation as in other optical lithography.
【数３】Ｒ＝ｋ・λ／ＮＡ ・・・（３） ここで、Ｒは解像限界線幅、ｋはレジスト材料に関係す
る係数、λは使用光源波長、ＮＡは使用レンズ立体角で
ある。R = k · λ / NA (3) where R is the resolution limit line width, k is a coefficient related to the resist material, λ is the wavelength of the light source used, and NA is the solid angle of the used lens. is there.
【００２３】式（３）より、ｉ線光源の場合λ＝３６５
（ｍｍ）であり、高性能のレンズを用いればＮＡ＝０．
６３とすることができ、一般的にレジスト材料や生産ば
らつき等を考慮するとｋ＝０．６となる。このときｉ線
リソグラフィの解像限界線幅Ｒ＝０．３４７（ｍｍ）と
なり、高性能のレンズを使ったとしても線幅を０．３４
ｕｍとすることは難しい。このため、フォトリソグラフ
ィ工程においてはレジストパターンの線幅をフォトリソ
グラフィ装置の限界値である０．３９ｕｍに形成し、次
工程であるエッチング工程を行う際に、その線幅を調整
するようにしている。From equation (3), λ = 365 for an i-line light source
(Mm), and NA = 0.0 when a high-performance lens is used.
63, and generally k = 0.6 in consideration of a resist material, production variation, and the like. At this time, the resolution limit line width R of i-line lithography is 0.347 (mm), and even if a high-performance lens is used, the line width is 0.34 mm.
It is difficult to make um. For this reason, in the photolithography process, the line width of the resist pattern is formed to 0.39 μm, which is the limit value of the photolithography apparatus, and the line width is adjusted when performing the next etching process. .
【００２４】式（２）は、ウェハ上に実際に形成された
レジストパターンの線幅Ｘｐから、レジストパターンの
線幅Ｘｐが０．３４ｕｍにする際、エッチングを施すと
きに必要なエッチング時間である算出エッチング時間Ｔ
ｐを求めるものである。Equation (2) is an etching time required for etching when the line width Xp of the resist pattern is set to 0.34 μm from the line width Xp of the resist pattern actually formed on the wafer. Calculated etching time T
This is for obtaining p.
【００２５】ホストコンピュータ１１は、標準エッチン
グ時間Ｔｐｔと算出レジストエッチング時間Ｔｐを比較
する。これにより、ＰＲ寸法とレジストパターンの線幅
Ｘｐを比較することができる。そして、この比較した結
果に基づいて、次工程のエッチングの条件が決定される
（ＳＴ４）。The host computer 11 compares the standard etching time Tpt with the calculated resist etching time Tp. Thus, the PR dimension and the line width Xp of the resist pattern can be compared. Then, based on the result of this comparison, the conditions for the etching in the next step are determined (ST4).
【００２６】図４には算出レジストエッチング時間Ｔｐ
とエッチング条件との対応表を示しており、図４を参照
しながらＰＲ寸法とレジストパターンの線幅Ｘｐの比較
方法について詳しく説明する。図４において、標準レジ
ストエッチング時間Ｔｐｔに基づいて、算出レジストエ
ッチング時間Ｔｐが複数の領域、例えば８つの範囲に区
分されている。それぞれの領域に対応したレジストエッ
チャーレシピが用意されている。レジストエッチャーレ
シピはレジストパターンの線幅Ｘｐが大きくなるにつれ
て、レジストパターンの線幅を広げることができるよう
に設定されている。FIG. 4 shows the calculated resist etching time Tp.
FIG. 4 shows a correspondence table between the PR size and the etching condition. The method of comparing the PR dimension and the line width Xp of the resist pattern will be described in detail with reference to FIG. In FIG. 4, the calculated resist etching time Tp is divided into a plurality of regions, for example, eight ranges, based on the standard resist etching time Tpt. A resist etcher recipe corresponding to each area is prepared. The resist etcher recipe is set so that the line width of the resist pattern can be increased as the line width Xp of the resist pattern increases.
【００２７】レジストエッチャーレシピには、図５に示
すような、例えばガス流量、ガス圧力、マイクロ波パワ
ー等のエッチングの条件が、レジストパターンの線幅Ｘ
ｐのばらつきを最小限になるように設定されている。こ
れにより、フォトリソグラフィで得られるレジストパタ
ーンの線幅ＸｐからＰＲ寸法に近づけるため、エッチン
グの条件がレジストパターンの線幅Ｘｐに対応して設定
されることになる。In the resist etcher recipe, etching conditions such as gas flow rate, gas pressure, microwave power, etc., as shown in FIG.
It is set so that the variation of p is minimized. Accordingly, the etching condition is set in accordance with the line width Xp of the resist pattern in order to approach the PR dimension from the line width Xp of the resist pattern obtained by photolithography.
【００２８】例えば、レジストパターンの線幅Ｘｐが
０．３９ｕｍであるとき、式（１）と式（２）により、
算出レジストエッチング時間Ｔｐは標準レジストエッチ
ング時間Ｔｐｔの±５（ｓｅｃ）の範囲に該当してい
る。よって、図４のレジストエッチャーレシピの「Ｄ」
が選択され、ホストコンピュータ１１からレジストエッ
チング装置へと図５のような条件が送られる。その後、
その条件に基づいてエッチング処理がなされる。For example, when the line width Xp of the resist pattern is 0.39 μm, according to the equations (1) and (2),
The calculated resist etching time Tp corresponds to a range of ± 5 (sec) of the standard resist etching time Tpt. Therefore, "D" of the resist etcher recipe of FIG.
Is selected, and the conditions as shown in FIG. 5 are sent from the host computer 11 to the resist etching apparatus. afterwards,
An etching process is performed based on the conditions.
【００２９】そして、ウェハが図１の製造ライン１２の
エッチング装置に流れて、レジストエッチャーレシピの
中から選択されたエッチングの条件でエッチングがなさ
れる（ＳＴ５）。これにより、レジストパターンの線幅
Ｘｐがターゲット線幅になるようなエッチングが施され
る。エッチング処理が終了した後、レジスト線幅Ｘｐが
測長ＳＥＭで測定され（ＳＴ６）、ハンディターミル１
４を介してもしくは直接ホストコンピュータ１１に数値
が入力される。その後、有磁場マイクロ波プラズマエッ
チング装置により、図６の条件の下にＷＰｏｌｙｃｉｄ
ｅゲートが加工され、レジストパターンの線幅を測長Ｓ
ＥＭで測定した後、半導体デバイスが次工程に送り出さ
れる（ＳＴ７）。Then, the wafer flows into the etching apparatus of the production line 12 in FIG. 1, and is etched under the etching conditions selected from the resist etcher recipe (ST5). Thereby, etching is performed so that the line width Xp of the resist pattern becomes the target line width. After the etching process is completed, the resist line width Xp is measured by the length measuring SEM (ST6), and the handy mill 1
Numerical values are input to the host computer 11 via 4 or directly. Then, using a magnetic field microwave plasma etching apparatus, under the conditions of FIG.
e Gate is processed and line width of resist pattern is measured S
After the measurement by EM, the semiconductor device is sent to the next step (ST7).
【００３０】レジストエッチャーレシピを選択するだけ
で各ウェハに形成されたレジストパターンの線幅Ｘｐの
ばらつきを補正することができるため、ウェハを処理す
る毎にフォトリソグラフィ等の条件を逐次調整する必要
がなく、効率的に半導体デバイスの製造を行うことがで
きる。また、レジストパターンの線幅Ｘｐをフィードバ
ックしてドライエッチングによりレジストマスクの線幅
を修正するため、制御性が向上し、ＰＲ寸法からのずれ
を最小に押さえることができる。例えば、リソグラフィ
工程においてレジストパターンの線幅のばらつきをＰＲ
寸法と比較して０．３９±０．０２５ｕｍ、レジストエ
ッチング工程後でターゲット線幅と比較して、０．３４
ｕｍ±０．０１０ｕｍと最小限に押さえることができ
る。さらに、ｉ線リソグラフィで制御して形成される線
幅の限界は例えば０．３９ｕｍであったが、線幅限界を
超えて０．３４ｕｍの線幅パターンの形成が精度よく実
現することができる。Since the variation in the line width Xp of the resist pattern formed on each wafer can be corrected only by selecting the resist etcher recipe, it is necessary to sequentially adjust the conditions such as photolithography every time the wafer is processed. Therefore, a semiconductor device can be manufactured efficiently. Further, since the line width of the resist pattern is corrected by dry etching by feeding back the line width Xp of the resist pattern, controllability is improved, and deviation from the PR dimension can be minimized. For example, PR in a lithography process
0.39 ± 0.025 um compared to the dimension, 0.34 compared to the target line width after the resist etching step.
um ± 0.010 um. Further, the limit of the line width formed by controlling the i-line lithography is, for example, 0.39 μm, but a line width pattern of 0.34 μm can be accurately formed beyond the line width limit.
【００３１】別の実施の形態 図７乃至図１２には、本発明の別の実施の形態を示して
いる。以下の各実施の形態の半導体製造方法及び製造装
置は、図１の実施の形態の半導体製造方法及び製造装置
とほぼ同様の構造である。従って、以下の実施の形態の
半導体製造方法及び製造装置における構成要素につい
て、図１の実施の形態の半導体製造方法及び製造装置に
おける構成要素と同じ場合には、同じ符号を記してその
説明を省略する。 Another Embodiment FIGS. 7 to 12 show another embodiment of the present invention. The semiconductor manufacturing method and the manufacturing apparatus of each of the following embodiments have substantially the same structure as the semiconductor manufacturing method and the manufacturing apparatus of the embodiment of FIG. Therefore, the same reference numerals are given to the components in the semiconductor manufacturing method and the manufacturing apparatus of the following embodiment when they are the same as those of the semiconductor manufacturing method and the manufacturing apparatus of the embodiment in FIG. I do.
【００３２】第２の実施の形態 図７には、本発明の別の実施の形態を示している。第２
の実施の形態において、第１の実施の形態と異なる点
は、レジストエッチングを行う際に、フッ素系ラジカル
（遊離基）を用いることである。図７を参照して半導体
製造方法について詳しく説明する。 Second Embodiment FIG. 7 shows another embodiment of the present invention. Second
The second embodiment is different from the first embodiment in that a fluorine radical (free radical) is used when performing resist etching. The semiconductor manufacturing method will be described in detail with reference to FIG.
【００３３】まず、ウェハ上に素子分離酸化膜、ｗｅｌ
ｌ／接合リーク防止のためのイオン注入、ゲート酸化膜
が形成される。そして、この上に被加工膜であるＷＰｏ
ｌｙｃｉｄｅ膜が熱ＣＶＤ法により形成され、この上に
常圧ＣＶＤ法により酸化膜が例えば７０ｎｍ堆積する。
そして、フォトリソグラフィ工程でレジストパターンを
形成する。First, an element isolation oxide film, wel
1 / Ion implantation for preventing junction leakage, gate oxide film is formed. Then, a film to be processed, WPo, is formed thereon.
A lycide film is formed by a thermal CVD method, and an oxide film is deposited thereon by, for example, 70 nm by a normal pressure CVD method.
Then, a resist pattern is formed by a photolithography process.
【００３４】このとき、半導体デバイスに形成されるレ
ジストパターンの線幅は、例えば０．４０ｕｍになるよ
うにフォトリソグラフィを行う。０．４０ｕｍとしたの
は、後述するエッチングを行う際に、フッ素系ガスを用
いてレジストドライエッチングを行うため、第１の実施
の形態よりも太くする必要があるからである。At this time, photolithography is performed so that the line width of the resist pattern formed on the semiconductor device becomes, for example, 0.40 μm. The reason why the thickness is set to 0.40 μm is that, when performing etching to be described later, resist dry etching is performed using a fluorine-based gas, so that the thickness needs to be larger than that in the first embodiment.
【００３５】次に、フォトリソグラフィで形成されたパ
ターンの線幅を測長ＳＥＭで測定し、その線幅データＸ
ｐはホストコンピュータ１１に送られる。ホストコンピ
ュータ１１は、以下の式に基づいて標準レジストエッチ
ング時間Ｔｐｔ、算出レジストエッチング時間Ｔｐを算
出する。ここで、エッチングレートＲｐは例えば６０ｎ
ｍ／ｍｉｎ〜７０ｎｍ／ｍｉｎになっている。Next, the line width of the pattern formed by photolithography is measured by a length measuring SEM, and the line width data X
p is sent to the host computer 11. The host computer 11 calculates the standard resist etching time Tpt and the calculated resist etching time Tp based on the following equation. Here, the etching rate Rp is, for example, 60 n
m / min to 70 nm / min.
【数４】 Ｔｐｔ＝６０×（０．４０−０．３４）／Ｒｐ ・・・（４）Tpt = 60 × (0.40−0.34) / Rp (4)
【数５】 Ｔｔ＝６０×（Ｘｐ−０．３４）／Ｒｐ ・・・（５）Tt = 60 × (Xp−0.34) / Rp (5)
【００３６】ここで式（４）は、レジストパターンの線
幅Ｘｐが０．４０ｕｍになるようにフォトリソグラフィ
を行ったときに、ターゲット線幅が０．３４ｕｍになる
のに必要なレジストエッチング時間の理論値を求める式
である。一方、式（５）は、実際のレジストパターンの
線幅Ｘｐが、ターゲット線幅になるために必要なレジス
トエッチング時間を算出している。Equation (4) indicates that when photolithography is performed so that the line width Xp of the resist pattern becomes 0.40 μm, the resist etching time required for the target line width to become 0.34 μm is obtained. This is an equation for finding a theoretical value. On the other hand, equation (5) calculates the resist etching time required for the actual line width Xp of the resist pattern to become the target line width.
【００３７】ホストコンピュータ１１は、式（４）と式
（５）でそれぞれ算出された標準レジストエッチング時
間Ｔｐｔと算出レジストエッチング時間Ｔｐを比較す
る。両者のレジストエッチング時間を比較することによ
り、レジストパターンの線幅Ｘｐのばらつきを算出す
る。ホストコンピュータ１１は図４の比較表に基づい
て、算出レジストエッチング時間Ｔｐがどの範囲にある
かを判断し、区分された領域に対応するレジストエッチ
ャーレシピをエッチング装置に送る。The host computer 11 compares the standard resist etching time Tpt calculated by the equations (4) and (5) with the calculated resist etching time Tp. By comparing the two resist etching times, the variation in the line width Xp of the resist pattern is calculated. The host computer 11 determines the range of the calculated resist etching time Tp based on the comparison table of FIG. 4, and sends a resist etcher recipe corresponding to the divided area to the etching apparatus.
【００３８】ここで、例えばレジストパターンの線幅Ｘ
ｐが０．４０ｎｍであった場合、ホストコンピュータ１
１は、標準レジストエッチング時間Ｔｐｔと算出レジス
トエッチング時間Ｔｐを算出する。そして、図５に基づ
いてを比較して、標準レジストエッチング時間Ｔｐｔと
算出レジストエッチング時間Ｔｐを比較する。その結
果、レジストエッチャーレシピの中から「Ｄ」を選択
し、レジストエッチング装置にエッチング情報を送る。Here, for example, the line width X of the resist pattern
When p is 0.40 nm, the host computer 1
1 calculates the standard resist etching time Tpt and the calculated resist etching time Tp. Then, the standard resist etching time Tpt and the calculated resist etching time Tp are compared with each other based on FIG. As a result, “D” is selected from the resist etcher recipe, and the etching information is sent to the resist etching apparatus.
【００３９】選択されたレジストエッチャーレシピのエ
ッチング条件に基づいて、レジストエッチング装置によ
りエッチングが行われる。ここで、レジストエッチング
装置としてラジカル（遊離基）輸送型エッチング装置を
用いる。これはフッ素系のラジカルを用いることで、リ
ソグラフィで発生するパターン依存の補正を行うことが
できるためである。ここでパターン依存とは以下の現象
をいう。Etching is performed by a resist etching apparatus based on the etching conditions of the selected resist etcher recipe. Here, a radical (free radical) transport type etching apparatus is used as a resist etching apparatus. This is because a pattern-dependent correction generated in lithography can be performed by using a fluorine-based radical. Here, the pattern dependence refers to the following phenomenon.
【００４０】例えばポジ型のレジストを用いたリソグラ
フィによりパターン描画が行われる場合、一般的に孤立
したパターンの線幅は密パターンの線幅より太くなって
しまう。これは、密パターンでは回折光が隣接するパタ
ーンのレチクル開口部から得られ、干渉によりコントラ
ストが大きくなるが、孤立パターンでは回折光干渉によ
る光強度向上が起きないためである。よって密パターン
の線幅を設定してリソグラフィを行うと、孤立パターン
の光量が不足して線幅が太くなってしまう。逆に、例え
ばネガ型のレジストを用いた場合は孤立パターンの線幅
が密パターンより細くなってしまう。For example, when pattern drawing is performed by lithography using a positive resist, the line width of an isolated pattern is generally larger than the line width of a dense pattern. This is because in the dense pattern, the diffracted light is obtained from the reticle opening of the adjacent pattern, and the contrast increases due to interference. However, in the isolated pattern, the light intensity does not increase due to the interference of the diffracted light. Therefore, when lithography is performed with the line width of the dense pattern set, the light amount of the isolated pattern becomes insufficient and the line width becomes large. Conversely, when a negative resist is used, for example, the line width of the isolated pattern is smaller than that of the dense pattern.
【００４１】ここでリソグラフィで連続パターンと孤立
パターンをＰＲ寸法に基づいて形成したとき、連続パタ
ーンは０．４０ｕｍで形成され孤立ラインは０．４２ｕ
ｍ程度に形成されたとする。その後エッチング工程にお
いて、フッ素系ラジカルはマイクロローディング効果に
より、孤立パターンのエッチレートが連続パターンのエ
ッチレートより高くなる。よって、例えば、エッチング
終了後の孤立パターンの線幅は０．３４ｕｍ、連続パタ
ーンの線幅は０．３５ｕｍに形成され、両者のパターン
の線幅の差を補正することができる。Here, when a continuous pattern and an isolated pattern are formed by lithography based on the PR dimension, the continuous pattern is formed at 0.40 μm and the isolated line is 0.42 u.
m. Thereafter, in the etching step, the etch rate of the isolated pattern becomes higher than that of the continuous pattern due to the microloading effect of the fluorine radical. Therefore, for example, the line width of the isolated pattern after the etching is formed to be 0.34 μm, and the line width of the continuous pattern is formed to be 0.35 μm, and the difference between the line widths of the two patterns can be corrected.
【００４２】そして、形成されたレジストパターンをマ
スクとして、酸化膜層を例えば平行平板ナローギャップ
ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）
装置によりエッチングを行う。その後、レジストパター
ンの線幅Ｘｐを側長ＳＥＭで測定し、ハンディターミル
１４に入力する。そして、有磁場マイクロ波プラズマエ
ッチング装置によりＷＰｏｌｙｃｉｄｅゲートを加工す
る。この処理が終了すると、レジストパターンが側長Ｓ
ＥＭで測定され、ハンディターミル１４に入力後、次工
程へ送られる。Using the formed resist pattern as a mask, the oxide film layer is formed, for example, on a parallel plate narrow gap RIE (Reactive Ion Etching).
Etching is performed by an apparatus. After that, the line width Xp of the resist pattern is measured by the side length SEM, and is input to the handy mill 14. Then, the WPolycide gate is processed by a magnetic field microwave plasma etching apparatus. When this process is completed, the resist pattern becomes the side length S
After being measured by EM and input to the handy mill 14, it is sent to the next step.
【００４３】これにより、フォトリソグラフィでのレジ
ストパターンの線幅Ｘｐの値をフィードバックし、さら
にレジストパターンの線幅Ｘｐを補正するレジストマス
クの加工が可能となり、より精度の高いＧａｔｅ加工を
行うことができる。As a result, the value of the line width Xp of the resist pattern in the photolithography is fed back, and a resist mask for correcting the line width Xp of the resist pattern can be processed, so that more accurate gate processing can be performed. it can.
【００４４】第３の実施の形態 図８には半導体製造のフローチャート図を示しており、
図８を参照して第３の実施の形態について詳しく説明す
る。まず、ウェハ上に素子分離用アイランド酸化膜及び
Ｗｅｌｌ／接合リーク防止のイオン注入工程、Ｇａｔｅ
酸化工程を経た対象物に被加工膜であるＷＰｏｌｙｃｉ
ｄｅ膜を熱ＣＶＤ法で形成する。この上に常圧ＣＶＤ法
により酸化膜を７０ｎｍ堆積させ、図９の条件の下にフ
ォトリソグラフィが行われ、レジストパターンが形成さ
れる（ＳＴ１１）。 Third Embodiment FIG. 8 is a flow chart of a semiconductor manufacturing process.
The third embodiment will be described in detail with reference to FIG. First, an island oxide film for element isolation and an ion implantation step for preventing well / junction leakage on a wafer,
WPolyci, a film to be processed, is applied to the object after the oxidation process.
A de film is formed by a thermal CVD method. An oxide film is deposited thereon by a normal pressure CVD method to a thickness of 70 nm, and photolithography is performed under the conditions of FIG. 9 to form a resist pattern (ST11).
【００４５】フォトリソグラフィ工程で形成されたパタ
ーンの線幅を測長ＳＥＭで測定し（ＳＴ１２）、ホスト
コンピュータ１１及びハンディターミル１４にその線幅
を入力する。ホストコンピュータ１１及びハンディター
ミル１４は、その線幅の平均値Ｘｐを算出し、Ｘｐが
０．３４以上であるかを判断する（ＳＴ１３）。The line width of the pattern formed in the photolithography process is measured by a length measuring SEM (ST12), and the line width is input to the host computer 11 and the handy mill 14. The host computer 11 and the handy mill 11 calculate an average value Xp of the line width and determine whether Xp is 0.34 or more (ST13).
【００４６】レジストパターンの線幅Ｘｐが０．３４以
上である場合、ホストコンピュータ１１及びハンディタ
ーミル１４ではこのデータから以下の式に基づいて、標
準レジストエッチング時間Ｔｐｔと算出レジストエッチ
ング時間Ｔｐを算出する（ＳＴ１４）。When the line width Xp of the resist pattern is 0.34 or more, the host computer 11 and the handy mill 14 calculate the standard resist etching time Tpt and the calculated resist etching time Tp from the data based on the following equation. (ST14).
【数６】 Ｔｐｔ＝６０×（０．４０−０．３４）／Ｒｐ ・・・（６）Tpt = 60 × (0.40−0.34) / Rp (6)
【数７】 Ｔｔ＝６０×（Ｘｐ−０．３４）／Ｒｐ ・・・（７）Tt = 60 × (Xp−0.34) / Rp (7)
【００４７】算出された標準レジストエッチング時間Ｔ
ｐｔと算出レジストエッチング時間Ｔｐを図９に基づい
て比較し、Ｔｐが図９の標準レジストエッチング時間Ｔ
ｐｔのどの範囲内にあるかをホストコンピュータ１１が
検索する。そして、該当するＴｐレンジのレジストエッ
チャーレシピに基づいて次の工程であるエッチングが行
われる（ＳＴ１５）。The calculated standard resist etching time T
pt and the calculated resist etching time Tp are compared based on FIG. 9, and Tp is the standard resist etching time Tp in FIG.
The host computer 11 searches within which range of pt. Then, the next step, etching, is performed based on the resist etcher recipe in the corresponding Tp range (ST15).
【００４８】レジストエッチャーレシピには、図１０に
示すようなガス流量、ガス圧力、マイクロ波パワー、サ
セプター温度、エッチング時間等が予め設定されてい
る。この複数のレジストエッチャーレシピの中から標準
レジストエッチング時間Ｔｐの値に応じてある１つのレ
ジストエッチャーレシピを選択する。In the resist etcher recipe, the gas flow rate, gas pressure, microwave power, susceptor temperature, etching time and the like as shown in FIG. 10 are set in advance. One resist etcher recipe is selected from the plurality of resist etcher recipes according to the value of the standard resist etching time Tp.
【００４９】次に、レジストパターンの線幅Ｘｐが０．
３４未満である場合、リソグラフィで形成されたレジス
トパターンの線幅Ｘｐを大きくする必要がある。このと
き、ホストコンピュータ１１及びハンディターミル１４
ではこのデータから以下の式に基づいて、算出レジスト
エッチング時間Ｔｄを算出する（ＳＴ１７）。Next, when the line width Xp of the resist pattern is set to 0.
If it is less than 34, it is necessary to increase the line width Xp of the resist pattern formed by lithography. At this time, the host computer 11 and the handy mill 14
Then, the calculated resist etching time Td is calculated from this data based on the following equation (ST17).
【数８】 Ｔｐｔ＝６０×（０．４０−０．３４）／Ｒｐ ・・・（８）Tpt = 60 × (0.40−0.34) / Rp (8)
【００５０】算出レジストエッチング時間Ｔｄが図１１
のどの範囲内にあるかをホストコンピュータ１１が検索
する（ＳＴ１８）。そして、該当する算出レジストエッ
チング時間Ｔｄレンジのレジストエッチャーレシピに基
づいて次の工程であるエッチングが行われる。レジスト
エッチャーレシピには、図１２に示すようなガス流量、
ガス圧力ＲＦパワー、エッチング時間等が予め設定され
ており、標準レジストエッチング時間Ｔｄに基づいて、
複数のレジストエッチャーレシピから選択される。例え
ば、Ｘｐの値が０．３１ｎｍの場合、式（８）により、
レジストエッチャーレシピの「ε」が選択され、のよう
な条件でエッチングが行われる（ＳＴ１９）。FIG. 11 shows the calculated resist etching time Td.
The host computer 11 searches for a range within the range (ST18). Then, the next step, etching, is performed based on the resist etcher recipe in the corresponding calculated resist etching time Td range. The resist etcher recipe includes gas flow rates as shown in FIG.
The gas pressure RF power, the etching time, etc. are set in advance, and based on the standard resist etching time Td,
Selected from multiple resist etcher recipes. For example, when the value of Xp is 0.31 nm, according to equation (8),
“Ε” of the resist etcher recipe is selected, and etching is performed under the following conditions (ST19).
【００５１】その後、デポジッション性の高いＣＨ
Ｆ3 、ＣＨ2 Ｆ2 等の気体を分解することでポリマーを
堆積し、リソグラフィで形成されるレジストパターンの
コーティングを行う。これにより、分離されてはいない
レジストパターンのの凸部の幅が小さくなり、所定のレ
ジストパターンの線幅になるように修正される。そし
て、平行平板エッチング装置でエッチングを行い、分離
された所定の線幅のレジストパターンを得ることができ
る。これにより、リソグラフィ工程において、レジスト
パターンの線幅を細める線幅修正ができるとともに、レ
ジストパターンの線幅を広げる修正をすることができ
る。Thereafter, CH having a high deposition property
A polymer is deposited by decomposing gases such as F 3 and CH 2 F 2 , and a resist pattern formed by lithography is coated. As a result, the width of the convex portion of the resist pattern that is not separated is reduced, and the resist pattern is corrected so as to have a predetermined resist pattern line width. Then, etching is performed by a parallel plate etching apparatus, and a separated resist pattern having a predetermined line width can be obtained. Thus, in the lithography process, it is possible to correct the line width of the resist pattern to reduce the line width, and to correct the line width of the resist pattern.
【００５２】上記各実施の形態によると、フォトリソグ
ラフィ工程のみで形成されるレジストマスクに比べ、線
幅ばらつき、ターゲット線幅からのずれが少なく、線幅
制御性の高い加工が実現できる。また、ドライエッチン
グ装置等のパターン加工装置の加工変換差データを読み
込み、変換差分をマスク幅に加減算することにより加工
でき上がり寸法の精度が向上する。そして、ドライエッ
チングにフッ素系ハロゲン等のラジカルを利用すること
により、フォトリソグラフィのパターン依存を補正する
ことができる。更に、リソグラフィ装置の解像限界より
も狭い線幅の下降が制御可能となる。According to each of the above-described embodiments, as compared with a resist mask formed only by a photolithography step, processing with less line width variation and deviation from a target line width and high line width controllability can be realized. Further, the processing conversion difference data of a pattern processing apparatus such as a dry etching apparatus is read, and the conversion difference is added to or subtracted from the mask width, whereby the processing can be performed, and the dimensional accuracy is improved. By utilizing radicals such as fluorine-based halogen for dry etching, it is possible to correct the pattern dependence of photolithography. Furthermore, a decrease in the line width narrower than the resolution limit of the lithographic apparatus can be controlled.
【００５３】[0053]
【発明の効果】以上説明したように、本発明によれば、
半導体の加工精度が向上する半導体製造方法及び製造装
置を提供することができる。As described above, according to the present invention,
It is possible to provide a semiconductor manufacturing method and a manufacturing apparatus in which semiconductor processing accuracy is improved.
【図１】本発明の半導体製造装置の好ましい実施の形態
を示すシステム図。FIG. 1 is a system diagram showing a preferred embodiment of a semiconductor manufacturing apparatus of the present invention.
【図２】本発明の半導体製造方法の好ましい実施の形態
を示す概念図。FIG. 2 is a conceptual diagram showing a preferred embodiment of the semiconductor manufacturing method of the present invention.
【図３】本発明の半導体製造方法の好ましい実施の形態
を示すフローチャート図。FIG. 3 is a flowchart showing a preferred embodiment of the semiconductor manufacturing method of the present invention.
【図４】レジストパターンの線幅とレジストエッチャー
レシピの対応を示す表。FIG. 4 is a table showing a correspondence between a line width of a resist pattern and a resist etcher recipe.
【図５】レジストエッチャーレシピのエッチング条件の
一例を示す表。FIG. 5 is a table showing an example of etching conditions of a resist etcher recipe.
【図６】レジストエッチャーレシピのエッチング条件の
一例を示す表。FIG. 6 is a table showing an example of etching conditions of a resist etcher recipe.
【図７】本発明の半導体製造装置の好ましい第２の実施
の形態を示すシステム図。FIG. 7 is a system diagram showing a second preferred embodiment of the semiconductor manufacturing apparatus of the present invention.
【図８】本発明の半導体製造方法の好ましい第３の実施
の形態を示すフローチャート図。FIG. 8 is a flowchart showing a third preferred embodiment of the semiconductor manufacturing method of the present invention.
【図９】レジストパターンの線幅とレジストエッチャー
レシピの対応を示す表。FIG. 9 is a table showing a correspondence between a line width of a resist pattern and a resist etcher recipe.
【図１０】レジストエッチャーレシピのエッチング条件
の一例を示す表。FIG. 10 is a table showing an example of etching conditions of a resist etcher recipe.
【図１１】レジストパターンの線幅とレジストエッチャ
ーレシピの対応を示す表。FIG. 11 is a table showing a correspondence between a line width of a resist pattern and a resist etcher recipe.
【図１２】レジストエッチャーレシピのエッチング条件
の一例を示す表。FIG. 12 is a table showing an example of etching conditions of a resist etcher recipe.
１０・・・半導体製造装置、１１・・・ホストコンピュ
ータ（制御装置）、１２・・・製造ライン、１３・・・
データベース、１４・・・ハンディターミル、Ｘｐ・・
・レジストパターンの線幅。DESCRIPTION OF SYMBOLS 10 ... Semiconductor manufacturing apparatus, 11 ... Host computer (control apparatus), 12 ... Manufacturing line, 13 ...
Database, 14 ... Handy mill, Xp ...
・ Line width of resist pattern.
Claims (5)
てフォトリソグラフィを行うことにより、ウェハ上にレ
ジストパターンを形成し、そのレジストパターンに基づ
いてエッチングを施して酸化膜にパターンを形成して、
酸化膜のパターンの線幅であるターゲット線幅を得る、
半導体製造方法において、 ウェハ上に描画すべきフォトレジスト寸法の線幅を予め
設定して、フォトリソグラフィを行い、 ウェハ上に形成されたレジストパターンの線幅を測定し
て、フォトレジスト寸法の線幅とレジストパターンの線
幅を比較して、 その比較した値に基づいてレジストパターンの線幅に対
応するエッチングの条件を決定し、エッチングを行うこ
とを特徴とする半導体製造方法。1. A resist pattern is formed on a wafer by performing photolithography on a wafer having an oxide film formed on its surface, and etching is performed based on the resist pattern to form a pattern on the oxide film. hand,
Obtain the target line width, which is the line width of the oxide film pattern,
In the semiconductor manufacturing method, the line width of the photoresist dimension to be drawn on the wafer is set in advance, photolithography is performed, and the line width of the resist pattern formed on the wafer is measured. And comparing the line width of the resist pattern and the etching condition corresponding to the line width of the resist pattern based on the compared value.
区分され、それぞれの区分毎にエッチングの条件が設定
されており、レジストパターンの線幅の該当する範囲に
対応したエッチングの条件を選択して決定する請求項１
に記載の半導体製造方法。2. The line width of the resist pattern is divided into a plurality of ranges, and etching conditions are set for each of the ranges. Claim 1
4. The semiconductor manufacturing method according to 1.
われる請求項１に記載の半導体製造方法。3. The method according to claim 1, wherein the etching is performed using a fluorine-based gas.
れる請求項１に記載の半導体製造方法。4. The semiconductor manufacturing method according to claim 1, wherein the etching is performed using a deposition gas.
ッチングを施すための複数の製造装置と、それぞれの製
造装置に接続されており製造装置を制御している制御装
置と、制御装置に接続されていて対象物の情報を記憶す
る記憶装置と、を有する半導体製造装置において、 記憶装置は、 フォトリソグラフィによって形成されたレジストパター
ンに基づいてレジストパターンの線幅が複数の範囲に区
分され、それぞれのレジストパターンの範囲に対応した
エッチングの条件が記録されていることを特徴とする半
導体製造装置。5. A plurality of manufacturing apparatuses for performing photolithography and etching on an object, a control apparatus connected to each of the manufacturing apparatuses and controlling the manufacturing apparatuses, and connected to the control apparatus. A storage device that stores information on an object by using a resist pattern formed by photolithography. A semiconductor manufacturing apparatus characterized in that etching conditions corresponding to a range of a pattern are recorded.
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|---|---|---|---|
| JP32927597A JP4066483B2 (en) | 1997-11-28 | 1997-11-28 | Semiconductor manufacturing method and manufacturing apparatus |
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|---|---|
| JPH11162820A true JPH11162820A (en) | 1999-06-18 |
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|---|---|
| JP (1) | JP4066483B2 (en) |
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