JPH1115800A - マルチプロセッサの負荷の均一化装置 - Google Patents
マルチプロセッサの負荷の均一化装置Info
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- JPH1115800A JPH1115800A JP9170357A JP17035797A JPH1115800A JP H1115800 A JPH1115800 A JP H1115800A JP 9170357 A JP9170357 A JP 9170357A JP 17035797 A JP17035797 A JP 17035797A JP H1115800 A JPH1115800 A JP H1115800A
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Abstract
(57)【要約】
【課題】各マルチプロセッサの負荷の状態を正しく測定
することに基づいて、負荷の均一化を行うこと。 【解決手段】 各プロセッサに現在の時刻を測定する時
間測定部２を設け、割り込みを受付けたときの時刻とそ
の割り込みタスクが処理完了したときの時刻との差を求
め、それを割り込み受付けから割り込みタスクの処理完
了までの時間とし、この時間がプロセッサの負荷に比例
しているものとして、ＣＰＵ１は負荷の大きさに応じて
割り込み遅延部３を制御することによって、割り込みの
受付けを制限し負荷の均一化をする。
することに基づいて、負荷の均一化を行うこと。 【解決手段】 各プロセッサに現在の時刻を測定する時
間測定部２を設け、割り込みを受付けたときの時刻とそ
の割り込みタスクが処理完了したときの時刻との差を求
め、それを割り込み受付けから割り込みタスクの処理完
了までの時間とし、この時間がプロセッサの負荷に比例
しているものとして、ＣＰＵ１は負荷の大きさに応じて
割り込み遅延部３を制御することによって、割り込みの
受付けを制限し負荷の均一化をする。
Description
【０００１】
【発明の属する技術分野】本発明は疎結合型のマルチプ
ロセッサ構成の装置において、特定のプロセッサへの負
荷集中を防止する負荷の均一化装置に関するものであ
る。
ロセッサ構成の装置において、特定のプロセッサへの負
荷集中を防止する負荷の均一化装置に関するものであ
る。
【０００２】
【従来の技術】疎結合型のマルチプロセッサ構成をとる
装置において、特定のプロセッサに割込処理が集中する
ことを防止して、負荷の分散を図る従来技術として、特
開平７ー２４４６４９号公報に記載のものについて説明
する。
装置において、特定のプロセッサに割込処理が集中する
ことを防止して、負荷の分散を図る従来技術として、特
開平７ー２４４６４９号公報に記載のものについて説明
する。
【０００３】図７は従来の負荷分散装置の構成を示すブ
ロック図である。
ロック図である。
【０００４】ＣＰＵボード７０において、７５は割り込
み要因処理タスクをカウントするキュー・カウンタ、７
６はキュー・カウンタ値に応じて割り込み信号をＣＰＵ
７１に伝達する時間又は数を制限制御する割り込み伝達
制御部である。キュー・カウンタ７５は割り込み要因処
理タスクのキューの発生又は消滅に応じて、ＣＰＵ７１
によってカウントアップまたはカウントダウンするよう
に制御される。割り込み伝達制御部７６は、キュー・カ
ウンタ７５のカウント値に応じて、割込バス７９から入
力される割り込み信号について、ＣＰＵ７１に伝達する
時間、または数を制限するように制御する。
み要因処理タスクをカウントするキュー・カウンタ、７
６はキュー・カウンタ値に応じて割り込み信号をＣＰＵ
７１に伝達する時間又は数を制限制御する割り込み伝達
制御部である。キュー・カウンタ７５は割り込み要因処
理タスクのキューの発生又は消滅に応じて、ＣＰＵ７１
によってカウントアップまたはカウントダウンするよう
に制御される。割り込み伝達制御部７６は、キュー・カ
ウンタ７５のカウント値に応じて、割込バス７９から入
力される割り込み信号について、ＣＰＵ７１に伝達する
時間、または数を制限するように制御する。
【０００５】図７において、キュー・カウンタ７５は、
ＣＰＵ７１が割り込み処理を起動し、割り込み要因処理
タスクをキューに積んだ時にカウントアップし、割り込
み要因処理タスクが起動し、処理が完了したとき、カウ
ントダウンするように制御する。従って、キュー・カウ
ンタ７５には現在積まれているキューの数がカウントさ
れている。
ＣＰＵ７１が割り込み処理を起動し、割り込み要因処理
タスクをキューに積んだ時にカウントアップし、割り込
み要因処理タスクが起動し、処理が完了したとき、カウ
ントダウンするように制御する。従って、キュー・カウ
ンタ７５には現在積まれているキューの数がカウントさ
れている。
【０００６】割り込み伝達制御部７６は、キュー・カウ
ンタ７５の値の応じて、割込バス７９から入力される割
り込み信号について、ＣＰＵ７１に伝達する数、または
時間を制限するように制御する。すなわち、キュー・カ
ウンタ７５の値が大きくなるに従って、ＣＰＵ７１に通
知する割り込みのディレー時間を大きくして、割り込み
処理が起動するのに要する時間を長くしてキューを減少
させる。
ンタ７５の値の応じて、割込バス７９から入力される割
り込み信号について、ＣＰＵ７１に伝達する数、または
時間を制限するように制御する。すなわち、キュー・カ
ウンタ７５の値が大きくなるに従って、ＣＰＵ７１に通
知する割り込みのディレー時間を大きくして、割り込み
処理が起動するのに要する時間を長くしてキューを減少
させる。
【０００７】このようにして、割り込みのキューが増加
すればするほど、割り込みの受付に制限がかかり、割り
込みが集中するのを防止することができる。
すればするほど、割り込みの受付に制限がかかり、割り
込みが集中するのを防止することができる。
【０００８】
【発明が解決しようとする課題】上記の従来技術には次
のような問題がある。
のような問題がある。
【０００９】第１の問題点は、従来例では割り込み要因
タスクの積み上げた数によって、割り込みの受付制限を
制御するようになつている。ところが、割り込み処理タ
スクは処理時間にバラつきがあり、処理時間の長いも
の、短いものがあり、タスクの数のみでは負荷状態を正
確に把握することはできない。
タスクの積み上げた数によって、割り込みの受付制限を
制御するようになつている。ところが、割り込み処理タ
スクは処理時間にバラつきがあり、処理時間の長いも
の、短いものがあり、タスクの数のみでは負荷状態を正
確に把握することはできない。
【００１０】負荷状態に応じて割り込みの受付け数を制
限することが重要であり、タスクの処理時間を加味しな
ければならない。
限することが重要であり、タスクの処理時間を加味しな
ければならない。
【００１１】その理由は、割り込みが発生してから割り
込み処理が完了するまでの時間はＣＰＵボードの負荷に
比例して大きくなる。ＣＰＵボードを用いた装置におい
て、割り込み発生から割り込み処理完了までの時間が一
定以上になると、装置としての機能を果たさなくなる恐
れがあり、そうなれば重大なことである。
込み処理が完了するまでの時間はＣＰＵボードの負荷に
比例して大きくなる。ＣＰＵボードを用いた装置におい
て、割り込み発生から割り込み処理完了までの時間が一
定以上になると、装置としての機能を果たさなくなる恐
れがあり、そうなれば重大なことである。
【００１２】本発明の目的は、従来技術の上記問題点に
鑑み、マルチプロセッサにおいて、全ての割り込みが一
定時間以内に終わるように割り込みを各ＣＰＵボードに
割り振ることで負荷を分散させる均一化装置を提供する
ことにある。
鑑み、マルチプロセッサにおいて、全ての割り込みが一
定時間以内に終わるように割り込みを各ＣＰＵボードに
割り振ることで負荷を分散させる均一化装置を提供する
ことにある。
【００１３】
【課題を解決するための手段】本発明は、上記の課題を
解決するため、ＣＰＵを搭載した複数のＣＰＵボードを
並列に接続した疎結合マルチプロセッサ構成の装置にお
いて、各ＣＰＵボードに現在の時刻を測定するための時
間測定部と、各ＣＰＵボードへの割り込み入力に対して
遅延量が可変できる割り込み遅延部とを具備し、ＣＰＵ
は時間測定部から現在の時刻を読み取ることができ、Ｃ
ＰＵは割り込み遅延部の遅延量を制御できるようにした
ことを特徴とするマルチプロセッサの負荷の均一化装置
である。
解決するため、ＣＰＵを搭載した複数のＣＰＵボードを
並列に接続した疎結合マルチプロセッサ構成の装置にお
いて、各ＣＰＵボードに現在の時刻を測定するための時
間測定部と、各ＣＰＵボードへの割り込み入力に対して
遅延量が可変できる割り込み遅延部とを具備し、ＣＰＵ
は時間測定部から現在の時刻を読み取ることができ、Ｃ
ＰＵは割り込み遅延部の遅延量を制御できるようにした
ことを特徴とするマルチプロセッサの負荷の均一化装置
である。
【００１４】そして、割り込みを受付けたときに割り込
み情報を割り込みキューに積み上げると同時にそのとき
に時刻を記憶し、割り込みタスクが処理完了したときの
時刻と前記割り込みキューに積み上げたときの時刻との
差をＣＰＵボードの負荷の状態とし、ＣＰＵボードの負
荷の状態によりＣＰＵボードへの割り込み信号の遅延量
を設定しＣＰＵへの割り込み信号を遅らせることを特徴
とするものである。 （作用）割り込みが発生すると全てのＣＰＵボードに割
り込みが入力される。ＣＰＵボードは割り込みを内部に
保留し、現在実行中の命令が完了した時点で、割り込み
応答をするために共通バスの獲得要求を出す。バスを獲
得できたＣＰＵボードは割り込み応答バスサイクルを実
行し、割り込み発生元から割り込みべクタを読み取り、
割り込み元を特定する。バスを獲得できなかったＣＰＵ
ボードは後からバスを獲得することになるが、そのとき
の割り込み応答のバスサイクルに対しては割り込み元は
べクタをすでに送出済みのためべクタを出さずにバスエ
ラーとする。割り込み応答バスサイクルがバスエラーに
なったＣＰＵボードはその割り込みを無効処理とする。
み情報を割り込みキューに積み上げると同時にそのとき
に時刻を記憶し、割り込みタスクが処理完了したときの
時刻と前記割り込みキューに積み上げたときの時刻との
差をＣＰＵボードの負荷の状態とし、ＣＰＵボードの負
荷の状態によりＣＰＵボードへの割り込み信号の遅延量
を設定しＣＰＵへの割り込み信号を遅らせることを特徴
とするものである。 （作用）割り込みが発生すると全てのＣＰＵボードに割
り込みが入力される。ＣＰＵボードは割り込みを内部に
保留し、現在実行中の命令が完了した時点で、割り込み
応答をするために共通バスの獲得要求を出す。バスを獲
得できたＣＰＵボードは割り込み応答バスサイクルを実
行し、割り込み発生元から割り込みべクタを読み取り、
割り込み元を特定する。バスを獲得できなかったＣＰＵ
ボードは後からバスを獲得することになるが、そのとき
の割り込み応答のバスサイクルに対しては割り込み元は
べクタをすでに送出済みのためべクタを出さずにバスエ
ラーとする。割り込み応答バスサイクルがバスエラーに
なったＣＰＵボードはその割り込みを無効処理とする。
【００１５】ベクタを受け取ったＣＰＵボードは割り込
み受付け処理に入り、レジスタの退避を行い、次に割り
込み元から割り込み要求の内容を読みとって割り込みキ
ューに積み上げる。次に時間測定部より現在の時刻を読
み取り、割り込みキューの付加情報として、キューに記
憶しておく。以上が割り込みが発生したときの処理であ
る。
み受付け処理に入り、レジスタの退避を行い、次に割り
込み元から割り込み要求の内容を読みとって割り込みキ
ューに積み上げる。次に時間測定部より現在の時刻を読
み取り、割り込みキューの付加情報として、キューに記
憶しておく。以上が割り込みが発生したときの処理であ
る。
【００１６】ＣＰＵボードは常に割り込みキューを監視
し、割り込みキューに割り込みが積み上がっていたら一
番下のキューより割り込み情報を読み取り、割り込みタ
スクに処理を渡す。割り込みタスクでは、キューの割り
込み情報に基づき処理を行う。割り込みタスクの処理が
完了した時の時刻を時間測定部より読み出し、キューに
記憶されていた割り込み受付けの時刻との差を計算す
る。
し、割り込みキューに割り込みが積み上がっていたら一
番下のキューより割り込み情報を読み取り、割り込みタ
スクに処理を渡す。割り込みタスクでは、キューの割り
込み情報に基づき処理を行う。割り込みタスクの処理が
完了した時の時刻を時間測定部より読み出し、キューに
記憶されていた割り込み受付けの時刻との差を計算す
る。
【００１７】計算結果があらかじめ決められていた上限
時間を越えていた場合にはＣＰＵボードの負荷が大きい
と判断して割り込み遅延部の割り込み遅延時間が大きく
なるように変更する。またあらかじめ決められていた下
限時間より小さい場合は割り込み遅延部の割り込み遅延
時間が小さくなるように変更する。これらの動作によ
り、割り込み発生からその割り込みのタスク処理完了ま
での時間が大きい時、すなわちＣＰＵボードの負荷が高
い時には割り込みの遅延時間を大きくし、割り込みの受
付けを減らすことができ、マルチプロセッサの負荷を均
一にすることができる。
時間を越えていた場合にはＣＰＵボードの負荷が大きい
と判断して割り込み遅延部の割り込み遅延時間が大きく
なるように変更する。またあらかじめ決められていた下
限時間より小さい場合は割り込み遅延部の割り込み遅延
時間が小さくなるように変更する。これらの動作によ
り、割り込み発生からその割り込みのタスク処理完了ま
での時間が大きい時、すなわちＣＰＵボードの負荷が高
い時には割り込みの遅延時間を大きくし、割り込みの受
付けを減らすことができ、マルチプロセッサの負荷を均
一にすることができる。
【００１８】
【発明の実施の形態】本発明の実施の形態について図面
を参照して説明する。
を参照して説明する。
【００１９】図１は本発明の実施の形態である負荷の均
一化装置の構成を示すブロック図である。
一化装置の構成を示すブロック図である。
【００２０】ＣＰＵボード１０にはＣＰＵ１とメモリ５
と現在の時刻を測定する時間測定部２と、ＣＰＵ１が外
部の共通バス６にアクセスするためのバス調停部４と、
割り込みをＣＰＵ１に入力するための割り込み遅延部３
を備えていて、他のＣＰＵボードと共にマルチプロセッ
サを構成している。割り込みは割り込みバス７を通して
全てのＣＰＵボードに共通に入力され、割り込み遅延部
３を通してＣＰＵ１に入力される。また割り込み遅延部
３はＣＰＵ１から割り込みの遅延量を設定される。ＣＰ
Ｕ１はメモリ５のリード・ライトにより処理をし、また
ＣＰＵ１は時間測定部２から現在の時刻をリードするこ
とができる。
と現在の時刻を測定する時間測定部２と、ＣＰＵ１が外
部の共通バス６にアクセスするためのバス調停部４と、
割り込みをＣＰＵ１に入力するための割り込み遅延部３
を備えていて、他のＣＰＵボードと共にマルチプロセッ
サを構成している。割り込みは割り込みバス７を通して
全てのＣＰＵボードに共通に入力され、割り込み遅延部
３を通してＣＰＵ１に入力される。また割り込み遅延部
３はＣＰＵ１から割り込みの遅延量を設定される。ＣＰ
Ｕ１はメモリ５のリード・ライトにより処理をし、また
ＣＰＵ１は時間測定部２から現在の時刻をリードするこ
とができる。
【００２１】本発明の実施の形態の概略を説明する。
【００２２】いま、割り込みがＣＰＵボードに入力され
ると、割り込み信号は割り込み遅延部３で遅延された
後、ＣＰＵ１に入力される。ＣＰＵ１は割り込みを保留
し、現在の命令が完了した時点で割り込み応答を共通バ
ス６を使用して割り込み発生元のＩＯへ出す。割り込み
発生元のＩＯは割り込み応答に応じて割り込みべクタを
ＣＰＵボード１０に返す。割り込み応答を受けたＣＰＵ
１はレジスタを退避し、割り込み元のＩＯから割り込み
情報を読み取り、メモリ５に割り込みキューとして積み
上げる。この時の時刻を時間測定部２より読み取り、割
り込みキューに割り込み情報の付加情報として記憶して
おく。
ると、割り込み信号は割り込み遅延部３で遅延された
後、ＣＰＵ１に入力される。ＣＰＵ１は割り込みを保留
し、現在の命令が完了した時点で割り込み応答を共通バ
ス６を使用して割り込み発生元のＩＯへ出す。割り込み
発生元のＩＯは割り込み応答に応じて割り込みべクタを
ＣＰＵボード１０に返す。割り込み応答を受けたＣＰＵ
１はレジスタを退避し、割り込み元のＩＯから割り込み
情報を読み取り、メモリ５に割り込みキューとして積み
上げる。この時の時刻を時間測定部２より読み取り、割
り込みキューに割り込み情報の付加情報として記憶して
おく。
【００２３】ＣＰＵ１は常に割り込みキューを監視し、
割り込みキューに割り込み情報が積み上がっていたなら
ば、割り込みキューより割り込み情報を読み出し、割り
込みタスクを起動する。割り込みキューの割り込み情報
に基づき割り込み処理をし、完了時の時刻を時間測定部
２より読み出して、割り込み受付け時に記憶していた時
刻との差を計算し、割り込み受付けから割り込みタスク
終了までの時間を求める。
割り込みキューに割り込み情報が積み上がっていたなら
ば、割り込みキューより割り込み情報を読み出し、割り
込みタスクを起動する。割り込みキューの割り込み情報
に基づき割り込み処理をし、完了時の時刻を時間測定部
２より読み出して、割り込み受付け時に記憶していた時
刻との差を計算し、割り込み受付けから割り込みタスク
終了までの時間を求める。
【００２４】図５は割り込み受付けから割り込みタスク
終了までの時間が短い場合の概念図である。Ａの割り込
み受付けをしＡの割り込みタスクが起動され割り込みタ
スクが完了後に、次のＢの割り込み受付けをしＢの割り
込みタスク完了後に、次の割り込み受付けＣを行ってい
る。この場合は割り込みの処理に於ける処理の遅れはな
い状態である。
終了までの時間が短い場合の概念図である。Ａの割り込
み受付けをしＡの割り込みタスクが起動され割り込みタ
スクが完了後に、次のＢの割り込み受付けをしＢの割り
込みタスク完了後に、次の割り込み受付けＣを行ってい
る。この場合は割り込みの処理に於ける処理の遅れはな
い状態である。
【００２５】図６は割り込みタスクの処理時間が長いた
めに割り込み処理の遅れがある場合の例である。割り込
み受付けＤをし割り込みタスク処理Ｄを起動し、割り込
みタスクＤの処理が完了前に、次の割り込み受付けＥが
ある場合である。この場合、割り込みタスク処理Ｅは割
り込みタスク処理Ｄが完了するまで待たされることにな
り、割り込み受付けＥから割り込みタスク処理Ｅ完了ま
での時間が大きくなっている。さらに、割り込み受付け
Ｆは割り込みタスク処理Ｅが完了するまで待たされてか
ら、割り込みタスク処理Ｆが起動するので、ますます割
り込み受付けから割り込みタスク完了までの時間が大き
くなる。このように割り込み受付けから、割り込みタス
ク処理完了までの時間を測定することによって、ＣＰＵ
ボードの負荷を正確に知ることができる。
めに割り込み処理の遅れがある場合の例である。割り込
み受付けＤをし割り込みタスク処理Ｄを起動し、割り込
みタスクＤの処理が完了前に、次の割り込み受付けＥが
ある場合である。この場合、割り込みタスク処理Ｅは割
り込みタスク処理Ｄが完了するまで待たされることにな
り、割り込み受付けＥから割り込みタスク処理Ｅ完了ま
での時間が大きくなっている。さらに、割り込み受付け
Ｆは割り込みタスク処理Ｅが完了するまで待たされてか
ら、割り込みタスク処理Ｆが起動するので、ますます割
り込み受付けから割り込みタスク完了までの時間が大き
くなる。このように割り込み受付けから、割り込みタス
ク処理完了までの時間を測定することによって、ＣＰＵ
ボードの負荷を正確に知ることができる。
【００２６】割り込み受付けから割り込みタスク処理完
了までの時間と割り込み遅延部の遅延時間との関係をあ
らかじめ設定しておき、割り込み遅延時間を求める。求
めた割り込み遅延時間を割り込み遅延部に設定すること
により、割り込みの遅延時間を制御し、割り込みの受付
けを制限する。
了までの時間と割り込み遅延部の遅延時間との関係をあ
らかじめ設定しておき、割り込み遅延時間を求める。求
めた割り込み遅延時間を割り込み遅延部に設定すること
により、割り込みの遅延時間を制御し、割り込みの受付
けを制限する。
【００２７】数値を用いて具体的に説明すると、ＣＰＵ
ボード１０で処理する割り込みタスクの処理時間が０．
１ｍＳから１０ｍＳまでばらつくと仮定する。割り込み
キューの積み上げ数の最大値は６４と仮定する。
ボード１０で処理する割り込みタスクの処理時間が０．
１ｍＳから１０ｍＳまでばらつくと仮定する。割り込み
キューの積み上げ数の最大値は６４と仮定する。
【００２８】この場合、割り込みが受付けられてから、
割り込みタスクが完了するまでの最大の時間は１０ｍＳ
ｘ６４＝６４０ｍＳとなる。時間測定部２はこの時間よ
り長い時間測定が必要になるのでここでは１ｍＳ単位で
４０９６カウント、つまり最大測定時間を４．０９６Ｓ
とする。時間測定部は４．０９６Ｓをカウントすれば０
に戻って常にカウントを繰り返している。
割り込みタスクが完了するまでの最大の時間は１０ｍＳ
ｘ６４＝６４０ｍＳとなる。時間測定部２はこの時間よ
り長い時間測定が必要になるのでここでは１ｍＳ単位で
４０９６カウント、つまり最大測定時間を４．０９６Ｓ
とする。時間測定部は４．０９６Ｓをカウントすれば０
に戻って常にカウントを繰り返している。
【００２９】このマルチプロセッサにて制御されるシス
テムで許される割り込み処理の遅延時間の最大値が０．
５Ｓと仮定する。
テムで許される割り込み処理の遅延時間の最大値が０．
５Ｓと仮定する。
【００３０】次に、本発明の実施の形態を構成する割り
込み遅延部について説明する。図２は割り込み遅延部の
回路構成を示す図である。
込み遅延部について説明する。図２は割り込み遅延部の
回路構成を示す図である。
【００３１】割り込み遅延部３は図２に示すように、シ
フトレジスタ３１、シフトレジスタの出力を選択するセ
レクタ３２及びセレクタ３２に選択値を記憶するラッチ
３３より構成され、ＣＰＵ１からの指示により、割り込
み遅延部３の遅延量を８段階に設定できるようになって
いる。割り込み遅延部の遅延量は設定により割り込み受
付けの確率が確実に変化しなければならないのでＣＰＵ
１の命令実行時間より大きくする必要がある。ＣＰＵ１
の平均命令時間を０．６μＳと仮定すれば、割り込み遅
延部３の遅延単位は２μＳとする。すなわち割り込み遅
延部の遅延時間は０μＳから２μＳ単位で最大１４μＳ
となる（図４（ｂ）参照）。
フトレジスタ３１、シフトレジスタの出力を選択するセ
レクタ３２及びセレクタ３２に選択値を記憶するラッチ
３３より構成され、ＣＰＵ１からの指示により、割り込
み遅延部３の遅延量を８段階に設定できるようになって
いる。割り込み遅延部の遅延量は設定により割り込み受
付けの確率が確実に変化しなければならないのでＣＰＵ
１の命令実行時間より大きくする必要がある。ＣＰＵ１
の平均命令時間を０．６μＳと仮定すれば、割り込み遅
延部３の遅延単位は２μＳとする。すなわち割り込み遅
延部の遅延時間は０μＳから２μＳ単位で最大１４μＳ
となる（図４（ｂ）参照）。
【００３２】割り込みの受付けの処理を図面を参照して
説明する。
説明する。
【００３３】図３は（ａ）割り込み受付け処理のフロー
チャート、図３（ｂ）は割り込みキューテーブルであ
る。
チャート、図３（ｂ）は割り込みキューテーブルであ
る。
【００３４】割り込み発生元のＩＯが割り込みを発生し
たならば割り込み信号は割り込みバス７を通して全ての
ＣＰＵボードの割り込み遅延部３に入力される。割り込
み遅延部３のシフトレジスタ３１のリセット端子がロー
レベルになるので、シフトレジスタ３１のＤ端子のハイ
レベルをシフトし始める。割り込み遅延部３のラッチ３
３の設定が”０１０”の場合、シフトレジスタ３１のＱ
Ｂの値がＣＰＵ１に伝達される。この場合割り込み信号
は４μＳ遅延してＣＰＵ１に入力されることになる（ス
テップ１）。
たならば割り込み信号は割り込みバス７を通して全ての
ＣＰＵボードの割り込み遅延部３に入力される。割り込
み遅延部３のシフトレジスタ３１のリセット端子がロー
レベルになるので、シフトレジスタ３１のＤ端子のハイ
レベルをシフトし始める。割り込み遅延部３のラッチ３
３の設定が”０１０”の場合、シフトレジスタ３１のＱ
Ｂの値がＣＰＵ１に伝達される。この場合割り込み信号
は４μＳ遅延してＣＰＵ１に入力されることになる（ス
テップ１）。
【００３５】ＣＰＵ１に入力された割り込みは内部で保
留され、現在実行中の命令が終了した時点で割り込み応
答を出すためにバス調停部４にバス要求を出す。バスの
獲得ができれば、共通バス６に割り込み応答バスサイク
ルを送出し、割り込み元ＩＯから割り込みべクタを読み
取る（ステップ２）。
留され、現在実行中の命令が終了した時点で割り込み応
答を出すためにバス調停部４にバス要求を出す。バスの
獲得ができれば、共通バス６に割り込み応答バスサイク
ルを送出し、割り込み元ＩＯから割り込みべクタを読み
取る（ステップ２）。
【００３６】ベクタを受けたＣＰＵ１はレジスタのスタ
ック退避を行い（ステップ３）、割り込み元のＩＯから
割り込み情報をリードし、割り込みキューに割り込み情
報として積み上げておく（ステップ４）。割り込み受付
け処理が完了したので、この時の時刻を時間測定部２よ
りリードする（ステップ５）。そのときの時刻、すなわ
ちカウント値が１０００と仮定する。このカウント値１
０００をキューの積み上げた情報の一部として記憶させ
ておく（ステップ６）。
ック退避を行い（ステップ３）、割り込み元のＩＯから
割り込み情報をリードし、割り込みキューに割り込み情
報として積み上げておく（ステップ４）。割り込み受付
け処理が完了したので、この時の時刻を時間測定部２よ
りリードする（ステップ５）。そのときの時刻、すなわ
ちカウント値が１０００と仮定する。このカウント値１
０００をキューの積み上げた情報の一部として記憶させ
ておく（ステップ６）。
【００３７】次に、割り込みタスクの処理について図面
を参照して説明する。
を参照して説明する。
【００３８】図４（ａ）は割り込みタスク処理のフロー
チャート、図４（ｂ）は割り込み受付けから割り込みタ
スク完了までの時間と割り込み遅延部の遅延量との関係
を示すテーブルである。
チャート、図４（ｂ）は割り込み受付けから割り込みタ
スク完了までの時間と割り込み遅延部の遅延量との関係
を示すテーブルである。
【００３９】ＣＰＵ１は常に割り込みキューの状態を監
視し、割り込みキューに積み上げられた割り込み情報が
ある時は一番下の割り込みキューの情報、つまり一番過
去につまれた割り込みから処理を始める。割り込みキュ
ーの割り込み情報に基づいて割り込みタスクを起動し、
タスク処理を行う（ステップ８）。タスク処理が完了し
た時点で、割り込み受付けからの時間を測定するため
に、時間測定部２のカウンタをリードし、カウント値１
０４５を読み取ったと仮定する。割り込みキューに記憶
していた割り込み受付け時間の１０００との差４５を求
め、割り込み受付けから割り込みタスク完了までの時間
が４５ｍＳかかったことを知る。
視し、割り込みキューに積み上げられた割り込み情報が
ある時は一番下の割り込みキューの情報、つまり一番過
去につまれた割り込みから処理を始める。割り込みキュ
ーの割り込み情報に基づいて割り込みタスクを起動し、
タスク処理を行う（ステップ８）。タスク処理が完了し
た時点で、割り込み受付けからの時間を測定するため
に、時間測定部２のカウンタをリードし、カウント値１
０４５を読み取ったと仮定する。割り込みキューに記憶
していた割り込み受付け時間の１０００との差４５を求
め、割り込み受付けから割り込みタスク完了までの時間
が４５ｍＳかかったことを知る。
【００４０】割り込み受付けから割り込みタスク完了ま
での時間と割り込み遅延部３の遅延量との関係を示すテ
ーブル（図４（ｂ）参照）をあらかじめ設定しておき、
割り込み受付けから割り込みタスク完了までの時間、４
５ｍＳが遅延量の”００１”に相当することを得て、Ｃ
ＰＵ１は割り込み遅延部３のラッチ３３に”００１”を
設定する（ステップ９）。
での時間と割り込み遅延部３の遅延量との関係を示すテ
ーブル（図４（ｂ）参照）をあらかじめ設定しておき、
割り込み受付けから割り込みタスク完了までの時間、４
５ｍＳが遅延量の”００１”に相当することを得て、Ｃ
ＰＵ１は割り込み遅延部３のラッチ３３に”００１”を
設定する（ステップ９）。
【００４１】割り込み受付け時の時間測定部２のカウン
タ値が４０４０であり、割り込みタスク完了時の時間測
定部２のカウンタ値が００２０であった場合は割り込み
受付け時の時間測定部のカウンタ値の方が大きいのでカ
ウンタが一周したと判断し、４０９６から４０４０を引
きその差と００２０を加えて７６の値を得ることができ
るため、いかなる場合でも割り込み受付けから、割り込
みタスク完了までの時間を求めることができる。
タ値が４０４０であり、割り込みタスク完了時の時間測
定部２のカウンタ値が００２０であった場合は割り込み
受付け時の時間測定部のカウンタ値の方が大きいのでカ
ウンタが一周したと判断し、４０９６から４０４０を引
きその差と００２０を加えて７６の値を得ることができ
るため、いかなる場合でも割り込み受付けから、割り込
みタスク完了までの時間を求めることができる。
【００４２】次に、他の実施の形態として、割り込みレ
ベルが複数ある場合、割り込みレベルにより割り込みタ
スクの実行時間がある程度予測できる場合がある。
ベルが複数ある場合、割り込みレベルにより割り込みタ
スクの実行時間がある程度予測できる場合がある。
【００４３】たとえば割り込みレベルに１と２がある場
合で割り込みレベル１の割り込みタスク処理時間が１ｍ
Ｓであり、割り込みレベル２の割り込みタスク処理時間
が１０ｍＳであった場合は、ＣＰＵが割り込みキューを
監視するときに、割り込みレベル１の割り込みキューに
積まれた数に１ｍＳをかけた値と、割り込みレベル２の
割り込みキューに積まれた数に１０ｍＳをかけた値を加
えることにより、現時点に於ける割り込み受付けから割
り込みタスク処理完了までの最大の時間を予測できる。
この場合は時間測定部が不要になる。割り込み受付けか
ら割り込みタスク完了までの時間がわかれば、その時間
と割り込み遅延部の遅延時間の関係テーブルより割り込
み遅延部の遅延量を設定できる。
合で割り込みレベル１の割り込みタスク処理時間が１ｍ
Ｓであり、割り込みレベル２の割り込みタスク処理時間
が１０ｍＳであった場合は、ＣＰＵが割り込みキューを
監視するときに、割り込みレベル１の割り込みキューに
積まれた数に１ｍＳをかけた値と、割り込みレベル２の
割り込みキューに積まれた数に１０ｍＳをかけた値を加
えることにより、現時点に於ける割り込み受付けから割
り込みタスク処理完了までの最大の時間を予測できる。
この場合は時間測定部が不要になる。割り込み受付けか
ら割り込みタスク完了までの時間がわかれば、その時間
と割り込み遅延部の遅延時間の関係テーブルより割り込
み遅延部の遅延量を設定できる。
【００４４】さらに別の実施の形態としては、割り込み
キューにくくりつけのハードタイマを具備し、割り込み
の受付けをしたときに、積み上げた割り込みキューに対
応するタイマを起動し、割り込みタスクが完了したとき
に対応するタイマを読み取って、その値を割り込み受付
けから割り込みタスク完了までの時間とすることにより
ＣＰＵボードの負荷を測定することができる。
キューにくくりつけのハードタイマを具備し、割り込み
の受付けをしたときに、積み上げた割り込みキューに対
応するタイマを起動し、割り込みタスクが完了したとき
に対応するタイマを読み取って、その値を割り込み受付
けから割り込みタスク完了までの時間とすることにより
ＣＰＵボードの負荷を測定することができる。
【００４５】
【発明の効果】第１の効果は、ＣＰＵボードは負荷が大
きくなると割り込み処理時間が長くなってシステムに影
響を与えてしまう。処理時間が長くなるのは割り込み処
理タスクを起動するまでの待ち時間が大きくなる為で、
割り込み受付けから、割り込みタスク処理完了までの時
間を測定することにより、ＣＰＵボード負荷を正確に測
定できる。
きくなると割り込み処理時間が長くなってシステムに影
響を与えてしまう。処理時間が長くなるのは割り込み処
理タスクを起動するまでの待ち時間が大きくなる為で、
割り込み受付けから、割り込みタスク処理完了までの時
間を測定することにより、ＣＰＵボード負荷を正確に測
定できる。
【００４６】負荷を正確に測定することにより、割り込
み受付けの確率をきめ細かく制御でき負荷の均一ができ
る。
み受付けの確率をきめ細かく制御でき負荷の均一ができ
る。
【００４７】その理由は、割り込み受付け時の時刻を割
り込みキューに付加情報として記憶し、割り込みタスク
処理完了時の時刻と割り込みキューに記憶された時刻と
の差を求めることにより、割り込み受付けから割り込み
タスク完了までの時間を計測でき、ＣＰＵボードの負荷
を正確に知ることができる。割り込み入力回路は割り込
み遅延部があり、割り込みの遅延時間を負荷に応じてき
め細かく制御することができるため、ＣＰＵボードの負
荷の均一化をすることができる。
り込みキューに付加情報として記憶し、割り込みタスク
処理完了時の時刻と割り込みキューに記憶された時刻と
の差を求めることにより、割り込み受付けから割り込み
タスク完了までの時間を計測でき、ＣＰＵボードの負荷
を正確に知ることができる。割り込み入力回路は割り込
み遅延部があり、割り込みの遅延時間を負荷に応じてき
め細かく制御することができるため、ＣＰＵボードの負
荷の均一化をすることができる。
【図１】本発明の実施の形態である負荷の均一化装置の
構成を示すブロック図
構成を示すブロック図
【図２】割り込み遅延部の回路構成を示す図
【図３】（ａ）割り込み受付け処理のフローチャート、
（ｂ）割り込みキューテーブル
（ｂ）割り込みキューテーブル
【図４】（ａ）割り込みタスク処理のフローチャート、
（ｂ）割り込み受付けから割り込みタスク完了までの時
間と割り込み遅延部の遅延量との関係を示すテーブル
（ｂ）割り込み受付けから割り込みタスク完了までの時
間と割り込み遅延部の遅延量との関係を示すテーブル
【図５】負荷の軽い割り込み処理のタイミングチャート
【図６】負荷の重い割り込み処理のタイミングチャート
【図７】従来の負荷分散装置の構成を示すブロック図
１ ＣＰＵ ２ 時間測定部 ３ 割り込み遅延部 ３１ シフトレジスタ ３２ セレクタ ３３ ラッチ ４ バス調停部 ５ メモリ ６ 共通バス ７ 割り込みバス １０ ＣＰＵボード ７０ ＣＰＵボード ７１ ＣＰＵ ７２ デコーダ ７３ バス調停部 ７４ バッファ ７５ キュー・カウンタ ７６ 割り込み伝達制御部 ７７ 共通バス ７８ 調停バス ７９ 割り込みバス
Claims (3)
- 【請求項１】 ＣＰＵを搭載した複数のＣＰＵボードを
並列に接続した疎結合マルチプロセッサ構成の装置にお
いて、各ＣＰＵボードに現在の時刻を測定するための時
間測定部と、各ＣＰＵボードへの割り込み入力に対して
遅延量が可変できる割り込み遅延部とを具備し、ＣＰＵ
は時間測定部から現在の時刻を読み取ることができ、Ｃ
ＰＵは割り込み遅延部の遅延量を制御できるようにした
ことを特徴とするマルチプロセッサの負荷の均一化装
置。 - 【請求項２】 割り込みを受付けたときに割り込み情報
を割り込みキューに積み上げると同時にそのときに時刻
を記憶し、割り込みタスクが処理完了したときの時刻と
前記割り込みキューに積み上げたときの時刻との差をＣ
ＰＵボードの負荷の状態とすることを特徴とする請求項
１記載のマルチプロセッサの負荷の均一化装置。 - 【請求項３】 ＣＰＵボードの負荷の状態によりＣＰＵ
ボードへの割り込み信号の遅延量を設定しＣＰＵへの割
り込み信号を遅らせることを特徴とする請求項２記載の
マルチプロセッサの負荷の均一化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9170357A JP3008895B2 (ja) | 1997-06-26 | 1997-06-26 | マルチプロセッサの負荷の均一化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9170357A JP3008895B2 (ja) | 1997-06-26 | 1997-06-26 | マルチプロセッサの負荷の均一化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1115800A true JPH1115800A (ja) | 1999-01-22 |
| JP3008895B2 JP3008895B2 (ja) | 2000-02-14 |
Family
ID=15903444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9170357A Expired - Fee Related JP3008895B2 (ja) | 1997-06-26 | 1997-06-26 | マルチプロセッサの負荷の均一化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3008895B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007074320A (ja) * | 2005-09-07 | 2007-03-22 | Matsushita Electric Ind Co Ltd | ネットワーク機器装置 |
| JP2007534104A (ja) * | 2004-04-23 | 2007-11-22 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | リアルタイム情報のシームレスな記録 |
| JP2009521055A (ja) * | 2005-12-23 | 2009-05-28 | エヌエックスピー ビー ヴィ | 交互割り込みのための二重割り込みラインを有するａｖレンダリング周辺装置 |
| US8386683B2 (en) | 2008-03-31 | 2013-02-26 | Fujitsu Limited | Information processing apparatus, interrupt control device and interrupt control method |
| JP6374561B1 (ja) * | 2017-03-31 | 2018-08-15 | 西日本電信電話株式会社 | 負荷分散システム、仮想マシン構成変更方法及びコンピュータプログラム |
| CN112041822A (zh) * | 2018-04-16 | 2020-12-04 | 超威半导体公司 | 在服务于加速器请求时加强中央处理单元服务质量保证 |
-
1997
- 1997-06-26 JP JP9170357A patent/JP3008895B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007534104A (ja) * | 2004-04-23 | 2007-11-22 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | リアルタイム情報のシームレスな記録 |
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| US8484389B2 (en) | 2005-12-23 | 2013-07-09 | Entropic Communications, Inc. | AV renderer peripheral with dual inerrupt lines for staggered interrupts |
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| KR20210005636A (ko) * | 2018-04-16 | 2021-01-14 | 어드밴스드 마이크로 디바이시즈, 인코포레이티드 | 가속기 요청을 서비스할 때의 중앙 처리 유닛의 서비스 품질 보장 강화 |
| JP2021521541A (ja) * | 2018-04-16 | 2021-08-26 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ | アクセラレータ要求を処理する際の中央処理装置の処理品質保証の実施 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3008895B2 (ja) | 2000-02-14 |
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