JPH1115691A - プロセッサおよびデバッグ装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、キャッシュヒット中もプログラム
の実行アドレスのトレースなどの動作の追跡が可能なプ
ロセッサを提供すること、および、キャッシュメモリの
動作を停止させることなくプログラムのデバッグを可能
とするデバッグ装置を提供することを目的とする。 【解決手段】 バッファ１０、１３によりキャッシュの
アクセスアドレスはキャッシュ７、８のヒット・ミスに
かかわらず常に出力する。また、キャッシュ７、８のヒ
ット時はバッファ１１、１４によりキャッシュの読出し
データを出力する。これにより、デバッグ装置２０はキ
ャッシュ７、８のヒット・ミスにかかわらず常にプロセ
ッサ１の中央処理装置２の動作を追跡できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、キャッシュメモリ
を搭載するプロセッサ、および該プロセッサに適用され
るプログラムのデバッグを行うデバッグ装置に関する。

【０００２】

【従来の技術】近年の電子技術の発展により、マイクロ
プロセッサをはじめ情報処理装置が普及し、あらゆる分
野で用いられている。特にプロセッサの動作速度の向上
は著しい。しかしながらDRAMを初めとする半導体メモリ
は、集積度は格段に増大していながらも、その速度が追
随しないためにプロセッサの性能が十分に発揮されない
局面がある。これを打開するために、小容量であっても
高速なキャッシュメモリをプロセッサに搭載することが
周知である。

【０００３】キャッシュメモリを搭載する従来のプロセ
ッサは、キャッシュメモリにプログラムやオペランドデ
ータのコピーを持たない場合、即ちキャッシュミスヒッ
トの場合は外部に対してアドレスを出力して所望のプロ
グラムまたはオペランドデータをアクセスするが、一旦
コピーをキャッシュメモリに持つと、即ちキャッシュヒ
ットの場合は、プロセッサはキャッシュメモリに対して
アクセスしているアドレスなどの情報を出力せず、プロ
セッサで閉じた動作を行っている。

【０００４】従って上記のプロセッサに対応する従来の
デバッグ装置は、キャッシュメモリにプログラムやオペ
ランドデータのコピーを持たないようにキャッシュメモ
リの動作を停止させてプログラムのデバッグを行う。

【０００５】

【発明が解決しようとする課題】しかしながら上記のプ
ロセッサでは、キャッシュメモリに対してアクセスして
いるアドレスなどの情報が出力されないため、キャッシ
ュヒット中は、プログラムのアドレスのトレースや命令
の検証、あるいはオペランドのアドレスやデータの監視
といったプロセッサの動作の追跡ができないという問題
点がある。

【０００６】また上記のデバッグ装置では、キャッシュ
メモリの動作を停止させてプログラムのデバッグを行う
ため、実際にキャッシュメモリを動作させた場合と同一
のプロセッサ実行状態でのデバッグができないといった
問題点や、キャッシュメモリを動作させた場合の実行時
間の測定やキャッシュヒット率などのキャッシュメモリ
の評価ができないという問題点がある。

【０００７】本発明はかかる課題に鑑み、キャッシュヒ
ット中もプログラムの実行アドレスのトレースなどの動
作の追跡が可能なプロセッサを提供すること、および、
キャッシュメモリの動作を停止させることなくプログラ
ムのデバッグを可能とするデバッグ装置を提供すること
を目的とする。

【０００８】

【課題を解決するための手段】この課題を解決するため
の本発明のプロセッサは、プログラムに従ってオペラン
ドの処理を行う中央処理装置と、前記プログラムまたは
前記オペランドを格納するキャッシュメモリと、前記キ
ャッシュメモリに格納されたプログラムまたはオペラン
ドが読出される場合に、読出しを行うアドレスおよび読
出された内容の少なくとも一方を外部に出力するバス制
御装置とを備えている。

【０００９】また本発明のプロセッサは、プログラムを
転送する内部プログラムバスと、オペランドを転送する
内部オペランドバスとを有し、前記プログラムに従って
前記オペランドの処理を行う中央処理装置と、前記内部
プログラムバスに接続され、前記プログラムを格納する
命令キャッシュメモリと、前記内部オペランドバスに接
続され、前記オペランドを格納するデータキャッシュメ
モリと、前記命令キャッシュメモリに格納されたプログ
ラムが読出される場合に、前記内部プログラムバス上の
内容を外部に出力し、前記データキャッシュメモリに格
納されたオペランドが読出される場合に、前記内部オペ
ランドバス上の内容を外部に出力するバス制御装置とを
備えている。

【００１０】また本発明のプロセッサは、プログラムを
転送する内部プログラムバスと、オペランドを転送する
内部オペランドバスとを有し、前記プログラムに従って
前記オペランドの処理を行う中央処理装置と、前記内部
プログラムバスに接続され、前記プログラムを格納する
命令キャッシュメモリと、前記命令キャッシュメモリに
格納されたプログラムが読出されたとき、前記内部プロ
グラムバス上の内容を一時的に蓄積する一時記憶手段
と、前記内部オペランドバスにオペランドが転送されて
いるときは、前記内部オペランドバス上の内容のみを外
部に出力し、前記内部オペランドバスにオペランドが転
送されていないときに、前記一時記憶手段に蓄積された
内容を外部に出力するバス制御装置とを備えている。

【００１１】また本発明のプロセッサは、プログラムを
転送する内部プログラムバスと、オペランドを転送する
内部オペランドバスとを有し、前記プログラムに従って
前記オペランドの処理を行う中央処理装置と、前記内部
オペランドバスに接続され、前記オペランドを格納する
データキャッシュメモリと、前記データキャッシュメモ
リに格納されたプログラムが読出されたとき、前記内部
オペランドバス上の内容を一時的に蓄積する一時記憶手
段と、前記内部プログラムバスにプログラムが転送され
ているときは、前記内部プログラムバス上の内容のみを
外部に出力し、前記内部プログラムバスにプログラムが
転送されていないときに、前記一時記憶手段に蓄積され
た内容を外部に出力するバス制御装置とを備えている。

【００１２】さらに上記の課題を解決するための本発明
のデバッグ装置は、プログラムに従ってオペランドの処
理を行う中央処理装置と、前記プログラムまたは前記オ
ペランドを格納するキャッシュメモリと、前記キャッシ
ュメモリに格納されたプログラムまたはオペランドが読
出される場合に、読出しを行うアドレスおよび読出され
た内容の少なくとも一方をバスに出力し、前記キャッシ
ュメモリに格納されていないプログラムまたはオペラン
ドが読出される場合に、読出しを行うアドレスを前記バ
スに出力するバス制御装置とを有するプロセッサと、前
記バスに接続され、前記プロセッサにプログラムまたは
オペランドを供給するエミュレーションメモリと、前記
バスに接続され、前記バス上の内容に基づいて前記プロ
セッサにおける前記中央処理装置の動作を追跡するモニ
タ装置とを備えている。

【００１３】また本発明のプロセッサは、プログラムを
転送する内部プログラムバスと、オペランドを転送する
内部オペランドバスとを有し、前記プログラムに従って
前記オペランドの処理を行う中央処理装置と、前記内部
プログラムバスに接続され、前記プログラムを格納する
命令キャッシュメモリと、前記内部プログラムバスと前
記内部オペランドバスとに接続されるバス制御装置とを
備えるプロセッサであって、前記中央処理装置は、前記
キャッシュメモリに格納されていないプログラムの読出
しと、オペランドの読出しまたは書込みとが同時に発生
した場合に、前記プログラムの読出しを取りやめ、遅延
し、または保留するようにしたプロセッサである。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１と図２とを用いて説明する。

【００１５】図１は、本発明の第一の実施の形態におけ
るプロセッサおよびデバッグ装置の構成を示すブロック
図である。

【００１６】図１において、プロセッサ１は、中央処理
装置２とデータキャッシュ７と命令キャッシュ８とバス
制御装置９とから構成され、出力のオペランドアドレス
バス１６と入出力のオペランドデータバス１７と出力の
プログラムアドレスバス１８と入出力のプログラムデー
タバス１９とを外界とのインタフェースとして備える。

【００１７】中央処理装置２は、出力の内部オペランド
アドレスバス３と入出力の内部オペランドデータバス４
と出力の内部プログラムアドレスバス５と入力の内部プ
ログラムデータバス６とをインタフェースとして備え、
内部プログラムアドレスバス５と内部プログラムデータ
バス６とを介して入力されたプログラムに従ってオペラ
ンドの処理を行う。処理を施す前のオペランドまたは処
理を施した後のオペランドは、内部オペランドアドレス
バス３と内部オペランドデータバス４とを介して入出力
される。

【００１８】データキャッシュ７は、内部オペランドア
ドレスバス３と内部オペランドデータバス４とに接続さ
れ、オペランドを格納する。

【００１９】命令キャッシュ８は、内部プログラムアド
レスバス５と内部プログラムデータバス６とに接続さ
れ、プログラムを格納する。

【００２０】バス制御装置９は、内部オペランドアドレ
スバス３の内容をオペランドアドレスバス１６に出力す
るバッファ１０と、内部オペランドデータバス４の内容
をオペランドデータバス１７に出力するバッファ１１
と、オペランドデータバス１７の内容を内部オペランド
データバス４に出力するバッファ１２と、内部プログラ
ムアドレスバス５の内容をプログラムアドレスバス１８
に出力するバッファ１３と、内部プログラムデータバス
６の内容をプログラムデータバス１９に出力するバッフ
ァ１４と、プログラムデータバス１９の内容を内部プロ
グラムデータバス６に出力するバッファ１５と、図示し
ないバス制御回路とを含む。バッファ１０とバッファ１
３とは常に動作するが、バッファ１１はデータキャッシ
ュ７のライト時またはリードヒット時に動作し、バッフ
ァ１２はデータキャッシュ７のリードミスヒット時に動
作し、バッファ１４は命令キャッシュ８のヒット時に動
作し、バッファ１５は命令キャッシュ８のミスヒット時
に動作するようにそれぞれバス制御回路によって制御さ
れる。なお、命令キャッシュ８へのライトは起こらない
ものとする。

【００２１】また図１において、デバッグ装置２０は、
プロセッサ１とデータエミュレーションメモリ２１とプ
ログラムエミュレーションメモリ２２とモニタ装置２３
とから構成される。

【００２２】データエミュレーションメモリ２１は、オ
ペランドアドレスバス１６とオペランドデータバス１７
とに接続され、データキャッシュ７のライト時はオペラ
ンドデータバス１７からライトデータを入力して書込
み、データキャッシュ７のリードミスヒット時はオペラ
ンドデータバス１７にリードデータを出力する。データ
キャッシュ７のリードヒット時には何も動作しない。

【００２３】プログラムエミュレーションメモリ２２
は、プログラムアドレスバス１８とプログラムデータバ
ス１９とに接続され、命令キャッシュ８のミスヒット時
はプログラムデータバス１９にデータを出力する。命令
キャッシュ８のヒット時には何も動作しない。なおプロ
グラムエミュレーションメモリ２２には、図示しない例
えばホストコンピュータからの転送など方法により、デ
ータとしてデバッグされるプログラムが格納される。

【００２４】モニタ装置２３は、オペランドアドレスバ
ス１６とオペランドデータバス１７とプログラムアドレ
スバス１８とプログラムデータバス１９とを入力し、中
央処理装置２の動作の追跡を行う。動作の追跡とは、オ
ペランドアドレスバス１６上のアドレスに基づく、オペ
ランドアドレスのトレース、オペランドアドレスブレー
クポイント処理、オペランドカバレッジの測定、データ
キャッシュ７のヒット率の測定や、オペランドデータバ
ス１７上のデータに基づく、オペランドの内容によるブ
レークポイント処理などの検証や、プログラムアドレス
バス１８上のアドレスに基づくプログラムアドレスのト
レース、プログラムアドレスブレークポイント処理、プ
ログラムカバレッジの測定、命令キャッシュ８のヒット
率の測定や、プログラムデータバス１９上のデータに基
づく命令の内容によるブレークポイント処理などの検証
を含む。

【００２５】以上のように構成された本発明の第一の実
施の形態によるプロセッサおよびデバッグ装置につい
て、その動作を説明する。

【００２６】プログラムとオペランドとは全く独立に動
作を把握することができるため、それぞれについてキャ
ッシュのヒット、ミスヒットに分けて説明する。

【００２７】（１）プログラムに関する中央処理装置２
の動作の把握 イ．命令キャッシュ８のヒットの場合 プロセッサ１においては、中央処理装置２がアドレスを
内部プログラムアドレスバス５とバッファ１３を経由し
てプログラムアドレスバス１８とに出力し、命令キャッ
シュ８が内部プログラムアドレスバス５上のアドレスを
もとにプログラムを読出して内部プログラムデータバス
６を経由して中央処理装置２に入力するとともにバッフ
ァ１４を経由してプログラムデータバス１９に出力す
る。

【００２８】デバッグ装置２０においては、モニタ装置
２３が、プログラムアドレスバス１８から中央処理装置
２が出力するプログラムアドレスと、プログラムデータ
バス１９から命令キャッシュ８が出力するプログラムと
を入力する。

【００２９】この場合、命令キャッシュ８にデータがあ
るにも関わらずプログラムアドレスバス１８を介してプ
ログラムエミュレーションメモリ２２にアドレスが出さ
れ、データの衝突が問題となるが、プロセッサが出力す
るバスの制御信号、例えばアドレスストローブ信号やチ
ップセレクト信号などを非活性とすることによりデータ
衝突を回避する。

【００３０】なお、これはデータキャッシュ７のヒット
時も同じである。 ロ．命令キャッシュ８のミスヒットの場合 プロセッサ１においては、中央処理装置２がアドレスを
内部プログラムアドレスバス５とバッファ１３を経由し
てプログラムアドレスバス１８とに出力し、バッファ１
５と内部プログラムデータバス６とを経由してプログラ
ムデータバス１９からプログラムを中央処理装置２に入
力する。

【００３１】デバッグ装置２０においては、プログラム
エミュレーションメモリ２２がプログラムアドレスバス
１８上のアドレスをもとにプログラムを読出してプログ
ラムデータバス１９に出力し、モニタ装置２３が、プロ
グラムアドレスバス１８から中央処理装置２が出力する
プログラムアドレスと、プログラムデータバス１９から
プログラムエミュレーションメモリ２２が出力するプロ
グラムとを入力する。

【００３２】（２）オペランドに関する中央処理装置２
の動作の把握 ハ．データキャッシュ７のリードヒットの場合 プロセッサ１においては、中央処理装置２がアドレスを
内部オペランドアドレスバス３とバッファ１０を経由し
てオペランドアドレスバス１６とに出力し、データキャ
ッシュ７が内部オペランドアドレスバス３上のアドレス
をもとにオペランドを読出して内部オペランドデータバ
ス４を経由して中央処理装置２に入力するとともにバッ
ファ１１を経由してオペランドデータバス１７に出力す
る。

【００３３】デバッグ装置２０においては、モニタ装置
２３が、オペランドアドレスバス１６から中央処理装置
２が出力するオペランドアドレスと、オペランドデータ
バス１７からデータキャッシュ７が出力するオペランド
とを入力する。

【００３４】ニ．データキャッシュ７のリードミスヒッ
トの場合 プロセッサ１においては、中央処理装置２がアドレスを
内部オペランドアドレスバス３とバッファ１０を経由し
てオペランドアドレスバス１６とに出力し、バッファ１
２と内部オペランドデータバス４とを経由してオペラン
ドデータバス１７からオペランドを中央処理装置２に入
力する。

【００３５】デバッグ装置２０においては、データエミ
ュレーションメモリ２１がオペランドアドレスバス１６
上のアドレスをもとにオペランドを読出してオペランド
データバス１７に出力し、モニタ装置２３が、オペラン
ドアドレスバス１６から中央処理装置２が出力するオペ
ランドアドレスと、オペランドデータバス１７からデー
タエミュレーションメモリ２１が出力するオペランドと
を入力する。

【００３６】ホ．データキャッシュ７のライトの場合 プロセッサ１においては、中央処理装置２がアドレスを
内部オペランドアドレスバス３とバッファ１０を経由し
てオペランドアドレスバス１６とに出力し、同じく中央
処理装置２がオペランドを内部オペランドデータバス４
とバッファ１１を経由してオペランドデータバス１７と
に出力し、データキャッシュ７が内部オペランドアドレ
スバス３上のアドレスをもとに内部オペランドデータバ
ス４上のオペランドを書込む。

【００３７】デバッグ装置２０においては、モニタ装置
２３が、オペランドアドレスバス１６から中央処理装置
２が出力するオペランドアドレスと、オペランドデータ
バス１７から中央処理装置２が出力するオペランドとを
入力する。

【００３８】以上のように本発明の第一の実施の形態に
よれば、データキャッシュ７や命令キャッシュ８がヒッ
トしている時も、プロセッサ１はプログラムおよびオペ
ランドのアドレスやデータを外部に出力する。そのため
デバッグ装置２０は、キャッシュメモリの動作を停止さ
せることなくプログラムのデバッグを可能にする。

【００３９】図２は、本発明の第二の実施の形態におけ
るプロセッサおよびデバッグ装置の構成を示すブロック
図である。図２において図１と同一の構成要素について
は同じ符号を付す。

【００４０】図２において、プロセッサ４１は、中央処
理装置２とデータキャッシュ７と命令キャッシュ８とバ
ス制御装置４２とから構成され、出力のアドレスバス５
３と入出力のデータバス５４とを外界とのインタフェー
スとして備える。

【００４１】バス制御装置４２は、内部プログラムアド
レスバス５の内容を蓄積するアドレスFIFOメモリ４３
と、内部プログラムデータバス６の内容を蓄積するデー
タFIFOメモリ４４とを備え、内部オペランドアドレスバ
ス３の内容をアドレスバス５３に出力するバッファ４５
と、内部プログラムアドレスバス５の内容をアドレスバ
ス５３に出力するバッファ４６と、アドレスFIFOメモリ
４３の出力をアドレスバス５３に出力するバッファ４７
と、内部オペランドデータバス４の内容をデータバス５
４に出力するバッファ４８と、データバス５４の内容を
内部オペランドデータバス４に出力するバッファ４９
と、内部プログラムデータバス６の内容をデータバス５
４に出力するバッファ５０と、データバス５４の内容を
内部プログラムデータバス６に出力するバッファ５１
と、データFIFOメモリ４４の出力をデータバス５４に出
力するバッファ５２と、図示しないバス制御回路とを含
む。バッファ４５から４７は互いに排他的に動作し、バ
ッファ４８と５０と５２とは互いに排他的に動作する。
動作の条件は、以下の動作の説明の所で述べる。なお、
命令キャッシュ８へのライトは起こらないものとする。

【００４２】また図２において、デバッグ装置５５は、
プロセッサ４１とデータエミュレーションメモリ５６と
プログラムエミュレーションメモリ５７とモニタ装置５
８とから構成される。

【００４３】データエミュレーションメモリ５６は、ア
ドレスバス５３とデータバス５４とに接続され、データ
キャッシュ７のライト時はデータバス５４からライトデ
ータを入力して書込み、データキャッシュ７のリードミ
スヒット時はデータバス５４にリードデータを出力す
る。データキャッシュ７のリードヒット時には何も動作
しない。

【００４４】プログラムエミュレーションメモリ５７
は、アドレスバス５３とデータバス５４とに接続され、
命令キャッシュ８のミスヒット時はデータバス５４にデ
ータを出力する。命令キャッシュ８のヒット時には何も
動作しない。なおプログラムエミュレーションメモリ５
７には、図示しない例えばホストコンピュータからの転
送などの方法により、データとしてデバッグされるプロ
グラムが格納される。

【００４５】モニタ装置５８は、アドレスバス５３とデ
ータバス５４とを入力し、中央処理装置２の動作の追跡
を行う。動作の追跡とは、アドレスバス５３上のアドレ
スに基づく、オペランドアドレスのトレース、オペラン
ドアドレスブレークポイント処理、オペランドカバレッ
ジの測定、データキャッシュ７のヒット率の測定、プロ
グラムアドレスのトレース、プログラムアドレスブレー
クポイント処理、プログラムカバレッジの測定、命令キ
ャッシュ８のヒット率の測定や、データバス５４上のデ
ータに基づく、オペランドの内容によるブレークポイン
ト処理などの検証、命令の内容によるブレークポイント
処理などの検証を含む。

【００４６】以上のように構成された本発明の第二の実
施の形態によるプロセッサおよびデバッグ装置につい
て、その動作を説明する。

【００４７】プログラムとオペランドとは独立に動作を
把握することができない。ここでは、命令キャッシュ８
とデータキャッシュ７とのヒット、ミスヒット、ライ
ト、アクセスなしの組合せに分けて説明する。

【００４８】イ．命令キャッシュ８がヒット、データキ
ャッシュ７がリードヒットの場合 プロセッサ４１においては、中央処理装置２がアドレス
を内部プログラムアドレスバス５に出力し、命令キャッ
シュ８が内部プログラムアドレスバス５上のアドレスを
もとにプログラムを読出して内部プログラムデータバス
６を経由して中央処理装置２に入力する。同時に、内部
プログラムアドレスバス５上のアドレスと内部プログラ
ムデータバス６上のデータとをそれぞれアドレスFIFOメ
モリ４３とデータFIFOメモリ４４とに蓄積する。また、
中央処理装置２がアドレスを内部オペランドアドレスバ
ス３とバッファ４５を経由してアドレスバス５３とに出
力し、データキャッシュ７が内部オペランドアドレスバ
ス３上のアドレスをもとにオペランドを読出して内部オ
ペランドデータバス４を経由して中央処理装置２に入力
するとともにバッファ４８を経由してデータバス５４に
出力する。

【００４９】デバッグ装置５５においては、モニタ装置
５８が、アドレスバス５３から中央処理装置２が出力す
るオペランドアドレスと、データバス５４からデータキ
ャッシュ７が出力するオペランドとを入力する。従って
この場合は、オペランドに関してのみ中央処理装置２の
動作が把握できる。

【００５０】ロ．命令キャッシュ８がヒット、データキ
ャッシュ７がリードミスヒットの場合 プロセッサ４１においては、中央処理装置２がアドレス
を内部プログラムアドレスバス５に出力し、命令キャッ
シュ８が内部プログラムアドレスバス５上のアドレスを
もとにプログラムを読出して内部プログラムデータバス
６を経由して中央処理装置２に入力する。同時に、内部
プログラムアドレスバス５上のアドレスと内部プログラ
ムデータバス６上のデータとをそれぞれアドレスFIFOメ
モリ４３とデータFIFOメモリ４４とに蓄積する。また、
中央処理装置２がアドレスを内部オペランドアドレスバ
ス３とバッファ４５を経由してアドレスバス５３とに出
力し、バッファ４９と内部オペランドデータバス４とを
経由してデータバス５４からオペランドを中央処理装置
２に入力する。

【００５１】デバッグ装置５５においては、データエミ
ュレーションメモリ５６がアドレスバス５３上のアドレ
スをもとにオペランドを読出してデータバス５４に出力
し、モニタ装置５８が、アドレスバス５３から中央処理
装置２が出力するオペランドアドレスと、データバス５
４からデータエミュレーションメモリ５６が出力するオ
ペランドとを入力する。従ってこの場合は、オペランド
に関してのみ中央処理装置２の動作が把握できる。

【００５２】ハ．命令キャッシュ８がヒット、データキ
ャッシュ７がライトの場合 プロセッサ４１においては、中央処理装置２がアドレス
を内部プログラムアドレスバス５に出力し、命令キャッ
シュ８が内部プログラムアドレスバス５上のアドレスを
もとにプログラムを読出して内部プログラムデータバス
６を経由して中央処理装置２に入力する。同時に、内部
プログラムアドレスバス５上のアドレスと内部プログラ
ムデータバス６上のデータとをそれぞれアドレスFIFOメ
モリ４３とデータFIFOメモリ４４とに蓄積する。また、
中央処理装置２がアドレスを内部オペランドアドレスバ
ス３とバッファ４５を経由してアドレスバス５３とに出
力し、同じく中央処理装置２がオペランドを内部オペラ
ンドデータバス４とバッファ４８を経由してデータバス
５４とに出力し、データキャッシュ７が内部オペランド
アドレスバス３上のアドレスをもとに内部オペランドデ
ータバス４上のオペランドを書込む。

【００５３】デバッグ装置５５においては、モニタ装置
５８が、アドレスバス５３から中央処理装置２が出力す
るオペランドアドレスと、データバス５４から中央処理
装置２が出力するオペランドとを入力する。従ってこの
場合は、オペランドに関してのみ中央処理装置２の動作
が把握できる。

【００５４】ニ．命令キャッシュ８がヒット、データキ
ャッシュ７がアクセスなしの場合 プロセッサ４１においては、中央処理装置２がアドレス
を内部プログラムアドレスバス５に出力し、命令キャッ
シュ８が内部プログラムアドレスバス５上のアドレスを
もとにプログラムを読出して内部プログラムデータバス
６を経由して中央処理装置２に入力する。このときアド
レスFIFOメモリ４３およびデータFIFOメモリ４４が空の
場合、内部プログラムアドレスバス５上のアドレスと内
部プログラムデータバス６上のデータとをそれぞれバッ
ファ４６とバッファ５０とを経由してそれぞれアドレス
バス５３とデータバス５４とに出力する。アドレスFIFO
メモリ４３およびデータFIFOメモリ４４が空でない場
合、内部プログラムアドレスバス５上のアドレスと内部
プログラムデータバス６上のデータとをそれぞれアドレ
スFIFOメモリ４３とデータFIFOメモリ４４とに新たに蓄
積し、アドレスFIFOメモリ４３に蓄積された最も古いア
ドレスとデータFIFOメモリ４４に蓄積された最も古いデ
ータとをそれぞれバッファ４６とバッファ５０とを経由
してそれぞれアドレスバス５３とデータバス５４とに出
力する。

【００５５】デバッグ装置５５においては、モニタ装置
５８が、アドレスバス５３から中央処理装置２またはア
ドレスFIFOメモリ４３が出力するプログラムアドレス
と、データバス５４から命令キャッシュ８またはデータ
FIFOメモリ４４が出力するプログラムとを入力する。従
ってこの場合は、プログラムに関してのみ中央処理装置
２の動作が把握できる。

【００５６】ホ．命令キャッシュ８がミスヒット、デー
タキャッシュ７がリードヒットの場合 プロセッサ４１においては、中央処理装置２がアドレス
を内部プログラムアドレスバス５に出力してプログラム
を読出そうとするがプログラム読出しについてはそれ以
上は何も起きない（同一アドレスのプログラム読出しが
繰り返される）。また、中央処理装置２がアドレスを内
部オペランドアドレスバス３とバッファ４５を経由して
アドレスバス５３とに出力し、データキャッシュ７が内
部オペランドアドレスバス３上のアドレスをもとにオペ
ランドを読出して内部オペランドデータバス４を経由し
て中央処理装置２に入力するとともにバッファ４８を経
由してデータバス５４に出力する。

【００５７】デバッグ装置５５においては、モニタ装置
５８が、アドレスバス５３から中央処理装置２が出力す
るオペランドアドレスと、データバス５４からデータキ
ャッシュ７が出力するオペランドとを入力する。従って
この場合は、オペランドに関してのみ中央処理装置２の
動作が把握できる。

【００５８】ヘ．命令キャッシュ８がミスヒット、デー
タキャッシュ７がリードミスヒットの場合 プロセッサ４１においては、中央処理装置２がアドレス
を内部プログラムアドレスバス５に出力してプログラム
を読出そうとするがプログラム読出しについてはそれ以
上は何も起きない（同一アドレスのプログラム読出しが
繰り返される）。また、中央処理装置２がアドレスを内
部オペランドアドレスバス３とバッファ４５を経由して
アドレスバス５３とに出力し、バッファ４９と内部オペ
ランドデータバス４とを経由してデータバス５４からオ
ペランドを中央処理装置２に入力する。

【００５９】デバッグ装置５５においては、データエミ
ュレーションメモリ５６がアドレスバス５３上のアドレ
スをもとにオペランドを読出してデータバス５４に出力
し、モニタ装置５８が、アドレスバス５３から中央処理
装置２が出力するオペランドアドレスと、データバス５
４からデータエミュレーションメモリ５６が出力するオ
ペランドとを入力する。従ってこの場合は、オペランド
に関してのみ中央処理装置２の動作が把握できる。

【００６０】ト．命令キャッシュ８がミスヒット、デー
タキャッシュ７がライトの場合 プロセッサ４１においては、中央処理装置２がアドレス
を内部プログラムアドレスバス５に出力してプログラム
を読出そうとするがプログラム読出しについてはそれ以
上は何も起きない（同一アドレスのプログラム読出しが
繰り返される）。また、中央処理装置２がアドレスを内
部オペランドアドレスバス３とバッファ４５を経由して
アドレスバス５３とに出力し、同じく中央処理装置２が
オペランドを内部オペランドデータバス４とバッファ４
８を経由してデータバス５４とに出力し、データキャッ
シュ７が内部オペランドアドレスバス３上のアドレスを
もとに内部オペランドデータバス４上のオペランドを書
込む。

【００６１】デバッグ装置５５においては、モニタ装置
５８が、アドレスバス５３から中央処理装置２が出力す
るオペランドアドレスと、データバス５４から中央処理
装置２が出力するオペランドとを入力する。従ってこの
場合は、オペランドに関してのみ中央処理装置２の動作
が把握できる。

【００６２】チ．命令キャッシュ８がミスヒット、デー
タキャッシュ７がアクセスなしの場合 アドレスFIFOメモリ４３およびデータFIFOメモリ４４が
空の場合。

【００６３】プロセッサ４１においては、中央処理装置
２がアドレスを内部プログラムアドレスバス５とバッフ
ァ４６を経由してアドレスバス５３とに出力し、バッフ
ァ５１と内部プログラムデータバス６とを経由してデー
タバス５４からプログラムを中央処理装置２に入力す
る。

【００６４】デバッグ装置５５においては、プログラム
エミュレーションメモリ５７がアドレスバス５３上のア
ドレスをもとにプログラムを読出してデータバス５４に
出力し、モニタ装置５８が、アドレスバス５３から中央
処理装置２が出力するプログラムアドレスと、データバ
ス５４からプログラムエミュレーションメモリ５７が出
力するプログラムとを入力する。

【００６５】アドレスFIFOメモリ４３およびデータFIFO
メモリ４４が空でない場合。プロセッサ４１において
は、中央処理装置２がアドレスを内部プログラムアドレ
スバス５に出力してプログラムを読出そうとするがプロ
グラム読出しについてはそれ以上は何も起きない（同一
アドレスのプログラム読出しが繰り返される）。アドレ
スFIFOメモリ４３に蓄積された最も古いアドレスとデー
タFIFOメモリ４４に蓄積された最も古いデータとをそれ
ぞれバッファ４６とバッファ５０とを経由してそれぞれ
アドレスバス５３とデータバス５４とに出力する。

【００６６】デバッグ装置５５においては、モニタ装置
５８が、アドレスバス５３からアドレスFIFOメモリ４３
が出力するプログラムアドレスと、データバス５４から
データFIFOメモリ４４が出力するプログラムとを入力す
る。

【００６７】従ってこれらの場合はいずれも、プログラ
ムに関してのみ中央処理装置２の動作が把握できる。

【００６８】リ．命令キャッシュ８がアクセスなし、デ
ータキャッシュ７がリードヒットの場合 プロセッサ４１においては、中央処理装置２がアドレス
を内部オペランドアドレスバス３とバッファ４５を経由
してアドレスバス５３とに出力し、データキャッシュ７
が内部オペランドアドレスバス３上のアドレスをもとに
オペランドを読出して内部オペランドデータバス４を経
由して中央処理装置２に入力するとともにバッファ４８
を経由してデータバス５４に出力する。

【００６９】デバッグ装置５５においては、モニタ装置
５８が、アドレスバス５３から中央処理装置２が出力す
るオペランドアドレスと、データバス５４からデータキ
ャッシュ７が出力するオペランドとを入力する。従って
この場合は、オペランドに関してのみ中央処理装置２の
動作が把握できる。

【００７０】ヌ．命令キャッシュ８がアクセスなし、デ
ータキャッシュ７がリードミスヒットの場合 プロセッサ４１においては、中央処理装置２がアドレス
を内部オペランドアドレスバス３とバッファ４５を経由
してアドレスバス５３とに出力し、バッファ４９と内部
オペランドデータバス４とを経由してデータバス５４か
らオペランドを中央処理装置２に入力する。

【００７１】デバッグ装置５５においては、データエミ
ュレーションメモリ５６がアドレスバス５３上のアドレ
スをもとにオペランドを読出してデータバス５４に出力
し、モニタ装置５８が、アドレスバス５３から中央処理
装置２が出力するオペランドアドレスと、データバス５
４からデータエミュレーションメモリ５６が出力するオ
ペランドとを入力する。従ってこの場合は、オペランド
に関してのみ中央処理装置２の動作が把握できる。

【００７２】ル．命令キャッシュ８がアクセスなし、デ
ータキャッシュ７がライトの場合 プロセッサ４１においては、中央処理装置２がアドレス
を内部オペランドアドレスバス３とバッファ４５を経由
してアドレスバス５３とに出力し、同じく中央処理装置
２がオペランドを内部オペランドデータバス４とバッフ
ァ４８を経由してデータバス５４とに出力し、データキ
ャッシュ７が内部オペランドアドレスバス３上のアドレ
スをもとに内部オペランドデータバス４上のオペランド
を書込む。

【００７３】デバッグ装置５５においては、モニタ装置
５８が、アドレスバス５３から中央処理装置２が出力す
るオペランドアドレスと、データバス５４から中央処理
装置２が出力するオペランドとを入力する。従ってこの
場合は、オペランドに関してのみ中央処理装置２の動作
が把握できる。

【００７４】ヲ．命令キャッシュ８がアクセスなし、デ
ータキャッシュ７がアクセスなしの場合 アドレスFIFOメモリ４３およびデータFIFOメモリ４４が
空の場合。

【００７５】プロセッサ４１、デバッグ装置５５とも変
化なし。アドレスFIFOメモリ４３およびデータFIFOメモ
リ４４が空でない場合。

【００７６】プロセッサ４１においては、アドレスFIFO
メモリ４３に蓄積された最も古いアドレスとデータFIFO
メモリ４４に蓄積された最も古いデータとをそれぞれバ
ッファ４６とバッファ５０とを経由してそれぞれアドレ
スバス５３とデータバス５４とに出力する。

【００７７】デバッグ装置５５においては、モニタ装置
５８が、アドレスバス５３からアドレスFIFOメモリ４３
が出力するプログラムアドレスと、データバス５４から
データFIFOメモリ４４が出力するプログラムとを入力す
る。従ってこの場合は、プログラムに関してのみ中央処
理装置２の動作が把握できる。

【００７８】以上のように本発明の第二の実施の形態に
よれば、データキャッシュ７や命令キャッシュ８がヒッ
トしている時も、プロセッサ４１はプログラムおよびオ
ペランドのアドレスやデータを外部に出力する。そのた
めデバッグ装置５５は、キャッシュメモリの動作を停止
させることなくプログラムのデバッグを可能にする。

【００７９】さらに本発明の第二の実施の形態によれ
ば、アドレスFIFOメモリ４３とデータFIFOメモリ４４と
を設けて一時的にプログラムのアドレスとデータを蓄積
し、オペランドのアドレスやデータが外部に出力されな
いときに蓄積したプログラムのアドレスとデータを外部
に出力することにより、プロセッサ４１がプログラムと
オペランドとについてアドレスバス５３およびデータバ
ス５４を共有して転送する方式であってもプログラムお
よびオペランドのアドレスやデータを外部に出力するこ
とができる。

【００８０】さらに本発明の第二の実施の形態によれ
ば、命令キャッシュ８のミスヒットとオペランドアクセ
スとが同時に発生した時には、同一のアドレスで命令キ
ャッシュ８を繰り返してリードするようにしているた
め、バス制御装置４２には命令キャッシュ８のミスヒッ
トに係る手段は何も必要としない。

【００８１】なお、第二の実施の形態では、アドレスFI
FOメモリ４３とデータFIFOメモリ４４とに一時的にプロ
グラムのアドレスとデータを蓄積し、オペランドのアド
レスやデータが外部に出力されないときに蓄積したプロ
グラムのアドレスとデータを外部に出力するようにして
いるが、一時的にオペランドのアドレスとデータを蓄積
し、プログラムのアドレスとデータが外部に出力されな
いときに蓄積したオペランドのアドレスとデータを外部
に出力するようにしてもよいし、プログラムとオペラン
ドのアドレスおよびデータを格納する二系統のアドレス
FIFOメモリとデータFIFOメモリとを設けて、プログラム
とオペランドの一方のアドレスやデータが外部に出力さ
れないときに蓄積した他方のアドレスとデータを外部に
出力するようにしてもよい。

【００８２】また、以上の本発明の実施の形態では、い
ずれもデータキャッシュ７と命令キャッシュ８との両方
を設けているが、いずれか一方だけを設けてもよい。

【００８３】また、上記実施の形態では、プロセッサが
キャッシュヒット時にキャッシュのアクセスアドレスと
キャッシュから読出されたデータとを出力し、デバッグ
装置内のモニタ装置でこれらを入力しているが、アドレ
スとデータのいずれか一方だけでもよい。特にアドレス
だけをモニタ装置に加えた場合は、トレース、アドレス
ブレークポイント処理、カバレッジの測定、キャッシュ
のヒット率の測定など、データだけを加えた場合に比べ
て幅広く中央処理装置２の動作の追跡が可能になる。

【００８４】また、上記実施の形態では、プロセッサが
キャッシュヒット時にキャッシュのアクセスアドレスと
キャッシュから読出されたデータとを出力し、デバッグ
装置内のモニタ装置でこれらを入力しているが、これら
に加えてプロセッサがキャッシュヒット信号を出力し、
デバッグ装置内のモニタ装置でキャッシュヒット信号を
入力するようにしてもよい。こうすることにより、その
アクセスがキャッシュヒットによるものかキャッシュミ
スヒットによるものかを容易に判別することが可能にな
る。

【００８５】

【発明の効果】以上のように本発明に係るプロセッサ
は、プログラムに従ってオペランドの処理を行う中央処
理装置と、前記プログラムまたは前記オペランドを格納
するキャッシュメモリと、前記キャッシュメモリに格納
されたプログラムまたはオペランドが読出される場合
に、読出しを行うアドレスおよび読出された内容の少な
くとも一方を外部に出力するバス制御装置とを備える。
この構成によれば、キャッシュヒット中もキャッシュメ
モリの読出しアドレスまたは読出された内容を外部で追
跡できる。

【００８６】また本発明に係るプロセッサは、プログラ
ムを転送する内部プログラムバスと、オペランドを転送
する内部オペランドバスとを有し、前記プログラムに従
って前記オペランドの処理を行う中央処理装置と、前記
内部プログラムバスに接続され、前記プログラムを格納
する命令キャッシュメモリと、前記内部オペランドバス
に接続され、前記オペランドを格納するデータキャッシ
ュメモリと、前記命令キャッシュメモリに格納されたプ
ログラムが読出される場合に、前記内部プログラムバス
上の内容を外部に出力し、前記データキャッシュメモリ
に格納されたオペランドが読出される場合に、前記内部
オペランドバス上の内容を外部に出力するバス制御装置
とを備える。この構成によれば、命令キャッシュメモリ
およびデータキャッシュメモリのいずれがヒットしても
それらの動作を外部で追跡できる。

【００８７】また本発明に係るプロセッサは、プログラ
ムを転送する内部プログラムバスと、オペランドを転送
する内部オペランドバスとを有し、前記プログラムに従
って前記オペランドの処理を行う中央処理装置と、前記
内部プログラムバスに接続され、前記プログラムを格納
する命令キャッシュメモリと、前記命令キャッシュメモ
リに格納されたプログラムが読出されたとき、前記内部
プログラムバス上の内容を一時的に蓄積する一時記憶手
段と、前記内部オペランドバスにオペランドが転送され
ているときは、前記内部オペランドバス上の内容のみを
外部に出力し、前記内部オペランドバスにオペランドが
転送されていないときに、前記一時記憶手段に蓄積され
た内容を外部に出力するバス制御装置とを備える。この
構成によれば、外部に出力する経路が単一であっても、
命令キャッシュメモリの動作と内部オペランドバスに転
送されるオペランドのアドレスやデータとを外部で追跡
できる。

【００８８】また本発明に係るプロセッサは、プログラ
ムを転送する内部プログラムバスと、オペランドを転送
する内部オペランドバスとを有し、前記プログラムに従
って前記オペランドの処理を行う中央処理装置と、前記
内部オペランドバスに接続され、前記オペランドを格納
するデータキャッシュメモリと、前記データキャッシュ
メモリに格納されたプログラムが読出されたとき、前記
内部オペランドバス上の内容を一時的に蓄積する一時記
憶手段と、前記内部プログラムバスにプログラムが転送
されているときは、前記内部プログラムバス上の内容の
みを外部に出力し、前記内部プログラムバスにプログラ
ムが転送されていないときに、前記一時記憶手段に蓄積
された内容を外部に出力するバス制御装置とを備える。
この構成によれば、外部に出力する経路が単一であって
も、データキャッシュメモリの動作と内部プログラムバ
スに転送されるプログラムのアドレスやデータとを外部
で追跡できる。

【００８９】さらに本発明に係るデバッグ装置は、プロ
グラムに従ってオペランドの処理を行う中央処理装置
と、前記プログラムまたは前記オペランドを格納するキ
ャッシュメモリと、前記キャッシュメモリに格納された
プログラムまたはオペランドが読出される場合に、読出
しを行うアドレスおよび読出された内容の少なくとも一
方をバスに出力し、前記キャッシュメモリに格納されて
いないプログラムまたはオペランドが読出される場合
に、読出しを行うアドレスを前記バスに出力するバス制
御装置とを有するプロセッサと、前記バスに接続され、
前記プロセッサにプログラムまたはオペランドを供給す
るエミュレーションメモリと、前記バスに接続され、前
記バス上の内容に基づいて前記プロセッサにおける前記
中央処理装置の動作を追跡するモニタ装置とを備える。
この構成によれば、キャッシュヒット中はキャッシュメ
モリの読出しアドレスまたは読出された内容を、キャッ
シュミスヒット中はエミュレーションメモリの読出しア
ドレスまたは読出された内容をモニタ装置で追跡でき、
キャッシュメモリの動作を停止させることなくプログラ
ムのデバッグが可能となる。

【００９０】また本発明に係るプロセッサは、プログラ
ムを転送する内部プログラムバスと、オペランドを転送
する内部オペランドバスとを有し、前記プログラムに従
って前記オペランドの処理を行う中央処理装置と、前記
内部プログラムバスに接続され、前記プログラムを格納
する命令キャッシュメモリと、前記内部プログラムバス
と前記内部オペランドバスとに接続されるバス制御装置
とを備えるプロセッサであって、前記中央処理装置は、
前記キャッシュメモリに格納されていないプログラムの
読出しと、オペランドの読出しまたは書込みとが同時に
発生した場合に、前記プログラムの読出しを取りやめ、
遅延し、または保留するようにしたプロセッサである。
この構成によれば、オペランドの読出しまたは書込みと
が同時に発生しなくなるまで前記プログラムの読出しを
繰り返すため、バス制御装置には前記キャッシュメモリ
に格納されていないプログラムの読出しに係る手段が不
要である。

【００９１】以上説明したように本発明によれば、キャ
ッシュヒット中もプログラムの実行アドレスのトレース
などの動作の追跡が可能で、キャッシュメモリの動作を
停止させることなくプログラムをデバッグすることがで
きるという有利な効果が得られる。

【図面の簡単な説明】

【図１】本発明の第一の実施の形態におけるプロセッサ
およびデバッグ装置の構成を示すブロック図

【図２】本発明の第二の実施の形態におけるプロセッサ
およびデバッグ装置の構成を示すブロック図

【符号の説明】 １、４１ プロセッサ ２ 中央処理装置 ３ 内部オペランドアドレスバス ４ 内部オペランドデータバス ５ 内部プログラムアドレスバス ６ 内部プログラムデータバス ７ データキャッシュ ８ 命令キャッシュ ９、４２ バス制御装置 １０〜１５、４５〜５２ バッファ １６ オペランドアドレスバス １７ オペランドデータバス １８ プログラムアドレスバス １９ プログラムデータバス ２０、５５ デバッグ装置 ２１、５６ データエミュレーションメモリ ２２、５７ プログラムエミュレーションメモリ ２３、５８ モニタ装置 ４３ アドレスFIFOメモリ ４４ データFIFOメモリ ５３ アドレスバス ５４ データバス

Claims (12)

【特許請求の範囲】
1. 【請求項１】 プログラムに従ってオペランドの処理を
   行う中央処理装置と、 前記プログラムまたは前記オペランドを格納するキャッ
   シュメモリと、 前記キャッシュメモリに格納されたプログラムまたはオ
   ペランドが読出される場合に、読出しを行うアドレスお
   よび読出された内容の少なくとも一方を外部に出力する
   バス制御装置とを備えることを特徴とするプロセッサ。
2. 【請求項２】 プログラムを転送する内部プログラムバ
   スと、オペランドを転送する内部オペランドバスとを有
   し、前記プログラムに従って前記オペランドの処理を行
   う中央処理装置と、 前記内部プログラムバスに接続され、前記プログラムを
   格納する命令キャッシュメモリと、 前記内部オペランドバスに接続され、前記オペランドを
   格納するデータキャッシュメモリと、 前記命令キャッシュメモリに格納されたプログラムが読
   出される場合に、前記内部プログラムバス上の内容を外
   部に出力し、前記データキャッシュメモリに格納された
   オペランドが読出される場合に、前記内部オペランドバ
   ス上の内容を外部に出力するバス制御装置とを備えるこ
   とを特徴とするプロセッサ。
3. 【請求項３】 請求項２記載のバス制御装置は、 それぞれ個別に設けられ、外部との間でプログラムを転
   送する外部プログラムバスと、外部との間でオペランド
   を転送する外部オペランドバスとに接続され、 前記命令キャッシュメモリに格納されたプログラムが読
   出される場合に、前記内部プログラムバス上の内容を外
   部プログラムバスに出力し、 前記データキャッシュメモリに格納されたオペランドが
   読出される場合に、前記内部オペランドバス上の内容を
   外部オペランドバスに出力することを特徴とするプロセ
   ッサ。
4. 【請求項４】 プログラムを転送する内部プログラムバ
   スと、オペランドを転送する内部オペランドバスとを有
   し、前記プログラムに従って前記オペランドの処理を行
   う中央処理装置と、 前記内部プログラムバスに接続され、前記プログラムを
   格納する命令キャッシュメモリと、 前記命令キャッシュメモリに格納されたプログラムが読
   出されたとき、前記内部プログラムバス上の内容を一時
   的に蓄積する一時記憶手段と、 前記内部オペランドバスにオペランドが転送されている
   ときは、前記内部オペランドバス上の内容のみを外部に
   出力し、 前記内部オペランドバスにオペランドが転送されていな
   いときに、前記一時記憶手段に蓄積された内容を外部に
   出力するバス制御装置とを備えることを特徴とするプロ
   セッサ。
5. 【請求項５】 請求項４記載のバス制御装置は、 単一の外部バスに接続され、 前記外部バスを用いて、前記内部オペランドバス上の内
   容または前記一時記憶手段に蓄積された内容のいずれか
   を選択的に外部に出力することを特徴とするプロセッ
   サ。
6. 【請求項６】 プログラムを転送する内部プログラムバ
   スと、オペランドを転送する内部オペランドバスとを有
   し、前記プログラムに従って前記オペランドの処理を行
   う中央処理装置と、 前記内部オペランドバスに接続され、前記オペランドを
   格納するデータキャッシュメモリと、 前記データキャッシュメモリに格納されたプログラムが
   読出されたとき、前記内部オペランドバス上の内容を一
   時的に蓄積する一時記憶手段と、 前記内部プログラムバスにプログラムが転送されている
   ときは、前記内部プログラムバス上の内容のみを外部に
   出力し、 前記内部プログラムバスにプログラムが転送されていな
   いときに、前記一時記憶手段に蓄積された内容を外部に
   出力するバス制御装置とを備えることを特徴とするプロ
   セッサ。
7. 【請求項７】 請求項６記載のバス制御装置は、 単一の外部バスに接続され、 前記外部バスを用いて、前記内部プログラムバス上の内
   容または前記一時記憶手段に蓄積された内容のいずれか
   を選択的に外部に出力することを特徴とするプロセッ
   サ。
8. 【請求項８】 プログラムに従ってオペランドの処理を
   行う中央処理装置と、 前記プログラムまたは前記オペランドを格納するキャッ
   シュメモリと、 前記キャッシュメモリに格納されたプログラムまたはオ
   ペランドが読出される場合に、読出しを行うアドレスお
   よび読出された内容の少なくとも一方をバスに出力し、
   前記キャッシュメモリに格納されていないプログラムま
   たはオペランドが読出される場合に、読出しを行うアド
   レスを前記バスに出力するバス制御装置とを有するプロ
   セッサと、 前記バスに接続され、前記プロセッサにプログラムまた
   はオペランドを供給するエミュレーションメモリと、 前記バスに接続され、前記バス上の内容に基づいて前記
   プロセッサにおける前記中央処理装置の動作を追跡する
   モニタ装置とを備えることを特徴とするデバッグ装置。
9. 【請求項９】 請求項８記載のバス制御装置は、前記キ
   ャッシュメモリに格納されたプログラムまたはオペラン
   ドが読出される場合に、読出しを行うアドレスと読出さ
   れた内容とをそれぞれ前記バスのアドレス部とデータ部
   とに出力し、 モニタ装置は、前記バスのアドレス部とデータ部とに基
   づいて前記プロセッサにおける前記中央処理装置の動作
   を追跡することを特徴とするデバッグ装置。
10. 【請求項１０】 請求項１記載のバス制御装置は、キャ
    ッシュメモリに格納されたプログラムまたはオペランド
    が読出される場合に、読出しを行うアドレスと、キャッ
    シュメモリに格納されたプログラムまたはオペランドが
    読出されたことを示す識別信号とを外部に出力すること
    を特徴とするプロセッサ。
11. 【請求項１１】 請求項８記載のバス制御装置は、キャ
    ッシュメモリに格納されたプログラムまたはオペランド
    が読出される場合に、読出しを行うアドレスをバスに出
    力するとともに、キャッシュメモリに格納されたプログ
    ラムまたはオペランドが読出されたことを示す識別信号
    を出力し、 モニタ装置は、前記バス上のアドレスと前記識別信号と
    に基づいて前記プロセッサにおける前記中央処理装置の
    動作を追跡することを特徴とするデバッグ装置。
12. 【請求項１２】 プログラムを転送する内部プログラム
    バスと、オペランドを転送する内部オペランドバスとを
    有し、前記プログラムに従って前記オペランドの処理を
    行う中央処理装置と、 前記内部プログラムバスに接続され、前記プログラムを
    格納する命令キャッシュメモリと、 前記内部プログラムバスと前記内部オペランドバスとに
    接続されるバス制御装置とを備えるプロセッサにおい
    て、 前記中央処理装置は、 前記キャッシュメモリに格納されていないプログラムの
    読出しと、オペランドの読出しまたは書込みとが同時に
    発生した場合に、 前記プログラムの読出しを取りやめ、遅延し、または保
    留することを特徴とするプロセッサ。