JPH11150468A - Semiconductor integrated circuit - Google Patents
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- JPH11150468A JPH11150468A JP9316899A JP31689997A JPH11150468A JP H11150468 A JPH11150468 A JP H11150468A JP 9316899 A JP9316899 A JP 9316899A JP 31689997 A JP31689997 A JP 31689997A JP H11150468 A JPH11150468 A JP H11150468A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はＬＳＩ、ＶＬＳＩ等
の各種半導体集積回路に関し、特に複数の入出力信号ピ
ンを介して複数のＬＳＩを相互に接続する半導体集積回
路に適用して有効な技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to various semiconductor integrated circuits such as LSIs and VLSIs, and more particularly to a technology effective when applied to a semiconductor integrated circuit in which a plurality of LSIs are interconnected via a plurality of input / output signal pins. Things.
【０００２】[0002]
【従来の技術】ＬＳＩ(Large Scale Integrated Circui
t)やＶＬＳＩ(Very Large Scale Integrated Circuit)
等の各種半導体集積回路（以下ＬＳＩで代表させる）の
中には、複数のＬＳＩを相互に接続して使用するものが
ある。この様な使用法としては、例えば松本吉彦「原典
に学ぶＰＣのハードウェア」；ブートストラップ・プロ
ジェクト２、Ｎｏ．４、ｐｐ．４−１５；ＣＱ出版社；
ＩＳＢＮ４−７８９８−３４９９−９に記載されている
様に、２個の割り込みコントローラＬＳＩ８２５９Ａの
使用法等が知られている。2. Description of the Related Art LSI (Large Scale Integrated Circui)
t) and VLSI (Very Large Scale Integrated Circuit)
In some semiconductor integrated circuits (hereinafter, represented by LSIs), a plurality of LSIs are interconnected and used. Examples of such usage include, for example, Yoshihiko Matsumoto, "PC hardware learned from the original text"; Bootstrap Project 2, No. 4, pp. 4-15; CQ publisher;
As described in ISBN 4-7898-3499-9, a method of using two interrupt controllers LSI8259A is known.
【０００３】上記の様に複数のＬＳＩを相互に接続して
使用する場合、各入出力信号ピンにはその入力信号及び
出力信号として同一の意味を持つ信号が割り当てられて
いる。この為、複数のＬＳＩを相互に接続する場合に
は、各ＬＳＩの同一の番号の入出力信号ピン同士を接続
する様に布線が行われている。When a plurality of LSIs are interconnected and used as described above, signals having the same meaning are assigned to each input / output signal pin as its input signal and output signal. For this reason, when a plurality of LSIs are connected to each other, wiring is performed so as to connect input / output signal pins of the same number of each LSI.
【０００４】[0004]
【発明が解決しようとする課題】上記従来技術では、複
数のＬＳＩを相互に接続しようとする場合、入出力信号
ピンの入力信号及び出力信号が同一の意味を持つ信号に
なっている為、相互接続の為のパッケージ上の布線は全
ての布線が互いに交差することになる。In the above prior art, when a plurality of LSIs are to be connected to each other, the input signal and the output signal of the input / output signal pins have the same meaning. In the wiring on the package for connection, all the wirings cross each other.
【０００５】この為広い布線領域や多層パッケージ基板
が必要となってコスト増となり、またクロストークノイ
ズ等による信号品質の劣化を生じるという問題がある。[0005] For this reason, there is a problem that a large wiring area and a multilayer package substrate are required, so that the cost is increased and the signal quality is deteriorated due to crosstalk noise and the like.
【０００６】本発明の目的は上記問題を解決し、複数の
半導体集積回路を相互接続する際に布線領域を最小化
し、クロストークノイズ等による信号品質の劣化をなく
すことが可能な技術を提供することにある。An object of the present invention is to solve the above-mentioned problems and to provide a technique capable of minimizing a wiring area when interconnecting a plurality of semiconductor integrated circuits and eliminating signal quality deterioration due to crosstalk noise and the like. Is to do.
【０００７】[0007]
【課題を解決するための手段】本発明は複数の入出力信
号ピンを介して相互に接続される半導体集積回路におい
て、複数の半導体集積回路を相互に接続する各入出力信
号ピンの入力信号及び出力信号に異なる意味を持つ信号
を割り当てるものである。SUMMARY OF THE INVENTION The present invention relates to a semiconductor integrated circuit interconnected through a plurality of input / output signal pins. A signal having a different meaning is assigned to the output signal.
【０００８】本発明の半導体集積回路の入出力バッファ
では、第１の半導体集積回路と第２の半導体集積回路と
を相互に接続する際に、各入出力信号ピンの入力信号及
び出力信号が異なる意味を持つ信号になる様に信号の割
り当てを行う。In the input / output buffer of the semiconductor integrated circuit according to the present invention, when the first semiconductor integrated circuit and the second semiconductor integrated circuit are interconnected, the input signal and the output signal of each input / output signal pin are different. Assign signals so that they have meaning.
【０００９】また前記入出力バッファは、第１の半導体
集積回路の特定の入出力信号ピンの入力信号と、第２の
半導体集積回路の特定の入出力信号ピンの出力信号とを
同一の意味を持つ信号に割り当てると共に、第１の半導
体集積回路の前記特定の入出力信号ピンの出力信号と、
第２の半導体集積回路の前記特定の入出力信号ピンの入
力信号とを同一の意味を持つ信号に割り当てて、前記特
定の入出力信号ピン同士を接続することにより、第１及
び第２の半導体集積回路を相互接続する。Further, the input / output buffer has the same meaning as an input signal of a specific input / output signal pin of the first semiconductor integrated circuit and an output signal of a specific input / output signal pin of the second semiconductor integrated circuit. And assigning the output signal of the specific input / output signal pin of the first semiconductor integrated circuit to
By assigning an input signal of the specific input / output signal pin of the second semiconductor integrated circuit to a signal having the same meaning and connecting the specific input / output signal pins to each other, the first and second semiconductors are connected. Interconnecting integrated circuits.
【００１０】複数のＬＳＩを相互に接続する場合には、
ＬＳＩ内部の入出力バッファの入力側と出力側に異なる
意味を持つ信号を接続することにより、入出力信号ピン
の入力信号及び出力信号で異なる意味を持つ信号を割り
当て、例えば入力信号Ａ／出力信号Ｂの入出力信号ピン
と入力信号Ｂ／出力信号Ａの入出力信号ピンという様
に、２ピンが一対となる様に割り当てる様にし、また上
記ＬＳＩを基板実装した際に上記対をなすピン同士が必
ず対向する様にピン配置を行う。When interconnecting a plurality of LSIs,
By connecting signals having different meanings to the input side and the output side of the input / output buffer inside the LSI, signals having different meanings are assigned to the input signal and the output signal of the input / output signal pin. For example, the input signal A / output signal The input / output signal pin of B and the input / output signal pin of input signal B / output signal A are assigned so that two pins are paired. When the LSI is mounted on a board, the pins forming the pair are connected to each other. Arrange the pins so that they always face each other.
【００１１】これにより上記ＬＳＩの接続では、対向す
るピン同士を接続すれば相互接続が行われ、従って布線
は最短距離となる。この為、布線領域を最小化すること
ができ、またクロストークノイズ等による信号品質の劣
化をなくすことができる。As a result, in the connection of the above-mentioned LSI, if the opposing pins are connected to each other, they are connected to each other, so that the wiring is the shortest distance. For this reason, the wiring area can be minimized, and deterioration of signal quality due to crosstalk noise or the like can be eliminated.
【００１２】以上の様に本発明の半導体集積回路によれ
ば、複数の半導体集積回路を相互に接続する各入出力信
号ピンの入力信号及び出力信号に異なる意味を持つ信号
を割り当てるので、複数の半導体集積回路を相互接続す
る際に布線領域を最小化し、クロストークノイズ等によ
る信号品質の劣化をなくすことが可能である。As described above, according to the semiconductor integrated circuit of the present invention, signals having different meanings are assigned to the input signal and the output signal of each input / output signal pin interconnecting a plurality of semiconductor integrated circuits. When interconnecting semiconductor integrated circuits, it is possible to minimize the wiring area and eliminate deterioration in signal quality due to crosstalk noise or the like.
【００１３】[0013]
【発明の実施の形態】以下に複数の入出力信号ピンを介
して複数のＬＳＩを相互に接続する一実施形態の半導体
集積回路について説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS A semiconductor integrated circuit according to an embodiment in which a plurality of LSIs are interconnected via a plurality of input / output signal pins will be described below.
【００１４】図１は本実施形態の相互接続時の布線を示
す図である。ＬＳＩ２０１及び２１１は入出力信号ピン
２２２を介して相互に接続される半導体集積回路であ
る。１ピンマーク２０２及び２１２は各々ＬＳＩ２０１
及び２１１の向きを示すマークである。パッケージ基板
２２１はＬＳＩ２０１及び２１１が実装される基板であ
る。FIG. 1 is a diagram showing the wiring at the time of interconnection according to the present embodiment. The LSIs 201 and 211 are semiconductor integrated circuits connected to each other via input / output signal pins 222. The 1-pin marks 202 and 212 are
And 211 are the marks indicating the directions. The package substrate 221 is a substrate on which the LSIs 201 and 211 are mounted.
【００１５】入出力信号ピン２２２はＬＳＩ２０１及び
２１１を相互接続する入出力信号用のピンである。スル
ーホール２２３はＬＳＩ２０１及び２１１を相互接続す
る接続部である。The input / output signal pin 222 is an input / output signal pin for interconnecting the LSIs 201 and 211. The through-hole 223 is a connecting portion for interconnecting the LSIs 201 and 211.
【００１６】図１に示す様に２個のＬＳＩ２０１及び２
１１は一辺上に配置された７２本の入出力信号ピン２２
２で相互接続される。ここで上記７２本の入出力信号ピ
ン２２２は、各入出力信号ピンの入力信号及び出力信号
で異なる意味を持つ信号が割り当てられており、図１で
はこの割り当てを「出力／入力」の形で「０／７１」等
と表記している。なおこの番号は各々の信号の意味とは
無関係であり、ＬＳＩ２０１及び２１１ではこの割り当
てを必ず「入力＋出力＝７１」となる様にして「０／７
１」から「７１／０」まで順に割り当てている。As shown in FIG. 1, two LSIs 201 and 2
Reference numeral 11 denotes 72 input / output signal pins 22 arranged on one side.
2 interconnected. Here, the 72 input / output signal pins 222 are assigned signals having different meanings for the input signal and the output signal of each input / output signal pin. In FIG. 1, this assignment is expressed as “output / input”. It is described as “0/71” or the like. Note that this number is irrelevant to the meaning of each signal, and in the LSIs 201 and 211, this assignment is always set to “input + output = 71” and “0/7”
"1" to "71/0".
【００１７】図１（１）は、入出力信号ピン２２２のあ
る辺同士が向かい合う様にＬＳＩ２０１及び２１１を同
一面上に配置した場合の布線を示している。FIG. 1A shows wiring in a case where the LSIs 201 and 211 are arranged on the same surface so that certain sides of the input / output signal pins 222 face each other.
【００１８】ＬＳＩ２０１及び２１１を相互接続する場
合には、ＬＳＩ２０１の信号ピン「０／７１」とＬＳＩ
２１１の信号ピン「７１／０」という様に出力と入力の
番号表記が対称なピン同士を接続する必要がある。When the LSIs 201 and 211 are interconnected, the signal pin “0/71” of the LSI 201 is connected to the LSI 201.
It is necessary to connect pins whose output and input numbers are symmetrical, such as 211 signal pin “71/0”.
【００１９】図１（１）に示す様に入出力信号ピン２２
２のある辺同士を向かい合う様にＬＳＩ２０１及び２１
１を配置すると、入出力信号ピン２２２では「入力＋出
力＝７１」となる様にして順に信号を割り当てているの
で、各入出力信号ピン２２２の番号表記が対称となるピ
ン同士を必ず対向させることが可能となる。As shown in FIG. 1A, input / output signal pins 22
LSIs 201 and 21 facing each other with two sides facing each other
When 1 is arranged, signals are sequentially assigned to the input / output signal pins 222 in such a manner that “input + output = 71”, so that the pins whose input / output signal pins 222 have symmetrical numbers are always opposed to each other. It becomes possible.
【００２０】従ってＬＳＩ２０１及び２１１を相互接続
する場合には対向するピン同士を接続すれば良い。この
場合にはＬＳＩ２０１及び２１１を相互接続する布線は
最短距離となって、布線領域を最小化することができ、
またクロストークノイズ等による信号品質の劣化を防止
することができる。Therefore, when interconnecting the LSIs 201 and 211, the opposing pins may be connected. In this case, the wiring interconnecting the LSIs 201 and 211 has the shortest distance, and the wiring area can be minimized.
Further, it is possible to prevent signal quality from deteriorating due to crosstalk noise or the like.
【００２１】また表面実装型パッケージの半導体集積回
路を使用する場合には、２個の半導体集積回路をパッケ
ージ基板２２１の両面の同じ位置に配置する形の両面実
装が行われることがあり、これにより部品実装領域を削
減することができる。When a semiconductor integrated circuit of a surface mount type package is used, double-sided mounting may be performed in which two semiconductor integrated circuits are arranged at the same position on both sides of a package substrate 221. The component mounting area can be reduced.
【００２２】図１（２）はパッケージ基板２２１の両面
の同じ位置に配置する形でＬＳＩ２０１及び２１１を両
面実装した場合の布線を示しており、左側がパッケージ
基板２２１に対して水平に見た図で、右側が対応する鳥
瞰図になっている。白抜きの１ピンマーク２１２はその
マークがパッケージ基板２２１の裏面にあることを表し
ており、またスルーホール２２３は左側のパッケージ基
板２２１に対して水平に見た図の点線で表されている。FIG. 1 (2) shows the wiring when the LSIs 201 and 211 are mounted on both sides of the package substrate 221 at the same position on both sides, and the left side is viewed horizontally with respect to the package substrate 221. In the figure, the right side is the corresponding bird's-eye view. The white one-pin mark 212 indicates that the mark is on the back surface of the package substrate 221, and the through-hole 223 is indicated by a dotted line in the figure viewed horizontally with respect to the left package substrate 221.
【００２３】図１（２）では入出力信号ピン２２２のあ
る辺同士がパッケージ基板２２１を挟んで重なり合う様
にＬＳＩ２０１及び２１１を配置している。In FIG. 1B, the LSIs 201 and 211 are arranged such that certain sides of the input / output signal pins 222 overlap with the package substrate 221 therebetween.
【００２４】図１（２）でもＬＳＩ２０１の信号ピン
「０／７１」とＬＳＩ２１１の信号ピン「７１／０」と
いう様に、対称な番号表記のピン同士を接続すれば良
く、この場合も図１（１）の場合と同様に、対称な番号
表記のピン同士はパッケージ基板２２１の表裏で必ず重
なる様に配置できるので、入出力信号ピン２２２の表裏
で重なるピン同士をスルーホール２２３で接続すれば良
い。In FIG. 1B, symmetrically numbered pins such as the signal pin “0/71” of the LSI 201 and the signal pin “71/0” of the LSI 211 may be connected. As in the case of (1), the pins with symmetrical numbers can be arranged so as to always overlap on the front and back of the package substrate 221, so that the pins overlapping on the front and back of the input / output signal pin 222 are connected by through holes 223. good.
【００２５】従って図１（１）と同様に、ＬＳＩ２０１
及び２１１を相互接続する布線は最短距離となって、布
線領域を最小化することができ、またクロストークノイ
ズ等による信号品質の劣化を防止することができる。Therefore, similarly to FIG.
And 211 are the shortest distances, the wiring area can be minimized, and the degradation of signal quality due to crosstalk noise or the like can be prevented.
【００２６】図２は従来の相互接続時の布線を示す図で
ある。ＬＳＩ１０１及び１１１は入出力信号ピン１２２
を介して相互に接続される半導体集積回路である。１ピ
ンマーク１０２及び１１２は各々ＬＳＩ１０１及び１１
１の向きを示すマークである。パッケージ基板１２１は
ＬＳＩ１０１及び１１１が実装される基板である。入出
力信号ピン１２２はＬＳＩ１０１及び１１１を相互接続
する入出力信号用のピンである。FIG. 2 is a diagram showing a wiring in a conventional interconnection. The LSIs 101 and 111 have input / output signal pins 122
Semiconductor integrated circuits connected to one another via The 1-pin marks 102 and 112 are LSI 101 and 11 respectively.
This mark indicates the direction of No. 1. The package substrate 121 is a substrate on which the LSIs 101 and 111 are mounted. The input / output signal pin 122 is a pin for input / output signals for interconnecting the LSIs 101 and 111.
【００２７】図１に示したＬＳＩ２０１及び２１１と同
様に、図２の２個のＬＳＩ１０１及び１１１は一辺上に
ピン配置された７２本の入出力信号ピン１２２で相互接
続される様になっている。ここで従来の上記７２本の入
出力信号ピン１２２は、各入出力信号ピンの入力信号及
び出力信号で同一の意味を持つ信号が割り当てられてお
り、図２では上記７２本の入出力信号ピン１２２に
「０」から「７１」までの番号を付けている。なお図１
と同様にこの番号は各々の信号の意味とは無関係であ
る。As in the case of the LSIs 201 and 211 shown in FIG. 1, the two LSIs 101 and 111 shown in FIG. 2 are interconnected by 72 input / output signal pins 122 arranged on one side. . Here, to the conventional 72 input / output signal pins 122, signals having the same meaning are assigned to the input signal and output signal of each input / output signal pin. In FIG. 2, the 72 input / output signal pins are used. 122 is numbered from “0” to “71”. FIG. 1
As with this number is independent of the meaning of each signal.
【００２８】図２（１）は、従来技術によるＬＳＩ１０
１及び１１１において、入出力信号ピン１２２のある辺
同士が向かい合う様にＬＳＩ１０１及び１１１を同一面
上に配置した場合の布線を示している。FIG. 2A shows an LSI 10 according to the prior art.
In FIGS. 1 and 111, wirings are shown in the case where the LSIs 101 and 111 are arranged on the same surface so that certain sides of the input / output signal pins 122 face each other.
【００２９】ＬＳＩ１０１及び１１１を相互接続する場
合、図１（１）と同様に入出力信号ピン１２２のある辺
同士が向かい合う様にＬＳＩ１０１及び１１１を配置す
るのが自然であるが、従来技術によるＬＳＩ１０１及び
１１１では各入出力信号ピンの入力信号及び出力信号が
同一の意味を持つ信号になっている為、ＬＳＩ１０１の
信号ピン「０」及びＬＳＩ１１１の信号ピン「０」やＬ
ＳＩ１０１の信号ピン「７１」及びＬＳＩ１１１の信号
ピン「７１」という様に同一番号の信号ピン同士を接続
する必要がある。When the LSIs 101 and 111 are interconnected, it is natural to arrange the LSIs 101 and 111 so that certain sides of the input / output signal pins 122 face each other as in FIG. And 111, the input signal and the output signal of each input / output signal pin have the same meaning, so that the signal pin “0” of the LSI 101 and the signal pin “0”
It is necessary to connect the signal pins of the same number, such as the signal pin “71” of the SI 101 and the signal pin “71” of the LSI 111.
【００３０】この為、図２（１）に示す様にパッケージ
基板１２１上の布線は全ての布線が互いに交差すること
になり、広い布線領域や多層のパッケージ基板１２１が
必要となってコスト増やクロストークノイズ等による信
号品質の劣化の原因となる。Therefore, as shown in FIG. 2A, all the wirings on the package substrate 121 cross each other, so that a wide wiring area and a multilayer package substrate 121 are required. This may cause an increase in cost and deterioration of signal quality due to crosstalk noise and the like.
【００３１】図２（２）は従来技術によるＬＳＩ１０１
及び１１１を同じ向きでパッケージ基板１２１上に配置
した場合の布線を示している。この場合でも、パッケー
ジ基板１２１上の布線は図２（１）と同様に全ての布線
を互いに交差させなければならない。FIG. 2B shows an LSI 101 according to the prior art.
And 111 are arranged on the package substrate 121 in the same direction. Even in this case, all the wirings on the package substrate 121 must cross each other as in the case of FIG.
【００３２】図２（３）は、従来技術によるＬＳＩ１０
１及び１１１を図１（２）と同様にパッケージ基板１２
１の両面の同じ位置に配置する形で両面実装した場合を
示しており、左側がパッケージ基板１２１に対して水平
に見た図で、右側が対応する鳥瞰図になっている。ここ
で白抜きの１ピンマーク１１２はそのマークがパッケー
ジ基板１２１の裏面にあることを表している。FIG. 2C shows an LSI 10 according to the prior art.
1 and 111 in the same manner as in FIG.
1 shows a case where both sides are mounted at the same position on both sides, where the left side is a view seen horizontally with respect to the package substrate 121 and the right side is a corresponding bird's-eye view. Here, the white one-pin mark 112 indicates that the mark is on the back surface of the package substrate 121.
【００３３】この場合、左側の図に示す様に入出力信号
ピン１２２のある辺同士が重なり合う様にＬＳＩ１０１
及び１１１を配置するのが自然であるが、従来技術によ
るＬＳＩ１０１及び１１１では、図２（１）と同様にＬ
ＳＩ１０１の信号ピン「０」及びＬＳＩ１１１の信号ピ
ン「０」やＬＳＩ１０１の信号ピン「７１」及びＬＳＩ
１１１の信号ピン「７１」という様に同一の番号の信号
ピン同士を接続する必要があるので、全ての布線を互い
に交差させなければならない。In this case, as shown in the figure on the left side, the LSI 101 is set so that certain sides of the input / output signal pins 122 overlap each other.
And 111 are naturally arranged. However, in the LSIs 101 and 111 according to the prior art, the L
The signal pin “0” of the SI 101 and the signal pin “0” of the LSI 111 and the signal pin “71” of the LSI 101 and the LSI
Since it is necessary to connect signal pins of the same number such as signal pin “71” of 111, all the wirings must cross each other.
【００３４】これに対し図１に示した様に本実施形態の
半導体集積回路のＬＳＩ２０１及び２１１では、布線を
互いに交差させることなく行えるので、布線領域を最小
化することができ、またクロストークノイズ等による信
号品質の劣化を防止することができる。On the other hand, as shown in FIG. 1, in the LSIs 201 and 211 of the semiconductor integrated circuit of this embodiment, the wiring can be performed without crossing each other, so that the wiring area can be minimized, and It is possible to prevent signal quality from deteriorating due to talk noise or the like.
【００３５】次に図３により、本実施形態の半導体集積
回路による入出力信号ピン配置を実現するＬＳＩ内部の
接続構成について説明する。Next, referring to FIG. 3, a description will be given of a connection configuration inside an LSI for realizing the input / output signal pin arrangement by the semiconductor integrated circuit of this embodiment.
【００３６】図３は本実施形態の入出力信号ピン配置に
対応するＬＳＩ内部の接続構成を示す図である。ＬＳＩ
３０１は従来技術により相互に接続される半導体集積回
路である。ピンパッド３０２はＬＳＩ３０１の信号が観
測されるパッドである。入出力バッファ３０３はＬＳＩ
３０１の入出力用のバッファである。FIG. 3 is a diagram showing a connection configuration inside the LSI corresponding to the input / output signal pin arrangement of the present embodiment. LSI
Reference numeral 301 denotes a semiconductor integrated circuit connected to each other by a conventional technique. The pin pad 302 is a pad on which signals of the LSI 301 are observed. The input / output buffer 303 is an LSI
Reference numeral 301 denotes an input / output buffer.
【００３７】出力信号群３０４はＬＳＩ３０１の内部論
理から入出力バッファ３０３へ出力される信号群であ
る。入力信号群３０５は入出力バッファ３０３からＬＳ
Ｉ３０１の内部論理へ入力される信号群である。ＬＳＩ
３１１は本実施形態により相互に接続される半導体集積
回路である。The output signal group 304 is a signal group output from the internal logic of the LSI 301 to the input / output buffer 303. The input signal group 305 is transmitted from the input / output buffer 303 to the LS
This is a signal group input to the internal logic of I301. LSI
Reference numeral 311 denotes semiconductor integrated circuits connected to each other according to the present embodiment.
【００３８】ピンパッド３１２はＬＳＩ３１１の信号が
観測されるパッドである。入出力バッファ３１３はＬＳ
Ｉ３１１の入出力用のバッファである。出力信号群３１
４はＬＳＩ３１１の内部論理から入出力バッファ３１３
へ出力される信号群である。入力信号群３１５は入出力
バッファ３１３からＬＳＩ３１１の内部論理へ入力され
る信号群である。The pin pad 312 is a pad on which signals of the LSI 311 are observed. The input / output buffer 313 is LS
This is an input / output buffer of I311. Output signal group 31
4 is an input / output buffer 313 from the internal logic of the LSI 311.
This is a group of signals output to. The input signal group 315 is a signal group input from the input / output buffer 313 to the internal logic of the LSI 311.
【００３９】図３（１）は従来技術によるＬＳＩ３０１
の内部の接続構成を表している。図３（１）では図２と
同様に、相互接続に使用する７２本の各入出力信号ピン
に対して「０」から「７１」までの番号を付している。FIG. 3A shows an LSI 301 according to the prior art.
Represents the internal connection configuration. In FIG. 3 (1), similarly to FIG. 2, each of the 72 input / output signal pins used for interconnection is numbered from “0” to “71”.
【００４０】従来技術では各入出力信号ピンの出力信号
と入力信号は同一の意味を持つ信号になっているので、
ＬＳＩ３０１の内部論理から入出力バッファ３０３への
出力信号群３０４と、入出力バッファ３０３からＬＳＩ
３０１の内部論理への入力信号群３０５とは全く同一の
対応になっており、図３（１）に示す様に信号ピン
「０」に接続する入出力バッファ３０３には出力信号群
３０４の「０」番と入力信号群３０５の「０」番が接続
されている。In the prior art, the output signal and the input signal of each input / output signal pin have the same meaning.
An output signal group 304 from the internal logic of the LSI 301 to the input / output buffer 303;
The input signal group 305 to the internal logic 301 has exactly the same correspondence, and as shown in FIG. 3A, the input / output buffer 303 connected to the signal pin “0” stores “ The number “0” is connected to the number “0” of the input signal group 305.
【００４１】一方図３（２）は本実施形態の半導体集積
回路によるＬＳＩ３１１の内部の接続構成を表してい
る。図３（２）では図１と同様に、相互接続に使用する
７２本の各入出力信号ピンに対して「０／７１」から
「７１／０」までの番号を付している。On the other hand, FIG. 3B shows a connection configuration inside the LSI 311 by the semiconductor integrated circuit of this embodiment. In FIG. 3 (2), similarly to FIG. 1, numbers from "0/71" to "71/0" are assigned to each of the 72 input / output signal pins used for interconnection.
【００４２】本実施形態の半導体集積回路では各入出力
信号ピンの出力信号と入力信号とが異なる意味を持つ信
号になる様にする為、ＬＳＩ３１１の内部論理から入出
力バッファ３１３への出力信号群３１４と、入出力バッ
ファ３１３からＬＳＩ３１１の内部論理への入力信号群
３１５とが異なる対応となる様にしている。In the semiconductor integrated circuit of this embodiment, in order to make the output signal of each input / output signal pin and the input signal have a different meaning, the output signal group from the internal logic of the LSI 311 to the input / output buffer 313 314 and the input signal group 315 from the input / output buffer 313 to the internal logic of the LSI 311 have different correspondences.
【００４３】例えば図３（２）に示す様に、信号ピン
「０／７１」に接続する入出力バッファ３１３には出力
信号群３１４の「０」番と入力信号群３１５の「７１」
番が接続される。これにより、各入出力信号ピンの出力
信号と入力信号とを異なる意味を持つ信号に割り当てる
ことができる。ここで一部の入出力バッファ３１３につ
いては入力信号及び出力信号を同じ意味を持つ信号とす
ることもできるのは明らかである。For example, as shown in FIG. 3 (2), the input / output buffer 313 connected to the signal pin “0/71” has “0” of the output signal group 314 and “71” of the input signal group 315.
Is connected. Thus, the output signal and the input signal of each input / output signal pin can be assigned to signals having different meanings. Here, it is apparent that the input signal and the output signal of some of the input / output buffers 313 can be signals having the same meaning.
【００４４】ところで、図３において入出力バッファ３
１３にＣＭＯＳ(Complementary Metal Oxide Semicondu
ctor)−ＬＳＩ等で通例使用されるトライステート制御
による入出力制御機能を有するバッファを使用した場
合、図３（２）で入力信号及び出力信号として同一の入
出力バッファ３１３に接続できるのは、入出力制御タイ
ミングが共通な信号の組合せに限られてしまう。Incidentally, in FIG.
13 CMOS (Complementary Metal Oxide Semicondu
When a buffer having an input / output control function by tri-state control, which is generally used in an LSI or the like, is used, the same input / output buffer 313 can be connected as an input signal and an output signal in FIG. The input / output control timing is limited to a combination of common signals.
【００４５】この為本実施形態の半導体集積回路では、
入出力制御タイミングが異なる信号を組み合わせる場
合、或いは、入力専用信号と出力専用信号を組み合わせ
て入出力信号とする場合には、ＬＳＩ３１１の入出力バ
ッファ３１３として３値論理による同時双方向伝送回路
を適用する様にした。Therefore, in the semiconductor integrated circuit of the present embodiment,
When combining signals having different input / output control timings or combining input-only signals and output-only signals to form input / output signals, a simultaneous bidirectional transmission circuit using ternary logic is applied as the input / output buffer 313 of the LSI 311. I did it.
【００４６】なお同時双方向伝送回路については、例え
ば“Ａ ＣＭＯＳ Ｇａｔｅ Ａｒｒａｙ ｗｉｔｈ ６０
０Ｍｂ／ｓ Ｓｉｍｕｌｔａｎｅｏｕｓ Ｂｉｄｉｒｅｃ
ｔｉｏｎａｌ Ｉ／Ｏ Ｃｉｒｃｕｉｔｓ”；ＩＳＳＣＣ
９５ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅ
ｒｓ、ｐｐ．４０−４１；ＩＥＥＥ；ＩＳＢＮ０−７８
０３−２４９５−１／９５等に記載されている。The simultaneous bidirectional transmission circuit is described in, for example, “A CMOS Gate Array with 60”.
0Mb / s Simultaneous Bidirec
tial I / O Circuits "; ISSCC
95 Digest of Technical Paper
rs, pp. 40-41; IEEE; ISBN0-78
03-2495 / 95.
【００４７】図４は本実施形態の３値論理による同時双
方向伝送回路の入出力バッファ構成を示す図である。図
４に示す様に本実施形態の入出力バッファ４０１は、出
力信号４０２と、入力信号４０３と、出力ドライバ回路
４０４と、入力ドライバ回路４０５と、ピンパッド４０
６と、参照電圧選択回路４０７とを有している。FIG. 4 is a diagram showing an input / output buffer configuration of the ternary simultaneous bidirectional transmission circuit of the present embodiment. As shown in FIG. 4, the input / output buffer 401 of the present embodiment includes an output signal 402, an input signal 403, an output driver circuit 404, an input driver circuit 405, and a pin pad 40.
6 and a reference voltage selection circuit 407.
【００４８】出力信号４０２はＬＳＩ内部論理から出力
する信号である。入力信号４０３はＬＳＩ内部論理へ入
力する信号である。出力ドライバ回路４０４は出力信号
４０２に対して必要なインピーダンス制御を行って２値
出力を生成する回路である。The output signal 402 is a signal output from the LSI internal logic. The input signal 403 is a signal input to the LSI internal logic. The output driver circuit 404 is a circuit that performs necessary impedance control on the output signal 402 and generates a binary output.
【００４９】入力ドライバ回路４０５は選択された参照
電圧と３値論理の状態を比較し、比較結果を入力信号４
０３の２値入力とする回路である。ピンパッド４０６は
３値論理により同時双方向伝送信号が観測されるパッド
である。参照電圧選択回路４０７は出力信号４０２の論
理値によって２種類の参照電圧の一方を選択する回路で
ある。The input driver circuit 405 compares the selected reference voltage with the ternary logic state and outputs the comparison result to the input signal 4.
03 is a circuit for binary input. The pin pad 406 is a pad on which a simultaneous bidirectional transmission signal is observed by ternary logic. The reference voltage selection circuit 407 is a circuit that selects one of two types of reference voltages according to the logical value of the output signal 402.
【００５０】図４においてＬＳＩ内部論理からの出力信
号４０２とＬＳＩ内部論理への入力信号４０３は通常の
２値論理信号で、ピンパッド４０６では３値論理による
同時双方向伝送信号が観測される様になっている。In FIG. 4, an output signal 402 from the LSI internal logic and an input signal 403 to the LSI internal logic are ordinary binary logic signals, and a simultaneous bidirectional transmission signal based on ternary logic is observed at the pin pad 406. Has become.
【００５１】３値論理は論理的に「０」、「１」または
「２」の３状態になり得るもので、２個のＬＳＩ３１１
を相互接続した場合、相互接続された信号ピンのピンパ
ッド４０６は、２個のＬＳＩ３１１からの２値出力
（「０」または「１」）の和の状態になる。出力ドライ
バ回路４０４は、出力信号４０２に対して必要なインピ
ーダンス制御を行ってその出力を上記２値出力とする。The ternary logic can logically be in three states of “0”, “1” or “2”.
Are interconnected, the pin pad 406 of the interconnected signal pins is in the state of the sum of binary outputs ("0" or "1") from the two LSIs 311. The output driver circuit 404 performs necessary impedance control on the output signal 402 and outputs the binary output.
【００５２】参照電圧選択回路４０７は、出力信号４０
２の論理値によって２種類の参照電圧の一方を選択す
る。２種類の参照電圧は３値論理の「０」と「１」の間
及び「１」と「２」の間に設定されるもので、出力信号
４０２が「０」の場合は「０」と「１」の間、「１」の
場合は「１」と「２」の間が各々選択される。The reference voltage selection circuit 407 outputs the output signal 40
One of two types of reference voltages is selected according to the logical value of 2. The two types of reference voltages are set between “0” and “1” and between “1” and “2” of the ternary logic, and “0” when the output signal 402 is “0”. Between “1” and “1”, between “1” and “2” are selected.
【００５３】入力ドライバ回路４０５は、選択された参
照電圧と３値論理の状態を比較し、比較結果を入力信号
４０３の２値入力とする。これにより入力信号４０３の
値は、出力信号４０２の値によらず、２個のＬＳＩ３１
１の内の他方からの出力値と一致するので、同時双方向
伝送を行うことができる。The input driver circuit 405 compares the selected reference voltage with a ternary logic state, and uses the comparison result as a binary input of the input signal 403. As a result, the value of the input signal 403 can be changed regardless of the value of the output signal 402.
Since the output value coincides with the output value from the other one, simultaneous bidirectional transmission can be performed.
【００５４】出力信号４０２と入力信号４０３は、図３
（２）と同様に異なる意味を持つ信号の組合せとするこ
とができるので、本実施形態の半導体集積回路では、入
出力制御タイミングが異なる信号の組み合わせ、或い
は、入力専用信号と出力専用信号の組み合わせを行って
入出力信号とすることができる。The output signal 402 and the input signal 403 are shown in FIG.
Since a combination of signals having different meanings can be made as in (2), in the semiconductor integrated circuit of this embodiment, a combination of signals having different input / output control timings, or a combination of input-only signals and output-only signals To obtain an input / output signal.
【００５５】さて、ＬＳＩ３１１を３個以上バス接続す
る場合には、従来技術の様に各入出力信号ピンの入力信
号及び出力信号が同じ意味を持つ信号であることが要求
されることがある。この為、本実施形態の半導体集積回
路では図３（１）の様に各入出力信号ピンの入力信号及
び出力信号が同一の意味を持つ信号である構成と、図３
（２）の様に各入出力信号ピンの入力信号及び出力信号
が異なる意味を持つ信号である構成とを、モード設定に
よって切り替えられる様にした。When three or more LSIs 311 are connected by bus, it is sometimes required that the input signal and the output signal of each input / output signal pin have the same meaning as in the prior art. Therefore, in the semiconductor integrated circuit of this embodiment, the input signal and the output signal of each input / output signal pin are the signals having the same meaning as shown in FIG.
The configuration in which the input signal and the output signal of each input / output signal pin are signals having different meanings as in (2) can be switched by mode setting.
【００５６】以下図５を用いて、上記切り替えが可能な
構成について説明する。上記切り替えが可能な構成とし
て、図５（１）と図５（２）の２通りを示す。Hereinafter, a configuration in which the above switching is possible will be described with reference to FIG. FIGS. 5A and 5B show two possible configurations for the above switching.
【００５７】図５は本実施形態の接続切り替え機能を備
えるＬＳＩ内部の接続構成を示す図である。図５に示す
様に本実施形態のＬＳＩ５０１は、ピンパッド５０２
と、入出力バッファ５０３と、モード信号５０４と、出
力信号群５１１と、選択回路５１２と、入力信号群５１
３と、選択回路５２２とを有している。FIG. 5 is a diagram showing a connection configuration inside an LSI having a connection switching function according to this embodiment. As shown in FIG. 5, the LSI 501 of the present embodiment has a pin pad 502
, Input / output buffer 503, mode signal 504, output signal group 511, selection circuit 512, input signal group 51
3 and a selection circuit 522.
【００５８】ピンパッド５０２はＬＳＩ５０１の入出力
信号が観測されるパッドである。入出力バッファ５０３
は出力信号群５１１または入力信号群５１３をピンパッ
ド５０２に接続する入出力用のバッファである。The pin pad 502 is a pad on which input / output signals of the LSI 501 are observed. I / O buffer 503
Reference numeral denotes an input / output buffer for connecting the output signal group 511 or the input signal group 513 to the pin pad 502.
【００５９】モード信号５０４は選択回路５１２または
選択回路５２２のモードを選択する信号である。出力信
号群５１１はＬＳＩ５０１の内部論理から入出力バッフ
ァ５０３へ出力される信号群である。選択回路５１２は
モード信号５０４により入力信号群５１３への信号を選
択する回路である。The mode signal 504 is a signal for selecting the mode of the selection circuit 512 or 522. The output signal group 511 is a signal group output from the internal logic of the LSI 501 to the input / output buffer 503. The selection circuit 512 is a circuit that selects a signal to the input signal group 513 according to the mode signal 504.
【００６０】入力信号群５１３は入出力バッファ５０３
からＬＳＩ５０１の内部論理へ入力される信号群であ
る。選択回路５２２はモード信号５０４により出力信号
群５１１からの信号を選択する回路である。The input signal group 513 includes an input / output buffer 503
Are input to the internal logic of the LSI 501. The selection circuit 522 is a circuit that selects a signal from the output signal group 511 according to the mode signal 504.
【００６１】図５では入力信号及び出力信号の組合せが
モードによって変わる為、各入出力信号ピンに説明の便
宜上Ｄ０からＤ７１までの番号を付している。In FIG. 5, since the combination of the input signal and the output signal changes depending on the mode, the respective input / output signal pins are numbered D0 to D71 for convenience of explanation.
【００６２】図５（１）では、上記切り替えを入出力バ
ッファ５０３から内部論理へ入力する入力信号群５１３
に対する選択によって行っている。In FIG. 5A, an input signal group 513 for inputting the above switching from the input / output buffer 503 to the internal logic.
Is done by choosing against.
【００６３】選択回路５１２は、モード信号５０４の値
に従い、例えば信号ピンＤ０からの入力と信号ピンＤ７
１からの入力を受け、図３（１）の様にＤ０が「０」で
Ｄ７１が「７１」であるモードの場合には信号ピンＤ０
からの入力を選択して入力信号群５１３の「０」とし、
また図３（２）の様にＤ０が「０／７１」でＤ７１が
「７１／０」であるモードの場合には信号ピンＤ７１か
らの入力を選択して入力信号群５１３の「０」とする。According to the value of the mode signal 504, the selection circuit 512, for example, receives the input from the signal pin D0 and the signal pin D7.
In the mode where D0 is "0" and D71 is "71" as shown in FIG.
Is selected as “0” in the input signal group 513,
In the case of the mode in which D0 is “0/71” and D71 is “71/0” as shown in FIG. 3B, the input from the signal pin D71 is selected and “0” of the input signal group 513 is selected. I do.
【００６４】モード信号５０４の値は、ＬＳＩ５０１の
使用方法に応じてＬＳＩ５０１の内部レジスタへの設定
或いはＬＳＩ５０１の外部ピンへの入力値等によって設
定される。これにより上記切り替えを行うことができ
る。The value of the mode signal 504 is set by setting an internal register of the LSI 501 or an input value to an external pin of the LSI 501 according to the usage of the LSI 501. Thereby, the switching can be performed.
【００６５】図５（２）では、上記切り替えを内部論理
から入出力バッファ５０３へ出力する出力信号群５１１
に対する選択によって行っている。In FIG. 5B, an output signal group 511 for outputting the above switching from the internal logic to the input / output buffer 503 is shown.
Is done by choosing against.
【００６６】選択回路５２２は、モード信号５０４の値
に従い、例えば出力信号群５１１の「０」からの出力と
「７１」からの出力を受け、Ｄ０が「０」でＤ７１が
「７１」であるモードの場合には「０」からの出力を選
択して入出力バッファ５０３からＤ０へ出力し、Ｄ０が
「７１／０」でＤ７１が「０／７１」であるモードの場
合には「７１」からの出力を選択して入出力バッファ５
０３からＤ０へ出力する。The selection circuit 522 receives, for example, the output from the output signal group 511 from “0” and the output from “71” in accordance with the value of the mode signal 504, where D0 is “0” and D71 is “71”. In the case of the mode, the output from “0” is selected and output from the input / output buffer 503 to D0, and in the mode in which D0 is “71/0” and D71 is “0/71”, “71” Select output from I / O buffer 5
03 to D0.
【００６７】入力信号群５１３に対する選択の場合と同
様に、モード信号５０４の値は、ＬＳＩ５０１の使用方
法に応じてＬＳＩ５０１の内部レジスタへの設定或いは
ＬＳＩ５０１の外部ピンへの入力値等によって設定され
る。これにより上記切り替えを行うことができる。As in the case of selecting the input signal group 513, the value of the mode signal 504 is set by setting an internal register of the LSI 501 or an input value to an external pin of the LSI 501 according to the usage of the LSI 501. . Thereby, the switching can be performed.
【００６８】図５における選択回路５１２及び選択回路
５２２はＬＳＩ５０１の内部論理に含めることができ
る。また図３及び図５では記載を省いてあるが、各入出
力バッファと各入出力信号群との間や、各入出力信号群
と各選択回路との間に必要に応じて順序論理或いは組合
せ論理を挿入しても良い。The selection circuits 512 and 522 in FIG. 5 can be included in the internal logic of the LSI 501. Although not shown in FIGS. 3 and 5, the order logic or combination between each input / output buffer and each input / output signal group or between each input / output signal group and each selection circuit as necessary. Logic may be inserted.
【００６９】以下、本実施形態の半導体集積回路のバス
変換アダプタへの適用の例を図６を用いて説明する。Hereinafter, an example of application of the semiconductor integrated circuit of the present embodiment to a bus conversion adapter will be described with reference to FIG.
【００７０】図６は本実施形態のバス変換アダプタのハ
ードウェア構成を示す図である。ＬＳＩ６０１はシステ
ムバスと複数のＩ／Ｏバスとの間のバス変換を行う半導
体集積回路である。ボンディングパッド６０２はＬＳＩ
６０１のボンディング用のパッドである。１ピンマーク
６０３はＬＳＩ６０１の向きを示すマークである。FIG. 6 is a diagram showing a hardware configuration of the bus conversion adapter of the present embodiment. The LSI 601 is a semiconductor integrated circuit that performs bus conversion between a system bus and a plurality of I / O buses. The bonding pad 602 is an LSI
Reference numeral 601 denotes a bonding pad. The one-pin mark 603 is a mark indicating the direction of the LSI 601.
【００７１】領域６１１はシステムバスインタフェース
の半分が割り当てられたボンディングパッド６０２の部
分である。領域６１２は２個のＬＳＩ６０１を相互に接
続する信号ピンが割り当てられたボンディングパッド６
０２の部分である。An area 611 is a portion of the bonding pad 602 to which half of the system bus interface is allocated. A region 612 is a bonding pad 6 to which signal pins for interconnecting the two LSIs 601 are assigned.
02.
【００７２】領域６１３は４系統のＩ／Ｏインタフェー
スが割り当てられたボンディングパッド６０２の４つの
部分である。ＬＳＩ６２１及び６２４は相互に接続さ
れ、それぞれシステムバスと４系統のＩ／Ｏバスとの間
のバス変換を行う半導体集積回路である。The areas 613 are four parts of the bonding pad 602 to which four I / O interfaces are allocated. The LSIs 621 and 624 are semiconductor integrated circuits that are mutually connected and perform bus conversion between a system bus and four I / O buses.
【００７３】ボンディングパッド６２２はＬＳＩ６２１
のボンディング用のパッドである。１ピンマーク６２３
及び６２５は各々ＬＳＩ６２１及び６２４の向きを示す
マークである。パッケージ基板６３１はＬＳＩ６２１及
び６２４を両面の同じ位置に配置する形で両面実装する
基板である。The bonding pad 622 is an LSI 621
Pad for bonding. 1 pin mark 623
And 625 are marks indicating the directions of the LSIs 621 and 624, respectively. The package substrate 631 is a substrate on which both sides of the LSI 621 and 624 are mounted at the same position on both sides.
【００７４】システムバスインタフェース用コネクタ６
３２はＬＳＩ６２１及び６２４をシステムバスと接続す
るコネクタである。Ｉ／Ｏインタフェース用コネクタ６
３３はＬＳＩ６２１及び６２４をＩ／Ｏバスと接続する
コネクタである。System bus interface connector 6
A connector 32 connects the LSIs 621 and 624 to the system bus. I / O interface connector 6
A connector 33 connects the LSIs 621 and 624 to the I / O bus.
【００７５】スルーホール６３４はＬＳＩ６２１及び６
２４を相互接続する接続部である。信号群６４１及び６
４２は各々ＬＳＩ６２１及び６２４とシステムバスイン
タフェース用コネクタ６３２とを接続する信号線であ
る。信号群６４３〜６５０はＬＳＩ６２１及び６２４と
Ｉ／Ｏインタフェース用コネクタ６３３とを接続する各
４系統の信号線である。The through holes 634 are provided for the LSIs 621 and 6
24 are interconnecting parts. Signal groups 641 and 6
A signal line 42 connects the LSIs 621 and 624 to the system bus interface connector 632, respectively. The signal groups 643 to 650 are four signal lines for connecting the LSIs 621 and 624 and the I / O interface connector 633, respectively.
【００７６】図６（１）は本実施形態の半導体集積回路
を適用したバス変換ＬＳＩ６０１の鳥瞰図である。FIG. 6A is a bird's-eye view of a bus conversion LSI 601 to which the semiconductor integrated circuit of this embodiment is applied.
【００７７】ＬＳＩ６０１はボールグリッドアレイパッ
ケージによる半導体集積回路で、ボンディングパッド６
０２は透過的な位置を表しており、実際にはバス変換Ｌ
ＳＩ６０１の裏面にある。An LSI 601 is a semiconductor integrated circuit using a ball grid array package, and has bonding pads 6.
02 represents a transparent position.
It is on the back of SI601.
【００７８】バス変換ＬＳＩ６０１はＬＳＩ６２１及び
６２４の様に２個１組で使用され、コンピュータシステ
ムのシステムバスに接続し、８系統のＩ／Ｏインタフェ
ースとのバス変換を行う機能を有する。２個のＬＳＩは
システムバスのインタフェースに半分ずつ接続され、モ
ード設定でいずれの半分に接続するかが切り替えられる
様になっている。The bus conversion LSI 601 is used as a set of two like the LSIs 621 and 624, and has a function of connecting to a system bus of a computer system and performing bus conversion with eight I / O interfaces. The two LSIs are connected to the interface of the system bus in half at a time, and which of the two is connected can be switched by mode setting.
【００７９】図６（１）において、ＬＳＩ６０１のボン
ディングパッド群は６個の部分に分けられており、領域
６１１にはシステムバスインタフェースの半分、領域６
１２には２個のＬＳＩを相互に接続する信号ピン、４個
の領域６１３には４系統のＩ／Ｏインタフェースが割り
当てられている。図６においては説明の便宜上、これら
の部分を実線で区切って示している。In FIG. 6A, the bonding pad group of the LSI 601 is divided into six parts, and the area 611 is a half of the system bus interface,
Reference numeral 12 denotes signal pins for interconnecting two LSIs, and four regions 613 are assigned four I / O interfaces. In FIG. 6, for convenience of explanation, these parts are shown by being separated by solid lines.
【００８０】図６（２）に２個のＬＳＩ６２１及び６２
４を使用したバス変換アダプタの実装構成を示す。図６
（２）は２個のＬＳＩ６２１及び６２４をパッケージ基
板６３１の両面の同じ位置に配置する形で両面実装した
場合を示しており、左側がパッケージ基板６３１に対し
て水平に見た図で、右側が対応する鳥瞰図になってい
る。白抜きの１ピンマーク６２５は透過的な位置表示に
なっており、ボンディングパッド６０２は鳥瞰図におい
て、またスルーホール６３４は左側図において、透過的
な位置表示になっている。FIG. 6B shows two LSIs 621 and 62
4 shows a mounting configuration of a bus conversion adapter using the C.4. FIG.
(2) shows a case where two LSIs 621 and 624 are mounted on both sides of the package substrate 631 at the same position on both sides, and the left side is a diagram viewed horizontally with respect to the package substrate 631, and the right side is shown. It is the corresponding bird's-eye view. The white one-pin mark 625 is a transparent position indicator, the bonding pad 602 is a transparent position indicator in a bird's-eye view, and the through-hole 634 is a transparent position indicator in the left-hand diagram.
【００８１】図６（２）においてＬＳＩ６２１及び６２
４は異なるモードに設定されており、２個１組でシステ
ムバスインタフェースに接続する。そしてＬＳＩ６２１
及び６２４を相互に接続する信号ピンを介してデータ・
制御情報等の交換を行いながらバス変換を行い、各々が
４系統ずつのＩ／Ｏインタフェースに接続することで全
体として８系統のＩ／Ｏインタフェースに接続してい
る。In FIG. 6B, the LSIs 621 and 62
4 are set to different modes, and two sets are connected to the system bus interface. And LSI 621
And 624 are interconnected by a data pin.
Bus conversion is performed while exchanging control information and the like, and each of the buses is connected to four I / O interfaces, thereby connecting to eight I / O interfaces as a whole.
【００８２】システムバスインタフェースはシステムバ
スインタフェース用コネクタ６３２で接続され、信号群
６４１と６４２が各々ＬＳＩ６２１及び６２４の領域６
１１から半分ずつ接続されている。The system bus interface is connected by a system bus interface connector 632, and the signal groups 641 and 642 are connected to the area 6 of the LSIs 621 and 624, respectively.
It is connected by half from 11.
【００８３】また８系統のＩ／Ｏインタフェースは８個
のＩ／Ｏインタフェース用コネクタ６３３で接続され、
信号群６４３〜６５０が各々ＬＳＩ６２１及び６２４の
領域６１３から４系統ずつ接続されている。The eight I / O interfaces are connected by eight I / O interface connectors 633.
Signal groups 643 to 650 are connected to the LSIs 621 and 624 from the area 613 by four systems.
【００８４】２個のＬＳＩ６２１及び６２４は、領域６
１２の信号ピンにより相互に接続されるが、図６（２）
では２個のＬＳＩ６２１及び６２４の領域６１２は鳥瞰
図において丁度表裏で重なる様に設定されている。The two LSIs 621 and 624 are in the area 6
Although they are connected to each other by 12 signal pins, FIG.
In this example, the areas 612 of the two LSIs 621 and 624 are set so as to overlap exactly on the front and back sides in the bird's-eye view.
【００８５】ここで領域６１２におけるピン配置を図６
（３）に示す。図６（３）では領域６１２内の５４個の
ボンディングパッド６０２について、図１と同様に「出
力／入力」の形式で「０／５３」から「５３／０」まで
の番号を付している。Here, the pin arrangement in the area 612 is shown in FIG.
It is shown in (3). In FIG. 6 (3), 54 bonding pads 602 in the area 612 are numbered from “0/53” to “53/0” in the form of “output / input” as in FIG. .
【００８６】この場合上記番号付けは、例えばＬＳＩ６
２１の「０／５３」とＬＳＩ６２４の「５３／０」が、
図６（２）の鳥瞰図において丁度表裏で重なる等、対称
な番号が図６（２）の鳥瞰図において丁度表裏で重なる
様に配置されている。In this case, the above numbering is performed, for example, by using the LSI 6
21 “0/53” and LSI 624 “53/0”
Symmetric numbers are arranged so that they just overlap on the front and back in the bird's-eye view of FIG. 6 (2), for example, they just overlap on the front and back in the bird's-eye view of FIG. 6 (2).
【００８７】この様な配置は、領域内のボンディングパ
ッド群全体が表裏で重なる場合には常に可能であり、一
部については入力信号及び出力信号が同じ意味を持つ信
号になる場合もある。Such an arrangement is always possible when the entire bonding pad group in the region overlaps on the front and back, and in some cases, the input signal and the output signal may have the same meaning.
【００８８】本実施形態の半導体集積回路による上記の
配置により、２個のＬＳＩ６２１及び６２４の領域６１
２の信号ピンは、丁度表裏で重なるボンディングパッド
同士を接続することで全て接続できる。With the above arrangement of the semiconductor integrated circuit of this embodiment, the area 61 of the two LSIs 621 and 624
The two signal pins can be all connected by connecting the bonding pads that overlap just on the front and back.
【００８９】これにより図６（２）では、２個のＬＳＩ
６２１及び６２４の領域６１２の信号ピンは全てスルー
ホール６３４のみで接続されており、その布線は最短距
離で良く、布線領域を最小化することができ、またクロ
ストークノイズ等による信号品質の劣化も生じない。As a result, in FIG. 6B, two LSIs
All signal pins in the area 612 of 621 and 624 are connected only by the through-hole 634, and the wiring may be the shortest distance, the wiring area can be minimized, and the signal quality due to crosstalk noise and the like can be reduced. No degradation occurs.
【００９０】以上説明した様に本実施形態の半導体集積
回路によれば、複数の半導体集積回路を相互に接続する
各入出力信号ピンの入力信号及び出力信号に異なる意味
を持つ信号を割り当てるので、複数の半導体集積回路を
相互接続する際に布線領域を最小化し、クロストークノ
イズ等による信号品質の劣化をなくすことが可能であ
る。As described above, according to the semiconductor integrated circuit of the present embodiment, signals having different meanings are assigned to the input signal and the output signal of each input / output signal pin for interconnecting a plurality of semiconductor integrated circuits. When interconnecting a plurality of semiconductor integrated circuits, it is possible to minimize the wiring area and eliminate signal quality degradation due to crosstalk noise or the like.
【００９１】[0091]
【発明の効果】本発明によれば複数の半導体集積回路を
相互に接続する各入出力信号ピンの入力信号及び出力信
号に異なる意味を持つ信号を割り当てるので、複数の半
導体集積回路を相互接続する際に布線領域を最小化し、
クロストークノイズ等による信号品質の劣化をなくすこ
とが可能である。According to the present invention, signals having different meanings are assigned to input signals and output signals of input / output signal pins for interconnecting a plurality of semiconductor integrated circuits, so that a plurality of semiconductor integrated circuits are interconnected. When minimizing the wiring area,
It is possible to eliminate signal quality deterioration due to crosstalk noise or the like.
【図１】本実施形態の相互接続時の布線を示す図であ
る。FIG. 1 is a diagram illustrating wiring when interconnecting according to an embodiment.
【図２】従来の相互接続時の布線を示す図である。FIG. 2 is a diagram showing wiring in a conventional interconnection.
【図３】本実施形態の入出力信号ピン配置に対応するＬ
ＳＩ内部の接続構成を示す図である。FIG. 3 illustrates an L corresponding to an input / output signal pin arrangement according to the embodiment;
FIG. 3 is a diagram illustrating a connection configuration inside an SI.
【図４】本実施形態の３値論理による同時双方向伝送回
路の入出力バッファ構成を示す図である。FIG. 4 is a diagram showing an input / output buffer configuration of a ternary simultaneous bidirectional transmission circuit according to the embodiment;
【図５】本実施形態の接続切り替え機能を備えるＬＳＩ
内部の接続構成を示す図である。FIG. 5 illustrates an LSI having a connection switching function according to the embodiment;
FIG. 3 is a diagram illustrating an internal connection configuration.
【図６】本実施形態のバス変換アダプタのハードウェア
構成を示す図である。FIG. 6 is a diagram illustrating a hardware configuration of a bus conversion adapter according to the present embodiment.
２０１及び２１１…ＬＳＩ、２０２及び２１２…１ピン
マーク、２２１…パッケージ基板、２２２…入出力信号
ピン、２２３…スルーホール、１０１及び１１１…ＬＳ
Ｉ、１０２及び１１２…１ピンマーク、１２１…パッケ
ージ基板、１２２…入出力信号ピン、３０１…ＬＳＩ、
３０２…ピンパッド、３０３…入出力バッファ、３０４
…出力信号群、３０５…入力信号群、３１１…ＬＳＩ、
３１２…ピンパッド、３１３…入出力バッファ、３１４
…出力信号群、３１５…入力信号群、４０１…入出力バ
ッファ、４０２…出力信号、４０３…入力信号、４０４
…出力ドライバ回路、４０５…入力ドライバ回路、４０
６…ピンパッド、４０７…参照電圧選択回路、５０１…
ＬＳＩ、５０２…ピンパッド、５０３…入出力バッフ
ァ、５０４…モード信号、５１１…出力信号群、５１２
…選択回路、５１３…入力信号群、５２２…選択回路、
６０１…ＬＳＩ、６０２…ボンディングパッド、６０３
…１ピンマーク、６１１…領域、６１２…領域、６１３
…領域、６２１及び６２４…ＬＳＩ、６２２…ボンディ
ングパッド、６２３及び６２５…１ピンマーク、６３１
…パッケージ基板、６３２…システムバスインタフェー
ス用コネクタ、６３３…Ｉ／Ｏインタフェース用コネク
タ、６３４…スルーホール、６４１及び６４２…信号
群、６４３〜６５０…信号群。201 and 211: LSI, 202 and 212: 1 pin mark, 221: Package board, 222: I / O signal pin, 223: Through hole, 101 and 111: LS
I, 102 and 112: 1 pin mark, 121: package board, 122: input / output signal pins, 301: LSI,
302: pin pad, 303: input / output buffer, 304
... output signal group, 305 ... input signal group, 311 ... LSI,
312 pin pad, 313 input / output buffer, 314
... output signal group, 315 ... input signal group, 401 ... input / output buffer, 402 ... output signal, 403 ... input signal, 404
... output driver circuit, 405 ... input driver circuit, 40
6 ... pin pad, 407 ... reference voltage selection circuit, 501 ...
LSI, 502: pin pad, 503: input / output buffer, 504: mode signal, 511: output signal group, 512
... selection circuit, 513 ... input signal group, 522 ... selection circuit,
601: LSI, 602: Bonding pad, 603
... 1 pin mark, 611 ... area, 612 ... area, 613
.. Area, 621 and 624 LSI, 622 bonding pad, 623 and 625 1 pin mark, 631
... package board, 632 ... system bus interface connector, 633 ... I / O interface connector, 634 ... through hole, 641 and 642 ... signal group, 643-650 ... signal group.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 飛田 庸博 神奈川県川崎市幸区鹿島田890番地 株式 会社日立製作所情報・通信開発本部内 ──────────────────────────────────────────────────続 き Continuing from the front page (72) Inventor Yasuhiro Tobita 890 Kashimada, Saiwai-ku, Kawasaki-shi, Kanagawa Prefecture Information and Communication Development Division, Hitachi, Ltd.
Claims (4)
続される半導体集積回路において、 第１の半導体集積回路と第２の半導体集積回路とを相互
に接続する各入出力信号ピンの入力信号及び出力信号に
異なる意味を持つ信号を割り当てる入出力バッファを備
え、 前記入出力バッファは、第１の半導体集積回路の特定の
入出力信号ピンの入力信号と、第２の半導体集積回路の
特定の入出力信号ピンの出力信号とを同一の意味を持つ
信号に割り当てると共に、第１の半導体集積回路の前記
特定の入出力信号ピンの出力信号と、第２の半導体集積
回路の前記特定の入出力信号ピンの入力信号とを同一の
意味を持つ信号に割り当てるものであることを特徴とす
る半導体集積回路。1. A semiconductor integrated circuit interconnected via a plurality of input / output signal pins, wherein an input of each input / output signal pin for interconnecting a first semiconductor integrated circuit and a second semiconductor integrated circuit is provided. An input / output buffer for allocating a signal having a different meaning to a signal and an output signal, wherein the input / output buffer specifies an input signal of a specific input / output signal pin of the first semiconductor integrated circuit and a specific signal of the second semiconductor integrated circuit. Of the input / output signal pins of the first semiconductor integrated circuit and the output signals of the specific input / output signal pins of the first semiconductor integrated circuit and the specific input / output signals of the second semiconductor integrated circuit. A semiconductor integrated circuit wherein an input signal of an output signal pin is assigned to a signal having the same meaning.
てられた複数の入出力信号ピンは、前記第１及び第２の
半導体集積回路を基板実装した際に、前記割り当てられ
た異なる意味を持つ信号の組が等しい入出力信号ピン同
士が対向する様にピン配置されるものであることを特徴
とする請求項１に記載された半導体集積回路。2. A plurality of input / output signal pins to which signals are assigned by the input / output buffer are provided with signals having different meanings when the first and second semiconductor integrated circuits are mounted on a substrate. 2. The semiconductor integrated circuit according to claim 1, wherein the input / output signal pins of the same set are arranged so as to face each other.
信号を同時に伝送可能な同時双方向伝送回路を有するこ
とを特徴とする請求項１または請求項２のいずれかに記
載された半導体集積回路。3. The semiconductor integrated circuit according to claim 1, wherein said input / output buffer has a simultaneous bidirectional transmission circuit capable of transmitting an input signal and an output signal simultaneously.
入力信号及び出力信号が同一の意味を持つ信号となる割
り当てに切り替える選択回路を備えることを特徴とする
請求項１乃至請求項３のいずれか１項に記載された半導
体集積回路。4. A circuit according to claim 1, further comprising a selection circuit for switching the assignment to an assignment in which an input signal and an output signal of a specific input / output signal pin have the same meaning. 2. The semiconductor integrated circuit according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9316899A JPH11150468A (en) | 1997-11-18 | 1997-11-18 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9316899A JPH11150468A (en) | 1997-11-18 | 1997-11-18 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11150468A true JPH11150468A (en) | 1999-06-02 |
Family
ID=18082159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9316899A Pending JPH11150468A (en) | 1997-11-18 | 1997-11-18 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11150468A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6818983B2 (en) | 2001-08-03 | 2004-11-16 | Renesas Technology Corp. | Semiconductor memory chip and semiconductor memory device using the same |
-
1997
- 1997-11-18 JP JP9316899A patent/JPH11150468A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6818983B2 (en) | 2001-08-03 | 2004-11-16 | Renesas Technology Corp. | Semiconductor memory chip and semiconductor memory device using the same |
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