JPH11149859A - 絶縁層上に形成されたシリコン基板上へのフィールドエミッタアレイ製造方法 - Google Patents
絶縁層上に形成されたシリコン基板上へのフィールドエミッタアレイ製造方法Info
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- JPH11149859A JPH11149859A JP25212098A JP25212098A JPH11149859A JP H11149859 A JPH11149859 A JP H11149859A JP 25212098 A JP25212098 A JP 25212098A JP 25212098 A JP25212098 A JP 25212098A JP H11149859 A JPH11149859 A JP H11149859A
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Abstract
が可能であり、大面積に均一な画素を形成できるフィー
ルドエミッタアレイの製造方法と、フィールドエミッタ
アレイが駆動素子であるMOSFETと一体化されるこ
とにより駆動電圧の低い状態で作動が可能であるだけで
なく、画素間の均一性が向上されるMOSFETの一体
化されたフィールドエミッタアレイの製造方法を提供す
る。 【解決手段】 従来の接合隔離方法を用いらずに、SO
I基板を出発基板として選択酸化工程を応用した方法に
よりフィールドエミッタアレイを製造する。
Description
れたシリコン(Silicon-On-Insulator:SOI)基板上
にフィールドエミッタアレイを製造する方法に関するも
のであって、より詳細には、SOI基板上に選択酸化
(LOCOS、局部酸化)技術を用いてMOSFETの
一体化されたフィールドエミッタアレイ及びフィールド
エミッタアレイを同一のシリコン基板上に製造する方法
に関する。
ている選択酸化技術を用いてゲートホールのサイズを減
らすことにより直径0.5μm未満のゲートホールパタ
ーンをドーピングされたシリコン基板に再現性を持つよ
うに製造する低電圧駆動型フィールドエミッタアレイを
製造する方法(特開平9−17335、韓国特許第5,
651,713)と、絶縁層基板上に蒸着された多結晶
或は非晶質シリコン層を用いて大面積であり均一性のあ
るシリコンフィールドエミッタアレイを製造する方法
(特許第2793171号、韓国特許第5,688,7
07)を発明した。
イの製造方法は、ゲート絶縁層を形成する過程において
ゲートホールのサイズを減らす工程を用いてホトマスク
によるサイズよりもっと小さいゲートホールとこれに従
うゲート電極を作り、このようなゲート電極の直径に相
応する小さいサイズの金属電界放出チップを形成して全
体的に小さい素子を作る方法であって、ドーピングされ
たシリコン基板を出発基板とするか石英(quartz)上にド
ーピングされた多結晶シリコン或は非晶質シリコンを蒸
着して出発基板とした。また、前記シリコンフィールド
エミッタアレイの製造方法は絶縁層上に蒸着された多結
晶或は非晶質シリコン層を出発基板として大面積で均一
性のあるように、かつ、画素(pixel) 間の絶縁ができる
大面積のシリコンフィールドエミッタアレイを製造する
方法に関するものであった。
チップのフィールドエミッタアレイとSi−フィールド
エミッタアレイをディスプレイ用のフィールドエミッタ
アレイとして使用しようとする場合にはカソード電極の
相互絶縁のために接合隔離(junction isolation)方法を
使用すべきであるが、このような方法は信頼性が下がる
と共に工程が複雑である問題点があった。即ち、フィー
ルドエミッタディスプレイ(FED)を形成するために
ウェル(well)とゲートが互いに交差する平面構造が求め
られ、前記平面構造上のウェルとゲートとに同時に選択
信号が入ると交差地点の画素から電子が放出されて発光
することがフィールドエミッタディスプレイの基本原型
であるが、前記ウェルとウェルとの間の電気的隔離のた
めの従来の電気的隔離方法は前記のような問題点があっ
た。
問題点を解決するために接合隔離方法は用いられなくカ
ソード電極間に電気的絶縁を達成することができるフィ
ールドエミッタアレイの製造方法が開発した。
絶縁を容易に達成し、小さいゲートホールとこれに従う
ゲート電極を有し、これに相応する小さいサイズの金属
電界放出チップが形成されたフィールドエミッタアレイ
の製造方法を提供することである。
的絶縁が容易に達成され、大面積で均一にシリコン電界
放出チップが形成されたフィールドエミッタアレイの製
造方法を提供することにある。
電気的絶縁が容易であるフィールドエミッタアレイとこ
れを駆動するためのMOSFETを同一基板上に共に具
現することにより駆動電圧を低めると同時にフィールド
エミッタディスプレイの画素間の均一性を向上させるよ
うにしたMOSFETを一体化したフィールドエミッタ
アレイの製造方法を提供することにある。
するために、本発明は、高温でシリコン基板に高濃度の
酸素イオン注入(oxygen implantation) をして形成され
たSOI基板或は二つの基板(最小限一つの基板は酸化
膜を有する)を結合して一面を錬磨して形成されたSO
I基板を出発基板とする。
結晶シリコン層をドーピングし、該ドーピングされたシ
リコン層を高温熱酸化してバッファ酸化膜を形成する。
そして、該バッファ酸化膜上に窒化シリコン膜を形成し
てから窒化シリコン膜ストライプパターニングした後、
カソード電極間の電気的絶縁ができるように前記窒化シ
リコン膜ストライプパターンのない部分のバッファ酸化
膜を食刻した結果露出されたドーピングシリコン層を食
刻する。次に、該窒化シリコン膜ストライプパターン上
に微細な窒化シリコン膜パターンを形成する段階と、該
ドーピングシリコン層を酸化してゲート酸化膜を形成す
る段階と、該窒化シリコン膜パターンを湿式食刻し下に
位置する前記バッファ酸化膜を食刻して除去して前記ド
ーピングシリコン層を露出させる段階と、露出された該
シリコン層を蚕食食刻してゲートホールを形成する段階
と、該シリコン基板上に垂直に蒸着物質を入射させてゲ
ート電極層と前記ゲートホール内の金属層を形成する段
階と、ゲートホール内の金属層上に電界放出チップを形
成する段階を行って、この発明のSOI基板上のフィー
ルドエミッタアレイを製造する。
シリコン層をドーピングし、該ドーピングシリコン層上
に微細な酸化膜ディスクパターンを形成する。そして、
該酸化膜ディスクパターンの下部を除いた部分の前記ド
ーピングシリコン層を等方食刻してシリコンエミッタチ
ップを形成し、カソード電極間の電気的絶縁ができるよ
うにカソードラインの間の前記ドーピングシリコン層を
食刻する。次に、該ドーピングシリコン層を一次酸化し
て酸化膜を形成する段階と、前記酸化シリコン膜上に窒
化シリコン膜を蒸着する段階と、前記シリコンエミッタ
周辺の窒化膜を除いた部分の窒化シリコン膜を除去する
段階と、前記ドーピングシリコン層を対象として二次酸
化をしてゲート酸化膜を形成し前記窒化シリコン膜を除
去する段階と、外部駆動回路とのカソードコンタクトの
ために前記酸化膜の一部を除去して間隙部を形成する段
階と、前記ゲート酸化膜上にゲート金属を蒸着してゲー
ト電極層及びカソードコンタクト部を形成する段階と、
リフトオフ工程により前記シリコンエミッタチップの周
辺の酸化膜と蒸着金属とを除去する段階と、ゲートパタ
ーニング段階を行って、この発明のSOI基板上へのフ
ィールドエミッタアレイを製造する。
シリコン層をドーピングして一定間隔に第1ドーピング
シリコン層及び第2ドーピングシリコン層を形成し、該
第1ドーピングシリコン層上に微細な酸化膜ディスクパ
ターンを形成する。そして、該ディスクパターンの下部
を除いた部分を等方食刻してシリコンエミッタを形成
し、一次酸化により酸化シリコン膜を前記第1ドーピン
グシリコン層、第2ドーピングシリコン層及び単結晶シ
リコン層上に形成する。次に、該酸化シリコン膜上に窒
化シリコン膜を蒸着して異方性食刻をすることにより側
面のみが残るように窒化シリコン膜を除去する段階と、
前記第1ドーピングシリコン層と第2ドーピングシリコ
ン層上に第1感光膜及び第2感光膜を塗布する段階と、
前記第1感光膜と第2感光膜の間にイオン注入してドー
ピングチャネルを形成する段階と、前記第1感光膜及び
第2感光膜を除去し二次酸化してゲート酸化膜を形成す
る段階と、前記窒化シリコン膜側面を除去する段階と、
前記第2ドーピングシリコン層上の酸化膜の一部を除去
してソースコンタクトホールを形成する段階と、前記ゲ
ート酸化膜上にゲート金属を蒸着してゲート電極層及び
ソースコンタクト部を形成する段階と、リフト工程によ
り前記シリコンエミッタチップの周辺の酸化膜と蒸着金
属を除去する段階と、ゲートパターンニング段階を行っ
て、この発明のSOI基板上のフィールドエミッタアレ
イの製造する。
のような接合隔離方法を用いらずに、SOI基板を出発
基板として選択酸化工程を応用した方法によりカソード
電極間の電気的絶縁及び低電圧駆動ができるだけでな
く、カソード間に電気的絶縁を達成すると共に大面積に
均一な画素の形成も可能であるフィールドエミッタアレ
イを製造することができる。
形態に基づき本発明を詳しく説明しようとするが、本発
明は実施形態に限らない。
ッタアレイの製造工程
程を用いたフィールドエミッタディスプレイ用である金
属チップのフィールドエミッタアレイを製造するための
工程図である。
板は4×1017乃至2×1018atoms/cm2の酸素イオ
ンを50−200KeVでシリコン基板にイオン注入を
してから1300℃以上の高温で6時間の間アニリング
して製造した。製造されたSOI基板は、上層は単結晶
シリコン層であり、中間層(buried layer)はシリコン酸
化層10で形成される。SOI基板は該酸素イオン注入
方法の外に基板結合方法(wafer-bondingprocess)により
製造することができ、かつ、前記基板結合方法により製
造されたSOI基板も勿論本発明の出発基板と用いるこ
とができる。
厚さを有する酸化膜層が一側面に形成された基板と該酸
化膜層が形成されているかまたはいない他の基板を結合
し一面を錬磨してSOI基板を形成することである。
コン層をドーピングし、ドーピングされたシリコン層1
1はカソード電極として機能する。
化してバッファ酸化膜12を薄い厚さに形成してから、
前記バッファ酸化膜12上に低圧化学蒸着法(LPCV
D:low pressure chemical vapor deposition) 方法に
より1500Å乃至1700Åの厚さに窒化シリコン膜
13を形成し(図1a)、ホトマスクアライナによる写
真食刻技術を用いてシリコン窒化膜のストライプパター
ン131を形成した(図1b)。次に、シリコン窒化膜
ストライプパターンのない部分のバッファ酸化膜を食刻
してからカソード電極間の電気的絶縁ができるように露
出されたドーピングシリコン層を食刻した。この時、カ
ソード電極をクロス(cross) するゲート電極が中間で断
線されることを防止するために非等方性食刻液であるテ
トラメチルアンモニウムヒドロキシ(TMAH:Tetram
ethyl ammonium hydroxide) を使って露出されたドーピ
ングシリコン層を食刻することにより緩やかな側面角度
を維持することが望ましい(図1c)。
に写真食刻技術を用いて微細な(例えば、直径1.4μ
m)シリコン窒化膜パターン132を形成する(図1
d)。前記ドーピングシリコン層11を対象として湿式
酸化或は乾式酸化工程を施して前記窒化シリコン膜パタ
ーン132のない領域では酸化膜14が厚く形成され、
シリコン窒化膜パターンの下の部分でもそのパターンの
末端部分にバーズ・ビーク(bied's beak) 状のゲート酸
化膜141が形成される(図1e)。
湿式食刻し、下に位置するバッファ酸化膜12を食刻し
てドーピングシリコン層を露出させてから露出されたシ
リコンを乾式或は湿式食刻し、ゲート酸化膜141には
影響を及ばない状態で蚕食食刻されて直径の小さいゲー
トホール15を得た(図1f)。電子ビーム蒸着機によ
り前記ドーピングシリコン層に対して垂直方向に入射す
るように金属物質を蒸着するとゲート電極層16が形成
され、この時蒸着物質としてモリブデン、ニオビウム(n
iobium) 、クロミウム(chromimu)、ハフニウム (hafniu
m)などが使用されるが勿論これらに限定されるものでは
ない(図1g)。以上の工程を経た後は、いわゆるスピ
ント工程(Spindt process)と呼ばれる公知の電界放出チ
ップ製造工程を経て、金属電界放出チップを形成した。
即ち、電子ビーム蒸着機を用いて15度程度の傾斜角で
分離層161を蒸着し(図1h)、次に、金属物質を基
板面に対して垂直方向に入射させて電界放出チップ17
を形成する。該分離層161のみを選択的に食刻すれば
ゲート電極層上の電界放出チップ物質171が分離層と
共に基板からリフトオフされる。以上の工程を経た後
は、ゲート電極を写真食刻工程によりストライプパター
ンに形成すると、フィールドエミッタディスプレイ用の
金属チップフィールドエミッタアレイが完成される(図
1h〜図1j)。
エミッタアレイの製造工程
OS)工程を用いたフィールドエミッタディスプレイ用
のシリコンチップフィールドエミッタアレイを製造する
ための工程図である。
の単結晶シリコン層に塩化ホスホリル(phosphoryl chlo
ride、POCl3 )をドーピングしてカソード電極とし
て機能するドーピングシリコン層21を形成した。
膜を形成し、写真食刻技術を用いて微細な酸化膜ディス
クパターン23を形成する(図2a)。該酸化膜ディス
クパターン23をマスクとして用いて該ドーピングシリ
コン層を等方食刻してシリコンエミッタチップ24を形
成し、画素間の電気的絶縁を成すためにカソードライン
間のドーピングシリコン層211を3500Å程度で残
るように食刻した(図2b)。
ッタチップ24から尖端なチップを形成するために、一
次酸化してドーピングシリコン層の上部に薄い酸化シリ
コン膜25を形成し、該酸化シリコン膜上に低圧化学気
相蒸着法による窒化シリコン膜を形成してから、異方性
食刻を通じて窒化シリコン膜側面(sidewall)261のみ
が残るように該窒化シリコン膜を除去した(図2c)。
その後、二次酸化によりゲート酸化膜26を形成してか
ら、該窒化シリコン膜側面26を除去した(図2d)。
二次酸化時、該窒化シリコン膜の側面によって形成され
た電界放出チップの尖端の酸化が防止されるので、チッ
プの尖端の鈍化の防止が可能となる。また、前記一次酸
化及び二次酸化を経る間該カソードライン間に残ってい
る3500Å程度のドーピングシリコン層は酸化過程中
に消耗されるので、画素間の電気的隔離が成る。
めに、酸化膜の一部を除去して間隙部(図示せず)を形
成し、電子ビーム蒸着機によりゲート酸化膜26上にゲ
ート金属を蒸着してゲート電極層27を形成すると共に
カソードコンタクト部(図示せず)を形成した(図2
e)。次に、電界放出チップ24の周辺の酸化膜を蒸着
された金属と共に湿式食刻し、リフトオフ工程により除
去してから、最終的にゲートパターニングを経てフィー
ルドエミッタアレイを完成した(図2f)。
リコンチップのフィールドエミッタアレイの製造工程
コンチップフィールドエミッタアレイとこれを駆動する
ための駆動素子であるMOSFETを同一基板の上に並
立的に具現することによりフィールドエミッタディスプ
レイの画素間の均一性を確保すると共に、画素間の電気
的隔離の可能であるMOSFETを一体化したフィール
ドエミッタアレイの製造方法を開発したところ、これを
実施形態3で詳しく説明しようとする。
SFETをフィールドエミッタディスプレイ用のシリコ
ンチップのフィールドエミッタアレイと同時に具現する
ための製造工程図である。
の単結晶シリコン層をPOCl3ドーピングして第1ド
ーピングシリコン層311と第2ドーピングシリコン層
312を形成した。該第1ドーピングシリコン層31
1、第2ドーピングシリコン層312及びその他の単結
晶シリコン層31の上にプラズマ蒸着法により酸化膜を
蒸着してから写真食刻技術を用いて第1ドーピングシリ
コン層311上のみに微細な酸化膜ディスクパターン3
3を形成した(図3a)。該酸化膜ディスクパターンを
マスクとして用いて第1ドーピングシリコン層、第2ド
ーピングシリコン層及び単結晶シリコン層を等方食刻し
てシリコンエミッタチップ34を形成した(図3b)。
一次酸化により薄い酸化シリコン層35を形成し、該酸
化シリコン層35上に低圧化学気相蒸着法による窒化シ
リコン膜を形成してから異方性食刻をにより側面361
のみが残るように該窒化シリコン膜を除去した(図3
c)。
グシリコン層の間の選択された領域上にMOSFETの
しきい値電圧を調節する目的で、ホランイオン注入を行
ってドーピングチャネルを形成した。その時、選択され
た領域を除いた領域は第1感光膜39′と第2感光膜3
9″を塗布してイオン注入を防止した(図3d)。前記
感光膜を除去した後、二次酸化によりゲート酸化膜36
を形成し、その後、前記窒化シリコン膜側面361を除
去し、第2ドーピングシリコン層312にソースコンタ
クトホール371を形成するために、前記酸化膜の一部
を除去し、電子ビーム蒸着機によりゲート酸化膜36上
にゲート金属37を蒸着すると共にソースコンタクト部
3711を形成した(図3e)。次に、電界放出チップ
34の周辺の酸化膜を蒸着された金属と共に湿式食刻し
てリフトオフ工程により除去した後、ゲートパターニン
グを経てMOSFETが一体化されたフィールドエミッ
タアレイを完成した(図3f)。
とと指摘されてきた接合隔離方法を用いらず、カソード
電極間に電気的絶縁及び低電圧駆動が可能なフィールド
エミッタアレイを製造するためにはSOI基板を出発基
板として選択酸化工程を応用した方法によりフィールド
エミッタアレイを製造することができるし、また、本発
明によれば、カソード間に電気的絶縁を達成するのは勿
論、大面積に均一な画素を形成できるフィールドエミッ
タアレイの製造も可能である。
気的絶縁が可能なフィールドエミッタアレイは駆動素子
であるMOSFETを一体化することができることであ
り、一体化されたフィールドエミッタアレイは駆動電圧
の低い状態で作動が可能であるだけでなく、画素間の均
一性が向上される長所がある。
たフィールドエミッタディスプレイ用の金属チップのフ
ィールドエミッタアレイを製造するための工程図を示
す。
たフィールドエミッタディスプレイ用のシリコンチップ
のフィールドエミッタアレイを製造するための工程図を
示す。
FETをフィールドエミッタディスプレイ用のシリコン
チップのフィールドエミッタアレイと共に具現するため
の製造工程図を示す。
Claims (10)
- 【請求項1】 絶縁層上に形成されたシリコン基板上に
単結晶シリコン層をドーピングする段階と、前記ドーピ
ングされたシリコン層を高温熱酸化してバッファ酸化膜
を形成する段階と、前記バッファ酸化膜上に窒化シリコ
ン膜を形成してから窒化シリコン膜のストライプパター
ンを作る段階と、カソード電極間の電気的絶縁ができる
ように前記窒化シリコン膜ストライプパターンのない部
分のバッファ酸化膜を食刻した結果露出されたドーピン
グシリコン層を食刻する段階と、前記窒化シリコン膜ス
トライプパターン上に微細な窒化シリコン膜パターンを
形成する段階と、前記ドーピングシリコン層を酸化して
ゲート酸化膜を形成する段階と、前記窒化シリコン膜パ
ターンを湿式食刻しその下に位置する前記バッファ酸化
膜を食刻して除去して前記ドーピングシリコン層を露出
させる段階と、前記露出されたシリコン層を蚕食食刻し
てゲートホールを形成する段階と、前記シリコン基板上
に垂直に蒸着物質を入射させてゲート電極層と前記ゲー
トホール内の金属層を形成する段階と、ゲートホール内
の金属層上に電界放出チップを形成する段階を含んでな
るSOI基板上へのフィールドエミッタアレイの製造方
法。 - 【請求項2】 前記SOI基板は4×1017乃至2×1
018 atoms/cm2の酸素イオンを50−200KeV
でシリコン基板にイオン注入してから1300℃乃至1
500℃で6時間乃至8時間の間アニリングして製造さ
れたシリコン基板であることを特徴とする請求項1記載
のSOI基板上へのフィールドエミッタアレイの製造方
法。 - 【請求項3】 前記SOI基板は0.1μm〜2.0μ
m程度の厚さを有しすくなくとも一つは一側面に酸化膜
層が形成された二つの基板をその酸化膜層が対面するよ
うに結合し、結合体の一面を錬磨して形成されたシリコ
ン基板であることを特徴とする請求項1又は請求項2記
載のSOI基板上のフィールドエミッタアレイの製造方
法。 - 【請求項4】 カソード電極間の電気的絶縁ができるよ
うにドーピングシリコン層を食刻する段階において、非
等方性食刻液であるTMAH液を使うことを特徴とする
請求項1〜3のいずれか1項に記載のSOI基板上のフ
ィールドエミッタアレイの製造方法。 - 【請求項5】 絶縁層上に形成されたシリコン基板上に
単結晶シリコン層をドーピングする段階と、前記ドーピ
ングシリコン層上に微細な酸化膜ディスクパターンを形
成する段階と、前記酸化膜ディスクパターンの下部を除
いた部分の前記ドーピングシリコン層を等方食刻してシ
リコンエミッタチップを形成する段階と、カソード電極
間の電気的絶縁ができるようカソードライン間の前記ド
ーピングシリコン層を食刻する段階と、前記ドーピング
シリコン層を一次酸化して酸化膜を形成する段階と、前
記酸化シリコン膜上に窒化シリコン膜を蒸着する段階
と、前記シリコンエミッタ周辺の窒化膜を除いた部分の
窒化シリコン膜を除去する段階と、前記ドーピングシリ
コン層を対象として二次酸化を施してゲート酸化膜を形
成し前記窒化シリコン膜を除去する段階と、外部駆動回
路とのカソードコンタクトのために前記酸化膜の一部を
除去して間隙部を形成する段階と、前記ゲート酸化膜上
にゲート金属を蒸着してゲート電極層及びカソードコン
タクト部を形成する段階と、リフトオフ工程により前記
シリコンエミッタの周辺の酸化膜と蒸着金属とを除去す
る段階と、ゲートパターニング段階を含んでなるSOI
基板上へのフィールドエミッタアレイの製造方法。 - 【請求項6】 前記SOI基板は4×1017乃至2×1
018 atoms/cm2の酸素イオンを50−200KeV
でシリコン基板にイオン注入してから1300℃乃至1
500℃で6時間乃至8時間の間アニリングして製造さ
れたシリコン基板であることを特徴とする請求項5記載
のSOI基板上へのフィールドエミッタアレイの製造方
法。 - 【請求項7】 前記SOI基板は0.1μm〜2.0μ
m程度の厚さを有しすくなくとも一つは一側面に酸化膜
層が形成された二つの基板をその酸化膜層が対面するよ
うに結合し、結合体の一面を錬磨して形成されたシリコ
ン基板であることを特徴とする請求項5又は請求項6記
載のSOI基板上のフィールドエミッタアレイの製造方
法。 - 【請求項8】 絶縁層上に形成されたシリコン基板上に
単結晶シリコン層をドーピングして一定間隔をおいて第
1ドーピングシリコン層及び第2ドーピングシリコン層
を形成する段階と、前記第1ドーピングシリコン層上に
微細な酸化膜ディスクパターンを形成する段階と、前記
ディスクパターンの下部を除いた部分を等方食刻してシ
リコンエミッタチップを形成する段階と、一次酸化によ
り酸化シリコン膜を前記第1ドーピングシリコン層、第
2ドーピングシリコン層及び単結晶シリコン層上に形成
する段階と、前記酸化シリコン膜上に窒化シリコン膜を
蒸着して異方性食刻をすることにより側面のみが残るよ
うに窒化シリコン膜を除去する段階と、前記第1ドーピ
ングシリコン層と第2ドーピングシリコン層上に第1感
光膜及び第2感光膜を塗布する段階と、前記第1感光膜
と第2感光膜の間にイオン注入をしてドーピングチャネ
ルを形成する段階と、前記第1感光膜及び第2感光膜を
除去し二次酸化してゲート酸化膜を形成する段階と、前
記窒化シリコン膜の側面を除去する段階と、前記第2ド
ーピングシリコン層上の酸化膜の一部を除去してソース
コンタクトホールを形成する段階と、前記ゲート酸化膜
上にゲート金属を蒸着してゲート電極層及びソースコン
タクト部を形成する段階と、リフト工程により前記シリ
コンエミッタ周辺の酸化膜と蒸着金属とを除去する段階
と、ゲートパターンニング段階を含んでなるSOI基板
上へのMOSFETの一体化されたフィールドエミッタ
アレイの製造方法。 - 【請求項9】 前記SOI基板は4×1017乃至2×1
018 atoms/cm2の酸素イオンを50−200KeV
でシリコン基板にイオン注入してから1300℃乃至1
500℃で6時間乃至8時間の間アニリングして製造さ
れたシリコン基板であることを特徴とする請求項8記載
のSOI基板上へのフィールドエミッタアレイの製造方
法。 - 【請求項10】 前記SOI基板は0.1μm〜2.0
μm程度の厚さを有しすくなくとも一つは一側面に酸化
膜層が形成された二つの基板をその酸化膜層が対面する
ように結合し、結合体の一面を錬磨して形成されたシリ
コン基板であることを特徴とする請求項8又は請求項9
記載のSOI基板上のフィールドエミッタアレイの製造
方法。
Applications Claiming Priority (2)
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---|---|---|---|
KR1997P45945 | 1997-09-05 | ||
KR1019970045945A KR100300193B1 (ko) | 1997-09-05 | 1997-09-05 | 절연층상에 형성된 실리콘(soi)기판상의 전계방출어레이(fea)제조방법 |
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JPH11149859A true JPH11149859A (ja) | 1999-06-02 |
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